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KR20120023917A - 저항 어레이 및 이를 포함하는 반도체 장치 - Google Patents

저항 어레이 및 이를 포함하는 반도체 장치 Download PDF

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KR20120023917A
KR20120023917A KR1020100086249A KR20100086249A KR20120023917A KR 20120023917 A KR20120023917 A KR 20120023917A KR 1020100086249 A KR1020100086249 A KR 1020100086249A KR 20100086249 A KR20100086249 A KR 20100086249A KR 20120023917 A KR20120023917 A KR 20120023917A
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조영진
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삼성전자주식회사
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Abstract

저항 어레이는 반도체 기판, 상기 반도체 기판에 형성된 복수의 소자 분리 영역들, 상기 소자 분리 영역들 사이의 상기 반도체 기판에 형성된 복수의 더미 액티브 영역들, 및 상기 더미 액티브 영역들의 상부에 형성된 복수의 단위 저항들을 포함한다. K더미 액티브 영역들을 단위 저항의 하부에 형성함으로써 점유 면적의 증가 없이 디슁 현상을 방지할 수 있다.

Description

저항 어레이 및 이를 포함하는 반도체 장치{Resistor array and Semiconductor memory device including the same}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 기판을 이용하여 형성된 저항 어레이 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치에서 사용되는 저항은 그 형성 방식에 따라서 반도체 기판의 내부에 형성되는 일정한 영역을 저항으로 이용하는 능동 저항(active resistor)과 반도체 기판 위에 형성되는 별도의 구조체를 저항으로 이용하는 수동 저항(passive resistor)으로 구분될 수 있다.
일반적으로 능동 저항은 단결정 실리콘으로 형성된 반도체 기판에 상기 반도체 기판과 반대되는 도전형(conductive type)의 불순물을 주입하여 형성되는 확산 영역을 저항체로 이용한다. 수동 저항은 상기 반도체 기판과 이격되어 상기 반도체 기판의 상부에 형성되고 통상 절연체로 둘러싸이도록 형성된다. 따라서 수동 저항은 능동 저항과 비교하여 누설 전류가 비교적 작고 공정상의 오차에 따른 저항값 산포가 상대적으로 작은 장점이 있다.
반도체 기판을 이용하여 집적 회로를 형성함에 있어서, 점진적으로 감소되고 있는 디자인 룰(Design Rule)에 따른 초점 심도(DOF: Depth of Focus)에 상응하는 평탄도를 확보하기 위하여 광역 평탄화(global planarization) 기술이 이용되고 있다.
이러한 광역 평탄화 기술의 하나로서 화학-기계적 연마(CMP: Chemical Mechanical Polishing) 공정이 널리 이용되고 있다. CMP 공정은 연마 대상 물질에 따라서 산화막(oxide) CMP, 금속막(metal) CMP, 폴리실리콘 CMP 등으로 구분될 수 있다. 일반적으로 수동 저항의 형성 과정에서는 이러한 CMP 공정이 수차례 수행되어지며, CMP 공정에 의해 연마되는 층의 물질 분포에 따라서 연마된 평면의 일부분이 주위보다 낮아지게 되는 디슁(dishing) 현상이 발생한다.
이러한 디슁 현상은 수동 저항과 금속 배선 사이의 전기적인 연결을 불안정하게 하고 의도하는 저항값에 큰 오차를 발생시키는 원인이 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 점유 면적의 증가 없이 CMP 공정상의 디슁 현상을 방지할 수 있는 저항 어레이를 제공하는 것이다.
본 발명의 다른 목적은 상기 저항 어레이를 포함하는 반도체 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 저항 어레이는, 반도체 기판, 상기 반도체 기판에 형성된 복수의 소자 분리 영역들, 상기 소자 분리 영역들 사이의 상기 반도체 기판에 형성된 복수의 더미 액티브 영역들, 및 상기 더미 액티브 영역들의 상부에 형성된 복수의 단위 저항들을 포함한다.
상기 단위 저항들은 상기 더미 액티브 영역들을 완전히 덮도록 형성되고, 상기 단위 저항들의 각각은 상기 더미 액티브 영역들에 인접한 상기 소자 분리 영역들의 부분을 더 덮도록 형성될 수 있다.
상기 더미 액티브 영역들은 N형 또는 P형의 불순물로 도핑될 수 있고, 상기 더미 액티브 영역들은 바이어스 전압의 인가 없이 플로팅될 수 있다.
상기 단위 저항들의 각각은 제1 방향으로 길게 신장된 폴리 실리콘으로 형성되고 상기 복수의 단위 저항들은 상기 제1 방향과 교차하는 제2 방향으로 배열될 수 있다. 상기 단위 저항들은 N형 또는 P형의 불순물로 도핑될 수 있다.
상기 저항 어레이는 상기 단위 저항들의 상부에 형성된 금속 배선 패턴, 및 상기 단위 저항들의 상기 제1 방향의 양단과 상기 금속 배선 패턴을 전기적으로 연결하는 수직 컨택들을 더 포함할 수 있다.
상기 저항 어레이는 상기 반도체 기판의 상면에 형성되어 상기 단위 저항들과 상기 반도체 기판을 격리시키는 절연막을 더 포함할 수 있다.
상기 단위 저항들의 각각의 하부에는 하나의 상기 더미 액티브 영역이 형성될 수도 있고, 상기 단위 저항들의 각각의 하부에는 서로 이격된 두 개 이상의 상기 더미 액티브 영역들이 형성될 수도 있다.
상기 단위 저항들이 형성되기 전에 상기 반도체 기판의 상면에 대하여 화학-기계적 연마가 수행되고, 상기 더미 액티브 영역들은 상기 화학-기계적 연마 중 디슁 현상을 방지하기 위한 연마 저지물의 기능을 수행할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판, 상기 반도체 기판의 제1 영역에 형성된 복수의 소자 분리 영역들, 상기 소자 분리 영역들 사이의 상기 반도체 기판의 제1 영역에 형성된 복수의 더미 액티브 영역들, 상기 더미 액티브 영역들의 상부에 형성된 복수의 단위 저항들, 및 상기 반도체 기판의 제2 영역에 형성된 적어도 하나의 트랜지스터를 포함한다.
상기 단위 저항들은 상기 더미 액티브 영역들을 완전히 덮도록 형성될 수 있다.
상기 더미 액티브 영역들은 N형 또는 P형의 불순물로 도핑될 수 있다.
상기 단위 저항들은 상기 제2 영역에 형성되는 트랜지스터의 게이트와 동일한 공정에 의해 형성될 수 있다.
상기 제1 영역에 형성되는 더미 액티브 영역들의 각각은 N형 또는 P형의 불순물로 전체가 도핑되고, 상기 제2 영역에 형성되는 상기 트랜지스터의 액티브 영역은 일부가 N형 또는 P형의 불순물로 도핑되어 서로 이격된 소오스 및 드레인을 형성할 수 있다.
상기 더미 액티브 영역들은 상기 단위 저항들 및 상기 게이트가 형성되기 전에 도핑되고, 상기 트랜지스터의 상기 액티브 영역은 상기 단위 저항들 및 상기 게이트가 형성된 후에 도핑될 수 있다.
상기 반도체 장치는 디스플레이 구동 집적 회로일 수 있다. 상기 단위 저항들의 적어도 일부는 상기 디스플레이 구동 집적 회로에서 계조 전압들을 제공하기 위한 분배 저항들일 수 있다.
본 발명의 실시예들에 따른 저항 어레이 및 이를 포함하는 반도체 장치는 점유 면적의 증가 없이 CMP 공정상의 디슁 현상을 방지함으로써, 반도체 장치의 제조 과정에서의 생산성을 향상시키고 높은 성능의 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 어레이의 수직 구조를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 저항 어레이의 레이아웃을 나타내는 도면이다.
도 3 내지 10은 본 발명의 일 실시예에 따른 저항 어레이의 제조 과정을 설명하기 위한 단면도들이다.
도 11 및 12는 단위 저항들이 병렬 연결된 구조를 나타내는 사시도 및 등가 회로도이다.
도 13 및 14는 단위 저항들이 직렬 연결된 구조를 나타내는 사시도 및 등가 회로도이다.
도 15 및 16은 본 발명의 일 실시에에 따른 저항 어레이의 더미 액티브 영역의 예들을 나타내는 도면들이다.
도 17은 저항 어레이의 상부에 형성되는 수직 컨택들의 실시예들을 나타내는 도면들이다.
도 18은 본 발명의 일 실시에에 따른 반도체 장치를 나타내는 도면이다.
도 19는 본 발명의 일 실시예에 따른 저항 어레이를 포함하는 표시 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 저항 어레이의 수직 구조를 나타내는 단면도이고, 도 2는 본 발명의 일 실시예에 따른 저항 어레이의 레이아웃을 나타내는 도면이다.
도 1을 참조하면, 저항 어레이(1000)는 반도체 기판(100), 반도체 기판(100)에 형성된 복수의 소자 분리 영역들(200)과 더미 액티브 영역들(300), 및 반도체 기판(100)의 상부에 형성된 복수의 단위 저항들(400)을 포함한다.
소자 분리 영역들(200)과 더미 액티브 영역들(300)은 단결정 실리콘으로 형성된 반도체 기판(100)에 직접 형성될 수도 있고, 반도체 기판(200)에 불순물을 도핑하여 N형 웰(N-well) 또는 P형 웰(P-well)을 먼저 형성하고 상기 웰에 소자 분리 영역들(200)과 더미 액티브 영역들(300)이 형성될 수도 있다.
도 1에 도시된 바와 같이, 두 개의 소자 분리 영역들(200) 사이에 각각의 더미 액티브 영역(300)이 형성되고, 더미 액티브 영역(300)의 상부에 각각의 단위 저항(400)이 형성된다. 이러한 방식으로 복수의 더미 액티브 영역들(300)의 상부에 복수의 단위 저항들(400)을 형성할 수 있다.
본 발명의 실시예에 따른 저항 어레이(1000)는 단위 저항들(400)이 더미 액티브 영역들을 완전히 덮도록 형성된다. 또한, 도 1에 도시된 바와 같이, 단위 저항들(400)의 각각은 더미 액티브 영역들(300)에 인접한 소자 분리 영역들(200)의 부분을 더 덮도록 형성될 수도 있다. 즉, 단위 저항(400)의 폭은 그 하부에 위치하는 더미 액티브 영역(300)의 폭보다 같거나 클 수 있다.
더미 액티브 영역들(300)은 N형 또는 P형의 불순물로 도핑될 수 있다. 더미 액티브 영역들(300)에 도핑되는 불순물의 도전형 및 도핑 농도는 반도체 기판(100), 또는 반도체 기판(100)에 먼저 형성되는 웰, 상부에 위치하는 단위 저항들(400)의 도핑 농도 등과 관련하여 결정될 수 있다.
더미 액티브 영역들(300)은 바이어스 전압의 인가 없이 플로팅된다. 단위 저항들(400)이 더미 액티브 영역들(300)을 완전히 덮도록 형성되기 때문에 더미 액티브 영역들(300)에 바이어스 전압을 인가하기 위한 수직 컨택을 형성하는 것이 곤란하다. 또한 더미 액티브 영역들(300)을 플로팅시킴으로써 기생 커패시턴스에 의해 단위 저항들(400)이 영향을 받는 것을 감소시킬 수 있다.
단위 저항들(400)은 트랜지스터의 게이트를 형성하는 것과 마찬가지로 폴리 실리콘으로 형성될 수 있다. 나아가 단위 저항들(400)은 N형 또는 P형의 불순물로 도핑될 수 있다. 이와 같이 폴리 실리콘으로 형성된 단위 저항들(400)에 불순물을 도핑함으로써 단위 저항(400)의 저항값을 조절할 수 있다.
도 2에 도시된 바와 같이, 단위 저항들(400)의 각각은 제1 방향(예를 들어, 세로 방향)으로 길게 신장되고, 상기 제1 방향과 교차하는 제2 방향(예를 들어, 가로 방향)으로 배열될 수 있다. 도 2에는 복수의 단위 저항들(400)이 하나의 행을 이루고 있는 실시예를 도시하였으나, 복수의 단위 저항들(400)이 두 개 이상의 행을 이루도록 매트릭스 형태로 배열될 수도 있다.
도 11 내지 14를 참조하여 후술하는 바와 같이, 저항 어레이(1000)는 단위 저항들(400)의 상부에 형성된 금속 배선 패턴, 및 단위 저항들(400)과 상기 금속 배선 패턴을 전기적으로 연결하는 수직 컨택들을 더 포함할 수 있다. 도 2에 도시된 바와 같이, 수직 컨택들(500)은 단위 저항들(400)의 상기 제1 방향의 양단에 형성될 수 있다.
단위 저항들(400)은 반도체 기판(100)과 격리되어 반도체 기판(100)의 상부에 형성될 수 있다. 예를 들어, 반도체 기판(100)의 상면에 절연막을 형성하고 상기 절연막 위에 단위 저항들(400)을 형성할 수 있다.
예를 들어, 소자 분리 영역들(200)을 형성하기 위하여 STI(shallow-trench isolation) 공정이 수행될 수 있다. 디자인 룰(Design Rule)에 따른 초점 심도(DOF: Depth of Focus)에 상응하는 평탄도를 확보하기 위하여 STI 공정 중에 화학-기계적 연마(CMP: Chemical Mechanical Polishing) 공정이 널리 이용되고 있다. CMP 공정에 의해 연마되는 층의 물질 분포에 따라서 연마된 평면의 일부분이 주위보다 낮아지게 되는 디슁(dishing) 현상이 발생한다. 현재 폴리 저항의 레이아웃에서 디슁 문제로 인해 폴리 저항이 형성된 반도체 기판의 주변에 더미 액티브 영역을 10um 이상의 간격으로 형성하거나, 폴리 저항과 폴리 저항 사이에 더미 액티브 영역을 형성하고 있다. 따라서, 더미 액티브 영역을 형성하기 위하여 저항 어레이의 점유 면적이 증가하고 결과적으로 설계 마진이 감소한다. 또한 저항 어레이 영역과 다른 영역을 동일한 반도체 기판에 형성하는 경우 다시 저항 어레이 영역의 주변에 소자 분리 영역을 추가적으로 형성하여야 하고, 서로 다른 영역을 조합하여 검증하여야 하는 재작업 시간이 요구된다.
본 발명의 일 실시예에 따른 저항 어레이(1000)는 종전에 단위 저항의 바깥 영역에 형성되던 더미 액티브 영역을 단위 저항들(400)의 하부에 위치시킴으로써, 점유 면적의 증가 없이 CMP 공정상의 디슁 현상을 방지할 수 있다.
후술하는 바와 같이, 단위 저항들(400)이 형성되기 전에 반도체 기판(100)의 상면에 대하여 CMP 공정이 수행되고, 상기 더미 액티브 영역들은 CMP 공정에 대한 연마 저지물의 기능을 수행하여, 반도체 기판(400) 상면에서의 디슁 현상을 방지할 수 있다.
한편 반도체 기판(400) 상면에서의 디슁 현상은, 금속 배선 패턴의 형성 공정 등과 같이 후속 공정으로 진행되는 CMP 공정에서의 평탄도를 저하시키는 영향을 미친다. 수백 옴 크기의 저항에서 금속 배선 패턴과 저항을 연결하는 수직 컨택 저항이 저항값의 상당 비율을 차지하므로, 더미 액티브 영역들(200)을 이용하여 반도체 기판(400) 상면의 디슁 현상을 방지하여 수직 컨택 저항의 산포를 균일하게 유지할 수 있고, 결과적으로 정확한 값을 갖는 저항 어레이를 형성할 수 있게 한다.
도 3 내지 10은 본 발명의 일 실시예에 따른 저항 어레이의 제조 과정을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체 기판(100)상에 패드 산화막(12)과 하드 마스크막(14)을 형성한다. 하드 마스크막(14)상에 감광막(도면상에는 도시되지 않음)을 형성한 다음 패터닝하여 소자 분리 영역(200)이 형성될 부분의 하드 마스크막(14)을 노출시켜 준다. 상기 패터닝된 감광막을 마스크로 하여 상기 노출된 하드 마스크막(14) 및 패드산화막(12)을 식각하여 소자 분리 영역(200)이 형성될 부분의 반도체 기판(100)을 노출시켜 준다.
상기 노출된 반도체 기판(100)을 소정 깊이, 예를 들어 4000 내지 5000Å의 깊이로 식각하여 도 3에 도시된 바와 같은 트렌치들(16)을 형성한다. 이와 같이 반도체 기판(100)에 형성된 트렌치들(16)은 도 1에 도시된 소자 분리 영역들(200)이 형성될 부분에 해당한다.
도 4를 참조하면, 트렌치(16) 내에 제1절연막(18)을 형성하고, 결과물상에 제2절연막(20)을 형성한다. 예를 들어, 상기 제1절연막(18)으로 열산화막을 10 내지 100Å의 두께로 형성하고, 상기 제2절연막(20)으로 질화막을 100 내지 200Å의 두께로 형성할 수 있다.
도 5를 참조하면, 상기 트렌치들(16)이 완전히 매립되도록 제3절연막(22)을 상기 제2절연막(20)상에 형성한다. 예를 들어, 상기 제3절연막(22)은 HDP 산화막과 P_TEOS 산화막을 포함할 수 있다. 상기 제3절연막(22)을 형성하기 전에 상기 제2절연막(20)상에 중온 산화막(MTO)을 더 형성할 수도 있다.
도 6을 참조하면, 상기 제3절연막(150)을 화학-기계적 연마(CMP) 공정을 통해 상기 하드 마스크 패턴(114)이 노출될 때까지 식각하여 제2 절연막(22)을 평탄화한다. 이어서, 상기 하드 마스크 패턴(14) 및 패드 산화막(12)을 제거하여 반도체 기판(100)에 소자 분리 영역들(200a)을 형성한다. 따라서 상기 트렌치(16)에는 산화막으로 된 제1 유전막, 즉 측벽 산화막 (18)과 질화막으로 된 제2유전막, 즉 라이너(20) 및 소자분리막(22)이 형성된다.
도 7을 참조하면, 소자 분리 영역들(200a)이 형성된 반도체 기판(100)에 이온-임플란트 공정을 수행하여 더미 액티브 영역들(300a)을 형성한다. 상기 더미 액티브 영역(200)들은 N형 또는 P형의 불순물로 도핑될 수 있다.
더미 액티브 영역들(200a)이 반도체 기판(100)에 직접 형성되는 경우에는 더미 액티브 영역들(200a)은 반도체 기판(100)과 동일한 도전형의 불순물로 도핑될 수 있고, 더미 액티브 영역들(200a)이 반도체 기판(100)에 먼저 형성되는 웰에 형성되는 경우에는 더미 액티브 영역들(200a)은 상기 웰과 동일한 도전형의 불순물로 도핑될 수 있다. 즉 상기 웰이 N형 웰인 경우에는 상기 더미 액티브 영역들(200a)은 N형 고농도 불순물 영역일 수 있고, 상기 웰이 P형 웰인 경우에는 상기 더미 액티브 영역들(200a)은 P형 고농도 불순물 영역일 수 있다.
도 8을 참조하면, 소자 분리 영역들(200a) 및 더미 액티브 영역들(300a)이 형성된 반도체 기판(100)의 상면에 제4절연막(32)을 형성한다. 상기 제4절연막(32)중에서, 저항 어레이(1000)가 형성되는 영역 외의 반도체 기판(100)의 다른 영역에 형성되는 제4 절연막(32)은 트랜지스터의 게이트 절연막에 해당할 수 있다. 이어서, 제4절연막(32)상에 단위 저항을 형성하기 위한 폴리실리콘막(34)을 증착한다.
도 9를 참조하면, 상기 폴리실리콘막(34)을 패터닝하여 상기 제4 절연막(32)상에 복수의 단위 저항들(400a)을 형성한다. 이 때 결과적으로 형성되는 단위 저항들(400a)이 더미 액티브 영역들(300a)을 완전히 덮도록 폴리실리콘막(34)의 패터닝이 수행된다. 또한 전술한 바와 같이, 상기 단위 저항들(400a)의 각각은 상기 더미 액티브 영역들(300a)에 인접한 상기 소자 분리 영역들(200a)의 부분을 더 덮도록 형성되도록 폴리실리콘막(34)의 패터닝이 수행될 수 있다.
도 10을 참조하면, 단위 저항들(400a)의 상부에 수직 컨택들(500a)을 형성하고 금속 배선층(40)에 금속 배선 패턴을 형성한다. 수직 컨택들(500a)은 층간의 전기적인 연결을 위한 것으로서, 예를 들어 비아(Via) 컨택으로 형성될 수 있다.
금속 배선 패턴은 단위저항들(400a)의 연결 관계에 따라서 다양하게 형성될 수 있으며, 금속 배선 패턴의 형성에 대해서는 도 11 내지 도 14를 참조하여 설명한다.
도 11 및 12는 단위 저항들이 병렬 연결된 구조를 나타내는 사시도 및 등가 회로도이다.
도 11 및 12를 참조하면, 단위 저항들(401, 403, 405)은 제1 방향으로 길게 신장되도록 형성될 수 있고, 단위 저항들(401, 403, 405)의 제1 방향의 양단에는 수직 컨택들(501, 502, 503, 504, 505, 506)이 각각 형성될 수 있다.
이와 같이 형성된 복수의 단위 저항들(401, 403, 405)을 병렬로 연결하기 위한 금속 배선 패턴(41, 42)은 도 11에 도시된 바와 같다. 결과적으로 복수의 단위 저항들(401, 403, 405)을 병렬로 연결함으로써, 제1 노드(Na)와 제2 노드(Nb) 사이의 합성 저항값은 각각의 단위 저항의 저항값보다 작게 된다.
도 11 및 12에는 세 개의 단위 저항들(401, 403, 405)을 병렬 연결한 실시예를 도시하였으나, 더 많은 수의 단위 저항들을 이와 같이 병렬 연결함으로써 더 작은 합성 저항값을 얻을 수 있다.
도 13 및 14는 단위 저항들이 직렬 연결된 구조를 나타내는 사시도 및 등가 회로도이다.
도 13 및 14를 참조하면, 단위 저항들(411, 413, 415)은 제1 방향으로 길게 신장되도록 형성될 수 있고, 단위 저항들(411, 413, 415)의 제1 방향의 양단에는 수직 컨택들(511, 512, 513, 514, 515, 516)이 각각 형성될 수 있다.
이와 같이 형성된 복수의 단위 저항들(411, 413, 415)을 직렬로 연결하기 위한 금속 배선 패턴(43, 44, 45, 46)은 도 13에 도시된 바와 같다. 결과적으로 복수의 단위 저항들(411, 413, 415)을 직렬로 연결함으로써, 제3 노드(Nc)와 제4 노드(Nd) 사이의 합성 저항값은 단위 저항의 저항값들의 합이 된다.
도 13 및 14에는 세 개의 단위 저항들(411, 413, 415)을 직렬 연결한 실시예를 도시하였으나, 더 많은 수의 단위 저항들을 이와 같이 직렬 연결함으로써 더 큰 합성 저항값을 얻을 수 있다.
한편 이와 같은 직렬 연결에서, 제3 노드(Nc)와 제4 노드(Nd)에 각각의 전압을 인가한 경우 제5 노드(N1)와 제6 노드(N2)의 전압은 제3 노드(Nc)와 제4 노드(Nd)의 전압을 분배한 전압에 해당한다. 즉 도 13에서 단위 저항들(411, 413, 415)은 전압 분배를 위한 분배 저항들로 이용될 수 있고, 제5 노드(N1) 및 제6 노드(N2)에 해당하는 금속 배선 패턴(44, 45)은 분배 전압을 인출하기 위한 노드로 이용될 수 있다.
도 15 및 16은 본 발명의 일 실시에에 따른 저항 어레이의 더미 액티브 영역의 예들을 나타내는 도면들이다.
도 15에 도시된 바와 같이, 단위 저항들(400c)의 각각의 하부에는 하나의 더미 액티브 영역(300c)이 형성되도록 저항 어레이(1000b)가 형성될 수 있다.
또한, 도 16에 도시된 바와 같이, 단위 저항들(400d)의 각각의 하부에는 서로 이격된 두 개 이상의 더미 액티브 영역들(300d, 300e)이 형성될 수도 있다.
이와 같은 하나의 단위 저항 아래에 위치하는 더미 액티브 영역의 개수는, CMP 공정 상에서 발생할 수 있는 디슁 현상을 방지하기 위한 더미 액티브 영역의 밀도, 전체적인 설계 마진, 단위 저항의 사이즈 등을 고려하여 결정될 수 있다.
도 17은 저항 어레이의 상부에 형성되는 수직 컨택들의 실시예들을 나타내는 도면들이다.
도 2에는 각 단위 저항(400)의 제1 방향의 양단에 수직 컨택들(500)이 각각 형성된 실시예가 도시되어 있으나, 수직 컨택들의 형성 위치 및 개수는 실시예에 따라서 다양하게 변경될 수 있다.
예를 들어, 도 17에 도시된 바와 같이, 각 단위 저항(410, 420)의 양단에 쌍을 이루는 두 개의 수직 컨택들(541, 542, 561, 562)이 형성될 수도 있고, 왼 쪽에 도시된 단위 저항(420)과 같이 비교적 길이가 긴 단위 저항의 경우 단위 저항의 길이 방향의 중심부에 수직 컨택(563)이 형성될 수도 있다.
중심부에 수직 컨택(563)이 형성된 경우, 별도의 금속 배선 패턴 없이 하나의 단위 저항(420)을 이용하여 전압 분배를 수행하고, 중심부의 수직 컨택(563)을 통하여 분배 전압을 인출할 수도 있다.
도 18은 본 발명의 일 실시에에 따른 반도체 장치를 나타내는 도면이다.
도 18을 참조하면, 반도체 장치(3000)는 반도체 기판(100)을 이용하여 집적될 수 있고, 반도체 기판(100)은 저항 어레이가 형성되는 제1 영역 및 트랜지스터와 같은 다른 다양한 소자들이 형성되는 제2 영역을 포함할 수 있다.
반도체 기판(100)의 제1 영역에는 복수의 소자 분리 영역들(200a)이 형성되고, 소자 분리 영역들 사이의 반도체 기판의 제1 영역에는 복수의 더미 액티브 영역들(300a)이 형성된다.
전술한 바와 같이, 더미 액티브 영역들(300a)은 N형 또는 P형의 불순물로 도핑될 수 있고, 바이어스 전압을 인가하지 않고 플로팅될 수 있다.
한편, 더미 액티브 영역들의 상부에는 복수의 단위 저항들(400a)이 형성되고, 전술한 바와 같이, 단위 저항들(400a)이 더미 액티브 영역들(300a)을 완전히 덮도록 저항 어레이가 반도체 기판(100)의 제1 영역에 형성될 수 있다.
반도체 기판(100)의 제1 영역에 형성되는 저항 어레이에 대해서는 도 1 내지 도 17을 참조하여 이미 설명하였으므로, 중복되는 설명은 생략하고 이하에서는 반도체 기판(100)의 제2 영역에 형성되는 트랜지스터와 저항 어레이의 관계에 대하여 설명하기로 한다.
반도체 기판(100)의 제2 영역에 형성되는 트랜지스터는 두 개의 소자 분리 영역들(220, 240) 사이의 액티브 영역에 형성될 수 있다. 저항 어레이의 제조 과정에서 설명한 제4 절연막(32)은 트랜지스터의 게이트 절연막에 해당할 수 있고, 게이트 절연막 상에 패터닝된 폴리 실리콘이 트랜지스터의 게이트(450)에 해당할 수 있다. 게이트(450) 상에 형성되는 수직 컨택(550) 및 접합 영역(350) 상에 형성되는 수직 컨택(551, 552)은 트랜지스터의 전극 전압들을 전달하는 전도 경로로 이용될 수 있다.
제1 영역에 형성되는 소자 분리 영역들(200a) 및 제2 영역에 형성되는 소자 분리 영역들(220, 240)은 동일한 공정에 의해 형성될 수 있다. 다만, 소자 분리 영역의 사이즈는 제1 영역과 제2 영역에서 같을 수도 있고 상이할 수도 있다.
또한 제1 영역에 형성되는 단위 저항들(400a)과 제2 영역에 형성되는 게이트(450) 역시 동일한 공정에 의해 형성될 수 있고, 제1 영역과 제2 영역의 수직 컨택들(500a, 550)도 동일한 공정에 의해 형성될 수 있다.
다만, 상기 제1 영역에 형성되는 더미 액티브 영역들(300a)의 각각은 N형 또는 P형의 불순물로 전체가 도핑되고, 상기 제2 영역에 형성되는 상기 트랜지스터의 액티브 영역은 일부가 N형 또는 P형의 불순물로 도핑되어 소오스/드레인(350)을 형성한다.
즉 제1 영역의 더미 액티브 영역들(300a)은 단위 저항들(400a) 및 게이트(450)가 형성되기 전에 도핑되고, 상기 트랜지스터의 액티브 영역은 단위 저항들(400a) 및 게이트(450)가 형성된 후에 도핑될 수 있다. 이를 위하여, 제1 영역의 이온-임플란트 공정에서는 제2 영역을 마스킹하고, 제2 영역의 이온-임플란트 공정에서는 제1 영역을 마스킹할 수 있다.
이와 같이, 저항 어레이와 다른 소자들을 동일한 반도체 기판(100)에 형성함에 있어서, 대부분의 공정을 공유함으로써 반도체 장치(300)의 생산성을 향상시킬 수 있다.
도 19를 참조하면, 표시 장치(3000a)는 표시 패널(710) 및 디스플레이 구동 집적 회로(DDI: display driver integrated circuit)를 포함할 수 있다. 디스플레이 구동 집적 회로는 타이밍 컨트롤러(740), 게이트 드라이버(730), 데이터 드라이버(720), 및 계조 전압 발생부(750)를 포함할 수 있다.
표시 패널(710)은 복수의 게이트 라인(G1~Gm)과 복수의 데이터 라인(D1~Dn)을 포함하며, 각 화소는 각 게이트 라인과 각 데이터 라인이 교차하는 영역에 정의될 수 있다. 게이트 드라이버(730)는 표시 패널(710)의 각 게이트 라인을 활성화하여 화소 어레이의 행을 선택하고, 데이터 드라이버(720)는 계조 전압 발생부(750)로부터 제공되는 복수의 계조 전압들에 기초하여 이미지를 표시하기 위한 전압 신호를 데이터 라인(D1~Dn)에 인가한다.
계조 전압 발생부(750)는 복수의 계조 전압들을 제공하기 위하여 제1 전압(VH)과 제2 전압(VL) 사이에 직렬 연결된 복수의 저항들(R1~Rk)을 포함할 수 있다. 이 경우 계조 전압 발생부(750)는 각 저항 사이의 노드들(N1~Nk-1)을 통하여 제1 전압(VH)과 제2 전압(VL)을 분배한 계조 전압들을 제공할 수 있다.
저항들(R1~Rk)의 편차가 큰 경우에는 계조 전압들의 정확도가 감소하여 표시 패널(710)에 표시되는 영상의 품질이 저하되는 결과를 초래한다. 또한 일반적으로 반도체 집적 회로에 포함되는 저항들은 비교적 큰 면적을 차지하고, 도 19에 도시된 계조 전압 발생부(750)와 같이 비교적 많은 수의 저항을 요구하는 장치는 칩 사이즈를 증가시키는 요인이 된다.
본 발명의 실시예에 따른 저항 어레이를 이러한 디스플레이 구동 집적 회로에 포함회로에 이용될 수 있다. 즉, 도1 내지 도 18을 참조하여 설명한 단위 저항들의 적어도 일부는 디스플레이 구동 집적 회로에서 계조 전압들을 제공하기 위한 분배 저항들로 이용될 수 있다.
이와 같이 본 발명의 실시예들에 따른 저항 어레이를 디스플레이 구동 집적 회로와 같은 반도체 장치에 적용함으로써, 제조 공정을 단순화하고 칩 면적을 감소시킴과 동시에, 화학-기계적 연마 공정에 수반되는 디슁 현상을 방지하고 정확한 저항값을 구현하여 반도체 장치의 성능을 더욱 향상시킬 수 있다.
본 발명의 실시예들에 따른 저항 어레이는, 집적 회로 내에 복수의 저항을 요구하는 장치 및 시스템에 유용하게 이용될 수 있으며, 특히 비교적 많은 수의 저항 및 정확한 저항값을 요구하는 장치 및 시스템에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
1000: 저항 어레이 3000: 반도체 장치
100: 반도체 기판 200: 소자 분리 영역
300: 더미 액티브 영역 400: 단위 저항
500: 수직 컨택 40: 금속 배선층
41, 42, 43, 44, 45, 46: 금속 배선 패턴

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판에 형성된 복수의 소자 분리 영역들;
    상기 소자 분리 영역들 사이의 상기 반도체 기판에 형성된 복수의 더미 액티브 영역들; 및
    상기 더미 액티브 영역들의 상부에 형성된 복수의 단위 저항들을 포함하는 저항 어레이.
  2. 제1 항에 있어서,
    상기 단위 저항들은 상기 더미 액티브 영역들을 완전히 덮도록 형성된 것을 특징으로 하는 저항 어레이.
  3. 제2 항에 있어서,
    상기 단위 저항들의 각각은 상기 더미 액티브 영역들에 인접한 상기 소자 분리 영역들의 부분을 더 덮도록 형성된 것을 특징으로 하는 저항 어레이.
  4. 제2 항에 있어서,
    상기 더미 액티브 영역들은 N형 또는 P형의 불순물로 도핑되고, 상기 더미 액티브 영역들은 바이어스 전압의 인가 없이 플로팅되는 것을 특징으로 하는 저항 어레이.
  5. 제1 항에 있어서,
    상기 단위 저항들의 각각은 제1 방향으로 길게 신장된 폴리 실리콘으로 형성되고 상기 복수의 단위 저항들은 상기 제1 방향과 교차하는 제2 방향으로 배열된 것을 특징으로 하는 저항 어레이.
  6. 제5 항에 있어서,
    상기 단위 저항들의 상부에 형성된 금속 배선 패턴; 및
    상기 단위 저항들의 상기 제1 방향의 양단과 상기 금속 배선 패턴을 전기적으로 연결하는 수직 컨택들을 더 포함하는 것을 특징으로 하는 저항 어레이.
  7. 제1 항에 있어서,
    상기 단위 저항들이 형성되기 전에 상기 반도체 기판의 상면에 대하여 화학-기계적 연마가 수행되고, 상기 더미 액티브 영역들은 상기 화학-기계적 연마 중 디슁 현상을 방지하기 위한 연마 저지물의 기능을 수행하는 것을 특징으로 하는 저항 어레이.
  8. 반도체 기판;
    상기 반도체 기판의 제1 영역에 형성된 복수의 소자 분리 영역들;
    상기 소자 분리 영역들 사이의 상기 반도체 기판의 제1 영역에 형성된 복수의 더미 액티브 영역들;
    상기 더미 액티브 영역들의 상부에 형성된 복수의 단위 저항들; 및
    상기 반도체 기판의 제2 영역에 형성된 적어도 하나의 트랜지스터를 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 단위 저항들은 상기 더미 액티브 영역들을 완전히 덮도록 형성되고, 상기 단위 저항들은 상기 제2 영역에 형성되는 트랜지스터의 게이트와 동일한 공정에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 영역에 형성되는 더미 액티브 영역들의 각각은 N형 또는 P형의 불순물로 전체가 도핑되고, 상기 제2 영역에 형성되는 상기 트랜지스터의 액티브 영역은 일부가 N형 또는 P형의 불순물로 도핑되어 서로 이격된 소오스 및 드레인을 형성하고,
    상기 더미 액티브 영역들은 상기 단위 저항들 및 상기 게이트가 형성되기 전에 도핑되고, 상기 트랜지스터의 상기 액티브 영역은 상기 단위 저항들 및 상기 게이트가 형성된 후에 도핑되는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190006884A (ko) * 2017-07-11 2019-01-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 저항 장치를 위한 격리된 웰

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742540B2 (en) * 2005-08-31 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Insulation layer to improve capacitor breakdown voltage
EP2602817A1 (en) * 2011-12-05 2013-06-12 Nxp B.V. Integrated circuit and IC manufacturing method
US9825028B2 (en) * 2015-01-07 2017-11-21 Nxp B.V. Ultra linear high voltage resistors
US9761712B1 (en) * 2016-10-31 2017-09-12 International Business Machines Corporation Vertical transistors with merged active area regions
US10431357B2 (en) * 2017-11-13 2019-10-01 Texas Instruments Incorporated Vertically-constructed, temperature-sensing resistors and methods of making the same
KR102684975B1 (ko) 2019-01-17 2024-07-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102800331B1 (ko) * 2019-12-11 2025-04-28 삼성전자주식회사 디스플레이 장치 및 그 제조 방법
US20230038119A1 (en) * 2021-08-03 2023-02-09 Mediatek Inc. Semiconductor device with improved matching characteristics of polysilicon resistive structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326848A (ja) 1992-05-15 1993-12-10 Hitachi Ltd 半導体集積回路装置
US5424239A (en) 1994-02-01 1995-06-13 Texas Instruments Incorporated Method of fabricating precisely matched polysilicon resistors
KR20010096353A (ko) 2000-04-18 2001-11-07 박종섭 활성영역을 이용한 저항 형성구조
ITTO20020997A1 (it) * 2002-11-15 2004-05-16 St Microelectronics Srl Procedimento autoalllineato per la fabbricazione di
US7306552B2 (en) 2004-12-03 2007-12-11 Samsung Electronics Co., Ltd. Semiconductor device having load resistor and method of fabricating the same
JP4880939B2 (ja) 2005-07-29 2012-02-22 セイコーインスツル株式会社 半導体装置
KR101044486B1 (ko) * 2009-05-25 2011-06-27 주식회사 하이닉스반도체 반도체 소자의 레지스터 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190006884A (ko) * 2017-07-11 2019-01-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 저항 장치를 위한 격리된 웰
US10515950B2 (en) 2017-07-11 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Isolated wells for resistor devices
US10651170B2 (en) 2017-07-11 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Isolated wells for resistor devices
US11023641B2 (en) 2017-07-11 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Isolated wells for resistor devices

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US20120056303A1 (en) 2012-03-08
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US8482100B2 (en) 2013-07-09

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