JP5592074B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5592074B2 JP5592074B2 JP2009027598A JP2009027598A JP5592074B2 JP 5592074 B2 JP5592074 B2 JP 5592074B2 JP 2009027598 A JP2009027598 A JP 2009027598A JP 2009027598 A JP2009027598 A JP 2009027598A JP 5592074 B2 JP5592074 B2 JP 5592074B2
- Authority
- JP
- Japan
- Prior art keywords
- divided
- electrode
- capacitor
- film
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本発明は、半導体装置に関する。
近年、キャパシタ素子においては、従来のＭＯＳ型キャパシタに比し、寄生抵抗、寄生容量が著しく小さいＭＩＭ（Metal-Insulator-Metal）キャパシタが利用されるようになっている。特許文献１（特開２００４−２４１７６２号公報）には、このようなＭＩＭキャパシタとして、半導体装置において、相互に同一の設計ルールで設けられている配線層に、長手方向が同一である複数の短冊状の電極を、通常の配線と同時に形成した構成が記載されている。このような構成において、隣接する電極間に接地電位ＧＮＤと電源電位ＶＤＤとをそれぞれ供給することにより、絶縁膜を容量膜としたキャパシタが形成される。
特許文献２（特開２０００−２５２４２８号公報）には、第１の電極と、第２の電極と、該第１および第２の電極間の誘電体により構成される容量回路であって、第１の電極として機能する第１の配線と、第２の電極として機能する第２の配線とを、同一の配線層で隣接させて交互に複数設けた構成が記載されている。ここで、上下の層で配線の方向が直交して設けられた構成が記載されている。
特許文献１や特許文献２に記載されたＭＩＭキャパシタは、配線が電極として機能し、層間絶縁膜が容量膜として機能する。このような構成において、ＭＩＭキャパシタの容量値は、配線や容量膜の膜厚に依存する。また、ＭＩＭキャパシタの容量値は、電極間の距離等、パターン形状にも依存する。しかし、層間絶縁膜や配線の膜厚は、成膜工程や化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）等の研磨工程の製造ばらつきにより、基板の面内方向においてばらつきが生じることがある。また、たとえば基板の面内方向におけるパターニングのばらつきにより、パターン形状にばらつきが生じることもある。そのため、形成される箇所によって、ＭＩＭキャパシタの容量値等、素子の特性値が設計値からずれてしまうという問題があった。
本発明によれば、
基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
複数の前記分割素子は、第１の方向において隣接する前記分割素子の前記膜の長軸方向が異なるか、または、前記第１の方向において隣接する前記分割素子が、前記第２の方向に、当該第２の方向における前記分割素子の長さよりも小さい量だけずらして配置された半導体装置が提供される。
基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
複数の前記分割素子は、第１の方向において隣接する前記分割素子の前記膜の長軸方向が異なるか、または、前記第１の方向において隣接する前記分割素子が、前記第２の方向に、当該第２の方向における前記分割素子の長さよりも小さい量だけずらして配置された半導体装置が提供される。
これにより、基板の面内方向において、膜の膜厚やパターン形状にばらつきがある場合でも、膜厚やパターン形状のばらつきを相殺することができ、ＭＩＭキャパシタの容量値等の素子の特性値の設計値からのずれを低減することができる。ここで、基板の面内方向とは、基板の積層方向に対して直角な方向のことである。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、基板の面内方向のばらつきに関わらず、素子の特性値の設計値からのずれを低減することができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本発明の実施の形態における半導体装置の構成を説明するために、従来の半導体装置の構成を説明する。図１３は、従来の一般的な半導体装置１０の構成を説明するための平面模式図である。
半導体装置１０は、基板（不図示）と、基板上に形成された第１の素子１２および第２の素子１４とを含む。ここで、第１の素子１２には、第１の入力線３１０と第１の出力線３１２とが接続されている。また、第２の素子１４には、第２の入力線３２０と第２の出力線３２２とが出力されている。
第１の素子１２および第２の素子１４は、それぞれ、基板上に形成された膜（不図示）を含み、特性値が当該膜の膜厚やパターン形状に依存する素子である。第１の素子１２（Ａ）および第２の素子１４（Ｂ）は、それぞれ、たとえば、ＭＩＭキャパシタ等の容量、抵抗、トランジスタ等、絶縁膜や配線等を含み、特性値が絶縁膜や配線等の導電膜の膜厚やパターン形状に依存する素子とすることができる。たとえば、素子が基板上に形成された絶縁膜と、絶縁膜中の同層に形成され、間に絶縁膜を挟んで対向して形成された第１の電極および第２の電極とから構成されるＭＩＭキャパシタである場合、このＭＩＭキャパシタの特性値である容量値は、第１の電極および第２の電極の膜厚、絶縁膜の膜厚、第１の電極および第２の電極間の距離（パターン形状）等に依存する。また、素子が基板上に形成された高抵抗膜により構成される抵抗である場合、この抵抗の特性値である抵抗値は、高抵抗膜の膜厚やパターン形状に依存する。このような場合、第１の素子１２や第２の素子１４が形成される箇所における絶縁膜や配線等の導電膜の膜厚やパターン形状によって、素子の特性値が変化してしまう。
図１４は、第１の素子１２や第２の素子１４が、ＭＩＭキャパシタである場合の構成を示す平面図である。図１５は、第１の素子１２や第２の素子１４が、ＭＩＭキャパシタである場合の構成を示す断面図である。図１５は図１４のＢ−Ｂ’断面図に該当する。
ＭＩＭキャパシタは、層間絶縁膜４０と、層間絶縁膜４０中の同層に形成された第１の電極４２および第２の電極４４とにより構成される。第１の電極４２および第２の電極４４は、配線とすることができる。ここで層間絶縁膜４０、第１の電極４２、および第２の電極４４には、基板の面内方向における膜厚差があるものとする。図では、図中右に行くほど各膜の膜厚が薄くなっている。層間絶縁膜４０は、図中、左端では膜厚がｄ１であるのに対し、右端では膜厚がｄ２（ｄ１＞ｄ２）となっている。このような構成において、第１の素子１２および第２の素子１４が膜厚が厚い領域Ｃに形成された場合と、膜厚が薄い領域Ｄに形成された場合とでは、容量値が大きく異なってくる。
ＭＩＭキャパシタは、層間絶縁膜４０と、層間絶縁膜４０中の同層に形成された第１の電極４２および第２の電極４４とにより構成される。第１の電極４２および第２の電極４４は、配線とすることができる。ここで層間絶縁膜４０、第１の電極４２、および第２の電極４４には、基板の面内方向における膜厚差があるものとする。図では、図中右に行くほど各膜の膜厚が薄くなっている。層間絶縁膜４０は、図中、左端では膜厚がｄ１であるのに対し、右端では膜厚がｄ２（ｄ１＞ｄ２）となっている。このような構成において、第１の素子１２および第２の素子１４が膜厚が厚い領域Ｃに形成された場合と、膜厚が薄い領域Ｄに形成された場合とでは、容量値が大きく異なってくる。
また、第１の素子１２と第２の素子１４とは、たとえば差動回路等の相補的な関係にある回路中に組み込まれることがある。このような回路の例を図１６に示す。図１６は、特許文献３（特開２００７−４９３０９号公報）に記載されたスイッチ回路である。
ここで、第１の素子１２と第２の素子１４とは、それぞれ、図１６に示した回路の容量、抵抗、トランジスタ（図中Ａ、Ｂと記載）とすることができる。このような構成において、容量ＡとＢ、抵抗ＡとＢ、またはトランジスタＡとＢとは、回路中で相補的な関係にあり、同じ特性値を示すことが必要である。このような素子を構成する膜の面内方向の膜厚のばらつきにより、各素子における膜の膜厚が異なると、それぞれの素子の特性値が異なり、正しい回路出力が得られなくなってしまう。
ここで、第１の素子１２と第２の素子１４とは、それぞれ、図１６に示した回路の容量、抵抗、トランジスタ（図中Ａ、Ｂと記載）とすることができる。このような構成において、容量ＡとＢ、抵抗ＡとＢ、またはトランジスタＡとＢとは、回路中で相補的な関係にあり、同じ特性値を示すことが必要である。このような素子を構成する膜の面内方向の膜厚のばらつきにより、各素子における膜の膜厚が異なると、それぞれの素子の特性値が異なり、正しい回路出力が得られなくなってしまう。
次に、本実施の形態における半導体装置１００の構成を説明する。図１は、本実施の形態における半導体装置１００の特徴を模式的に説明する平面図である。
本実施の形態において、図１６に示した素子（容量、抵抗、トランジスタ）Ａ、Ｂを、それぞれ、基板の面内方向に分散配置された複数の分割素子により構成する。ここで、基板は、たとえばシリコン基板等の半導体基板とすることができる。
本実施の形態において、図１６に示した素子（容量、抵抗、トランジスタ）Ａ、Ｂを、それぞれ、基板の面内方向に分散配置された複数の分割素子により構成する。ここで、基板は、たとえばシリコン基板等の半導体基板とすることができる。
半導体装置１００は、複数の第１の分割素子３０２（Ａ１〜Ａ４）と、複数の第２の分割素子３０４（Ｂ１〜Ｂ４）とを含む。複数の第１の分割素子３０２は、基板の面内方向に分散配置される。また、複数の第２の分割素子３０４も、基板の面内方向に分散配置される。また、本実施の形態において、複数の第１の分割素子３０２と複数の第２の分割素子３０４とは、互いに混在して配置され、第１の方向（ここでは図中横方向）において交互に配置することができる。さらに、複数の第１の分割素子３０２および複数の第２の分割素子３０４は、平面視において、マトリクス状に配置することができる。ここで、マトリクス状とは、複数の分割素子がそれぞれ縦方向と横方向とに配列された構成とすることができる。また、複数の分割素子は、縦方向と横方向とに格子状に配列されたものでもよく、また千鳥格子状に配列されたものでもよい。本実施の形態において、複数の第１の分割素子３０２および複数の第２の分割素子３０４は、平面視において、同じ大きさかつ同形状に形成することができる。
複数の第１の分割素子３０２は、一の第１の入力線３１０と一の第１の出力線３１２とに接続される。第１の入力線３１０から入力された信号は、各第１の分割素子３０２を介して第１の出力線３１２に出力される。このような構成において、第１の出力線３１２から、複数の第１の分割素子３０２の特性値の合計値が出力される。また、複数の第２の分割素子３０４は、一の第２の入力線３２０と一の第２の出力線３２２とに接続される。第２の入力線３２０から入力された信号は、各第２の分割素子３０４を介して第２の出力線３２２に出力される。第２の出力線３２２から、複数の第２の分割素子３０４の特性値の合計値が出力される。
第１の分割素子３０２および第２の分割素子３０４は、第１の素子１２や第２の素子１４と同様、それぞれ、たとえば、ＭＩＭキャパシタ等の容量、抵抗、トランジスタ等、絶縁膜や配線等を含み、特性値が絶縁膜や配線等の膜厚やパターン形状に依存する素子とすることができる。
すなわち、図１３で示した第１の素子１２「Ａ」は、第１の分割素子３０２「Ａ１」〜「Ａ４」に分割される。また、図１３で示した第２の素子１４「Ｂ」は、第２の分割素子３０４「Ｂ１」〜「Ｂ４」に分割される。第１の分割素子３０２や第２の分割素子３０４は、それぞれ、第１の素子１２や第２の素子１４の約１／４程度の大きさに形成される。そして、このように分割された各第１の分割素子３０２および第２の分割素子３０４を、各膜の基板の面内方向における膜厚やパターン形状ばらつきの影響が相殺されるように、分散配置する。
また、第１の分割素子３０２および第２の分割素子３０４が、図１６に示した回路の容量Ａ、Ｂ、抵抗Ａ、Ｂ、トランジスタＡ、Ｂのように、回路中で相補的な関係にあり、同じ特性値を示すことが必要な場合、第１の分割素子３０２および第２の分割素子３０４を互いに混在して配置し、たとえば交互に配置することにより、素子を構成する各種膜の基板の面内方向の膜厚やパターン形状のばらつきに関わらず、第１の出力線３１２および第２の出力線３２２から得られる特性値を等しくすることができる。
さらに、ここでは図示していないが、複数の第１の分割素子３０２と、複数の第２の分割素子３０４とは、互いに混在して配置され、第１の方向と、当該第１の方向と直交する第２の方向（ここでは図中縦方向）の双方それぞれにおいても交互に配置された構成とすることもできる。これにより、さらに分散度を高めることができる。
ここで、第１の分割素子３０２および第２の分割素子３０４は、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含む構成とすることができる。また、第１の分割素子３０２および第２の分割素子３０４を含む複数の分割素子は、第１の方向において隣接する分割素子の膜の長軸方向が異なるか、または、第１の方向において隣接する分割素子が、第１の方向と直交する第２の方向に、当該第２の方向における分割素子の長さよりも小さい量だけずらして配置された構成とすることができる。
（第１の実施の形態）
本実施の形態において、図１に示した第１の分割素子３０２および第２の分割素子３０４が、ＭＩＭキャパシタ２００である場合を例として説明する。
ＭＩＭキャパシタ２００は、以下の構成を有する。
基板と、
それぞれ、前記基板上に形成された絶縁膜と、前記絶縁膜中の同層に形成され、間に前記絶縁膜を挟んで形成された第１の電極および第２の電極と、から構成され、基板の面内方向の同一層に分散配置された複数の分割ＭＩＭキャパシタと、
を含み、
各前記分割ＭＩＭキャパシタは、それぞれ、複数の前記第１の電極と複数の前記第２の電極とが交互に配置された構成を有し、
各前記分割ＭＩＭキャパシタにおいて、前記第１の電極および前記第２の電極は、同一方向に延在して形成され、
複数の前記分割ＭＩＭキャパシタは、第１の方向において隣接する前記分割ＭＩＭキャパシタの前記第１の電極および前記第２の電極の延在方向（長軸方向）が異なるか、または、前記第１の方向において隣接する前記分割ＭＩＭキャパシタが、前記第１の方向と直交する第２の方向に、当該第２の方向における前記分割ＭＩＭキャパシタの長さよりも小さい量だけずらして配置されている。
本実施の形態において、図１に示した第１の分割素子３０２および第２の分割素子３０４が、ＭＩＭキャパシタ２００である場合を例として説明する。
ＭＩＭキャパシタ２００は、以下の構成を有する。
基板と、
それぞれ、前記基板上に形成された絶縁膜と、前記絶縁膜中の同層に形成され、間に前記絶縁膜を挟んで形成された第１の電極および第２の電極と、から構成され、基板の面内方向の同一層に分散配置された複数の分割ＭＩＭキャパシタと、
を含み、
各前記分割ＭＩＭキャパシタは、それぞれ、複数の前記第１の電極と複数の前記第２の電極とが交互に配置された構成を有し、
各前記分割ＭＩＭキャパシタにおいて、前記第１の電極および前記第２の電極は、同一方向に延在して形成され、
複数の前記分割ＭＩＭキャパシタは、第１の方向において隣接する前記分割ＭＩＭキャパシタの前記第１の電極および前記第２の電極の延在方向（長軸方向）が異なるか、または、前記第１の方向において隣接する前記分割ＭＩＭキャパシタが、前記第１の方向と直交する第２の方向に、当該第２の方向における前記分割ＭＩＭキャパシタの長さよりも小さい量だけずらして配置されている。
図２および図３は、ＭＩＭキャパシタ２００の構成を示す図である。
図２（ａ）に示すように、ＭＩＭキャパシタ２００は、基板上に形成された絶縁膜（不図示）と、絶縁膜中の同層に形成され、間に絶縁膜を挟んで形成された第１の電極１０２および第２の電極１０４とから構成される。ここで、省略しているが、第１の電極１０２と第２の電極１０４とは、絶縁膜中に形成されている。第１の電極１０２および第２の電極１０４は、たとえば、配線とすることができる。
図２（ａ）に示すように、ＭＩＭキャパシタ２００は、基板上に形成された絶縁膜（不図示）と、絶縁膜中の同層に形成され、間に絶縁膜を挟んで形成された第１の電極１０２および第２の電極１０４とから構成される。ここで、省略しているが、第１の電極１０２と第２の電極１０４とは、絶縁膜中に形成されている。第１の電極１０２および第２の電極１０４は、たとえば、配線とすることができる。
ＭＩＭキャパシタ２００は、一の層において、複数の第１の電極１０２と、複数の第２の電極１０４とを含む構成とすることができる。複数の第１の電極１０２と第２の電極１０４とは、それぞれ交互に配置される。また、第１の電極１０２および第２の電極１０４は、複数層にわたって形成することができ、上下の配線は、ビア１０５を介して接続されている。ここでは、４層にわたって形成されている。各ＭＩＭキャパシタ２００において、第１の電極１０２および第２の電極１０４は、同一方向に延在して形成される。
このような構成において、第１の電極１０２は、一端の第１の接続点１０２ａで第１の電位を供給する第１の電位供給配線２１０に接続される。また、第２の電極１０４は、一端の第２の接続点１０４ａで第２の電位を与える第２の電位供給配線２２０に接続される。第１の電位および第２の電位の一方は高電位で、他方は一方よりも低電位である。これにより、隣接する第１の電極１０２および第２の電極１０４と、それらの間の絶縁膜とによりキャパシタが形成される。
図３は、ＭＩＭキャパシタ２００の構成を示す平面図である。平面視において、第１の電位供給配線２１０は、第１の電極１０２の長軸方向と直交する方向に延在して設けられ、電位供給配線２１０と複数の第１の電極１０２とは、複数の第１の電極１０２をそれぞれ櫛歯とする櫛形形状を有する。平面視において、第２の電位供給配線２２０は、第２の電極１０４の長軸方向と直交する方向に延在して設けられ、第２の電位供給配線２２０と複数の第２の電極１０４とは、複数の第２の電極１０４をそれぞれ櫛歯とする櫛形形状を有する。ここで、たとえば、第１の電極１０２および第２の電極１０４は、それぞれ、１〜４メタル層に形成することができる。また、各層の第１の電極１０２および第２の電極１０４は、それぞれ、第１の接続点１０２ａまたは第２の接続点１０４ａにおいて、１〜３ビア層に形成されたビアで接続された構成とすることができる。第１の電位供給配線２１０と第２の電位供給配線２２０とは、それぞれ５メタル層に形成することができる。第１の電位供給配線２１０および第２の電位供給配線２２０は、それぞれ、第１の接続点１０２ａまたは第２の接続点１０４ａにおいて、第１の電極１０２および第２の電極１０４と４ビア層に形成されたビアで接続された構成とすることができる。また、他の例において、第１の電位供給配線２１０と第２の電位供給配線２２０とは、異なる層に設けることもできる。また、たとえば、第１の電位供給配線２１０または第２の電位供給配線２２０のいずれか一方を、第１の電極１０２および第２の電極１０４が形成された層と同じ層に形成することもできる。
図２（ｂ）は、図２（ａ）および図３に示したＭＩＭキャパシタ２００を模式的に示す図である。ここで、図中線で示しているのが第１の電極１０２および第２の電極１０４に対応し、線の延在方向が第１の電極１０２と第２の電極１０４との長軸方向に対応する。また、第１の接続点１０２ａと第２の接続点１０４ａとが設けられている側が、第１の電位供給配線２１０と第２の電位供給配線２２０とが形成された箇所に対応する。以下で説明する図面において、図２（ｂ）に示したＭＩＭキャパシタ２００と同様の構成単位は、図２（ａ）および図３に示したＭＩＭキャパシタ２００に対応する。
図４は、複数のＭＩＭキャパシタ２００が分散配置された構成の一例を示す平面図である。ここで、半導体装置１００は、複数の第１の分割キャパシタ２００ａ（Ａ１〜Ａ８）および複数の第２の分割キャパシタ２００ｂ（Ｂ１〜Ｂ８）を含む。第１の分割キャパシタ２００ａは、図１に示した第１の分割素子３０２に対応し、第２の分割キャパシタ２００ｂは、図１に示した第２の分割素子３０４に対応する。
第１の分割キャパシタ２００ａと第２の分割キャパシタ２００ｂとは、同じ構成であるが、それぞれ異なる素子を構成する。ここでは、わかりやすくするために、第１の分割キャパシタ２００ａを実線で、第２の分割キャパシタ２００ｂを一点破線で示す。図示していないが、第１の分割キャパシタ２００ａには、図１に示した第１の入力線３１０と第１の出力線３１２が接続される。第２の分割キャパシタ２００ｂには、図１に示した第２の入力線３２０と第２の出力線３２２が接続される。
図１８は、図３に示した構成のＭＩＭキャパシタ２００を図４に示したレイアウトと同様に配置した構成を部分的に示す平面図である。
たとえば、図１に示した第１の入力線３１０および第１の出力線３１２の一方を高電位、他方を低電位として、それぞれ、各第１の分割キャパシタ２００ａの第１の電位供給配線２１０および第２の電位供給配線２２０に接続することができる。ここで、第１の入力線３１０および第１の出力線３１２は、それぞれ、第１の分割キャパシタ２００ａ（Ａ１）の第１の電位供給配線２１０および第２の電位供給配線２２０に接続される。さらに、第１の分割キャパシタ２００ａ（Ａ１）の第１の電位供給配線２１０および第２の電位供給配線２２０が、それぞれ、近傍の第１の分割キャパシタ２００ａの第１の電位供給配線２１０および第２の電位供給配線２２０に接続され、さらに同様の接続が行われる。これにより、分散配置された複数の第１の分割キャパシタ２００ａにより、一つのＭＩＭキャパシタが形成される。
たとえば、図１に示した第１の入力線３１０および第１の出力線３１２の一方を高電位、他方を低電位として、それぞれ、各第１の分割キャパシタ２００ａの第１の電位供給配線２１０および第２の電位供給配線２２０に接続することができる。ここで、第１の入力線３１０および第１の出力線３１２は、それぞれ、第１の分割キャパシタ２００ａ（Ａ１）の第１の電位供給配線２１０および第２の電位供給配線２２０に接続される。さらに、第１の分割キャパシタ２００ａ（Ａ１）の第１の電位供給配線２１０および第２の電位供給配線２２０が、それぞれ、近傍の第１の分割キャパシタ２００ａの第１の電位供給配線２１０および第２の電位供給配線２２０に接続され、さらに同様の接続が行われる。これにより、分散配置された複数の第１の分割キャパシタ２００ａにより、一つのＭＩＭキャパシタが形成される。
同様に、図１に示した第１の入力線３１０および第１の出力線３１２の一方を高電位、他方を低電位として、それぞれ、各第２の分割キャパシタ２００ｂの第１の電位供給配線２１０および第２の電位供給配線２２０に接続することができる。ここで、第２の入力線３２０および第２の出力線３２２は、それぞれ、第２の分割キャパシタ２００ｂ（Ｂ１）の第１の電位供給配線２１０および第２の電位供給配線２２０に接続される。さらに、第２の分割キャパシタ２００ｂ（Ｂ１）の第１の電位供給配線２１０および第２の電位供給配線２２０が、それぞれ、近傍の第２の分割キャパシタ２００ｂの第１の電位供給配線２１０および第２の電位供給配線２２０に接続され、さらに同様の接続が行われる。これにより、分散配置された複数の第１の分割キャパシタ２００ａにより、一つのＭＩＭキャパシタが形成される。
本実施の形態において、複数の第１の分割キャパシタ２００ａと複数の第２の分割キャパシタ２００ｂとは、互いに混在して配置され、第１の方向（ここでは図中横方向）において交互に配置されている。また、各第１の分割キャパシタ２００ａおよび第２の分割キャパシタ２００ｂは、他の分割素子が特性値に影響を与えないようにある程度離隔して配置することができる。
また、本実施の形態において、第３の方向（ここでは図中縦方向）において、第１の電極１０２および第２の電極１０４の長軸方向が当該第３の方向である分割キャパシタ（２００ａまたは２００ｂ）と、第１の電極および第２の電極の長軸方向が当該第３の方向と直交する第４の方向（ここでは図中横方向）である分割キャパシタ（２００ａまたは２００ｂ）とが交互に配置されている。たとえば、図中縦方向に隣接する分割キャパシタ（たとえば第１の分割キャパシタ２００ａであるＡ１とＡ３）の櫛歯の方向は互いに同一ではない。
さらに、複数の分割キャパシタ（２００ａまたは２００ｂ）は、第１の接続点１０２ａおよび第２の接続点１０４ａが形成される箇所も適宜異なるようにすることができる。
たとえば、図４に示した例では、縦方向において、上から１行目と３行目には、第１の電極１０２および第２の電極１０４が縦方向に延在する分割キャパシタが配置され、上から２行目と４行目には、第１の電極１０２および第２の電極１０４が横方向に延在する分割キャパシタが配置されている。また、上から１行目には、第１の接続点１０２ａと第２の接続点１０４ａとが図中下側になるように分割キャパシタが配置され、上から３行目には、第１の接続点１０２ａと第２の接続点１０４ａとが図中上側になるように分割キャパシタが配置されている。また、上から２行目には、第１の接続点１０２ａと第２の接続点１０４ａとが図中右側になるように分割キャパシタが配置され、上から４行目には、第１の接続点１０２ａと第２の接続点１０４ａとが図中左側になるように分割キャパシタが配置されている。さらに、横方向において、１列目と３列目には、第１の分割キャパシタ２００ａが配置され、２列目と４列目には、第２の分割キャパシタ２００ｂが配置されている。
図５は、本実施の形態における第１の分割キャパシタ２００ａと第２の分割キャパシタ２００ｂの構成を示す回路図である。第１の入力線３１０が各第１の分割キャパシタ２００ａの一方の電極に接続され、第１の出力線３１２が各第１の分割キャパシタ２００ａの他方の電極に接続されている（図５（ａ））。同様に、第２の入力線３２０が各第２の分割キャパシタ２００ｂの一方の電極に接続され、第２の出力線３２２が各第２の分割キャパシタ２００ｂの他方の電極に接続されている（図５（ｂ））。
図６は、図４に示した構成の他の例を示す平面図である。
ここでは、複数の第１の分割キャパシタ２００ａと複数の第２の分割キャパシタ２００ｂとは、互いに混在して配置され、第１の方向（ここでは図中横方向）だけでなく、第１の方向と直交する第２の方向（ここでは図中縦方向）においても交互に配置されている。
ここでは、複数の第１の分割キャパシタ２００ａと複数の第２の分割キャパシタ２００ｂとは、互いに混在して配置され、第１の方向（ここでは図中横方向）だけでなく、第１の方向と直交する第２の方向（ここでは図中縦方向）においても交互に配置されている。
図７および図８は、図４に示した構成のさらに他の例を示す平面図である。
ここで、第５の方向（ここでは図中縦方向）において隣接する分割キャパシタ（２００ａまたは２００ｂ）は、第５の方向と直交する第６の方向（ここでは図中横方向）に、当該第６の方向における分割キャパシタ（２００ａまたは２００ｂ）の長さよりも小さい量だけずらして配置される。つまり、複数の分割キャパシタが千鳥格子状に配置される。図７は図４に示した配置を千鳥格子状に配置にしたものであり、図８は図６に示した配置を千鳥配置にしたものである。これにより、さらに分散度を高めることができる。
ここで、第５の方向（ここでは図中縦方向）において隣接する分割キャパシタ（２００ａまたは２００ｂ）は、第５の方向と直交する第６の方向（ここでは図中横方向）に、当該第６の方向における分割キャパシタ（２００ａまたは２００ｂ）の長さよりも小さい量だけずらして配置される。つまり、複数の分割キャパシタが千鳥格子状に配置される。図７は図４に示した配置を千鳥格子状に配置にしたものであり、図８は図６に示した配置を千鳥配置にしたものである。これにより、さらに分散度を高めることができる。
次に、本実施の形態における半導体装置１００の効果を説明する。
本実施の形態における半導体装置１００によれば、基板上に形成された絶縁膜中の同層に形成され、間に絶縁膜を挟んで形成された第１の電極および第２の電極とから構成されるＭＩＭキャパシタを複数の分割キャパシタに分割して、基板の面内方向に分散配置させる。そして、これらの分割キャパシタから得られる特性値をまとめて、一の素子の特性値であるとして取り扱う。基板の面内方向において、電極や絶縁膜の膜厚やパターン形状にばらつきがあった場合、各分割キャパシタにおける容量値にはばらつきが生じるが、これらが分散配置されているので、基板の面内方向における膜厚やパターン形状のばらつきの影響を相殺することができる。これにより、たとえば、特性値の設計値からのずれを小さくすることができる。
本実施の形態における半導体装置１００によれば、基板上に形成された絶縁膜中の同層に形成され、間に絶縁膜を挟んで形成された第１の電極および第２の電極とから構成されるＭＩＭキャパシタを複数の分割キャパシタに分割して、基板の面内方向に分散配置させる。そして、これらの分割キャパシタから得られる特性値をまとめて、一の素子の特性値であるとして取り扱う。基板の面内方向において、電極や絶縁膜の膜厚やパターン形状にばらつきがあった場合、各分割キャパシタにおける容量値にはばらつきが生じるが、これらが分散配置されているので、基板の面内方向における膜厚やパターン形状のばらつきの影響を相殺することができる。これにより、たとえば、特性値の設計値からのずれを小さくすることができる。
また、回路中で相補的な関係にあり、同じ特性値を示すことが必要な２つのＭＩＭキャパシタを、複数の第１の分割キャパシタ２００ａ、および複数の第２の分割キャパシタ２００ｂにより構成し、これらを互いに混在して配置させることにより、２つのＭＩＭキャパシタから出力される特性値のばらつきを防ぐこともできる。これにより、キャパシタの相対精度が向上する。
（第２の実施の形態）
本実施の形態において、図１に示した第１の分割素子３０２および第２の分割素子３０４が、抵抗である場合を例として説明する。
図９（ａ）は、本実施の形態における半導体装置１００の平面図、図９（ｂ）は、図９（ａ）のＡ−Ａ’断面図である。
抵抗４００は、基板（不図示）上の絶縁膜（たとえばＳＴＩ（シャロー・トレンチ・アイソレーション））上に形成された、ポリシリコン膜等の抵抗膜により構成された複数の第１の分割抵抗端子４０２と、複数の第２の分割抵抗端子４０４とを含む。各抵抗端子は、たとえばシリサイド化しないポリシリコン膜等の抵抗成分を有する抵抗膜を形成し、当該抵抗膜をパターニングすることにより形成することができる。抵抗素子となる材料は、シリサイド化しないポリシリコン（シリサイドブロックポリシリコン）膜の他、シリサイド化したポリシリコンとすることもでき、またメタルとすることもできる。
本実施の形態において、図１に示した第１の分割素子３０２および第２の分割素子３０４が、抵抗である場合を例として説明する。
図９（ａ）は、本実施の形態における半導体装置１００の平面図、図９（ｂ）は、図９（ａ）のＡ−Ａ’断面図である。
抵抗４００は、基板（不図示）上の絶縁膜（たとえばＳＴＩ（シャロー・トレンチ・アイソレーション））上に形成された、ポリシリコン膜等の抵抗膜により構成された複数の第１の分割抵抗端子４０２と、複数の第２の分割抵抗端子４０４とを含む。各抵抗端子は、たとえばシリサイド化しないポリシリコン膜等の抵抗成分を有する抵抗膜を形成し、当該抵抗膜をパターニングすることにより形成することができる。抵抗素子となる材料は、シリサイド化しないポリシリコン（シリサイドブロックポリシリコン）膜の他、シリサイド化したポリシリコンとすることもでき、またメタルとすることもできる。
本実施の形態において、複数の第１の分割抵抗端子４０２は、基板の面内方向に分散配置される。また、複数の第２の分割抵抗端子４０４も、基板の面内方向に分散配置される。また、本実施の形態において、複数の第１の分割抵抗端子４０２と複数の第２の分割抵抗端子４０４とは、互いに混在して配置され、第１の方向（ここでは図中横方向）において交互に配置することができる。複数の第１の分割抵抗端子４０２および複数の第２の分割抵抗端子４０４は、平面視において、同じ大きさかつ同形状に形成することができる。
複数の第１の分割抵抗端子４０２は、一の第１の入力線３１０と一の第１の出力線３１２第１の出力線とに接続される。第１の入力線３１０から入力された信号は、各第１の分割抵抗端子４０２を介して第１の出力線３１２に出力される。第１の出力線３１２から、複数の第１の分割抵抗端子４０２の特性値の合計値が出力される。また、複数の第２の分割抵抗端子４０４は、一の第２の入力線３２０と一の第２の出力線３２２とに接続される。第２の入力線３２０から入力された信号は、各第２の分割抵抗端子４０４を介して第２の出力線３２２に出力される。第２の出力線３２２から、複数の第２の分割抵抗端子４０４の特性値の合計値が出力される。
本実施の形態において、基板の面内方向における高抵抗膜の膜厚やパターン形状のばらつきにより、各第１の分割抵抗端子４０２と第２の分割抵抗端子４０４の抵抗値にはばらつきが生じるが、第１の分割抵抗端子４０２と第２の分割抵抗端子４０４とが分散配置されているので、膜厚やパターン形状のばらつきの影響を相殺することができる。
また、ここでは各第１の分割抵抗端子４０２および各第２の分割抵抗端子４０４がそれぞれ一つの抵抗膜を含む構成となっているが、各第１の分割抵抗端子４０２および各第２の分割抵抗端子４０４は、それぞれ、複数の抵抗膜を含む構成とすることもできる。この場合、複数の第１の分割抵抗端子４０２および複数の第２の分割抵抗端子４０４をマトリクス状に配置することもできる。
たとえば、第１の分割抵抗端子４０２および第２の分割抵抗端子４０４は、図１０に示したような配置とすることもできる。ここでは、各第１の分割抵抗端子４０２および各第２の分割抵抗端子４０４は、それぞれ、複数の抵抗膜により構成されている。各第１の分割抵抗端子４０２および各第２の分割抵抗端子４０４において、抵抗膜は長軸方向が同じとなるように配置されている。一方、第１の分割抵抗端子４０２および第２の分割抵抗端子４０４を含む複数の分割抵抗端子は、第１の方向において隣接する分割抵抗端子に含まれる抵抗膜の長軸方向が異なる構成となっている。
また、ここでは図示していないが、複数の分割抵抗端子は、第１の実施の形態のＭＩＭキャパシタ２００について図７および図８を参照して説明したのと同様、第１の方向において隣接する分割抵抗端子が、第１の方向と直交する第２の方向に、当該第２の方向における分割抵抗端子の長さよりも小さい量だけずらして配置された構成とすることもできる。
また、ここでは図示していないが、複数の分割抵抗端子は、第１の実施の形態のＭＩＭキャパシタ２００について図７および図８を参照して説明したのと同様、第１の方向において隣接する分割抵抗端子が、第１の方向と直交する第２の方向に、当該第２の方向における分割抵抗端子の長さよりも小さい量だけずらして配置された構成とすることもできる。
（第３の実施の形態）
本実施の形態において、図１に示した第１の分割素子３０２および第２の分割素子３０４が、基板上に形成され、素子分離絶縁膜で分離された拡散層と、拡散層上に形成されたゲート絶縁膜およびゲート電極と、から構成された分割トランジスタである場合を例として説明する。
トランジスタにおいても、ゲートのゲート電極やゲート絶縁膜の膜厚やパターン形状のばらつきによって、トランジスタの閾値が変動する。
本実施の形態において、図１に示した第１の分割素子３０２および第２の分割素子３０４が、基板上に形成され、素子分離絶縁膜で分離された拡散層と、拡散層上に形成されたゲート絶縁膜およびゲート電極と、から構成された分割トランジスタである場合を例として説明する。
トランジスタにおいても、ゲートのゲート電極やゲート絶縁膜の膜厚やパターン形状のばらつきによって、トランジスタの閾値が変動する。
図１１および図１２は、本実施の形態における半導体装置１００の平面図である。
本実施の形態において、基板（不図示）上には、素子分離絶縁膜（不図示）で分離された複数の拡散層５０６がマトリクス状に配置されている。各拡散層５０６上には、それぞれゲート絶縁膜（不図示）とゲート電極５０４が形成されておりトランジスタが構成されている。各拡散層５０６は、各トランジスタのソース（Ｓ）またはドレイン（Ｄ）となる。
本実施の形態において、基板（不図示）上には、素子分離絶縁膜（不図示）で分離された複数の拡散層５０６がマトリクス状に配置されている。各拡散層５０６上には、それぞれゲート絶縁膜（不図示）とゲート電極５０４が形成されておりトランジスタが構成されている。各拡散層５０６は、各トランジスタのソース（Ｓ）またはドレイン（Ｄ）となる。
図１１に示した例では、図中横方向において、複数の第１の分割素子３０２（分割トランジスタ）が形成された列および複数の第２の分割素子３０４（分割トランジスタ）が形成された列が交互に配置されている。また、図中縦方向において、隣接する第１の分割素子３０２は、ゲート（ゲート絶縁膜およびゲート電極５０４）の長軸方向が異なっている。同様に、図中縦方向において、隣接する第２の分割素子３０４は、ゲートの長軸方向が異なっている。また、複数の第１の分割素子３０２のゲート電極５０４、ソース、ドレインは、それぞれ共通の配線に接続される。同様に、複数の第２の分割素子３０４のゲート電極５０４、ソース、ドレイン、それぞれ共通の配線に接続される。
図１２に示した例では、図中縦方向および横方向の両方において、複数の第１の分割素子３０２が形成された列および複数の第２の分割素子３０４が形成された列が交互に配置されている。また、図中縦方向において、隣接する分割素子は、ゲートの長軸方向が異なっている。
また、ここでは図示していないが、複数の分割トランジスタは、第１の実施の形態のＭＩＭキャパシタ２００について図７および図８を参照して説明したのと同様、第１の方向において隣接する分割素子が、第１の方向と直交する第２の方向に、当該第２の方向における分割素子の長さ（拡散層の長さ）よりも小さい量だけずらして配置された構成とすることもできる。
図１２に示した例では、図中縦方向および横方向の両方において、複数の第１の分割素子３０２が形成された列および複数の第２の分割素子３０４が形成された列が交互に配置されている。また、図中縦方向において、隣接する分割素子は、ゲートの長軸方向が異なっている。
また、ここでは図示していないが、複数の分割トランジスタは、第１の実施の形態のＭＩＭキャパシタ２００について図７および図８を参照して説明したのと同様、第１の方向において隣接する分割素子が、第１の方向と直交する第２の方向に、当該第２の方向における分割素子の長さ（拡散層の長さ）よりも小さい量だけずらして配置された構成とすることもできる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
図２および図３に示した例では、第１の接続点１０２ａと第２の接続点１０４ａとが同じ側に設けられているが、図１７に示すように、第１の接続点１０２ａと第２の接続点１０４ａとは、反対の側（平面視で一端と他端）に設けることもできる。図１９は、図１７に示した構成のＭＩＭキャパシタ２００を図４に示したレイアウトと同様に配置した構成を部分的に示す平面図である。
＜付記＞
＜発明１＞
基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
複数の前記分割素子は、第１の方向において隣接する前記分割素子の前記膜の長軸方向が異なるか、または、前記第１の方向において隣接する前記分割素子が、前記第１の方向と直交する第２の方向に、当該第２の方向における前記分割素子の長さよりも小さい量だけずらして配置された半導体装置。
＜発明２＞
発明１に記載の半導体装置において、
各前記分割素子は、前記基板上に形成された絶縁膜と、前記絶縁膜中の同層に形成され、間に前記絶縁膜を挟んで形成された第１の電極および第２の電極と、から構成された分割ＭＩＭキャパシタであって、
前記所定パターンの膜は、前記第１の電極および前記第２の電極であって、
各前記分割ＭＩＭキャパシタは、それぞれ、複数の前記第１の電極と複数の前記第２の電極とが交互に配置された構成を有し、
各前記分割ＭＩＭキャパシタにおいて、前記第１の電極および前記第２の電極は、前記長軸方向が同一方向に延在して形成され、
複数の前記分割ＭＩＭキャパシタは、前記第１の方向において隣接する前記分割ＭＩＭキャパシタの前記第１の電極および前記第２の電極の長軸方向が異なるか、または、前記第１の方向において隣接する前記分割ＭＩＭキャパシタが、前記第１の方向と直交する第２の方向に、当該第２の方向における前記分割ＭＩＭキャパシタの長さよりも小さい量だけずらして配置された半導体装置。
＜発明３＞
発明２に記載の半導体装置において、
前記第１の方向において、前記第１の電極および前記第２の電極の長軸方向が当該第１の方向である前記分割ＭＩＭキャパシタと、前記第１の電極および前記第２の電極の長軸方向が前記第２の方向である前記分割ＭＩＭキャパシタとが交互に配置された半導体装置。
＜発明４＞
発明２または３に記載の半導体装置において、
前記複数の分割ＭＩＭキャパシタは、平面視において、マトリクス状に配置された半導体装置。
＜発明５＞
発明２から４いずれかに記載の半導体装置において、
前記複数の分割ＭＩＭキャパシタは、平面視において、同じ大きさかつ同形状に形成された半導体装置。
＜発明６＞
発明２から５いずれかに記載の半導体装置において、
前記複数の分割ＭＩＭキャパシタは、一の入力線から入力された信号が各前記複数の分割ＭＩＭキャパシタを介して一の出力線に出力されるように構成され、当該複数の分割ＭＩＭキャパシタで一のＭＩＭキャパシタを構成する半導体装置。
＜発明７＞
発明２から６いずれかに記載の半導体装置において、
前記複数の分割ＭＩＭキャパシタの一部は、一の第１の入力線から入力された信号が当該一部の分割ＭＩＭキャパシタを介して一の第１の出力線に出力されるように構成された第１のＭＩＭキャパシタを構成し、
前記複数の分割ＭＩＭキャパシタの他の一部は、一の第２の入力線から入力された信号が当該他の一部の前記分割ＭＩＭキャパシタを介して一の第２の出力線に出力されるように構成された第２のＭＩＭキャパシタを構成し、
前記第１のＭＩＭキャパシタを構成する前記複数の分割ＭＩＭキャパシタの一部と、前記第２のＭＩＭキャパシタを構成する前記複数の分割ＭＩＭキャパシタの他の一部とは、互いに混在して配置され、前記第１の方向または前記第２の方向の少なくとも一方の方向において交互に配置された半導体装置。
＜発明８＞
発明７に記載の半導体装置において、
前記第１のＭＩＭキャパシタおよび前記第２のＭＩＭキャパシタは、回路中で、同じ特性値を示すことが必要であり、前記第１のＭＩＭキャパシタおよび前記第２のＭＩＭキャパシタは、それぞれ、同じ数の前記分割ＭＩＭキャパシタを含む半導体装置。
＜発明９＞
発明７または８に記載の半導体装置において、
前記第１のＭＩＭキャパシタを構成する前記分割ＭＩＭキャパシタと、前記第２のＭＩＭキャパシタを構成する前記分割ＭＩＭキャパシタとは、互いに混在して配置され、前記第１の方向および前記第２の方向の両方において交互に配置された半導体装置。
＜発明１０＞
発明１に記載の半導体装置において、
各前記分割素子は、前記基板上に形成された抵抗膜を含む分割抵抗端子であって、
前記所定パターンの膜は、前記抵抗膜であって、
複数の前記分割抵抗端子は、第１の方向において隣接する前記分割抵抗端子に含まれる前記抵抗膜の長軸方向が異なるか、または、前記第１の方向において隣接する前記分割抵抗端子が、前記第１の方向と直交する第２の方向に、当該第２の方向における前記分割抵抗端子の長さよりも小さい量だけずらして配置された半導体装置。
＜発明１１＞
発明１に記載の半導体装置において、
各前記分割素子は、前記基板上に形成され、素子分離絶縁膜で分離された拡散層と、前記拡散層上に形成されたゲート絶縁膜およびゲート電極と、から構成された分割トランジスタであって、
前記所定パターンの膜は、前記ゲート絶縁膜であって、
複数の前記分割トランジスタは、第１の方向において隣接する前記分割トランジスタの前記ゲート絶縁膜および前記ゲート電極の長軸方向が異なるか、または、前記第１の方向において隣接する前記トランジスタが、前記第１の方向と直交する第２の方向に、当該第２の方向における前記拡散層の長さよりも小さい量だけずらして配置された半導体装置。
＜付記＞
＜発明１＞
基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
複数の前記分割素子は、第１の方向において隣接する前記分割素子の前記膜の長軸方向が異なるか、または、前記第１の方向において隣接する前記分割素子が、前記第１の方向と直交する第２の方向に、当該第２の方向における前記分割素子の長さよりも小さい量だけずらして配置された半導体装置。
＜発明２＞
発明１に記載の半導体装置において、
各前記分割素子は、前記基板上に形成された絶縁膜と、前記絶縁膜中の同層に形成され、間に前記絶縁膜を挟んで形成された第１の電極および第２の電極と、から構成された分割ＭＩＭキャパシタであって、
前記所定パターンの膜は、前記第１の電極および前記第２の電極であって、
各前記分割ＭＩＭキャパシタは、それぞれ、複数の前記第１の電極と複数の前記第２の電極とが交互に配置された構成を有し、
各前記分割ＭＩＭキャパシタにおいて、前記第１の電極および前記第２の電極は、前記長軸方向が同一方向に延在して形成され、
複数の前記分割ＭＩＭキャパシタは、前記第１の方向において隣接する前記分割ＭＩＭキャパシタの前記第１の電極および前記第２の電極の長軸方向が異なるか、または、前記第１の方向において隣接する前記分割ＭＩＭキャパシタが、前記第１の方向と直交する第２の方向に、当該第２の方向における前記分割ＭＩＭキャパシタの長さよりも小さい量だけずらして配置された半導体装置。
＜発明３＞
発明２に記載の半導体装置において、
前記第１の方向において、前記第１の電極および前記第２の電極の長軸方向が当該第１の方向である前記分割ＭＩＭキャパシタと、前記第１の電極および前記第２の電極の長軸方向が前記第２の方向である前記分割ＭＩＭキャパシタとが交互に配置された半導体装置。
＜発明４＞
発明２または３に記載の半導体装置において、
前記複数の分割ＭＩＭキャパシタは、平面視において、マトリクス状に配置された半導体装置。
＜発明５＞
発明２から４いずれかに記載の半導体装置において、
前記複数の分割ＭＩＭキャパシタは、平面視において、同じ大きさかつ同形状に形成された半導体装置。
＜発明６＞
発明２から５いずれかに記載の半導体装置において、
前記複数の分割ＭＩＭキャパシタは、一の入力線から入力された信号が各前記複数の分割ＭＩＭキャパシタを介して一の出力線に出力されるように構成され、当該複数の分割ＭＩＭキャパシタで一のＭＩＭキャパシタを構成する半導体装置。
＜発明７＞
発明２から６いずれかに記載の半導体装置において、
前記複数の分割ＭＩＭキャパシタの一部は、一の第１の入力線から入力された信号が当該一部の分割ＭＩＭキャパシタを介して一の第１の出力線に出力されるように構成された第１のＭＩＭキャパシタを構成し、
前記複数の分割ＭＩＭキャパシタの他の一部は、一の第２の入力線から入力された信号が当該他の一部の前記分割ＭＩＭキャパシタを介して一の第２の出力線に出力されるように構成された第２のＭＩＭキャパシタを構成し、
前記第１のＭＩＭキャパシタを構成する前記複数の分割ＭＩＭキャパシタの一部と、前記第２のＭＩＭキャパシタを構成する前記複数の分割ＭＩＭキャパシタの他の一部とは、互いに混在して配置され、前記第１の方向または前記第２の方向の少なくとも一方の方向において交互に配置された半導体装置。
＜発明８＞
発明７に記載の半導体装置において、
前記第１のＭＩＭキャパシタおよび前記第２のＭＩＭキャパシタは、回路中で、同じ特性値を示すことが必要であり、前記第１のＭＩＭキャパシタおよび前記第２のＭＩＭキャパシタは、それぞれ、同じ数の前記分割ＭＩＭキャパシタを含む半導体装置。
＜発明９＞
発明７または８に記載の半導体装置において、
前記第１のＭＩＭキャパシタを構成する前記分割ＭＩＭキャパシタと、前記第２のＭＩＭキャパシタを構成する前記分割ＭＩＭキャパシタとは、互いに混在して配置され、前記第１の方向および前記第２の方向の両方において交互に配置された半導体装置。
＜発明１０＞
発明１に記載の半導体装置において、
各前記分割素子は、前記基板上に形成された抵抗膜を含む分割抵抗端子であって、
前記所定パターンの膜は、前記抵抗膜であって、
複数の前記分割抵抗端子は、第１の方向において隣接する前記分割抵抗端子に含まれる前記抵抗膜の長軸方向が異なるか、または、前記第１の方向において隣接する前記分割抵抗端子が、前記第１の方向と直交する第２の方向に、当該第２の方向における前記分割抵抗端子の長さよりも小さい量だけずらして配置された半導体装置。
＜発明１１＞
発明１に記載の半導体装置において、
各前記分割素子は、前記基板上に形成され、素子分離絶縁膜で分離された拡散層と、前記拡散層上に形成されたゲート絶縁膜およびゲート電極と、から構成された分割トランジスタであって、
前記所定パターンの膜は、前記ゲート絶縁膜であって、
複数の前記分割トランジスタは、第１の方向において隣接する前記分割トランジスタの前記ゲート絶縁膜および前記ゲート電極の長軸方向が異なるか、または、前記第１の方向において隣接する前記トランジスタが、前記第１の方向と直交する第２の方向に、当該第２の方向における前記拡散層の長さよりも小さい量だけずらして配置された半導体装置。
１０ 半導体装置
１２ 第１の素子
１４ 第２の素子
４０ 層間絶縁膜
４２ 第１の電極
４４ 第２の電極
１００ 半導体装置
１０２ 第１の電極
１０２ａ 第１の接続点
１０４ 第２の電極
１０４ａ 第２の接続点
１０５ ビア
２００ ＭＩＭキャパシタ
２００ａ 第１の分割キャパシタ
２００ｂ 第２の分割キャパシタ
２１０ 第１の電位供給配線
２２０ 第２の電位供給配線
３０２ 第１の分割素子
３０４ 第２の分割素子
３１０ 第１の入力線
３１２ 第１の出力線
３２０ 第２の入力線
３２２ 第２の出力線
４００ 抵抗
４０２ 第１の分割抵抗端子
４０４ 第２の分割抵抗端子
５００ トランジスタ
５０４ ゲート電極
５０６ 拡散層
１２ 第１の素子
１４ 第２の素子
４０ 層間絶縁膜
４２ 第１の電極
４４ 第２の電極
１００ 半導体装置
１０２ 第１の電極
１０２ａ 第１の接続点
１０４ 第２の電極
１０４ａ 第２の接続点
１０５ ビア
２００ ＭＩＭキャパシタ
２００ａ 第１の分割キャパシタ
２００ｂ 第２の分割キャパシタ
２１０ 第１の電位供給配線
２２０ 第２の電位供給配線
３０２ 第１の分割素子
３０４ 第２の分割素子
３１０ 第１の入力線
３１２ 第１の出力線
３２０ 第２の入力線
３２２ 第２の出力線
４００ 抵抗
４０２ 第１の分割抵抗端子
４０４ 第２の分割抵抗端子
５００ トランジスタ
５０４ ゲート電極
５０６ 拡散層
Claims (1)
- 基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
各前記分割素子は、前記基板上に形成された抵抗膜を含む分割抵抗端子であって、
前記所定パターンの膜は、前記抵抗膜であって、
複数の前記分割抵抗端子は、第１の方向において隣接する前記分割抵抗端子に含まれる前記抵抗膜の長軸方向が異なるか、または、前記第１の方向において隣接する前記分割抵抗端子が、前記第１の方向と直交する第２の方向に、当該第２の方向における前記分割抵抗端子の長さよりも小さい量だけずらして配置され、
前記抵抗膜の短軸方向に配列された前記分割抵抗端子の少なくとも２つが電気的に並列に接続されている半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009027598A JP5592074B2 (ja) | 2009-02-09 | 2009-02-09 | 半導体装置 |
| US12/704,608 US8525269B2 (en) | 2009-02-09 | 2010-02-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009027598A JP5592074B2 (ja) | 2009-02-09 | 2009-02-09 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014139422A Division JP5863892B2 (ja) | 2014-07-07 | 2014-07-07 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2010183021A JP2010183021A (ja) | 2010-08-19 |
| JP2010183021A5 JP2010183021A5 (ja) | 2012-03-22 |
| JP5592074B2 true JP5592074B2 (ja) | 2014-09-17 |
Family
ID=42539719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009027598A Expired - Fee Related JP5592074B2 (ja) | 2009-02-09 | 2009-02-09 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8525269B2 (ja) |
| JP (1) | JP5592074B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5621357B2 (ja) * | 2010-06-30 | 2014-11-12 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US10134729B2 (en) * | 2013-09-27 | 2018-11-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical noise reduction in 3D stacked semiconductor devices |
| US9524964B2 (en) * | 2014-08-14 | 2016-12-20 | Xilinx, Inc. | Capacitor structure in an integrated circuit |
| JP6318975B2 (ja) * | 2014-08-20 | 2018-05-09 | 株式会社デンソー | 半導体装置 |
| JP2017175146A (ja) * | 2017-05-02 | 2017-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000241762A (ja) | 1999-02-24 | 2000-09-08 | Tokin Corp | 光アイソレータ |
| JP3522144B2 (ja) | 1999-02-25 | 2004-04-26 | 富士通株式会社 | 容量回路および半導体集積回路装置 |
| JP4220484B2 (ja) * | 2005-03-15 | 2009-02-04 | 日本バーブラウン株式会社 | 集積回路抵抗体アレイ |
| JP2007049309A (ja) | 2005-08-08 | 2007-02-22 | Nec Electronics Corp | スイッチ回路 |
| US7932993B2 (en) * | 2006-09-16 | 2011-04-26 | Wenhui Mei | Divided sub-image array scanning and exposing system |
-
2009
- 2009-02-09 JP JP2009027598A patent/JP5592074B2/ja not_active Expired - Fee Related
-
2010
- 2010-02-12 US US12/704,608 patent/US8525269B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8525269B2 (en) | 2013-09-03 |
| US20100200924A1 (en) | 2010-08-12 |
| JP2010183021A (ja) | 2010-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4805600B2 (ja) | 半導体装置 | |
| US10199375B2 (en) | Storage device and capacitor | |
| US9041155B2 (en) | Semiconductor structure | |
| JP2008182058A (ja) | 半導体装置および半導体装置形成方法 | |
| US9806080B2 (en) | Semiconductor devices and methods of manufacturing the same | |
| CN102217068A (zh) | 金属-绝缘体-金属电容器 | |
| US20150022948A1 (en) | Capacitor structure | |
| JP5592074B2 (ja) | 半導体装置 | |
| CN100499106C (zh) | 半导体器件 | |
| JP4785623B2 (ja) | 半導体装置及びその製造方法 | |
| US8159045B2 (en) | Semiconductor device with shield line disposed between capacitors | |
| JP2004241762A (ja) | 半導体装置 | |
| US7732895B2 (en) | Semiconductor device including triple-stacked structures having the same structure | |
| JP5863892B2 (ja) | 半導体装置 | |
| JP2010183021A5 (ja) | ||
| KR20060077654A (ko) | 엠보싱형 커패시터의 제조 방법 | |
| JP2005032768A (ja) | 半導体装置 | |
| JP6831067B2 (ja) | 容量性半導体素子 | |
| KR101159112B1 (ko) | 가변 용량 캐패시터 및 그 제조방법 | |
| JP2010135386A (ja) | 半導体装置 | |
| JP4855690B2 (ja) | キャパシタを有する半導体装置 | |
| TW202245278A (zh) | 手指式半導體電容陣列布局 | |
| JP2008124449A (ja) | 半導体装置およびその製造方法 | |
| JP2005101641A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH033267A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120207 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120207 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130903 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140520 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140707 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140729 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140731 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5592074 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |