KR100485168B1 - 박막 커패시터 및 그 제조 방법 - Google Patents

Abstract

금속/ 절연체/ 금속 (MIM) 구조의 박막 커패시터 및 그 제조방법에 관한 것으로, 그 목적은 커패시터의 정전용량을 증대하여 사용가능한 교류 주파수 대역을 확장시키고, 특히 RF를 이용할 수 있는 커패시터를 제조하는 데 있다. 이를 위해 본 발명에서는 커패시터를 형성하는 유전체층으로서 유전상수가 114인 티타늄옥사이드(TiO₂)를 원자층증착법(atomic layer deposition : ALD)으로 형성하는 것을 특징으로 한다.

Description

박막 커패시터 및 그 제조 방법 {Thin film capacitor and fabrication method of thereof}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 제조하는 방법에 관한 것이다.

최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon), 절연체(insulator), 및 다결정실리콘(polysilicon)이 적층된 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다.

이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal : MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.

그러면, 종래 반도체 소자 제조방법에 따라 MIM 구조의 박막 커패시터를 제조하는 방법에 대해 첨부된 도면을 참조하여 설명한다. 도 1a 내지 1d는 종래 방법에 따라 박막 커패시터를 제조하는 방법을 도시한 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 피에스지(PSG : phosphosilicateglass) 등의 산화막으로 이루어진 하부절연막(2)을 형성한 다음, 하부절연막(2) 상에 Ti 베리어층(3), Cu가 함유된 Al으로 이루어진 AlCu 하부배선(4), Ti 글루층(5) 및 TiN 반사방지막(6)을 차례로 형성한다.

이어서, TiN 반사방지막(6) 상에 제1감광막 패턴을 형성하고 이를 마스크로 하여 상면이 노출된 TiN 반사방지막(6) 및 그 하부의 Ti 글루층(5), AlCu 하부배선(4), Ti 베리어층(3)을 소정부분을 식각함으로써, TiN 반사방지막(6), Ti 글루층(5), AlCu 하부배선(4), 및 Ti 베리어층(3)을 소정폭으로 남긴 후, 제2감광막 패턴을 제거하고 세정공정을 수행한다.

다음, 도 1b에 도시된 바와 같이, 고밀도 플라즈마(HDP:hight density plasma) 공정을 이용하여 이웃하는 금속배선 간 갭을 매립하도록 HDP 산화막(7)을 증착한 후, 일반 플라즈마 공정을 이용하여 HDP 산화막(7) 상에 TEOS막(8)을 증착하고 화학기계적 연마하여 상면을 평탄화한다.

이어서, 커패시터 형성을 위한 사진식각공정으로서, 평탄화된 TEOS막(8)의 상면에 감광막을 도포하고 노광 및 현상하여 커패시터로 예정된 TEOS막(8) 상면의 소정영역을 노출시키는 제2감광막 패턴을 형성한 후, 제2감광막 패턴을 마스크로 하여 상면이 노출된 TEOS막(8) 및 HDP 산화막(7)을 건식식각하여 TiN 반사방지막(6)의 표면을 개방하는 소정폭의 커패시터구(100)를 형성한 다음, 제2감광막 패턴을 제거하고 세정공정을 수행한다.

이 때 커패시터의 크기인 TEOS막(8)의 노출면적은 소자가 요구하는 커패시턴스 값에 따라 달라지나 일반적으로 10㎛×10㎛이 되도록 한다.

다음, 도 1c에 도시된 바와 같이, 커패시터구(100)의 내벽을 포함하여 TEOS막(8)의 상부 전면에 커패시터의 실질적인 역할을 하는 유전체층으로서 SiO₂ 유전체층(9) 및 SiN 유전체층(10)을 차례로 형성한다.

다음, 도 1d에 도시된 바와 같이, SiN 유전체층(10) 상에 제1베리어금속막(11)을 증착하고, 제1베리어금속막(11) 상에 텅스텐(12)을 증착하여 커패시터(100)의 내부를 완전히 매립한 다음, TEOS막(8)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

이어서, TEOS막(8) 및 HDP 산화막(7)을 선택적으로 건식식각하여 비아(200)를 형성한 후, 비아(200)의 내벽에 제2베리어금속막(11')을 증착하고, 제2베리어금속막(11') 상에 텅스텐(12')을 증착하여 비아(200)의 내부를 완전히 매립한 다음, TEOS막(8)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

다음, 평탄화된 상면에 Ti 베리어층(13), AlCu 상부배선(14), Ti 글루층(15), 및 TiN 반사방지막(16)을 차례로 증착하고 이들을 패터닝한다.

상기한 바와 같이, 종래에는 커패시터를 형성하는 유전체층으로서 유전상수가 7인 SiO₂막과 유전상수가 4인 SiN막을 이중증착하였는데, 이 경우의 커패시턴스값으로는 사용가능한 교류의 주파수 대역에 한계가 있으며, 특히 라디오주파수(radio frequency : RF)는 사용할 수 없는 문제점이 있었다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 커패시터의 정전용량을 증대하여 사용가능한 교류 주파수 대역을 확장시키고, 특히 RF를 이용할 수 있는 커패시터를 제조하는 데 있다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 커패시터를 형성하는 유전체층으로서 유전상수가 114인 티타늄옥사이드(TiO₂)를 원자층증착법(atomic layer deposition : ALD)으로 형성하는 것을 특징으로 한다.

즉, 본 발명에 따른 박막 커패시터는 상면에 커패시터의 제1전극층 및 하부절연막이 노출된 반도체 기판의 구조물 상에 형성된 것으로서, 하부절연막 상에 형성되고, 제1전극층을 노출시키는 커패시터구를 가지는 층간절연막; 커패시터구의 내벽에 형성된 TiO₂ 유전체층; 및 TiO₂ 유전체층 상에 형성되고 커패시터구의 내부를 매립하는 제2전극층을 포함하는 구성이다.

또한, 본 발명에 따른 박막 커패시터의 제조 방법은, 상면에 커패시터의 제1전극층 및 하부절연막이 노출된 반도체 기판의 구조물 상에 층간절연막을 형성하는 단계; 층간절연막을 선택적으로 식각하여 제1전극층을 노출시키는 커패시터구를 형성하는 단계; 커패시터구의 내벽에 TiO₂ 유전체층을 형성하는 단계; 및 TiO₂ 유전체층 상에 전극구를 매립하도록 제2전극층을 형성하는 단계를 포함하여 이루어진다.

이하, 본 발명에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명한다.

본 발명에 따라 제조된 반도체 소자는 도 2d에 도시되어 있으며, 이에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 개별 소자가 형성된 반도체 기판의 구조물(101) 상에 형성되는데, 반도체 기판의 구조물(101)의 상면에는 제1전극층(23) 및 하부절연막(22)이 노출되어 있다.

하부절연막 상에는 제1전극층을 노출시키는 커패시터구를 가지는 층간절연막이 형성되어 있고, 커패시터구의 내벽에는 TiO₂ 유전체층이 형성되어 있으며, TiO₂ 유전체층 상에는 커패시터구의 내부를 매립하도록 제2전극층이 형성되어 있다.

이 때, TiO₂ 유전체층은 원자층증착법(atomic layer depositoin : ALD)에 의해 200 내지 800Å의 두께로 형성되는 것이 바람직하며, TiO₂ 유전체층 상에는 티타늄 및 티타늄나이트라이드로 이루어진 베리어금속막이 200 내지 500Å의 두께로 형성되고, 베리어금속막 상에 제2전극층이 형성될 수 있다.

또한, 제1전극층은 알루미늄 또는 구리가 함유된 알루미늄으로 이루어지는 것이 바람직하고, 제2전극층은 텅스텐으로 이루어지는 것이 바람직하다.

그러면, 상기한 바와 같은 본 발명의 반도체 소자를 제조하는 방법에 대해 상세히 설명한다.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 상부에 통상의 반도체 소자 공정을 진행하고 개별 소자가 형성된 반도체 기판의 구조물(101)을 형성하고, 반도체 기판의 구조물(101) 상에 피에스지(PSG : phosphosilicateglass) 등의 산화막으로 이루어진 하부절연막(102)을 형성한 다음, 하부절연막(102) 상에 Ti 베리어층(103), Cu가 함유된 Al으로 이루어진 AlCu 하부배선(104), Ti 글루층(105) 및 TiN 반사방지막(106)을 차례로 형성한다.

이 때, Ti 베리어층(103)은 대략 140Å의 두께로, AlCu 하부배선(104)은 대략 4500Å의 두께로, Ti 글루층(105)은 대략 200Å의 두께로, TiN 반사방지막(106)은 대략 275Å의 두께로 형성할 수 있다.

하부배선(104)은 커패시터의 제1전극층 역할을 하는 것으로서, 반드시 AlCu로 형성할 필요는 없으며 Al을 형성할 수도 있다.

이어서, TiN 반사방지막(106) 상에 제1감광막 패턴을 형성하고 이를 마스크로 하여 상면이 노출된 TiN 반사방지막(106) 및 그 하부의 Ti 글루층(105), AlCu 하부배선(104), Ti 베리어층(103)을 소정부분을 식각함으로써, TiN 반사방지막(106), Ti 글루층(105), AlCu 하부배선(104), 및 Ti 베리어층(103)을 소정폭으로 남긴 후, 제2감광막 패턴을 제거하고 세정공정을 수행한다.

다음, 도 1b에 도시된 바와 같이, 고밀도 플라즈마(HDP:hight density plasma) 공정을 이용하여 이웃하는 금속배선 간 갭을 매립하도록 HDP 산화막(107)을 증착한 후, 일반 플라즈마 공정을 이용하여 HDP 산화막(107) 상에 TEOS막(108)을 증착하고 화학기계적 연마하여 상면을 평탄화한다.

이 때, HDP 산화막(107)은 대략 6000Å의 두께로 형성하고 TEOS막(108)은 대략 14000Å의 두께로 형성할 수 있다.

이어서, 커패시터 형성을 위한 사진식각공정으로서, 평탄화된 TEOS막(108)의 상면에 감광막을 도포하고 노광 및 현상하여 커패시터로 예정된 TEOS막(108) 상면의 소정영역을 노출시키는 제2감광막 패턴을 형성한 후, 제2감광막 패턴을 마스크로 하여 상면이 노출된 TEOS막(108) 및 HDP 산화막(107)을 건식식각하여 TiN 반사방지막(106)의 표면을 개방하는 소정폭의 커패시터구(100)를 형성한 다음, 제2감광막 패턴을 제거하고 세정공정을 수행한다.

이 때 커패시터의 크기인 TEOS막(108)의 노출면적은 소자가 요구하는 커패시턴스 값에 따라 달라지나 일반적으로 10㎛×10㎛이 되도록 한다.

다음, 도 2c에 도시된 바와 같이, 커패시터구(100)의 내벽을 포함하여 TEOS막(108)의 상부 전면에 커패시터의 실질적인 역할을 하는 유전체층으로서 TiO₂ 유전체층(109)을 원자층증착법을 이용하여 350℃ 정도의 비교적 저온에서 대략 500Å의 두께로 형성한다. 원자층증착법에 의해 TiO₂ 유전체층(109)이 형성되는 반응은 아래의 화학식 1과 같다.

TiCl₄ + H₂O → TiO₂ + HCl

다음, 도 2d에 도시된 바와 같이, TiO₂ 유전체층(109) 상에 제1베리어금속막(110)을 증착하고, 제1베리어금속막(110) 상에 텅스텐(111)을 증착하여 커패시터구(100)의 내부를 완전히 매립한 다음, TEOS막(108)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

이 때, 제1베리어금속막(110)으로는 대략 200Å 두께의 Ti막과 대략 100Å 두께의 TiN막을 차례로 형성할 수 있으며, 텅스텐(111)은 커패시터의 제2전극층 역할을 하는 것으로서 대략 3500Å의 두께로 형성할 수 있다.

이어서, TEOS막(108) 및 HDP 산화막(107)을 선택적으로 건식식각하여 비아(200)를 형성한 후, 비아(200)의 내벽에 제2베리어금속막(110')을 증착하고, 제2베리어금속막(110') 상에 텅스텐(111')을 증착하여 비아(200)의 내부를 완전히 매립한 다음, TEOS막(108)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

마찬가지로, 제2베리어금속막(110')으로는 대략 200Å 두께의 Ti막과 대략 100Å 두께의 TiN막을 차례로 형성할 수 있으며, 텅스텐(111')은 대략 3500Å의 두께로 형성할 수 있다.

다음, 평탄화된 상면에 Ti 베리어층(112), AlCu 상부배선(113), Ti 글루층(114), 및 TiN 반사방지막(115)을 차례로 증착하고 이들을 패터닝한다.

이 때, Ti 베리어층(112)은 대략 140Å의 두께로, AlCu 하부배선(113)은 대략 4500Å의 두께로, Ti 글루층(114)은 대략 200Å의 두께로, TiN 반사방지막(115)은 대략 275Å의 두께로 형성할 수 있다.

상술한 바와 같이, 본 발명에서는 커패시터의 유전체층으로서 유전상수가 큰 TiO₂막을 형성하므로 커패시터의 정전용량을 증대하여 사용가능한 교류 주파수 대역을 확장시키는 효과가 있으며, 특히 RF를 이용할 수 있는 효과가 있다.

도 1a 내지 1d는 종래 방법에 따른 박막 커패시터 제조 방법을 도시한 단면도이고,

도 2a 내지 도 2d는 본 발명에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

Claims (11)

1. 상면에 알루미늄 및 구리가 함유된 알루미늄 중의 어느 하나로 이루어지는 커패시터의 제1전극층 및 하부절연막이 노출된 반도체 기판;

   상기 제1전극층 및 하부절연막을 포함한 반도체 기판 상부에 형성되며, 상기 제1전극층을 노출시키는 커패시터구를 가지는 층간절연막;

   상기 커패시터구의 내벽에 원자층증착법(atomic layer depositoin : ALD)에 의해 200 내지 800Å의 두께로 형성된 TiO₂ 유전체층;

   상기 TiO₂ 유전체층 상부에 형성되고 200 내지 500Å 두께의 티타늄 및 티타늄나이트라이드로 이루어진 베리어금속막; 및

   상기 베리어금속막을 포함한 커패시터구의 내부를 매립하는 텅스텐으로 형성되는 제2전극층을 포함하는 박막 커패시터.
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6. 상면에 알루미늄 및 구리가 함유된 알루미늄 중의 어느 하나로 이루어지는 커패시터의 제1전극층 및 하부절연막이 노출된 반도체 기판의 구조물 상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 선택적으로 식각하여 상기 제1전극층을 노출시키는 커패시터구를 형성하는 단계;

   상기 커패시터구의 내벽에 원자층증착법을 이용하여 200 내지 800Å의 두께로 TiO₂ 유전체층을 형성하는 단계;

   상기 TiO₂ 유전체층 상에 티타늄 및 티타늄나이트라이드로 이루어진 베리어금속막을 200 내지 500Å의 두께로 형성하는 단계;

   상기 베리어금속막 상에 상기 커패시터구를 매립하도록 텅스텐을 증착하는 단계; 및

   상기 층간절연막이 노출되도록 상기 텅스텐, 베리어금속막 및 TiO₂ 유전체층을 화학기계적 연마하여 제2전극층을 형성하는 단계를 포함하는 박막 커패시터 제조 방법.
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