CN107424991A - 一种集成电路及印刷电路板 - Google Patents
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Abstract
本申请提供了一种集成电路及印刷电路板，集成电路包括：集成电路模块和集成式去耦电容，所述集成式去耦电容包括一个或多个分布式电容，所述分布式电容连接于所述集成电路模块的电源线和地线之间。本申请所提供的技术方案，集成电路内集成了输入去耦电容，有利于电路和系统的小型化，减少了物料成本，减小了焊接成本以及焊接时间(相应的缩短了生产时间)，此外，还有利于减小等效寄生电感的影响。
Description
技术领域
本申请涉及电子电路技术领域，尤其涉及一种集成电路及印刷电路板。
背景技术
现有技术中，无论是模拟集成电路还是数字集成电路，一般都需要在印刷电路板上，为芯片在输入电源管脚处安装输入去耦电容。
图1示出了现有技术中集成电路连接输入去耦电容的结构示意图，L2为分离元件电容C1的寄生电感，L1为电容C1至实际集成电路的寄生电感(包括印刷电路板上走线的寄生电感，集成电路封装引线的寄生电感，以及集成电路内部金属走线的寄生电感)，同理，L3为连接在地线上的寄生电感。
如图1所示，一般此电容连接于输入电源管脚和地管脚之间，其电容值一般为0.1微法至10微法之间。其原因在于集成电路中存在电流波动，且实际供电电源可能距离被供电的集成电路较远，之间通过较长的连线连接，此电源线和地线都存在较大的寄生电感，如果集成电路中电流波动就会引起其内部实际的电源电压波动，如果电压波动较大，会引起集成电路功能失效。
但现有技术的缺点在于，这些输入去耦电容(decoupling capacitor)会占用较大的印刷电路板面积，不利于电路和系统的小型化，例如更小的蓝牙耳机更受用户青睐。另外这些去耦电容也需要额外的采购成本，其焊接也需要额外的焊接成本。
发明内容
本申请实施例提出了一种集成电路及印刷电路板，以解决现有技术中输入去耦电容占用较大的印刷电路板面积，不利于电路和系统的小型化、成本较高等技术问题。
第一个方面，本申请实施例提供了一种集成电路，包括：集成电路模块和集成式去耦电容，所述集成式去耦电容包括一个或多个分布式电容，所述分布式电容连接于所述集成电路模块的电源线和地线之间。
第二个方面，本申请实施例提供了一种印刷电路板，包括上述集成电路、以及电源端和地线端，所述电源端连接所述电源线、所述地线端连接所述地线。
有益效果如下：
本申请实施例所提供的技术方案，集成了输入去耦电容，有利于电路和系统的小型化，减少了物料成本，减小了焊接成本以及焊接时间(相应的缩短了生产时间)，此外，还有利于减小等效寄生电感的影响。
附图说明
下面将参照附图描述本申请的具体实施例，其中：
图1示出了现有技术中集成电路连接输入去耦电容的结构示意图；
图2示出了本申请实施例中集成电路的结构示意图；
图3示出了本申请实施例中集成式去耦电容的一种结构示意图；
图4示出了本申请实施例中集成式去耦电容的另一结构示意图；
图5示出了本申请实施例中集成式去耦电容的另一结构示意图；
图6示出了本申请实施例中集成式去耦电容的另一结构示意图；
图7示出了本申请实施例中集成电路内金属层的结构示意图。
具体实施方式
为了使本申请的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。并且在不冲突的情况下，本说明中的实施例及实施例中的特征可以互相结合。
针对现有技术的不足，本申请实施例提出了一种集成电路和印刷电路板，下面进行说明。
图2示出了本申请实施例中集成电路的结构示意图，如图所示，所述集成电路可以包括：集成电路模块和集成式去耦电容，所述集成式去耦电容包括一个或多个分布式电容，所述分布式电容连接于所述集成电路模块的电源线和地线之间。
图2中以5个分布式电容(C1～C5)为例进行了示意，具体实施时，本领域技术人员可以根据实际需要设置电容数量，本申请对此不作限制。
本申请实施例所提供的集成电路，集成了输入去耦电容，有利于电路和系统的小型化，减少了物料成本，减小了焊接成本以及焊接时间(相应的缩短了生产时间)，此外，还有利于减小等效寄生电感的影响。
实施中，所述集成电路模块可以由多层金属形成器件之间的互连，所述集成式去耦电容可以置于互连金属左右之间的空闲区域，或者，置于互连金属上下之间的空闲区域。
实施中，所述集成式去耦电容可以包括多个金属层、以及位于相邻两个金属层之间的中间层，所述中间层包括介电层和填充金属层，所述中间层的厚度大于所述相邻两个金属层中任一金属层的厚度。
本申请实施例下面以两个金属层为例进行说明。
图3示出了本申请实施例中集成式去耦电容的一种结构示意图，如图所示，图3示出了所述集成式去耦电容的截面示意图，斜线填充部分为第一金属层(位于下层)，网格填充部分为第二金属层(位于上层)，实心填充部分为高相对介电常数的介质层(或称介电层)。如图所示，左边为在控线区域形成电容的截面示意图，右边是正常金属走线的截面示意图。
其中，高相对介电常数的介质层可以为高相对介电常数的陶瓷材料，或者，高相对介电常数的树脂材料等。
为了与现有集成电路兼容，且同时兼顾减小间距的目的，本申请实施例可以在集成电路的空闲区域形成电容，一般集成电路中为了减小上层金属走线的信号波动对下层金属走线信号的干扰，通常设计上层金属和下层金属之间的间距较大，这样，两者之间的耦合寄生电容较小、干扰较小；这样比较大的间距直接用于做本申请实施例中的集成式电容，则电容值较小。为了增加电容值，本申请实施例中可以将介电层设计的比较薄。
实施中，所述介电层靠近所述相邻两个金属层中的第一金属层，所述介电层与所述相邻两个金属层中的第二金属层之间的填充金属层填充有所述第二金属层。
具体实施时，可以采用以下步骤制作本申请实施例的集成式去耦电容：
步骤1、在硅衬底(一般可以为二氧化硅)上氧化淀积形成绝缘层；
步骤2、在绝缘层上面溅射产生第一金属层；
步骤3、进行光刻，去除那些不用第一金属层的区域，在下层金属(即第一金属层)上淀积很薄的介电层；
步骤4、用光刻刻蚀掉那些不用介电层的区域，仅在所需区域留下介电层(如图3中实心填充部分所示)；
步骤5、通过氧化淀积形成二氧化硅绝缘层；
步骤6、通过光刻去除将要填充第二金属层的区域上的二氧化硅；
步骤7、在其上溅射填充形成第二金属层；
步骤8、再通过光刻去除不用第二金属层的区域。
本申请实施例所提供的如图3所示的集成式去耦电容，由于在第二金属层填充了较厚的金属层以接触介电层，这样形成的介电层厚度较小，有利于形成较大的电容值，另外较多的填充第二金属层，有利于减小电容的寄生电阻和寄生电感，增强去耦效果。
图4示出了本申请实施例中集成式去耦电容的另一结构示意图，如图所示，实施中，所述介电层靠近所述相邻两个金属层中的第二金属层，所述介电层与所述相邻两个金属层中的第一金属层之间的填充金属层填充有所述第一金属层。
与图3的区别在于，图3是介电层位于靠近第一金属层的下部位置，而图4所示结构为介电层位于靠近第二金属层的上部位置。
图4中的中间层填充了第一金属层以接触介电层。同样，大面积填充较厚的第一金属层，有利于减小电容的寄生电阻和寄生电感，增强去耦效果。
图5示出了本申请实施例中集成式去耦电容的另一结构示意图，如图所示，实施中，所述介电层位于所述中间层的中间位置，所述介电层与所述相邻两个金属层中的第二金属层之间的填充金属层填充有所述第二金属层，所述介电层与所述相邻两个金属层中的第一金属层之间的填充金属层填充有所述第一金属层。
即，图5示出的结构为介电层位于第一金属层和第二金属层的中间位置。
图6示出了本申请实施例中集成式去耦电容的另一结构示意图，如图所示，实施中，所述中间层可以向外延伸至所述集成电路模块的金属连线之间的位置。
即，图6示出的结构为部分集成式电容位于正常金属连线之间的位置。
实施中，所述填充金属层和与其接触的金属层一并形成。
具体实施时，所述填充金属层填充有第一金属层时，所述填充金属层可以与第一金属层一体成型；所述填充金属层填充有第二金属层时，所述填充金属层可以与第二金属层一体成型。
实施中，所述介电层的厚度可以是所述相邻两个金属层中任一金属层的0.5-2倍，所述填充金属层的厚度可以是所述相邻两个金属层中任一金属层厚度的2倍以上。
实施中，所述相邻两个金属层之间的间隔可以是所述介电层厚度的3倍以上。
实施中，所述集成式去耦电容的电容其中，A为电容面积，d为电容的两个极板间距，ε0为真空的介电常数,εr为电介质(介电层)的相对介电常数。
根据上述公式可知，如果要增加电容值，则需要增加面积A、减小间距d、增加电介质(介电层)的相对介电常数εr。
实施中，所述电介质的相对介电常数可以为1000～50000之间。
本申请实施例上述为以两层金属层为例进行的说明。
对于多层金属层，例如3层金属层的集成电路，可以在第一金属层和第二金属层之间形成电容，也可以同时在第二金属层和第三金属层之间形成电容，从而产生更高的电容值。
本申请实施例中，分布式集成电容还被就近连接到集成电路模块的电源线和地线之间，以便减小寄生电感和寄生电阻的影响。
基于同一发明构思，本申请实施例还提供了一种印刷电路板，下面进行说明。
所述印刷电路板可以包括上述集成电路、以及电源端和地线端，所述电源端连接所述电源线，所述地线端连接所述地线。
图7示出了本申请实施例中集成电路内金属层的一种结构示意图，如图所示，图7是以图3所示的电容结构为例进行示意的，很显然，还可以以图4、图5所示的电容结构形成集成电路内金属层结构。
可以很明显的看出，本申请实施例中集成电路内去耦电容的金属层与集成电路内其他位置的金属层的区别，图7中虚线框标示的部分为集成式去耦电容的金属层示意，黑色部分均为介电层，其他部分为集成电路内其他模块的金属层示意。
本申请实施例所提供的印刷电路板，包括上述集成电路以及电源端和地线端，由于在集成电路内集成了输入去耦电容，有利于电路和系统的小型化，减少了物料成本，减小了焊接成本以及焊接时间(相应的缩短了生产时间)，此外，还有利于减小等效寄生电感的影响。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
Claims (13)
1.一种集成电路，其特征在于，包括：集成电路模块和集成式去耦电容，所述集成式去耦电容包括一个或多个分布式电容，所述分布式电容连接于所述集成电路模块的电源线和地线之间。
2.如权利要求1所述的集成电路，其特征在于，所述集成电路模块由多层金属形成器件之间的互连，所述集成式去耦电容置于互连金属左右之间的空闲区域，或者，置于互连金属上下之间的空闲区域。
3.如权利要求1所述的集成电路，其特征在于，所述集成式去耦电容包括多个金属层、以及位于相邻两个金属层之间的中间层，所述中间层包括介电层和填充金属层，所述中间层的厚度大于所述相邻两个金属层中任一金属层的厚度。
4.如权利要求3所述的集成电路，其特征在于，所述介电层靠近所述相邻两个金属层中的第一金属层，所述介电层与所述相邻两个金属层中的第二金属层之间的填充金属层填充有所述第二金属层。
5.如权利要求3所述的集成电路，其特征在于，所述介电层靠近所述相邻两个金属层中的第二金属层，所述介电层与所述相邻两个金属层中的第一金属层之间的填充金属层填充有所述第一金属层。
6.如权利要求3所述的集成电路，其特征在于，所述介电层位于所述中间层的中间位置，所述介电层与所述相邻两个金属层中的第二金属层之间的填充金属层填充有所述第二金属层，所述介电层与所述相邻两个金属层中的第一金属层之间的填充金属层填充有所述第一金属层。
7.如权利要求3-6任一所述的集成电路，其特征在于，所述中间层向外延伸至所述集成电路模块的金属连线之间的位置。
8.如权利要求3-7任一所述的集成电路，其特征在于，所述填充金属层和与其接触的金属层一并形成。
9.如权利要求3所述的集成电路，其特征在于，所述介电层的厚度是所述相邻两个金属层中任一金属层的0.5-2倍，所述填充金属层的厚度是所述相邻两个金属层中任一金属层厚度的2倍以上。
10.如权利要求3所述的集成电路，其特征在于，所述相邻两个金属层之间的间隔是所述介电层厚度的3倍以上。
11.如权利要求3所述的集成电路，其特征在于，所述集成式去耦电容的电容其中，A为电容面积，d为电容的两个极板间距，ε0为真空的介电常数,εr为电介质的相对介电常数。
12.如权利要求11所述的集成电路，其特征在于，所述电解质的相对介电常数为1000～50000之间。
13.一种印刷电路板，其特征在于，包括如权利要求1-12任一所述的集成电路、以及电源端和地线端，所述电源端连接所述电源线、所述地线端连接所述地线。
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