CN101410969A - 具有高q晶片背面电容器的半导体集成电路器件 - Google Patents
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Abstract
提供了用于制造具有高Q片上电容器的半导体IC(集成电路)芯片的方法，在所述芯片背面上形成所述高Q片上电容器并使用穿晶片互连将所述高Q片上电容器连接到在所述芯片正面上的集成电路。在一方面，半导体器件包括半导体衬底，所述半导体衬底具有正面、背面、和在所述衬底的所述正面与背面之间插入的掩埋绝缘层。在所述半导体衬底的所述正面上形成集成电路，在所述半导体衬底的所述背面上形成集成电容器，以及形成穿过所述掩埋绝缘层的互连结构以将所述集成电容器连接到所述集成电路。
Description
技术领域
本发明通常涉及用于制造具有高Q片上电容器的半导体IC(集成电路)芯片和更具体而言具有这样的高Q电容器的半导体IC芯片的方法，所述高Q电容器形成在所述芯片背面上并使用穿过晶片的嵌入的互连而连接到所述芯片正面上的集成电路。
背景技术
通常，电容器是通常在芯片制造和封装设计中使用的元件以用于各种目的。例如，片上电容器是用于构建半导体集成电路的基本元件，该半导体集成电路包括，例如，存储器阵列、电荷泵、RC滤波器、峰值放大器以及各种类型的模拟集成电路。此外，在集成电路和芯片封装中使用电容器用于AC耦合和DC阻断。例如，电容器可用作串联元件将RF能量从电路的一部分耦合到另一部分而阻断DC信号。具体而言，在RF放大器设计中，DC阻断电容器用于互连RF放大器级。
此外，通常在芯片制造/封装中使用电容器作为去耦合电容器以稳定电源电压，即，最小化或消除电源抖动。实际上，高性能电路需要在DC电源与地线之间的高电容、高品质(Q)并低阻抗的去耦合电容器以限制由快速切换电流所导致的噪声，其中这样的噪声是由感性和容性的寄生阻抗所导致的。在工作在非常低的信号的情况下，减少或消除这样的噪声的能力对混合模式(模拟/数字)产品设计特别重要。不够大的去耦合电容可引发高的电源和地噪声。
在常规设计中，将DC阻断和去耦合电容器实现为分立、离片元件，该分立、离片元件被安装在芯片封装模块中或安装在将在其上安装器件的电路板(例如，印刷电路板)上。然而，半导体IC芯片制造和封装工艺的持续进步使具有不断增加的集成密度和更低的制造成本的高性能IC芯片和芯片封装结构得以发展。因此，IC芯片和封装设计利用了片上DC阻断和去耦合电容器，例如，减少芯片封装成本并减小模块尺寸。此外，片上去耦合电容的使用，例如，允许更高性能的设计，因为片上去耦合电容器被设置得越邻近相关的负载，其减小电源和地线噪声的效果就越明显。
然而，依赖于应用，片上电容器的使用是存在问题的。例如，对于高密度芯片设计，只有有限的2D/3D空间来构建集成电容器，导致了集成密度的实际限制。因此，为获得给定的设计的希望的集成级别，需减小片上电容器的尺寸，这导致了性能的降低。此外，在给定的设计中使用的片上电容器的类型限制了可获得的性能和/或集成度的级别。例如，高性能芯片典型地通过产生高质量因子(Q)电容器的电容器技术来制造，但是这样的技术在集成度增加时不能有效地按比例缩放，因为归因于寄生阻抗和平板电阻增加，更高的集成会导致形成较差性能的电容器。其他电容器技术可以实现高集成设计，但会导致较低质量的电容器，其对高性能应用而言是无用的。
例如，在DRAM技术中使用的深沟槽或叠层电容器技术可用于获得高电容密度，但会导致低质量的电容器。例如，使用这样的技术，形成在电容器沟槽侧壁上和3D结构上的电容器薄介质层不能承受高电压应力，并由此易于击穿。为解决该问题，必须串联多个电容器来获得有效的电容，但该技术会导致构建电容器所需的面积增加至4倍，并增加制造成本。使用平面或3-D MIM(金属-绝缘体-金属)电容器、交叉指状结构等等的其他常规技术，可用于形成高质量电容器，但却以消耗芯片正面上的宝贵的硅实体(real estate)为代价。
发明内容
本发明的示例性实施例通常包括制造具有高Q片上电容器的半导体IC(集成电路)芯片的方法，所述高Q片上电容器形成在所述芯片背面上并使用穿晶片互连连接到在所述芯片的正面上的集成电路，其中所述穿晶片互连将背面电容器连接到位于半导体晶片的正面中的电路和器件。
在本发明的一个示例性实施例中，一种半导体器件包括半导体衬底，所述半导体衬底具有正面、背面、以及在所述衬底的所述正面与背面之间插入的掩埋绝缘层。集成电路被形成在所述半导体衬底的所述正面上，集成电容器被形成在所述半导体衬底的所述背面上，以及形成互连结构穿过所述掩埋绝缘层以将所述集成电容器连接到所述集成电路。在一个实施例中，所述半导体衬底是SOI(绝缘体上硅)结构。
在另一示例性实施例中，所述互连结构是掩埋金属插塞，其具有连接到所述衬底的所述正面上的所述集成电路的第一端部和连接到所述衬底的所述背面上的所述集成电容器的金属电容器板的第二端部，其中所述掩埋金属插塞的所述第二端部基本上与所述掩埋绝缘层的背面表面共面。所述掩埋金属插塞的所述第一端部被连接到在所述衬底的所述正面的表面上形成的I/O衬垫或电源衬垫。
在一个示例性实施例中，所述集成电容器是具有第一和第二金属板以及在所述第一与第二金属板之间插入的电容器介质层的叠层结构。具体而言，在一个实施例中，所述集成电容器为在所述掩埋绝缘层的背面表面上形成的叠层结构，其中所述第一金属板堆叠在所述绝缘层的所述背面表面上并直接接触在所述掩埋绝缘层的所述背面表面上暴露的所述掩埋接触插塞的所述端部。例如，所述集成电容器可以为DC阻断电容器或去耦合电容器。所述第一和第二金属板可被电连接到穿过所述掩埋绝缘层在所述衬底的所述背面上暴露的分离的第一和第二互连结构的端部部分。
在本发明的一个示例性实施例中，所述第一和第二金属板形成在由围绕所述第一和第二金属板的在所述衬底的所述背面上的绝缘材料所限定的电容器区域中，其中所述电容器区域由在所述衬底的所述背面上的绝缘层中形成的沟槽限定。
在另一示例性实施例中，所述第一和第二金属板形成在由围绕所述第一和第二金属板的在所述衬底的所述背面上的半导体材料限定的电容器区域中，其中所述电容器区域由在所述衬底的所述背面上的硅层中形成的沟槽限定。
在本发明的另一示例性实施例中，一种形成半导体器件的方法包括：提供SOI(硅上半导体)衬底，所述SOI衬底具有在所述SOI衬底的正面上的有源硅层与所述SOI衬底的背面上的体硅层之间插入的掩埋绝缘层，并在所述SOI衬底的所述正面上形成集成电路，其中所述集成电路包括掩埋接触插塞，所述掩埋接触插塞从所述SOI衬底的所述正面延伸穿过所述掩埋绝缘层。然后，进行背面蚀刻工艺以在所述体硅层中形成沟槽并暴露在所述掩埋绝缘层的背面表面上的所述掩埋接触插塞的端部部分，并在所述沟槽中形成电容器。所述电容器包括第一电容器板、第二电容器板以及在所述第一与第二电容器板之间插入的电容器介质层，其中形成所述第一电容器板以将接触制造到所述掩埋接触插塞的所述暴露的端部部分。
在本发明的又一示例性实施例中，一种形成半导体器件的方法包括提供SOI(绝缘体上硅)衬底，所述SOI衬底具有在所述SOI衬底的正面上的有源硅层与所述SOI衬底的背面上的体硅层之间插入的掩埋绝缘层，在所述体硅层中形成限定了电容器区域的边界的绝缘框架结构，并在所述SOI衬底的所述正面上形成集成电路，其中所述集成电路包括掩埋接触插塞，所述掩埋接触插塞从所述SOI衬底的所述正面延伸穿过所述掩埋绝缘层对准在所述SOI衬底的所述背面上的所述电容器区域。进行背面蚀刻工艺以在由所述绝缘框架结构界定的所述体硅层中形成沟槽并暴露在所述掩埋绝缘层的背面表面上的所述掩埋接触插塞的端部部分，并在所述沟槽中形成电容器。所述电容器包括第一电容器板、第二电容器板和在所述第一与第二电容器板之间插入的电容器介质层，其中形成所述第一电容器板以制造到所述掩埋接触插塞的所述暴露的端部部分的接触。
附图说明
参考附图，将仅以实例的方式描述本发明的实施例：
图1是串行器-解串器(SerDes)电路的示意图，可以使用根据本发明的示例性实施例的片上背面电容器来设计该电路；
图2A～2C示例性地示例了根据本发明的示例性实施例的具有片上背面电容器的半导体IC芯片；
图3A～3O示例性地示例了根据本发明的示例性实施例的用于制造具有片上背面电容器的半导体IC芯片的方法；
图4示例性地示例了根据本发明的另一示例性实施例的具有片上背面电容器的半导体IC芯片；以及
图5A～5L示例性地示例了根据本发明的另一示例性实施例的用于制造具有片上背面电容器的半导体IC芯片的方法。
具体实施方式
将在此后更详细地讨论关于具有高质量、集成电容器的半导体IC芯片的本发明的示例性的实施例，该高质量、集成电容器被制造在芯片背面并通过穿过晶片的互连将其连接到在芯片正面上的集成电路。例如，在下面讨论的根据本发明的示例性的芯片制造技术包括这样的方法，其用于在半导体SOI(绝缘体上硅)晶片的背面构建大尺寸、高质量电容器结构，同时保持正面的硅实体用于实现高密度集成芯片设计。如下面所详细讨论的，示例性的芯片制造技术能够形成具有良好的介质完整性、低平板电阻和最小或无寄生阻抗的高质量电容器。
图1示意性地示例了具有这样的IC芯片的串行-并行(SerDes)模块(10)，该IC芯片被制造为具有根据本发明的示例性的实施例的片上电容器。通常，SerDes模块(10)包括通过传输介质(40)连接的串行器电路(20)和解串器电路(30)。串行器电路(20)包括发送器(21)，以及解串器电路(30)包括接收器(31)。串行器(20)将低速并行数据总线转换为高速、串行数据流，该数据流由发送器(21)通过传输介质(20)发送并由接收器(31)接收。解串器电路(30)将高速串行数据流转变为原始并行形式。图1示例了常规设计，其中发送器(21)将互补数据比特对Dn_in和Dp_in的串行数据流发送到接收器31，其输出互补数据比特对DN_out和DP_out的串行数据流用于转换为并行形式。
这样构建SerDes模块(10)，将串行器电路(20)和解串器电路(30)形成在单独的IC芯片上，在常规封装基板上封装各单独的IC芯片，或在不同的基板之上独立地封装各单独的IC芯片，其中传输介质(40)可以是用于在不同的PCB(印刷电路板)上的不同的IC芯片之间传输数据的电缆连接，或是在同一PCB上的IC芯片之间提供互连的微带迹线(trace)。
解串器电路(30)包括作为集成解串器电路(30)的一部分而整体形成的一对输入衬垫(80)和片上ESD(静电放电)器件(70)和DC阻断电容器(50)。当操作在AC耦合模式中时需要DC阻断电容器(50)，并允许设计者选择到接收器(31)的最优化的共模电平而不考虑发送器(21)所设定的共模电平配置。在图1的示例性的实施例中，将ESD器件(70)互连在输入衬垫(80)与片上DC阻断电容器(50)之间。此外，可以将片上DC去耦合电容器形成为集成电路(30)的一部分。可以使用下面描述的示例性的实施例来制造片上DC阻断和去耦合电容器，其制造了用于高性能应用的低阻抗、片上电容器并保持了用于高集成密度芯片和封装设计的宝贵的硅实体。为使在接收器核心上集成DC阻断电容器的之前的实例得以继续，在下面的部分中描述了逐步的制造工序的两个实施例和对应的框图：
图2A～2C示例性地示例了根据本发明的示例性实施例的具有集成电容器的半导体IC芯片(100)。更具体而言，图2A是IC芯片(100)的一部分的截面示意图，该芯片具有这样的高Q电容器，该高Q电容器被形成在芯片背面(非有源表面)上并使用穿过晶片的嵌入的互连将该高Q电容器连接到芯片正面(有源表面)。为了示例的目的，图2A可视为图1的集成电路(30)的接收器(31)的前端的示例性实施例，其描述了示例性结构用于输入衬垫(80)、ESD器件(70)和片上DC阻断电容器(50)及其互连、以及片上去耦合电容器。此外，如下面所进一步解释的，图2B和2C是ESD器件(70)和到输入衬垫(80)和背面DC阻断电容器的互连的示例性实施例的示意图。
现在参考图2A，示例性的半导体IC芯片(100)通常包括具有正面(或有源表面)和背面(非有源表面)的半导体衬底(110)(或晶片)，其中衬底(110)的正面包括由FEOL(前段制程)和BEOL(后段制程)结构形成的集成电路，并且其中衬底(110)的背面包括通过穿过半导体衬底(110)形成的互连结构连接到正面集成电路的集成电容器。半导体衬底(110)包括SOI(绝缘体上硅)衬底(110)(或晶片)，其包括堆叠在体硅层(110c)(例如，其也称为载体层或支撑层)上的硅的薄表面层(110a)和掩埋氧化物(BOX)层(110b)。
在芯片的正面上，STI(浅沟槽隔离)区域(115)形成在上硅层(110a)中以限定在其中形成电路器件(104)和(106)的硅的有源区域。器件(106)被描述为具有多晶硅栅极结构(106a)和源极/漏极扩散区域(106b/106c)的MOS晶体管。有源器件(104)是具有P掺杂区域(104a)和N掺杂区域(104b)的二极管(如参考图2B和2C所讨论的，其形成了ESD器件(70)的一部分)。有源电路元件(104)和(106)与体晶片(110)彼此通过BOX层(110b)和STI区域(115)电隔离。在示例性的实施例中，将STI区域(115)向下形成到BOX层(110b)，从而SOI完全隔离了每个有源元件(104)、(106)与邻近的元件。可以使用标准FEOL制造技术例如掺杂剂扩散和注入、多晶硅栅极膜溅射、氧化、和相关的构图步骤，来形成电路元件(104)、(106)和STI区域(115)。
此外，使用标准BEOL(后段制程)制造技术形成正面互连结构以将电路器件连接到一起。正面互连结构包括各种金属化层，其提供了到栅极元件(106a)的接触插塞、电布线(118)和(I/O)衬垫(80)和(81)，这些部件嵌入在一层或多层的介质/绝缘材料(125)中。例如，多个焊料球(90)和(91)形成在分别的I/O衬垫(80)和(81)上以将IC芯片(100)倒装芯片接合到PCB或封装基板上的各自的衬垫。此外，穿过BOX层(110b)形成多个穿晶片接触插塞(140，141，142)以在正面集成电路与在芯片(100)背面上形成的电容器结构之间提供互连。
更具体而言，在体晶片(110c)中形成具有电极的多个背面集成电容器结构，该电容接触穿晶片接触插塞的端部。使用硬掩模图形(200)作为蚀刻掩模以在体晶片硅(110c)中限定并蚀刻沟槽以限定电容器区域和电极接触，其对准穿晶片插塞。形成多个绝缘侧壁间隔物(215)和(240)以隔离体硅(110c)和电容器结构并防止背面电容器电极之间的短路。第一背面金属化工艺形成了接触分别的穿晶片插塞(141)和(142)的端部的电容器电极(221)和(222)。第二背面金属化形成了电容器电极(251)和(252)。淀积介质材料层(225)形成电容器介质层。形成背面钝化层(260)以保护和隔离电容器电极(251)和(252)。
在图2A的示例性的实施例中，第一背面的电容器结构C1由第一电容器电极(221)和第二电容器电极(251)以及在第一电极(221)与第二电(251)之间插入的电介质层(225)的一部分形成。此外，第二背面电容器结构C2由第一电容器电极(222)和第二电容器电极(252)以及在第一与第二电极(222)和(252)之间插入的介质层(225)的一部分形成。在一个示例性的实施例中，背面电容器C2可作为在DC电源与地之间的去耦合电容器，其中穿晶片插塞(142)将第一电极(222)连接到施加DC电源的I/O衬垫(81)，以及其中将第二电极(252)连接到地。
此外，串联连接在穿晶片插塞(140)和(141)之间的背面电容器C1，是在接收器电路(31)的输入处的片上DC阻断电容器(50)的一个示例性实施例。通过特定的实例，参考图2B和2C，ESD器件(70)的示例性实施例包括串联连接在电源与地之间的两个p-n二极管(104)和(105)，其中二极管(104)的n端被连接到电源并且二极管(105)的p端被连接到地。穿晶片插塞(140)提供了在二极管(104)的p端、二极管(105)的n端、I/O衬垫(80)与电容C1的第二电极(251)之间的电互连。
图3A～3O示意性地示例了根据本发明的示例性实施例制造半导体器件的方法，其中使用嵌入的接触结构将背面电容器连接到正面电路。为了示例性的目的，将参考图3A～3O讨论用于制造在图2A～C中示例的半导体器件(100)的方法。通常，图3A～3C示例了在半导体衬底(110)正面制造有源元件(例如晶体管)金属化的正面处理的各阶段，并且图3D～3O示例了在半导体衬底(110)背面制造集成电容器并将电容器连接到正面电路的背面处理的各阶段。
图3A示例了器件制造的初始阶段，以包括硅层(110a)、BOX层(110b)和体硅层(110c)的半导体衬底(110)开始。硅层(110a)和BOX层(110b)一起构成了可通过制造SOI结构的常规方法形成的绝缘体上硅(SOI)结构。例如，SOI衬底可使用公知的SIMOX(“氧注入分离”方法，实施高能氧注入方法以将氧原子注入到裸硅晶片表面中，随后晶片高温退火以形成SOI层(即，氧化物层(110b)上硅层(110a)))来制造。掩埋氧化层(110b)和硅层(110a)的厚度可根据器件要求而改变。例如，硅层(110a)的厚度从约500埃到约5000埃，并且掩埋氧化物层的厚度为约500埃到约1微米。依赖于晶片的尺寸(晶片厚度随晶片的尺寸增加)，剩余的体硅层(110c)具有约5微米到约15微米的初始厚度。参考图3B，使用例如掺杂剂扩散和注入、多晶硅栅极膜溅射、氧化、以及相关的构图步骤等等的标准FEOL制造技术在半导体衬底(110)的正面上形成STI区域(115)和电路器件(104)、(106)。例如，通过淀积薄衬垫氧化物和SiN膜并构图膜以形成掩模用于在硅层(110a)中蚀刻STI沟槽向下到BOX层(110b)，来形成STI区域(115)。进行热氧化方法以在沟槽的侧壁上形成氧化物材料的衬里，接着进行氧化物淀积以填充沟槽(通过LPCVD或HDP)随后是氧化物回蚀刻和抛光(例如CMP)。此后，在由STI区域(115)限定的硅层(110a)的有源区域中形成有源元件例如二极管(104)和晶体管(106)。可使用标准FEOL制造技术例如掺杂剂扩散和注入、多晶硅栅极膜溅射、氧化、以及相关的构图步骤来形成电路元件(104)、(106)。
在形成有源器件(104)、(106)之后，使用常规BEOL(后段制程)制造构建在介质/绝缘材料(125)中嵌入的接触插塞(120)、电布线(118)、I/O衬垫(80)和(81)、和穿晶片插塞(141～143)，如图3C所示。参考图3C，同样在介质层(125)中形成穿晶片正面接触插塞(140)但是形成为向下延伸到BOX层(110b)中。在形成布线(118)的第一层金属化处理之前的BEOL处理的初始步骤期间制造穿晶片插塞(140～142)。可以通过从正面表面向下蚀刻过孔穿过BOX层(110b)并停止在BOX层(110b)底部来形成插塞(140～142)。之后，淀积金属材料层例如铜以填充过孔，接着回蚀刻/抛光形成接触插塞(140～142)。在一个示例性的实施例中，穿晶片插塞(140～142)形成为具有范围在约5微米到约50微米的直径，或尽可能的宽只要其不会导致不希望的性能损失。实际上，例如，如果穿晶片插塞(140～142)做得宽度过大，在插塞(140～142)与硅层(110a)之间会存在寄生耦合，引起性能损失。当穿过硅层(110a)的STI区域(115)形成接触插塞(140～142)时，可以减小该衬底耦合，STI区域(115)可以隔离穿晶片插塞(140～142)与衬底层(110a)的硅材料。
在形成穿晶片插塞(140～142)和其他器件端子接触插塞(120)之后，继续处理以完成正面金属化。例如，可以使用公知的技术(例如，单镶嵌、双镶嵌、减金属蚀刻)和例如Cu、Al的金属材料，由金属材料例如铜、铝或其合金形成电布线(118)和I/O衬垫(80、81)和其他层间插塞和金属化层。在完成正面金属化之后，钝化晶片以在衬底的正面之上形成钝化层(130)，如图3C所示。钝化层(130)为旋涂或淀积的材料的厚层例如氧化物或BPSG(硼磷掺杂的硅酸盐玻璃)。形成钝化层(130)以用于在将参考图3D～3P进行描述的后续的背面处理中电和机械保护芯片的正面。
参考图3D，将晶片翻转，对硅层(110c)的背面进行抛光/研磨以除去特定的厚度t，向下减薄晶片衬底层(110c)。背面晶片减薄工艺是可选的。减薄工艺增强了散热并使得更易于制造背面电容器。通过将钝化层(130)制造得非常厚，当衬底被制造得非常薄时，在背面研磨期间，钝化层(130)可以为芯片提供足够的机械支持。背面减薄的另一目的是有助于包括蚀刻、填充、抛光等的后续的背面工艺。在本发明的一个示例性实施例中，背面可减薄至初始厚度的约10％到约80％。
参考图3E，在衬底(110)的背面之上形成硬掩模图形(200)，其具有限定了电容器区域的开口(200a)和(200b)。可以通过淀积例如氮化物、氧氮化物、或在硅蚀刻中具有高选择性的任何其他相似的材料的硬掩模材料层形成硬掩模图形(200)，接着光学构图硬掩模层以形成硬掩模图形(200)。接下来，进行蚀刻工艺以各向异性蚀刻由硬掩模图形(200)的开口(200a)和(200b)所暴露的体硅层(110c)的区域，从而形成向下穿过体硅层(110c)到BOX层(110b)的沟槽(210)并暴露穿晶片接触插塞(141)和(142)的端部，如图3F所示。可以使用C12等离子体蚀刻方法进行硅蚀刻工艺以向下去除硅材料到掩埋氧化物层(110b)。实施蚀刻方法以便稍微过蚀刻到掩埋氧化物层(110b)中以保证暴露穿晶片接触插塞(141)和(142)的端部。穿晶片接触插塞(141)和(142)(或仅其端部)可由导电材料制造，例如钨、TiW或用于接触插塞的其他合适的导电材料，该导电材料耐C12等离子体蚀刻。
参考图3G，在硅蚀刻之后，是在沟槽(210)的侧壁上形成绝缘侧壁间隔物(215)的工艺。侧壁间隔物(215)用于隔离沟槽(210)中的硅(110c)侧壁表面与后续将淀积到沟槽(210)中的用于形成电容器电极的导电材料并防止穿过沟槽(210)的侧壁硅表面的电容器板之间电路短路。可以使用公知技术例如均厚(blanket)淀积氧化物或氮化物材料的薄保形层，然后各向异性蚀刻间隔物材料以从垂直表面去除材料，由此来形成侧壁间隔物(215)。
接下来，参考图3I，电容器沟槽(210)的底部填充有导电材料例如金属材料或金属合金以形成电容器板(221)和(222)，其将电接触制造到分别的穿晶片接触插塞(141)和(142)。这样实现该工艺，通过淀积金属材料层填充沟槽(210)并随后回蚀刻沟槽(210)中的金属材料至希望的深度。形成电容器板的金属材料可为钨W、Al、Cu、或其合金等，或具有相对低的电阻率的其他金属材料以形成高性能的高Q电感器。在金属淀积之前，进行均厚淀积步骤以在沟槽(210)的暴露的内壁之上形成薄保形金属种子层以有利于金属镀敷或附着，如本领域的技术人员所了解的。
在形成电容器板(221)和(222)之后，在芯片背面保形地形成介质材料薄层(225)，如图3I所示。介质层(225)用作将形成的背面电容器的电容器介质层。可以使用任何合适的介质材料(氮化物、氧化物)，或更优选的具有厚度d的高k介质材料并使用任何合适的常规方法来形成介质层(225)。例如，介质层(225)可为厚度为约5nm到约50nm的Al2O3层，并使用CVD淀积方法形成。应该理解，例如，电容器沟槽(210)的宽度和介质层(225)的厚度，将依赖于希望的电容而变化。
参考图3J，形成有开口(230a)的蚀刻掩模(230)，该开口(230a)对准穿晶片接触插塞(140)。掩模(230)为光致抗蚀剂层。使用蚀刻掩模(230)进行蚀刻工艺以蚀刻层(225)、(200)以及(110c)的暴露的部分从而形成向下至BOX层(110b)的开口(235)并暴露穿晶片接触插塞(140)的端部，如图3K所示。
接下来，参考图3L，进行第二间隔物形成工艺以在开口(235)的硅侧壁表面和电容器沟槽(210)的上侧壁表面区域上形成侧壁间隔物(240)。接下来，淀积导电材料层(250)填充开口(235)和电容器沟槽(210)上部，如图3M所示。该导电材料(250)用来形成底部电容器板并形成背面插塞(236)，该背面插塞(236)通过穿晶片插塞(140)制造了到正面电路的电接触。具体而言，如图3N所示，在必要的情况下，进行蚀刻工艺构图导电层(250)形成一个或多个隔离沟槽(253)，从而形成分离的底部电容器板(251)和(252)。底部电容器板(251)通过导电插塞(236)电连接到输入衬垫(80)并通过形成的沟槽(253)与底部电容器板(252)电隔离。
此后，如图3O所示，形成保护绝缘层(260)以覆盖芯片的背面表面并填充隔离沟槽(253)。各种材料例如氧化硅、氮化硅、聚酰亚胺等可用来形成绝缘层(250)，其用来提供对背面特征的电气和机械保护并机械支撑芯片(100)。
图3O中的产生的结构示例了两个分离的电容器-由顶部/底部电容器板221/251和置于其间的电容器介质层(225)形成的第一电容器C1，和由顶部/底部电容器板222/252和置于其间的电容器介质层(225)形成的第二电容器C2。在图1的示例性实施例中，电容器C1可为DC阻断电容器，其中顶板(221)通过穿晶片插塞(141)、布线(118)和栅极接触(120)连接到MOSFET器件(106)的栅极(接收器的输入)，以及其中底板(251)通过背面插塞(236)和穿晶片插塞(140)连接到二极管(104)的p结(104a)和I/O衬垫(80)。第二电容器C1为耦合电容器，其具有连接到地的底板(252)和通过穿晶片插塞(142)连接到电源衬垫(81)的顶板(222)。应该理解，例如在底板电极共同连接到地的情况下，多个背面电容器可以共享公共连接的底板电极。
然后，对图3O中的产生的结构进行进一步的处理以去除在芯片正面上的钝化层(130)并在分别的I/O衬垫(80)和(81)上形成焊料球(90)和(91)，产生图2A中描述的结构。焊料球(90)和(91)可为使用公知技术形成的C4，使IC芯片(100)倒装芯片接合到PCB或封装基板。
根据本发明另一示例性实施例，图4是具有形成在芯片背面的高Q电容器的IC芯片(300)的截面图。图4示例了IC芯片(300)的示例性的结构，使用以下参考图5A～5K讨论的示例性方法形成，该方法从预先制造的SOI晶片结构(310)开始，该SOI晶片结构(310)包括薄硅层(310a)和掩埋氧化物(BOX)层(310b)(如图4所示)以及图5A中示出的体硅层(310c)和其他的初始保护绝缘层(311)和(312)。如以下所解释的，图5A～5L的示例性的制造方法消除了在上述在图3A～3O中讨论的用于制造背面电容器结构的示例性方法中所进行的特定的背面处理步骤(例如，硅蚀刻和侧壁间隔物处理)。
参考图4，为示例和讨论方便，描述了IC芯片(300)具有与上述讨论的并在图2A～2C中描述的结构相似的正面集成电路结构(有源元件和BEOL互联结构)。例如，如上述参考图2A所详细描述的，正面集成电路包括STI区域(115)、有源元件(104)和(106)、接触插塞(120)、电布线(118)、I/O衬垫(80)和(81)、电介质/绝缘层材料(125)、焊料球(90)和(91)、以及穿晶片接触插塞(140、141、142)。由此，图4可被视为具有输入衬垫(80)、ESD器件(70)和片上DC阻断电容器(50)等的图1的集成电路(30)的接收器(31)的前端的另一示例性的实施例。
在芯片(300)的背面上形成多个集成电路电容器结构C1和C2和C3。由从BOX层(310b)延伸的形成在背面上的绝缘柱(315)限定电容器区域。形成第一金属化层以提供各自的电容器C1、C2和C3的上电容器板(341)、(342)和(343)和背面接触(340)。第二金属化和构图工艺形成底部电容器板(351)和(352)。介质膜(345)用作电容器C1、C2和C3的电容器介质层。形成背面钝化层(360)以保护和隔离电容器电极(351)和(352)。
在图4的示例性实施例中，第一电容器C1是DC阻断电容器，其由上和底电容器板(341)和(351)以及置于其间的电介质层(345)的一部分形成。上板(341)接触穿晶片插塞(141)的暴露的端部，底部电容器板(351)通过接触(340)电连接到穿晶片插塞(140)的暴露的端部。在第二金属化之前，去除初始淀积在接触(340)之上的介质层(345)的一部分以使底板(351)直接接触接触(340)。
此外，第二电容器C2是去耦合电容器，其由上电容器板(342)和底部电容器板(352)以及置于其间的介质层(345)的一部分形成。穿晶片插塞(142)将第一电极(3422)连接到施加DC电源的I/O衬垫(81)，以及其中将第二电极(352)连接到地。此外，通过上电容器板(343)和底电容器板(352)以及置于其间的介质层(345)的一部分形成第三电容器C3。在示例性的实施例中，底部电容器板(352)通常由C2和C3(或更多)所共享，其中电容器C3可通过穿晶片插塞(未示出)连接到正面电路的某部分。例如，电容器C3为连接到IC芯片(300)正面上的另一电源衬垫的另一去耦合电容器。
图5A～5L示意性地示例了根据本发明的另一示例性的实施例制造半导体器件的方法，该器件具有使用嵌入的接触结构连接到正面电路的背面电容器。为示例的目的，将参考图5A～5L来讨论用于制造图4中示例的半导体器件(300)的方法。图5A示例了以半导体SOI衬底(310)开始的器件制造的初始阶段，SOI衬底(310)包括正面硅层(310a)、掩埋氧化物层(310b)、体硅层(310c)、绝缘保护膜(311)(其形成在硅层(310a)的顶和侧表面上以密封/包封硅层(310a))和形成在晶片衬底(310)背面上的硬掩模层(312)。图5A示意性地描述了商业可得的预先制造的SOI晶片，使用此后描述的示例性方法，使用该预先制造的SOI晶片来形成图4中的示例性IC芯片(300)。
参考图5B，背面处理通过构图硬掩模层(312)开始以形成开口(313)，开口(313)限定了由剩余的掩模图形(314)所限定的电容器区域间的边界。接下来，向下穿过体硅层(310c)到掩埋氧化物层(310b)形成绝缘柱(315)。绝缘柱(315)可以为使用例如多孔氧化方法形成的氧化物柱，通过该方法将对准开口(313)的暴露的体硅材料转变为氧化物。还可以使用能够低温、低应力形成隔离结构的其他常规方法。在另一实施例中，使用硬掩模(312)以在体硅层(310c)的暴露的区域中向下蚀刻沟槽至BOX层(310b)并使用例如氧化物材料的绝缘材料填充沟槽，来形成绝缘柱(315)。绝缘柱(315)限定了电容器边界区域。在形成绝缘柱(313)之后，去除硬掩模图形(312)，并使用保护膜(320)覆盖晶片(310)的背面，如图5D所示。
在背面钝化之后，制造开始正面工艺。例如，如图5E所示，去除保护层(311)以暴露正面硅层(310a)。接下来，进行FEOL和BEOL处理以制造有源器件和互连，如图5F所示。可以使用上述的方法制造集成电路元件和互连。在形成了正面集成电路之后，在衬底(310)的正面之上形成保护膜(330)以在形成电容器结构的后续的背面处理期间保护正面。
具体而言，参考图5G，去除背面保护膜(320)以暴露体硅层(310c)。然后，进行蚀刻工艺以去除由氧化物柱(315)所限定的电容器区域中的体硅层(310c)的部分。在电容器区域中去除层(310c)的体硅材料向下至掩埋氧化物层(310b)，如图5H所示。使用该工艺形成由氧化物柱(315)限定的电容器凹坑(pocket)。在其中背面层完全形成在绝缘材料之上的另一示例性实施例中，通过形成限定了电容器区域的蚀刻掩模，然后蚀刻背面绝缘层以形成绝缘柱(315)，便可以直接形成图5H中的结构。
在形成/暴露绝缘柱(315)之后，进行第一金属化工艺以在背面淀积金属材料并随后回蚀刻以形成导电板结构(340～343)，得到图5I示出的结构。之后，在背面板结构(340～343)和电容器绝缘框架(315)的暴露的表面之上均厚淀积介质材料层(345)(优选高K介质)。如上所述，金属板(341)、(342)和(343)是用于(图4中示出的)背面电容器C1、C2和C3的上电容器板，而金属板(340)用于形成在穿晶片插塞(140)与底部电容器板之间的接触。图5J中描述了产生的结构，其中在第二金属化工艺之前，去除在金属板(340)之上形成的介质层(345)的一部分。应该注意，与图3A～3O的示例性的制造方法相反，因为形成用于形成接触(340)的区域作为暴露所有穿晶片插塞(140～142)的端部的第一蚀刻工艺的一部分，所以不需要第二蚀刻工艺以形成到穿晶片插塞(140)的接触开口。此外，由于使用绝缘柱来限定和分离电容器区域(与在背面体硅层中形成硅沟槽相反)，不需要侧壁间隔物制造步骤来给硅沟槽表面加衬里。实际上，在暴露的柱(315)之上形成介质层(345)，然后从将用于制造到电容器的底板的接触的第一层金属板去除介质层(345)，其中形成电容器的底板作为第二金属化工艺的一部分。
参考图5K，进行第二金属化工艺以淀积和平坦化用来形成电容器底板的金属材料层(350)。接下来，在第二金属层(350)上形成掩模图形并使用该掩模图形在第二金属化层(350)中形成隔离沟槽(361)并形成分离的电容器底板(351)和(352)，例如，如图5L所示。淀积绝缘材料层(360)以填充沟槽(361)并隔离底电容器板(351)与(353)。然后，对图5L中的产生的结构进行进一步的处理以去除在芯片正面上的钝化层(330)并在各自的I/O衬垫(80)和(81)上形成焊料球(90)和(91)，产生图4示出的结构。焊料球(90)和(91)可以为使用公知技术形成的C4，使IC芯片(300)倒装芯片接合到PCB或封装衬底。
应该理解，用于制造根据本发明的具有背面电容器结构的半导体器件的本发明的示例性方法具有各种优点。例如，在需要的情况下，通过在芯片背面形成大面积电容器可以实现高密度集成，并由此节省芯片正面面积用于更密集封装电路元件和互连。此外，设置背面电容器与正面集成电路相对紧密地联系，从而最小化了互连(穿晶片插塞接触)的长度并由此最小化了穿晶片互连结构的串联电阻。
此外，用于制造电容器的背面处理与在芯片有源表面制造集成电路的正面处理相分离。这使得可以独立于其他芯片制造步骤，使用为高性能而最优化的希望的导电材料和嵌入的介质以及结构框架(电容器板材料、板厚度和面积、以及介质材料等)来制造电容器元件。例如，将构成电容器板的背面金属化选择成高导电金属例如铜或铝并嵌入具有希望的特性的绝缘材料以获得希望的性能。将绝缘材料选择为易于在背面上淀积至大厚度的低k材料以获得用于电容器的低寄生环境。此外，通过使用具有良好热导率的金属材料例如铜，在背面上的电容器板可以提供增加的热冷却和热耗散。
虽然在这里为了示例的目的，参考附图描述了示例性实施例，但是应理解，本发明不局限于这些精确的实施例，并且本领域的技术人员可以进行各种其他改变和修改而不背离本发明的范围。
Claims (27)
1.一种半导体器件，包括：
半导体衬底，其具有正面、背面、以及在所述衬底的所述正面与背面之间插入的掩埋绝缘层；
集成电路，形成在所述半导体衬底的所述正面上；
集成电容器，形成在所述半导体衬底的所述背面上；以及
互连结构，穿过所述掩埋绝缘层形成以将所述集成电容器连接到所述集成电路。
2.根据权利要求1的器件，其中所述半导体衬底为SOI(绝缘体上硅)结构。
3.根据权利要求1的器件，其中所述互连结构包括掩埋金属插塞，所述掩埋金属插塞具有连接到所述衬底的所述正面上的所述集成电路的第一端部和连接到所述衬底的所述背面上的所述集成电容器的金属电容器板的第二端部，其中所述掩埋金属插塞的所述第二端部基本上与所述掩埋绝缘层的背面表面共面。
4.根据权利要求3的器件，其中所述掩埋金属插塞的所述第一端部被连接到在所述衬底的所述正面的表面上形成的I/O衬垫或电源衬垫。
5.根据权利要求1的器件，其中所述集成电容器包括第一和第二金属板和在所述第一与第二金属板之间插入的电容器介质层。
6.根据权利要求5的器件，其中所述第一和第二金属板被电连接到在所述衬底的所述背面上暴露的穿过所述掩埋绝缘层的分离的第一和第二互连结构。
7.根据权利要求5的器件，其中所述第一和第二金属板被形成在由围绕所述第一和第二金属板的在所述衬底的所述背面上的绝缘材料所限定的电容器区域中。
8.根据权利要求7的器件，其中所述电容器区域由在所述衬底的所述背面上的绝缘层中形成的沟槽限定。
9.根据权利要求5的器件，其中所述第一和第二金属板被形成在由围绕所述第一和第二金属板的在所述衬底的所述背面上的半导体材料所限定的电容器区域中。
10.根据权利要求9的器件，其中所述电容器区域由在所述衬底的所述背面上的硅层中形成的沟槽限定。
11.根据权利要求10的器件，还包括在所述沟槽的侧壁上形成的绝缘间隔物。
12.根据权利要求1的器件，其中所述集成电容器为DC阻断电容器。
13.根据权利要求1的器件，其中所述集成电容器为去耦合电容器。
14.根据权利要求1的器件，其中所述集成电容器为在所述掩埋绝缘层的背面表面上形成的叠层结构。
15.一种形成半导体器件的方法，包括以下步骤：
在半导体衬底的正面上形成集成电路；
在所述半导体衬底的背面上形成集成电容器；以及
形成穿过在所述衬底的所述正面与背面之间插入的掩埋绝缘层的互连结构，所述互连结构将所述集成电容器连接到所述集成电路。
16.根据权利要求15的方法，其中形成所述互连结构包括形成掩埋金属插塞，所述掩埋金属插塞具有连接到所述衬底的所述正面上的所述集成电路的第一端部和连接到所述衬底的所述背面上的所述集成电容器的金属电容器板的第二端部，其中所述掩埋金属插塞的所述第二端部基本上与所述掩埋绝缘层的背面表面共面。
17.根据权利要求16的方法，包括在所述衬底的所述正面的表面上形成金属I/O或电源衬垫，使所述衬垫直接接触所述掩埋金属插塞的端部部分。
18.根据权利要求15的方法，其中形成所述集成电容器包括形成叠层电容器结构，所述叠层电容器结构具有第一和第二金属板和在所述第一与第二金属板之间插入的电容器介质层。
19.根据权利要求18的方法，其中这样形成所述第一金属板，在对准所述互连结构的暴露的端部部分的所述掩埋绝缘层的背面表面的区域上淀积金属材料。
20.根据权利要求15的方法，还包括：在所述半导体衬底的所述背面上形成所述集成电容器之前，将所述半导体衬底的所述背面减薄至所述衬底的所述背面的初始厚度的约10％到约80％的厚度。
21.一种形成半导体器件的方法，包括以下步骤：
提供SOI(绝缘体上硅)衬底，所述SOI衬底具有在所述SOI衬底的正面上的有源硅层与所述SOI衬底的背面上的体硅层之间插入的掩埋绝缘层；
在所述SOI衬底的所述正面上形成集成电路，其中所述集成电路包括从所述SOI衬底的所述正面延伸穿过所述掩埋绝缘层的掩埋接触插塞；
进行背面蚀刻工艺以在所述体硅层中形成沟槽并暴露在所述掩埋绝缘层的背面表面上的所述掩埋接触插塞的端部部分；
在所述沟槽中形成电容器，所述电容器包括第一电容器板、第二电容器板和在所述第一与第二电容器板之间插入的电容器介质层，其中形成所述第一电容器板以制造到所述掩埋接触插塞的所述暴露的端部部分的接触。
22.根据权利要求21的方法，其中形成所述电容器包括：
进行第一金属化工艺以使用金属材料部分填充所述沟槽并形成所述第一电容器板；
在所述第一电容器板上淀积介质材料的保形层；以及
进行第二金属化工艺以使用金属材料填充所述沟槽的剩余部分并形成所述第二电容器板。
23.根据权利要求22的方法，还包括在进行第一金属化工艺之前，使用绝缘材料为所述沟槽的侧壁表面加衬里。
24.根据权利要求22的方法，还包括：
形成穿过所述体硅层的过孔以暴露在所述掩埋绝缘层的所述背面表面上的第二掩埋接触插塞的端部部分；以及
在第二金属化工艺期间，使用金属材料填充所述过孔从而将所述第二电容器板连接到所述第二掩埋接触插塞。
25.根据权利要求21的方法，还包括在进行所述背面蚀刻工艺之前，将所述SOI衬底的所述背面减薄至所述SOI衬底的所述背面的初始厚度的约10％到约80％的厚度。
26.一种形成半导体器件的方法，包括以下步骤：
提供SOI(绝缘体上硅)衬底，所述SOI衬底具有在所述SOI衬底的正面上的有源硅层与所述SOI衬底的背面上的体硅层之间插入的掩埋绝缘层；
在所述体硅层中形成限定了电容器区域的边界的绝缘框架结构；
在所述SOI衬底的所述正面上形成集成电路，其中所述集成电路包括掩埋接触插塞，所述掩埋接触插塞从所述SOI衬底的所述正面延伸穿过所述掩埋绝缘层对准在所述SOI衬底的所述背面上的所述电容器区域；
进行背面蚀刻工艺以在由所述绝缘框架结构界定的所述体硅层中形成沟槽并暴露在所述掩埋绝缘层的背面表面上的所述掩埋接触插塞的端部部分；以及
在所述沟槽中形成电容器，所述电容器包括第一电容器板、第二电容器板和在所述第一与第二电容器板之间插入的电容器介质层，其中形成所述第一电容器板以制造到所述掩埋接触插塞的所述暴露的端部部分的接触。
27.根据权利要求26的方法，其中形成所述电容器包括：
进行第一金属化工艺以使用金属材料部分填充所述沟槽并形成所述第一电容器板；以及
在所述第一电容器板上淀积介质材料的保形层；以及
进行第二金属化工艺以使用金属材料填充所述沟槽的剩余部分并形成所述第二电容器板。
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