[go: up one dir, main page]

CN104934441B - 一种goa单元及其制作方法、栅极驱动电路及显示器件 - Google Patents

一种goa单元及其制作方法、栅极驱动电路及显示器件 Download PDF

Info

Publication number
CN104934441B
CN104934441B CN201510213267.3A CN201510213267A CN104934441B CN 104934441 B CN104934441 B CN 104934441B CN 201510213267 A CN201510213267 A CN 201510213267A CN 104934441 B CN104934441 B CN 104934441B
Authority
CN
China
Prior art keywords
electrode
layer
photoresist
conductive layer
tft module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510213267.3A
Other languages
English (en)
Other versions
CN104934441A (zh
Inventor
张小祥
郭总杰
刘正
张治超
刘明悬
陈曦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Display Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Display Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201510213267.3A priority Critical patent/CN104934441B/zh
Publication of CN104934441A publication Critical patent/CN104934441A/zh
Priority to US15/089,815 priority patent/US9899430B2/en
Application granted granted Critical
Publication of CN104934441B publication Critical patent/CN104934441B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/043—Manufacture or treatment of capacitors having no potential barriers using patterning processes to form electrode extensions, e.g. etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/714—Electrodes having non-planar surfaces, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明实施例提供一种GOA单元及其制作方法、栅极驱动电路及显示器件，涉及显示技术领域，能够避免由于GOA单元中电容的存在而导致在显影工艺中过多的显影液流向TFT单元区域，造成TFT沟道过宽的问题。所述GOA单元包括：在基板上形成的TFT模块和电容结构，TFT模块包括：栅极、源极和漏极，电容结构包括：用于形成第一电容的第一电极和第二电极；TFT模块的栅极与电容结构的第一电极同层设置，TFT模块的源极、漏极与电容结构的第二电极同层设置，且第二电极具有沟槽。本发明实施例用于显示器件。

Description

一种GOA单元及其制作方法、栅极驱动电路及显示器件
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA单元及其制作方法、栅极驱动电路及显示器件。
背景技术
GOA(Gate Driver on Array，阵列基板行驱动)技术是液晶面板的栅极驱动技术之一，其基本概念是将液晶面板的栅极驱动电路集成在阵列基板上，形成对液晶面板的行扫描驱动。GOA技术不仅节省成本，而且可以使得液晶面板做到两边对称的美观设计，也省去了栅极驱动电路的焊接区域，可以实现窄边框的设计。
现有技术中，如图1所示，图1为GOA单元的俯视示意图，GOA单元包括TFT(ThinFilm Transistor，薄膜晶体管)模块和电容模块。图2为图1中01区域沿AA’线和02区域沿BB’线的剖视示意图，以“底栅”型TFT为例进行说明。参考图2所示，GOA单元的一种制作方法是在基板10上依次制作第一导电层图形的栅极111和第一电极112、绝缘层12、半导体层13以及第二导电层图形的源极141、漏极142和第二电极143。其中源极141和漏极142之间存在沟道144，第一电极112和第二电极143形成电容结构。
现有技术在制作TFT模块中的第二导电层图形时，通常使用的方法是在涂布有光刻胶的导体层中采用掩模板进行曝光、显影，使第二导电层图形对应的区域的光刻胶完全保留、使TFT模块的沟道144对应的区域的光刻胶半保留、其余区域的光刻胶完全去除；然后刻蚀掉光刻胶完全去除区域的导体层和半导体层13。然而在采用掩模板对光刻胶层进行曝光、显影时，随着显影操作的进行，需要光刻胶半保留的沟道144所对应区域的光刻胶厚度减少，需要光刻胶完全保留的第二电极143所对应区域的光刻胶厚度不变，由于第二电极143为一个具有较大面积的整体结构，所以第二电极143所对应的光刻胶也为一个整体结构，因此较多的显影液就会流向光刻胶厚度较小的沟道144，导致沟道144对应区域的光刻胶处显影液量变大，这样积聚在沟道144对应区域的较多的显影液会对沟道144两边对应区域的光刻胶进行显影，导致原本光刻胶完全保留的源极141和漏极142对应区域的部分光刻胶被显影去除，进而导致在接下来的刻蚀工艺中，源极141和漏极142中光刻胶被显影去除区域的导体层和半导体层13被刻蚀，这样导致源极141和漏极142变窄，而TFT沟道变宽。
发明内容
本发明的实施例提供一种GOA单元及其制作方法、栅极驱动电路及显示器件，能够避免由于GOA单元中电容的存在而导致在显影工艺中过多的显影液流向TFT单元区域，造成TFT沟道过宽的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例一方面提供一种GOA单元，包括：在基板上形成的TFT模块和电容结构，所述TFT模块包括：栅极、源极和漏极，所述电容结构包括：用于形成第一电容的第一电极和第二电极；
所述TFT模块的栅极与所述电容结构的第一电极同层设置，所述TFT模块的源极、漏极与所述电容结构的第二电极同层设置，且所述第二电极具有沟槽。
可选的，所述沟槽为多个且多个所述沟槽的分布密度与所述TFT模块的沟道分布密度相同。
可选的，多个所述沟槽均匀分布。
可选的，在所述第二电极远离所述第一电极的表面依次形成有保护层和第三电极，所述第一电极与所述第三电极形成第二电容，所述保护层设有过孔，所述第二电极与所述第三电极通过所述过孔电连接。
可选的，所述第三电极的制作材料为ITO。
本发明实施例另一方面提供一种栅极驱动电路，包括上述任意一种GOA单元。
本发明实施例又一方面提供一种显示器件，包括上述的栅极驱动电路。
本发明实施例再一方面提供一种GOA单元的制作方法，包括：
在基板上形成包括电容结构的第一电极和TFT模块的栅极的第一导电层图形；
形成覆盖所述第一导电层图形的绝缘层；
在所述绝缘层上对应所述栅极的位置形成包括有源层图形的半导体层图形，并形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形，所述第二电极与所述第一电极用于形成第一电容，所述第二电极具有沟槽。
可选的，所述在所述绝缘层上对应所述栅极的位置形成包括有源层图形的半导体层图形，并形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形包括：
在所述绝缘层上依次制作半导体层和覆盖所述半导体层的导体层；
在所述导体层上形成光刻胶层；
采用灰阶掩模板或半阶掩模板对光刻胶层进行曝光、显影，使所述第二导电层图形对应的区域的光刻胶完全保留、使所述TFT模块的沟道图形对应的区域的光刻胶半保留、其余区域的光刻胶完全去除；
刻蚀掉光刻胶完全去除区域的导体层和半导体层；
采用灰化工艺去除光刻胶半保留区域的光刻胶，光刻胶完全保留区域的光刻胶被减薄；
刻蚀光刻胶半保留区域的导体层，形成所述TFT模块的沟道图形；
剥离光刻胶，得到包括有源层图形的半导体层图形以及包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形。
可选的，在所述绝缘层上对应所述栅极的位置形成包括有源层图形的半导体层图形，并形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形后，还包括以下步骤：
形成覆盖所述第二导电层图形的保护层，所述保护层具有过孔；
在所述保护层上形成包括第三电极的第三导电层图形，将所述第二电极与所述第三电极通过所述保护层的过孔电连接，所述第三电极与所述第一电极用于形成第二电容。
本发明实施例又另一方面提供一种GOA单元的制作方法，包括：
在基板上形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形，所述电容结构的第二电极具有沟槽；
形成包括有源层图形的半导体层图形；
形成覆盖所述半导体层图形的绝缘层；
在形成有所述绝缘层的基板上形成包括电容结构的第一电极和TFT模块的栅极的第一导电层图形，所述第一电极与所述第二电极用于形成第一电容。
可选的，在所述在基板上形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形之前，所述方法还包括：
在基板上形成包括第三电极的第三导电层图形；
形成覆盖所述第三导电层图形的保护层，所述保护层在对应待形成第二电极的区域具有过孔；
所述在基板上形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形具体为：
在所述保护层上形成第二电极和TFT模块的源极，所述第二电极通过所述过孔与所述第三电极电连接。
本发明实施例提供的GOA单元及其制作方法、栅极驱动电路及显示器件，GOA单元包括：在基板上形成的TFT模块和电容结构，TFT模块包括：栅极、源极和漏极，电容结构包括：用于形成第一电容的第一电极和第二电极；TFT模块的栅极与电容结构的第一电极同层设置，TFT模块的源极、漏极与电容结构的第二电极同层设置，且第二电极具有沟槽。相较于现有技术，本发明实施例提供的GOA单元通过在第二电极上设置沟槽，使得在制作第二电极的过程中，当采用掩模板对第二电极所对应的光刻胶层进行曝光、显影时，显影液会流向第二电极的沟槽对应的光刻胶区域，而不会过多地流向沟道对应的光刻胶区域，因此沟道对应区域不会积聚过多的显影液，进而不会造成过多的显影液对沟道两边对应区域的光刻胶进行显影，这样避免了TFT沟道过宽的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种GOA单元俯视示意图；
图2为现有技术提供的一种GOA单元剖视示意图；
图3为本发明实施例提供的一种GOA单元剖视示意图；
图4为本发明实施例提供的一种GOA单元俯视示意图；
图5为本发明另一实施例提供的一种GOA单元剖视示意图；
图6为本发明实施例提供的一种GOA单元制作方法流程图；
图7为本发明实施例提供的一种GOA单元制作过程中的GOA单元结构示意图一；
图8为本发明实施例提供的一种GOA单元制作过程中的GOA单元结构示意图二；
图9为本发明实施例提供的一种GOA单元中半导体层图形和第二导电层图形制作方法流程图；
图10为本发明实施例提供的一种GOA单元制作过程中的GOA单元结构示意图三；
图11为本发明实施例提供的一种GOA单元制作过程中的GOA单元结构示意图四；
图12为本发明实施例提供的一种GOA单元制作过程中的GOA单元结构示意图五；
图13为本发明实施例提供的一种GOA单元制作过程中的GOA单元结构示意图六；
图14为本发明实施例提供的一种GOA单元制作过程中的GOA单元结构示意图七；
图15为本发明实施例提供的一种GOA单元制作过程中的GOA单元结构示意图八；
图16为现有技术提供的一种沟道断开示意图；
图17为本发明实施例提供的一种GOA单元制作过程中的GOA单元结构示意图九；
图18为本发明又一实施例提供的一种GOA单元剖视示意图；
图19为本发明又一实施例提供的一种GOA单元制作方法流程图；
图20为本发明再一实施例提供的一种GOA单元剖视示意图；
图21为本发明实施例提供的一种栅极驱动电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
本发明实施例提供了一种GOA单元，如图3和图4所示，其中图3为图4中03区域沿CC’线和04区域沿DD’线的剖视示意图，所述GOA单元包括：在基板20上形成的TFT模块和电容结构，TFT模块包括：栅极211、源极241和漏极242，电容结构包括：用于形成第一电容的第一电极212和第二电极243；TFT模块的栅极211与电容结构的第一电极212同层设置，TFT模块的源极241、漏极242与电容结构的第二电极243同层设置，且第二电极243具有沟槽2431。
其中，基板20是可以采用玻璃或者透明树脂等材料制成的透明基板，本发明实施例对基板20的材质不做限定。当然，该基板20还可以根据设计及制造的需要，进一步包括：设置在采用玻璃或者透明树脂等材料制成的透明基板上的膜层，例如，绝缘层等。
在本发明所有实施例中，两个以上图案同层设置的含义是指：这两个以上图案是由同一膜层采用构图工艺得到的，需要说明的是，同一膜层可以包括：一层或多层薄膜。示例的：参考图3所示，TFT模块的栅极211与电容结构的第一电极212同层设置，因此可以在第一导电层上通过构图工艺形成栅极211和第一电极212，然后在其上沉积形成绝缘层22；由于TFT模块的源极241、漏极242与电容结构的第二电极243同层设置，因此可以在第二导电层上通过构图工艺形成源极241、漏极242和第二电极243。
上述沟槽2431可以如图3所示是一端侧壁开放的沟槽，当然还可以是侧壁封闭型的沟槽。另外，本发明实施例对沟槽2431的形状和面积等不做限定，示例的，沟槽可以为长方体、正方体或梯台体等，图3仅为众多情形中的一种。
需要说明的是，图3提供的TFT为“底栅”结构，即栅极211相对源极241、漏极242更靠近基板20。具体的，参考图3所示，TFT包括：依次设置在基板20上的栅极211，绝缘层22，半导体层23以及设置在半导体层23上的源极241和漏极242。当然，本发明实施例提供的TFT也可以为“顶栅”结构，即有源层设置于基板与绝缘层之间，且栅极形成于绝缘层上，本发明会在后面的实施例加以说明，此处先以“底栅”型TFT为例进行说明。
这样一来，相较于现有技术，本发明实施例提供的GOA单元通过在第二电极上设置沟槽，使得在制作第二电极的过程中，当采用掩模板对第二电极所对应的光刻胶层进行曝光、显影时，显影液会流向第二电极的沟槽对应的光刻胶区域，而不会过多地流向沟道对应的光刻胶区域，因此沟道对应区域不会积聚过多的显影液，进而不会造成过多的显影液对沟道两边对应区域的光刻胶进行显影，这样避免了TFT沟道过宽的问题。
进一步的，参考图4所示，沟槽为多个且多个沟槽的分布密度与TFT模块的沟道分布密度相同。
所述第二电极上可以设置多个沟槽，本发明实施例对沟槽的设置数量不做限定，设置多个沟槽可以容纳更多的显影液，避免过多的显影液流向沟道区域。较佳的，多个所述沟槽的分布密度与TFT模块的沟道分布密度相同，即沟槽的分布数量与沟道的分布数量相同，相邻沟槽的间隔与相邻沟道的间隔相同。这样可以进一步避免电容模块和TFT模块区域的显影液互相流动，使得电容模块的沟槽区域和TFT模块的沟道区域的显影液较均匀，进而达到较均匀的显影。
优选的，多个所述沟槽均匀分布，这样可使流向各个沟槽区域的显影液的量基本均匀，进而使得各个沟槽区域的显影程度一致。
进一步的，如图5所示，在第二电极243远离第一电极212的表面依次形成有保护层25和第三电极26，第一电极212与第三电极26形成第二电容，保护层25设有过孔251，第二电极243与第三电极26通过过孔251电连接。
由于ITO(Indium Tin-Oxide，氧化铟锡)薄膜具有高的导电率和高的光透过率等优点，因此较佳的，第三电极的制作材料为ITO。
由于第二电极243上设置了多个沟槽2431，而沟槽2431区域无法与第一电极212形成电容结构，导致第一电极212和第二电极243形成的第一电容较小。在第二电极243远离第一电极212的表面设置第三电极26，利用第一电极212与第三电极26形成第二电容，通过增加第二电容以保证整个电容模块的电容大小。
本发明另一实施例提供一种GOA单元的制作方法，如图6所示，其中TFT为“底栅”结构，具体步骤包括：
步骤601、在基板上形成包括电容结构的第一电极和TFT模块的栅极的第一导电层图形。
由于碱玻璃中铝、钡和钠等金属杂质含量较高，容易在高温处理工艺中发生金属杂质的扩散。所以较佳的，基板可以选用无碱玻璃。
如图7所示，在经过预先清洗的基板20上，采用溅射或沉积的方法制作第一导电层，然后通过涂布光刻胶、掩膜、曝光、显影和刻蚀等步骤形成包括栅极211和第一电极212的第一导电层图形。其中，第一导电层通常可以是一层导电薄膜，当然也可以是多层导电薄膜；该导电薄膜一般是金属材料的。
其中制作第一导电层的方法有多种，示例的，可以通过PECVD(Plasma EnhancedChemical Vapor Deposition，等离子体增强化学气相沉积)、LPCVD(Low PressureChemical Vapor Deposition，低压化学气相沉积)、APCVD(Atmospheric PressureChemical Vapor Deposition，大气压化学气相沉积)、ECR-CVD(Electron CyclotronResonance-Chemical Vapor Deposition，电子回旋谐振化学气相沉积)等方法沉积薄膜，本发明实施例对此不做限定。
步骤602、形成覆盖第一导电层图形的绝缘层。
如图8所示，可以在形成有第一导电层图形的基板20上通过PECVD、LPCVD、APCVD或ECR-CVD等方法沉积形成绝缘层22。其中，绝缘层22的厚度可以根据具体的工艺需要进行选择，本发明实施例不做限制。
步骤603、在绝缘层上对应栅极的位置形成包括有源层图形的半导体层图形，并形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形，第二电极与第一电极用于形成第一电容，第二电极具有沟槽。
参考图3所示，在绝缘层22上对应栅极211的位置形成半导体层23，其中半导体层23一般为非晶硅薄膜或微晶硅薄膜。所述半导体层图形可以通过构图工艺在半导体层23上形成。在半导体层上沉积形成导体层，通过构图工艺在导体层上形成包括电容结构的第二电极243和TFT模块的源极241、漏极242的第二导电层图形。其中第一电极212和第二电极243可以形成第一电容。
由于第二电极243上具有沟槽2431，因此在制作第二导电层图形的过程中，显影液会流向第二电极243的沟槽2431对应的区域，而不会过多的流向沟道244对应的区域，因此不会造成沟道244对应区域过显影，进而不会造成TFT沟道过宽的问题。
其中，如图9所示，所述半导体层图形和第二导电层图形的一种具体制作方法步骤包括：
步骤901、在绝缘层上依次制作半导体层和覆盖半导体层的导体层。
如图10所示，可以通过PECVD、LPCVD、APCVD或ECR-CVD等方法在绝缘层22上依次沉积半导体层23和覆盖半导体层23的导体层24，沉积厚度根据具体情况而定，本发明实施例不做限定。
步骤902、在导体层上形成光刻胶层。
如图11所示，在制作好半导体层23和导体层24后，可以在导体层24上涂布光刻胶27。其中，光刻胶层27的厚度可以在10000埃至20000埃的范围内。
步骤903、采用灰阶掩模板或半色调掩模板对光刻胶层进行曝光、显影，使第二导电层图形对应的区域的光刻胶完全保留、使TFT模块的沟道图形对应的区域的光刻胶半保留、其余区域的光刻胶完全去除。
如图12所示，在涂布光刻胶层27后，利用灰阶掩模板或半阶掩模板对光刻胶层27进行曝光、显影，使得第二导电层图形对应的区域271的光刻胶完全保留、使TFT模块的沟道图形对应区域272的光刻胶半保留、其余区域的光刻胶完全去除。其中，第二导电层图形对应区域271为第二电极、源极和漏极所对应的区域。
现有技术中，在采用掩模板对光刻胶层进行曝光、显影时，随着显影操作的进行，需要光刻胶半保留的沟道对应区域的光刻胶厚度减少，需要光刻胶完全保留的第二电极对应区域的光刻胶厚度不变，由于第二电极为一个具有较大面积的整体结构，所以第二电极对应区域的光刻胶也为一个整体结构，因此较多的显影液就会流向光刻胶厚度较小的沟道，导致沟道对应区域的光刻胶处显影液浓度变大，容易造成沟道对应区域的光刻胶产生过显影，即沟道对应区域的光刻胶变得很薄，导致在后面的刻蚀工艺中，沟道对应区域的很薄的光刻胶无法阻挡住刻蚀液，造成光刻胶下面的导电层被刻蚀掉，进而导致在灰化工艺中，没有了光刻胶和导电层保护的半导体层被灰化掉，进而造成TFT沟道断开，图16为TFT沟道断开示意图，沟道144中存在沟道断开区域1441。
本发明实施例中，由于即将制作的第二电极上具有沟槽，所以在曝光操作时，沟槽对应区域会进行曝光，在接下来的显影工艺中，沟槽对应区域的光刻胶会完全去除，相比光刻胶完全保留的第二导电层图形对应的区域和光刻胶半保留的沟道图形对应的区域，沟槽对应区域会形成凹陷，这样显影液会流向沟槽对应区域内，而不会过多的流向沟道图形对应的区域内，因而不会造成TFT沟道断开或TFT沟道过宽的问题。
步骤904、刻蚀掉光刻胶完全去除区域的导体层和半导体层。
可以采用湿法刻蚀或干法刻蚀的方法，刻蚀掉光刻胶完全去除区域的导体层24和半导体层23，其中，干法刻蚀可选用等离子刻蚀、反应离子刻蚀、电感耦合等离子体刻蚀等方法，刻蚀气体可选择含氟、氯的气体，如CF4、CHF3、SF6、CCl2F2等或者这些气体与O2的混合气体。刻蚀后的GOA单元如图13所示。
步骤905、采用灰化工艺去除光刻胶半保留区域的光刻胶，光刻胶完全保留区域的光刻胶被减薄。
利用灰化工艺可以使得光刻胶以同等削减速度被减薄，通过控制灰化的程度，可以控制光刻胶半保留区域的光刻胶被去除，而光刻胶完全保留区域的光刻胶以同等程度被减薄。经过灰化工艺后的GOA单元如图14所示。
步骤906、刻蚀光刻胶半保留区域的导体层，形成TFT模块的沟道图形。
如图15所示，可以采用湿法刻蚀或干法刻蚀的方法，刻蚀掉光刻胶半保留区域的导体层24，形成TFT模块的沟道图形244。
步骤907、剥离光刻胶，得到包括有源层图形的半导体层图形以及包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形。
参考图3所示，剥掉剩余的光刻胶后，就得到了包括电容结构的第二电极243和TFT模块的源极241、漏极242的第二导电层图形，至此第二导电层图形制作完成。
需要说明的是，参考图6所示，在绝缘层上对应栅极的位置形成包括有源层图形的半导体层图形，并形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形之后，GOA单元的制作方法还可以进一步包括以下步骤：
步骤605、形成覆盖第二导电层图形的保护层，保护层具有过孔。
如图17所示，可以通过一次构图工艺在第二导电层图形上形成保护层25，在保护层25上设置过孔251，以便于设置在保护层25上面的第三电极可以通过过孔251与第二电极243连接。
步骤606、在保护层上形成包括第三电极的第三导电层图形，将第二电极与第三电极通过保护层的过孔电连接，第三电极与第一电极用于形成第二电容。
参考图5所示，在保护层25上形成包括第三电极26的第三导电层图形，第二电极243与第三电极26通过过孔251电连接，由于第二电极243上设置了多个沟槽2431，而沟槽2431区域无法与第一电极212形成电容结构，导致第一电极212和第二电极243形成的第一电容较小。通过设置第三电极26，利用第一电极212与第三电极26形成第二电容，通过增设第二电容以保证整个电容模块的电容大小。
实施例2
本发明实施例提供一种GOA单元，如图18所示，包括：在基板30上形成的TFT模块和电容结构，其中TFT模块中的TFT为“顶栅”结构的TFT，TFT模块包括：栅极341、源极311和漏极312，电容结构包括：用于形成第一电容的第一电极342和第二电极313；TFT模块的栅极341与电容结构的第一电极342同层设置，TFT模块的源极311、漏极312与电容结构的第二电极313同层设置，且第二电极313具有沟槽3131。
其中，基板30可以采用玻璃或者透明树脂等材料制成的透明基板，本发明实施例对基板30的材质不做限定。当然，该基板30还可以根据设计及制造的需要，进一步包括：设置在透明基板上的膜层，例如，绝缘层等。
上述沟槽3131可以如图18所示是一端侧壁开放的沟槽，当然还可以是侧壁封闭型的沟槽。另外，本发明实施例对沟槽3131的形状和面积等不做限定，示例的，沟槽可以为长方体、正方体或梯台体等，图18仅为众多情形中的一种。
这样一来，相较于现有技术，本发明实施例提供的GOA单元通过在第二电极上设置沟槽，使得在制作第二电极的过程中，当采用掩模板对第二电极所对应的光刻胶层进行曝光、显影时，显影液会流向第二电极的沟槽对应的光刻胶区域，而不会过多地流向沟道对应的光刻胶区域，因此沟道对应区域不会积聚过多的显影液，进而不会造成过多的显影液对沟道两边对应区域的光刻胶进行显影，这样避免了TFT沟道过宽的问题。
下面描述一种包括“顶栅”结构TFT的GOA单元的制作方法，如图19所示，方法步骤包括：
步骤1901、在基板上形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形，电容结构的第二电极具有沟槽。
参考图18所示，通过一次构图工艺在基板30上形成第二电极313和TFT模块的源极311、漏极312的第二导电层图形。由于第二电极313具有沟槽3131，因此在制作第二电极313的过程中，在进行曝光、显影工艺时，过多的显影液会流向沟槽对应区域内，而不会流向源极311和漏极312之间的沟道图形对应的区域内，因而不会造成TFT沟道断开或TFT沟道过宽的问题。
步骤1902、形成包括有源层图形的半导体层图形。
参考图18所示，制作完成第二导电层图形后，在其上沉积形成半导体层32，制作半导体层图形。所述半导体层32可以为非晶硅薄膜或微晶硅薄膜等，本发明实施例对此不做限定。
步骤1903、形成覆盖半导体层图形的绝缘层。
在半导体层图形上沉积绝缘层33，其中沉积方法为PECVD、LPCVD、APCVD或ECR-CVD等中的一种，本发明实施例不限制。
步骤1904、在形成有绝缘层的基板上形成包括电容结构的第一电极和TFT模块的栅极的第一导电层图形，第一电极与第二电极用于形成第一电容。
参考图18所示，可以通过一次构图工艺在绝缘层33上制作包括电容结构的第一电极342和TFT模块的栅极341的第一导电层图形。其中第一电极342与第二电极313形成第一电容。
需要说明的是，参考图19所示，在基板上形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形之前，所述GOA单元的制作方法还可以进一步包括以下步骤：
步骤1905、在基板上形成包括第三电极的第三导电层图形。
如图20所示，在基板30上形成包括第三电极35的第三导电层图形。其中基板30的材质可以选用无碱玻璃，第三电极35的制作材料可以选用ITO。
步骤1906、形成覆盖第三导电层图形的保护层，保护层在对应待形成第二电极的区域具有过孔。
参考图20所示，在第三导电层图形上设置保护层36，且在保护层36上设置过孔，第二电极313通过过孔与第三电极35连接。由于第二电极313上具有沟槽3131，导致第一电极342与第二电极313形成的第一电容较小，而第一电极342还可以与第三电极35形成第二电容，所述第二电容可以弥补由于设置沟槽3131而引起的电容变小，保证了GOA单元中电容结构的电容大小。
实施例3
本发明实施例提供一种栅极驱动电路，如图21所示，包括上述实施例所描述的任意特征的GOA单元，该GOA单元与上述实施例完全相同，此处不再赘述。
参考图21所示，所述栅极驱动电路包括多级如上所述的GOA单元。其中，每一级GOA单元的输出端输出本级的行扫描信G；除第一级GOA单元GOA0外，其余每个GOA单元的第一信号输入端连接与其相邻的上一级GOA单元的本级信号输出端。除最后一级GOA单元GOAn外，其余每个GOA单元的本级信号输出端与其相邻的下一级GOA单元的第一信号输入端相连接。
在本发明实施例中，第一级GOA单元GOA0的第一信号输入端可以输入帧起始信号STV；最后一级GOA单元GOAn的第二信号输入端可以输入复位信号RST，或者最后一级GOA单元GOAn的输出作为本级的复位信号RST。
实施例4
本发明实施例提供一种显示器件，包括上述实施例所描述的任意特征的栅极驱动电路。该显示器件可以是液晶显示装置，也可以是OLED显示装置。其中液晶显示装置可以是液晶显示器、液晶电视、手机、平板电脑等具有显示功能的产品或者部件，本发明实施例对此不做限定。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种GOA单元，包括：在基板上形成的TFT模块和电容结构，所述TFT模块包括：栅极、源极和漏极，所述电容结构包括：用于形成第一电容的第一电极和第二电极；其特征在于，
所述TFT模块的栅极与所述电容结构的第一电极同层设置，所述TFT模块的源极、漏极与所述电容结构的第二电极同层设置；
其中，所述第二电极具有沟槽，所述第二电极与所述第一电极对应、且设置于沟槽以外的区域。
2.根据权利要求1所述的GOA单元，其特征在于，所述沟槽为多个且多个所述沟槽的分布密度与所述TFT模块的沟道分布密度相同。
3.根据权利要求2所述的GOA单元，其特征在于，多个所述沟槽均匀分布。
4.根据权利要求1～3中任一项所述的GOA单元，其特征在于，在所述第二电极远离所述第一电极的表面依次形成有保护层和第三电极，所述第一电极与所述第三电极形成第二电容，所述保护层设有过孔，所述第二电极与所述第三电极通过所述过孔电连接。
5.根据权利要求4所述的GOA单元，其特征在于，所述第三电极的制作材料为ITO。
6.一种栅极驱动电路，其特征在于，包括权利要求1～5中任一项所述的GOA单元。
7.一种显示器件，其特征在于，包括权利要求6所述的栅极驱动电路。
8.一种GOA单元的制作方法，包括：
在基板上形成包括电容结构的第一电极和TFT模块的栅极的第一导电层图形；
形成覆盖所述第一导电层图形的绝缘层；
在所述绝缘层上对应所述栅极的位置形成包括有源层图形的半导体层图形，并形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形，所述第二电极与所述第一电极用于形成第一电容，所述第二电极具有沟槽，所述第二电极与所述第一电极对应、且设置于沟槽以外的区域。
9.根据权利要求8所述的制作方法，其特征在于，所述在所述绝缘层上对应所述栅极的位置形成包括有源层图形的半导体层图形，并形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形包括：
在所述绝缘层上依次制作半导体层和覆盖所述半导体层的导体层；
在所述导体层上形成光刻胶层；
采用灰阶掩模板或半色调掩模板对光刻胶层进行曝光、显影，使所述第二导电层图形对应的区域的光刻胶完全保留、使所述TFT模块的沟道图形对应的区域的光刻胶半保留、其余区域的光刻胶完全去除；
刻蚀掉光刻胶完全去除区域的导体层和半导体层；
采用灰化工艺去除光刻胶半保留区域的光刻胶，光刻胶完全保留区域的光刻胶被减薄；
刻蚀光刻胶半保留区域的导体层，形成所述TFT模块的沟道图形；
剥离光刻胶，得到包括有源层图形的半导体层图形以及包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形。
10.根据权利要求8或9所述的制作方法，其特征在于，在所述绝缘层上对应所述栅极的位置形成包括有源层图形的半导体层图形，并形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形后，还包括以下步骤：
形成覆盖所述第二导电层图形的保护层，所述保护层具有过孔；
在所述保护层上形成包括第三电极的第三导电层图形，将所述第二电极与所述第三电极通过所述保护层的过孔电连接，所述第三电极与所述第一电极用于形成第二电容。
11.一种GOA单元的制作方法，包括：
在基板上形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形，所述电容结构的第二电极具有沟槽；
形成包括有源层图形的半导体层图形；
形成覆盖所述半导体层图形的绝缘层；
在形成有所述绝缘层的基板上形成包括电容结构的第一电极和TFT模块的栅极的第一导电层图形，所述第一电极与所述第二电极用于形成第一电容；
其中，所述第二电极与所述第一电极对应、且设置于所述沟槽以外的区域。
12.根据权利要求11所述的制作方法，其特征在于，在所述在基板上形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形之前，所述方法还包括：
在基板上形成包括第三电极的第三导电层图形；
形成覆盖所述第三导电层图形的保护层，所述保护层在对应待形成第二电极的区域具有过孔；
所述在基板上形成包括电容结构的第二电极和TFT模块的源极、漏极的第二导电层图形具体为：
在所述保护层上形成第二电极和TFT模块的源极，所述第二电极通过所述过孔与所述第三电极电连接。
CN201510213267.3A 2015-04-29 2015-04-29 一种goa单元及其制作方法、栅极驱动电路及显示器件 Active CN104934441B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510213267.3A CN104934441B (zh) 2015-04-29 2015-04-29 一种goa单元及其制作方法、栅极驱动电路及显示器件
US15/089,815 US9899430B2 (en) 2015-04-29 2016-04-04 GOA unit and method for producing the same, gate driver circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510213267.3A CN104934441B (zh) 2015-04-29 2015-04-29 一种goa单元及其制作方法、栅极驱动电路及显示器件

Publications (2)

Publication Number Publication Date
CN104934441A CN104934441A (zh) 2015-09-23
CN104934441B true CN104934441B (zh) 2018-03-30

Family

ID=54121529

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510213267.3A Active CN104934441B (zh) 2015-04-29 2015-04-29 一种goa单元及其制作方法、栅极驱动电路及显示器件

Country Status (2)

Country Link
US (1) US9899430B2 (zh)
CN (1) CN104934441B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105489552B (zh) * 2016-01-28 2018-08-14 武汉华星光电技术有限公司 Ltps阵列基板的制作方法
CN106784398B (zh) * 2016-12-15 2019-12-03 武汉华星光电技术有限公司 Oled封装方法与oled封装结构
CN106653687B (zh) * 2016-12-30 2019-09-10 深圳市华星光电技术有限公司 栅极驱动单元及其制作方法、栅极驱动电路
CN107425017B (zh) * 2017-08-17 2020-11-27 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置
CN107579083B (zh) * 2017-09-30 2024-06-11 京东方科技集团股份有限公司 阵列基板及制备方法和显示装置
CN109524419A (zh) * 2018-10-11 2019-03-26 深圳市华星光电技术有限公司 Tft阵列基板的制作方法
TWI696167B (zh) * 2019-05-09 2020-06-11 友達光電股份有限公司 畫素結構
CN110379820A (zh) * 2019-06-21 2019-10-25 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及goa电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102447074A (zh) * 2010-10-05 2012-05-09 三星移动显示器株式会社 有机发光显示装置及其制造方法
CN102903857A (zh) * 2011-07-28 2013-01-30 三星显示有限公司 有机发光显示装置及其制造方法
CN203894515U (zh) * 2014-06-13 2014-10-22 京东方科技集团股份有限公司 一种阵列基板及显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3514807C2 (de) * 1984-04-25 1994-12-22 Canon Kk Vorrichtung mit einer Flüssigkristallzelle, zum Ansteuern einer Transistoranordnung
US6285050B1 (en) * 1997-12-24 2001-09-04 International Business Machines Corporation Decoupling capacitor structure distributed above an integrated circuit and method for making same
US5837582A (en) * 1998-05-22 1998-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method to increase capacitance of a DRAM cell
US7773139B2 (en) * 2004-04-16 2010-08-10 Apple Inc. Image sensor with photosensitive thin film transistors
KR100654569B1 (ko) * 2004-12-30 2006-12-05 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
TW200712706A (en) * 2005-09-14 2007-04-01 Quanta Display Inc Pixel structure and fabricating method thereof
US8212953B2 (en) * 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8716778B2 (en) * 2008-11-17 2014-05-06 Altera Corporation Metal-insulator-metal capacitors
KR20130046847A (ko) * 2011-10-28 2013-05-08 삼성디스플레이 주식회사 표시기판 및 표시기판의 수리 방법
KR101396943B1 (ko) * 2012-06-25 2014-05-19 엘지디스플레이 주식회사 액정표시장치 및 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102447074A (zh) * 2010-10-05 2012-05-09 三星移动显示器株式会社 有机发光显示装置及其制造方法
CN102903857A (zh) * 2011-07-28 2013-01-30 三星显示有限公司 有机发光显示装置及其制造方法
CN203894515U (zh) * 2014-06-13 2014-10-22 京东方科技集团股份有限公司 一种阵列基板及显示装置

Also Published As

Publication number Publication date
US20160322401A1 (en) 2016-11-03
US9899430B2 (en) 2018-02-20
CN104934441A (zh) 2015-09-23

Similar Documents

Publication Publication Date Title
CN104934441B (zh) 一种goa单元及其制作方法、栅极驱动电路及显示器件
CN105161505B (zh) 一种阵列基板及其制作方法、显示面板
CN103208491B (zh) 阵列基板及其制造方法、显示装置
CN103489877B (zh) 阵列基板及其制造方法和显示装置
CN105161495B (zh) 一种阵列基板及其制作方法、显示面板
US7799619B2 (en) Thin film transistor array substrate and fabricating method thereof
CN106019751B (zh) 阵列基板及其制造方法、显示装置
WO2016045241A1 (zh) 阵列基板及其制作方法、显示装置
WO2015100898A1 (zh) 薄膜晶体管、tft阵列基板及其制造方法和显示装置
CN106653774B (zh) 阵列基板及其制造方法、掩膜版、显示装置
WO2014187113A1 (zh) 阵列基板及制备方法、显示装置
CN107039351B (zh) Tft基板的制作方法及tft基板
JP2019537282A (ja) アレイ基板とその製造方法及び表示装置
WO2017012306A1 (zh) 阵列基板的制备方法、阵列基板及显示装置
CN103972075A (zh) 一种刻蚀方法和阵列基板
WO2020103341A1 (zh) 显示面板及其制作方法
CN107293556A (zh) 一种显示面板及显示装置
CN105070765B (zh) 薄膜晶体管、阵列基板、显示装置及制造方法
CN105304646A (zh) 阵列基板及其制造方法、显示面板、显示装置
WO2016169355A1 (zh) 阵列基板及其制备方法、显示面板、显示装置
CN105529274B (zh) 薄膜晶体管的制作方法、阵列基板和显示装置
WO2020093442A1 (zh) 阵列基板的制作方法及阵列基板
CN104538413A (zh) 阵列基板及其制作方法、显示装置
CN108682692A (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
CN102109721B (zh) 液晶显示器的像素阵列制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant