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JP2019537282A - アレイ基板とその製造方法及び表示装置 - Google Patents

アレイ基板とその製造方法及び表示装置 Download PDF

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偉 趙
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Abstract

本発明は、アレイ基板の製造方法を開示する。この方法において、活性層、ソース電極及びドレイン電極を形成するための第２フォトマスク工程は、半導体薄膜層、Ｎ＋ドープ薄膜層、金属薄膜層、及びフォトレジスト層を順に堆積して形成するステップと、グレートーンマスクプロセスを用いてフォトレジスト層を処理して、第１フォトレジストマスクブランクを取得するステップと、第１ウェットエッチングプロセスと第１ドライエッチングプロセスを順に用いて、前記金属薄膜層中、半導体薄膜層、及びＮ＋ドープ薄膜層をエッチングするステップと、前記第１フォトレジストマスクブランクに対してプラズマアッシング処理を行って、第２フォトレジストマスクブランクを取得するステップと、第２ウェットエッチングプロセスを用いて、前記金属薄膜層をエッチングするステップと、前記第２フォトレジストマスクブランクを剥離除去し、第２ドライエッチングプロセスを用いて、前記Ｎ＋ドープ薄膜層をエッチングするステップとを含む。本発明は、上記方法に従って製造して得られたアレイ基板、及びそのアレイ基板を含む表示装置を更に開示する。

Description

本発明はディスプレイ技術の分野に関し、特にアレイ基板及びその製造方法に関し、そのアレイ基板を含む表示装置に更に関する。
薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ＴＦＴ）は、フラットパネル表示装置の重要な構成部分であり、ガラス基板又はプラスチック基板上に形成することができ、一般的にスイッチ装置及び駆動装置としてＬＣＤやＯＬＥＤなどに使用されている。薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、略称はＴＦＴ−ＬＣＤである）は、小体積、低電力消費、無輻射などの特性を有し、現在のフラットパネルディスプレイ市場において主導的な地位を占めている。
ＴＦＴ−ＬＣＤのアレイ基板は、複数回のフォトマスク工程（構図工程）によって構造パターンを形成することによって作製される。毎回の次フォトマスク工程はそれぞれ塗布、露光、現像、エッチング、及び剥離などのプロセスを含む。エッチングプロセスは、ドライエッチング及びウェットエッチングを含む。フォトマスク工程の回数により、薄膜トランジスタアレイ基板の製造の難易度を推し量ることができる。フォトマスク工程の回数の減少は、製造コストの低減を意味する。薄膜トランジスタアレイ基板の製造技術は、７回のフォトマスク工程（７Ｍａｓｋ）から現在の５回のフォトマスク工程（５Ｍａｓｋ）になるまでの発展過程を経ている。５Ｍａｓｋ技術は、現在のＴＦＴ−ＬＣＤアレイ基板製造の主流となっている。５Ｍａｓｋ技術は、５回のフォトマスク工程を含む。５回のフォトマスク工程はそれぞれ、ゲート電極フォトマスク（Ｇａｔｅ Ｍａｓｋ）、活性層フォトマスク（Ａｃｔｉｖｅ Ｍａｓｋ）、ソース／ドレイン電極フォトマスク（Ｓ／Ｄ Ｍａｓｋ）、ビアホールフォトマスク（ＶｉａＨｏｌｅ Ｍａｓｋ）、及び画素電極フォトマスク（Ｐｉｘｅｌ Ｍａｓｋ）である。
現在、生産コストをさらに削減するために、一部の製造業者は４Ｍａｓｋ技術を使用し始めている。４Ｍａｓｋ技術は、５Ｍａｓｋ技術に基づいて、グレートーンマスク（Ｇｒａｙ Ｔｏｎｅ Ｍａｓｋ）プロセスを用いて、活性層フォトマスク（Ａｃｔｉｖｅ Ｍａｓｋ）とソース／ドレイン電極フォトマスク（Ｓ／Ｄ Ｍａｓｋ）とを１つのＭａｓｋに結合し、エッチング（Ｅｔｃｈ）プロセスを調整することによって、元のＡｃｔｉｖｅ Ｍａｓｋ及びＳ／Ｄ Ｍａｓｋの機能を実現する。即ち、２回のＭａｓｋプロセスの効果は１回のＭａｓｋプロセスによって達成される。
図１ａ〜１ｇを参照すると、従来の４Ｍａｓｋ技術において、活性層、ソース電極、及びドレイン電極を形成するための２回目のフォトマスク工程は、主に以下のステップを含む。
（一）では、図１ａに示すように、ゲート絶縁層１上に半導体薄膜層２、Ｎ＋ドープ薄膜層３、金属薄膜層４、及びフォトレジスト層５を順に堆積して形成する。
（二）では、図１ｂに示すように、グレートーンマスクプロセスを用いて、フォトレジスト層５から第１フォトレジストマスクブランク５ａを製造して取得する。
（三）では、図１ｃに示すように、第１フォトレジストマスクブランク５ａの保護下で、第１ウェットエッチングプロセスを使用して、前記金属薄膜層４をエッチングする。
（四）では、図１ｄに示すように、前記第１フォトレジストマスクブランク５ａの保護下で、第１ドライエッチングプロセスを用いて、前記半導体薄膜層２及び前記Ｎ＋ドープ薄膜層３をエッチングして、活性層２ａを取得する。
（五）では、図１ｅに示すように、前記第１フォトレジストマスクブランク５ａに対してプラズマアッシング処理を行って、第２フォトレジストマスクブランク５ｂを取得する。前記第２フォトレジストマスクブランク５ｂの中央領域に前記金属薄膜層４が露出する。
（六）では、図１ｆに示すように、前記第２フォトレジストマスクブランク５ｂの保護下で、第２ウェットエッチングプロセスを用いて、前記金属薄膜層４をエッチングして、ソース電極４ａ及びドレイン電極４ｂを取得する。
（七）では、図１ｇに示すように、前記第２フォトレジストマスクブランク５ｂの保護下で、第２ドライエッチングプロセスを用いて、前記Ｎ＋ドープ薄膜層３をエッチングして、Ｎ＋接触層３ａ、３ｂを形成する。
（八）では、図１ｈに示すように、前記第２フォトレジストマスクブランク５ｂを除去する。
上記のプロセスステップのうち、図１ｆに示すように、ステップ（六）において、ウェットエッチングプロセスを行う際に、ウェットエッチングの等方性により、金属薄膜層４の横方向のエッチングが激しいため、取得されたソース電極４ａ及びドレイン電極４ｂの縁部は、第２フォトレジストマスクブランク５ｂの縁部に対して内側に引っ込む。図１ｇに示すように、ステップ（７）において、ドライエッチングプロセスを行う際に、ドライエッチングの異方性により、エッチング用のプラズマが垂直に衝撃し、エッチング後に形成されたＮ＋接触層３ａ、３ｂの縁部は、第２フォトレジストマスクブランク５ｂの縁部と同じ平面にある。即ち、最終的に得られる薄膜トランジスタの構造において、図１ｈを参照すると、ソース電極４ａ及びドレイン電極４ｂの縁部と、それぞれの対応するＮ＋接触層３ａ、３ｂの縁部との間に平滑な遷移がない。Ｎ＋接触層３ａ、３ｂの縁部は、ソース電極４ａ及びドレイン電極４ｂの縁部に対して突出したテール部（ｔａｉｌ）６を有する。これは、薄膜トランジスタの実際のチャネル長に影響を及ぼし、高性能の薄膜トランジスタを取得するためには不利である。
これに鑑みて、本発明は、アレイ基板及びその製造方法を提供し、４回のフォトマスク工程を用いて、前記アレイ基板の薄膜トランジスタ及び画素電極を製造し、２回目のフォトマスク工程の具体的なステップを改善することによって、薄膜トランジスタの性能を向上させる。
アレイ基板の製造方法では、４回のフォトマスク工程を使用して前記アレイ基板の薄膜トランジスタ及び画素電極を製造し、活性層、ソース電極、及びドレイン電極を製造するための２回目のフォトマスク工程は、具体的に、ゲート絶縁層上に半導体薄膜層、Ｎ＋ドープ薄膜層、金属薄膜層、及びフォトレジスト層を順に堆積して形成するステップと、グレートーンマスクプロセスを用いて前記フォトレジスト層を露光して現像し、第１フォトレジストマスクブランクを取得するステップと、前記第１フォトレジストマスクブランクの保護下で、第１ウェットエッチングプロセスを用いて、前記金属薄膜層の前記第１フォトレジストマスクブランクによって覆われていない部分をエッチング除去するステップと、前記第１フォトレジストマスクブランクの保護下で、第１ドライエッチングプロセスを用いて、前記半導体薄膜層と前記Ｎ＋ドープ薄膜層との前記第１フォトレジストマスクブランクによって覆われていない部分をエッチング除去して、前記活性層を取得するステップと、前記第１フォトレジストマスクブランクに対してプラズマアッシング処理を行って、第２フォトレジストマスクブランクを取得し、前記第２フォトレジストマスクブランクの中央領域に前記金属薄膜層を露出させるステップと、前記第２フォトレジストマスクブランクの保護下で、第２ウェットエッチングプロセスを用いて、前記金属薄膜層の前記第２フォトレジストマスクブランクによって覆われていない部分をエッチング除去して、前記ソース電極及びドレイン電極を取得するステップと、前記第２フォトレジストマスクブランクを剥離除去し、第２ドライエッチングプロセスを用いて、前記Ｎ＋ドープ薄膜層の前記ソース電極とドレイン電極との間の部分をエッチング除去し、前記ソース電極と前記活性層との間及び前記ドレイン電極と前記活性層との間にそれぞれＮ＋接触層を取得するステップとを含む。
前記方法は、具体的に、ステップＳ１〜Ｓ６を含む。Ｓ１では、ガラス基板上に、１回目のフォトマスク工程を用いてゲート電極を形成する。Ｓ２では、前記ガラス基板上に、前記ゲート電極を覆うゲート絶縁層を形成する。Ｓ３では、２回目のフォトマスク工程を用いて、前記ゲート絶縁層上に活性層、ソース電極及びドレイン電極を形成する。Ｓ４では、前記ガラス基板上に、前記活性層、ソース電極及びドレイン電極を覆うパッシベーション層を形成する。Ｓ５では、３回目のフォトマスク工程を用いて、前記パッシベーション層にビアホールを形成する。Ｓ６では、４回目のフォトマスク工程を用いて、前記パッシベーション層上に画素電極を形成する。前記画素電極は、前記ビアホールを介して前記ソース電極又はドレイン電極の一方に電気的に接続される。
前記半導体薄膜層の材料は、水素化非晶質シリコン又はポリシリコンである。
前記半導体薄膜層は、化学気相成長プロセスにより形成される。
前記Ｎ＋ドープ薄膜層の材料は、Ｎ＋非晶質シリコン又はＮ＋ドープポリシリコンである。
前記Ｎ＋ドープ薄膜層は、化学気相成長プロセスにより形成される。
前記金属薄膜層の材料は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ若しくはＣｕの単層金属層、又はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕのうちの任意の２つ以上の金属の組み合わせにより構成された複合金属層である。
前記金属薄膜層は、スパッタリング堆積プロセスにより形成される。
本発明は、上記の製造方法により製造されたアレイ基板を提供する。
本発明は、上記のアレイ基板を含む表示装置を更に提供する。
本発明の実施例によるアレイ基板及びその製造方法は、４回のフォトマスク工程を用いて、前記アレイ基板の薄膜トランジスタ及び画素電極を製造する。活性層、ソース電極及びドレイン電極を形成するための２回目のフォトマスク工程では、２回目のウェットエッチングプロセスを行ってソース電極及びドレイン電極を取得した後、まず、フォトレジストマスクブランクを剥離除去し、次に、２回目のドライエッチングプロセスを行う。それにより製造されたＮ＋接触層の縁部は、ソース電極及びドレイン電極の縁部と同じ平面にあり、縁部は突出したテール部を有さず、基本的に平滑な遷移である。従来技術と比較して、製造されたアレイ基板の薄膜トランジスタは、より優れた性能を有する。
１ａ〜１ｈは、従来技術の活性層、ソース電極及びドレイン電極を製造する２回目のフォトマスク工程の各ステップの例示的な図である。 本発明の実施例１によるアレイ基板の構造模式図である。 本発明の実施例１によるアレイ基板の製造方法のプロセスのフローチャートである。 本発明の実施例１における２回目のフォトマスク工程のプロセスのフローチャートである。 ５ａ〜５ｈは、本発明の実施例１における２回目のフォトマスク工程の各ステップの例示的な図である。 本発明の実施例２による表示装置の構造模式図である。
本発明の目的、技術的手段及び利点をより明確にするために、添付の図面を参照しながら以下に本発明の具体的な実施形態を詳細に説明する。これらの好ましい実施形態の例は、添付の図面に示される。図面に示し図面に従って説明した本発明の実施形態は単なる例示であり、本発明はこれらの実施形態に限定されない。
なお、不必要な詳細によって本発明を曖昧にすることを回避するために、本発明の解決策に密接に関連する構造及び／又は処理ステップのみ図面に示され、本発明との関係が薄い他の詳細は省略される。
＜実施例１＞
本実施例はアレイ基板を提供する。このアレイ基板は、薄膜トランジスタアレイ基板である。図２に示すように、前記アレイ基板は、ガラス基板１０上にアレイ状に配置された複数の薄膜トランジスタ２０（図面には１つの薄膜トランジスタ２０のみが例示的に示されている）と画素電極３０とを含む。画素電極３０は、薄膜トランジスタ２０に電気的に接続される。
具体的には、図２を参照すると、前記薄膜トランジスタ２０は、ゲート電極２１、ゲート絶縁層２２、活性層２３、ソース電極２５１、及びドレイン電極２５２を含む。ゲート電極２１は、前記ガラス基板１０上に形成される。ゲート絶縁層２２は、前記ゲート電極２１を覆うように設けられる。活性層２３は、前記ゲート絶縁層２２上に形成される。ソース電極２５１及びドレイン電極２５２は、同一の構造層内に位置し、前記活性層２３上に形成される。さらに、前記ソース電極２５１と前記活性層２３とはＮ＋接触層２４１を介して接続され、前記ソース電極２５２と前記活性層２３とはＮ＋接触層２４２を介して接続される。前記薄膜トランジスタ２０上にパッシベーション層４０が設けられる。前記画素電極３０は、前記パッシベーション層４０に設けられたビアホールを介して前記薄膜トランジスタ２０内のドレイン電極２５２に電気的に接続される。
上記のようなアレイ基板の薄膜トランジスタ２０において、Ｎ＋接触層２４１、２４２の縁部とソース電極２５１及びドレイン電極２５２の縁部とは同じ平面にあり、縁部は突出したテール部を有さず、基本的に平滑な遷移である。Ｎ＋接触層２４１、２４２の幅は活性層２３のチャネル領域の長さに影響を与えないので、薄膜トランジスタ２０はより優れた性能を有する。
本実施例は、上記実施例によるアレイ基板の製造方法を更に提供する。本実施例では、４回のフォトマスク工程を用いて、前記アレイ基板の薄膜トランジスタ及び画素電極を製造する。具体的には、図３を参照すると、この方法は具体的にステップＳ１〜Ｓ６を含む。
Ｓ１では、ガラス基板上に、１回目のフォトマスク工程を用いてゲート電極を形成する。
このステップは、１回のフォトマスク工程によって実施することができる任意の従来技術を用いて実現され得る。フォトマスク工程は、薄膜堆積、コーティング、露光、現像、エッチングなど、パターンを形成するためのプロセスを含む。１回のフォトマスク工程は、１つのマスクブランクＭａｓｋを使用する構図プロセスである。例えば、まず、ガラス基板１０上にゲート金属薄膜層を堆積し、ゲート金属薄膜上にフォトレジストを塗布する。次に、ゲートマスクブランクを用いてゲート金属薄膜上に形成されたフォトレジスト層を露光させて現像した後、保持する必要があるゲート金属薄膜をフォトレジストによって覆い、保持する必要がないゲート金属薄膜上のフォトレジストを除去する。最後に、エッチングステップにより不必要なゲート金属薄膜をエッチング除去すると、残ったゲート金属薄膜は所望のパターン化されたゲート２１となる。ゲート金属薄膜層の材料は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ若しくはＣｕの単層金属層、又はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕのうちの任意の２つ以上の金属の組み合わせにより構成された複合金属層である。ゲート金属薄膜を形成するプロセスは、スパッタリングプロセスであってもよいし、当業者に知られている他のプロセスであってもよい。
Ｓ２では、前記ガラス基板上に、前記ゲート電極を覆うゲート絶縁層を形成する。
具体的には、前記ゲート絶縁層２２の材料はＳｉＯｘ又はＳｉＮｘであってもよい。ゲート絶縁層２２を形成するプロセスは、化学気相成長プロセスであってもよいし、当業者に知られている他のプロセスであってもよい。
Ｓ３では、２回目のフォトマスク工程を用いて、前記ゲート絶縁層上に活性層、ソース電極及びドレイン電極を形成する。
具体的には、図４及び図５ａ〜図５ｈを参照すると、２回目のフォトマスク工程は主に以下のステップＳ３１〜Ｓ３８を含む。
Ｓ３１では、図５ａに示すように、ゲート絶縁層２２上に半導体薄膜層２３ａ、Ｎ＋ドープ薄膜層２４ａ、金属薄膜層２５ａ、及びフォトレジスト層２６を順に堆積して形成する。前記半導体薄膜層２３ａの材料は水素化非晶質シリコン又はポリシリコンである。前記半導体薄膜層２３ａを形成するプロセスは、化学気相成長プロセスであってもよいし、当業者に知られている他のプロセスであってもよい。前記Ｎ＋ドープ薄膜層２４ａの材料は、Ｎ＋非晶質シリコン又はＮ＋ドープポリシリコンである。前記Ｎ＋ドープ薄膜層２４ａを形成するプロセスは、化学気相成長プロセスであってもよいし、当業者に知られている他のプロセスであってもよい。前記金属薄膜層２５ａの材料は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ若しくはＣｕの単層金属層、又はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕのうちの任意の２つ以上の金属の組み合わせにより構成された複合金属層である。金属薄膜層２５ａを形成するプロセスは、スパッタリングプロセスであってもよいし、当業者に知られている他のプロセスであってもよい。
Ｓ３２では、図５ｂに示すように、グレートーンマスクプロセスを用いてフォトレジスト層２６を露光して現像し、第１フォトレジストマスクブランク２６ａを取得する。具体的には、第１フォトレジストマスクブランク２６ａは、両側に厚さが厚い領域及び中央に厚さが薄い領域を含む。
Ｓ３３では、図５ｃに示すように、第１フォトレジストマスクブランク２６ａの保護下で、第１ウェットエッチングプロセスを使用して、金属薄膜層２５ａをエッチングする。このステップでは、主に、前記金属薄膜層２５ａの前記第１フォトレジストマスクブランク２６ａによって覆われていない部分をエッチング除去する。
Ｓ３４では、図５ｄに示すように、第１フォトレジストマスクブランク２６ａの保護下で、第１ドライエッチングプロセスを用いて、半導体薄膜層２３ａ及びＮ＋ドープ薄膜層２４ａをエッチングする。このステップでは、主に、前記導体薄膜層２３ａと前記Ｎ＋ドープ薄膜層２４ａとの前記第１フォトレジストマスクブランクによって覆われていない部分をエッチング除去する。前記導体薄膜層２３ａをエッチングした後に残った部分は、薄膜トランジスタ２０の活性層２３を形成する。
Ｓ３５では、図５ｅに示すように、第１フォトレジストマスクブランク２６ａに対してプラズマアッシング処理を行って、第２フォトレジストマスクブランク２６ｂを取得する。具体的には、第１フォトレジストマスクブランク２６ａに対してプラズマアッシング処理を行う際に、第１フォトレジストマスクブランク２６ａの両側の厚い領域が薄くなり、中央の薄い領域が完全に除去され、最終的に、第２フォトレジストマスクブランク２６ｂが形成される。即ち、前記第２フォトレジストマスクブランク２６ｂの中央領域に前記金属薄膜層２５ａが露出する。
Ｓ３６では、図５ｆに示すように、第２フォトレジストマスクブランク２６ｂの保護下で、第２ウェットエッチングプロセスを用いて、金属薄膜層２５ａをエッチングする。このステップでは、主に、前記金属薄膜層２５ａの前記第２フォトレジストマスクブランク２６ｂによって覆われていない部分をエッチング除去する。即ち、前記金属薄膜層２５ａの前記第２フォトレジストマスクブランク２６ｂの中央領域から露出した部分をエッチング除去する。第２フォトレジストマスクブランク２６ｂによって覆われる部分はソース電極２５１とドレイン電極２５２をそれぞれ形成する。ウェットエッチングの等方性により、取得されたソース電極２５１及びドレイン電極２５２の縁部は、第２フォトレジストマスクブランク２６ｂの縁部に対して内側に引っ込む。
Ｓ３７では、図５ｇに示すように、前記第２フォトレジストマスクブランク２６ｂを剥離除去する。
Ｓ３８では、図５ｈに示すように、第２ドライエッチングプロセスを用いてＮ＋ドープ薄膜層２４ａをエッチングする。このステップでは、主に、前記Ｎ＋ドープ薄膜層２４ａの前記ソース電極２５１とドレイン電極２５２との間の部分をエッチング除去して、前記ソース電極２５１と前記前記活性層２３との間、及び前記ドレイン電極２５２と前記活性層２３との間にそれぞれＮ＋接触層２４１、２４２を取得する。このステップでは、第２フォトレジストマスクブランク２６ｂを既に除去しているため、このとき、前記Ｎ＋ドープ薄膜層２４ａに対するエッチングはソース電極２５１及びドレイン電極２５２をマスクブランクとして使用する。ドライエッチングの異方性により、エッチングのプラズマは垂直に衝撃する。エッチング後に得られたＮ＋接触層２４１、２４２の縁部とソース電極２５１及びドレイン電極２５２の縁部とは同じ平面にあり、縁部は突出したテール部を有さず、基本的に平滑な遷移である。Ｎ＋接触層２４１、２４２の幅は活性層２３のチャネル領域の長さに影響を与えないので、薄膜トランジスタ２０はより優れた性能を有する。
Ｓ４では、前記ガラス基板上に、前記薄膜トランジスタを覆うパッシベーション層を形成する。
具体的には、前記パッシベーション層４０の材料はＳｉＯｘ又はＳｉＮｘであってもよい。パッシベーション層４０を形成するプロセスは、化学気相成長プロセスであってもよいし、当業者に知られている他のプロセスであってもよい。
Ｓ５では、３回目のフォトマスク工程を用いて、前記パッシベーション層にビアホールを形成する。
具体的には、パッシベーション層４０にフォトレジストを塗布し、ビアホールマスクブランクを用いてフォトレジスト層を露光させて現像した後、ビアホールの形成が必要となる位置に対応するフォトレジストを除去する。最後に、エッチングステップにより前記パッシベーション層４０にビアホール４１を形成する。
Ｓ６では、４回目のフォトマスク工程を用いて、前記パッシベーション層上に画素電極を形成する。
具体的には、まず、パッシベーション層４０上に層画素電極薄膜を堆積し、画素電極薄膜上にフォトレジストを塗布する。画素電極薄膜は、少なくともビアホール４１内に充填する必要がある。次に、画素電極マスクブランクスを用いて、形成されたフォトレジスト層に対して露光及び現像を行った後、保持する必要がある画素電極薄膜をフォトレジストで覆い、保持する必要がない画素電極薄膜上のフォトレジストを除去する。最後に、エッチングステップにより不必要な画素電極薄膜をエッチング除去し、残った画素電極薄膜が所望のパターン化された画素電極３０となる。前記画素電極３０は、ビアホール４１を介して前記ドレイン電極２５２に電気的に接続される。画素電極薄膜の材料は酸化インジウムスズ（ＩＴＯ）とすることができ、形成プロセスはスパッタリングプロセス、又は当業者に知られている他のプロセスとすることができる。
＜実施例２＞
本実施例は、実施例１による薄膜トランジスタアレイ基板を採用した表示装置を提供する。この表示装置は、例えば、薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）又は有機エレクトロルミネッセンス表示装置（ＯＬＥＤ）であってもよい。実施例１による薄膜トランジスタアレイ基板を採用することによって、表示装置は、従来技術と比較して優れた性能を有し、同時にコストが削減される。具体的には、薄膜トランジスタ液晶表示装置を例にとり、図６を参照すると、液晶表示装置は、液晶パネル１００及びバックライトモジュール２００を含む。前記液晶パネル１００は、前記バックライトモジュール２００と対向するように配置される。前記バックライトモジュール２００は、前記液晶パネル１００に映像を表示させるために、前記液晶パネル１００に表示光源を提供する。液晶パネル１００は、互いに対向配置されたアレイ基板１０１とフィルタ基板１０２とを含み、アレイ基板１０１とフィルタ基板１０２との間に位置する液晶層１０３を更に含む。アレイ基板１０１は、実施例１による薄膜トランジスタアレイ基板を使用する。
なお、本明細書において、第１や第２などのような関係用語は、ある実在物又は操作を別の実在物又は操作と区別するためにのみ使用され、これらの実在物又は操作の間にこのような実際の関係又は順序が存在することは、必ずしも必要でないか又は暗示されていない。また、用語「備える」、「含む」又はその他の変形は、非排他的な包含をカバーすることを意図している。一連の要素を備えるプロセス、方法、物品又は装置は、これらの要素だけでなく、明示的に列挙されていない他の要素も含むか、又はそのようなプロセス、方法、物品又は装置に固有の要素も含む。より多くの制限がない場合、「を含む」という文で限定される要素は、その要素を含むプロセス、方法、物品又は装置における他の同じ要素の存在を排除するものではない。
以上は本願の具体的な実施形態にすぎず、本願の原理から逸脱せずに、種々の改良又は修飾を行うことができ、これらの改良又は修飾も本願の保護範囲に含まれることは、当業者にとって明らかである。

Claims (18)

  1. アレイ基板の製造方法であって、４回のフォトマスク工程を使用して前記アレイ基板の薄膜トランジスタ及び画素電極を製造することを含み、活性層、ソース電極、及びドレイン電極を形成するための２回目のフォトマスク工程は、具体的に、
    ゲート絶縁層上に半導体薄膜層、Ｎ＋ドープ薄膜層、金属薄膜層、及びフォトレジスト層を順に堆積して形成するステップと、
    グレートーンマスクプロセスを用いて前記フォトレジスト層を露光して現像し、第１フォトレジストマスクブランクを取得するステップと、
    前記第１フォトレジストマスクブランクの保護下で、第１ウェットエッチングプロセスを用いて、前記金属薄膜層の前記第１フォトレジストマスクブランクによって覆われていない部分をエッチング除去するステップと、
    前記第１フォトレジストマスクブランクの保護下で、第１ドライエッチングプロセスを用いて、前記半導体薄膜層と前記Ｎ＋ドープ薄膜層との前記第１フォトレジストマスクブランクによって覆われていない部分をエッチング除去して、前記活性層を取得するステップと、
    前記第１フォトレジストマスクブランクに対してプラズマアッシング処理を行って、第２フォトレジストマスクブランクを取得し、前記第２フォトレジストマスクブランクの中央領域に前記金属薄膜層を露出させるステップと、
    前記第２フォトレジストマスクブランクの保護下で、第２ウェットエッチングプロセスを用いて、前記金属薄膜層の前記第２フォトレジストマスクブランクによって覆われていない部分をエッチング除去して、前記ソース電極及び前記ドレイン電極を取得するステップと、
    前記第２フォトレジストマスクブランクを剥離除去し、第２ドライエッチングプロセスを用いて、前記Ｎ＋ドープ薄膜層の前記ソース電極と前記ドレイン電極との間の部分をエッチング除去し、前記ソース電極と前記活性層との間及び前記ドレイン電極と前記活性層との間にそれぞれＮ＋接触層を取得するステップとを含む、ことを特徴とするアレイ基板の製造方法。
  2. 前記方法はステップＳ１〜Ｓ６を含み、
    Ｓ１では、ガラス基板上に、１回目のフォトマスク工程を用いてゲート電極を形成し、
    Ｓ２では、前記ガラス基板上に、前記ゲート電極を覆うゲート絶縁層を形成し、
    Ｓ３では、２回目のフォトマスク工程を用いて、前記ゲート絶縁層上に前記活性層、前記ソース電極及び前記ドレイン電極を形成し、
    Ｓ４では、前記ガラス基板上に、前記活性層、前記ソース電極及び前記ドレイン電極を覆うパッシベーション層を形成し、
    Ｓ５では、３回目のフォトマスク工程を用いて、前記パッシベーション層にビアホールを形成し、
    Ｓ６では、４回目のフォトマスク工程を用いて、前記パッシベーション層上に画素電極を形成し、前記画素電極は、前記ビアホールを介して前記ソース電極又は前記ドレイン電極の一方に電気的に接続される、ことを特徴とする請求項１に記載のアレイ基板の製造方法。
  3. 前記半導体薄膜層の材料は、水素化非晶質シリコン又はポリシリコンである、ことを特徴とする請求項２に記載のアレイ基板の製造方法。
  4. 前記半導体薄膜層は、化学気相成長プロセスにより形成される、ことを特徴とする請求項３に記載のアレイ基板の製造方法。
  5. 前記Ｎ＋ドープ薄膜層の材料は、Ｎ＋非晶質シリコン又はＮ＋ドープポリシリコンである、ことを特徴とする請求項２に記載のアレイ基板の製造方法。
  6. 前記Ｎ＋ドープ薄膜層は、化学気相成長プロセスにより形成される、ことを特徴とする請求項５に記載のアレイ基板の製造方法。
  7. 前記金属薄膜層の材料は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ若しくはＣｕの単層金属層、又はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕのうちの任意の２つ以上の金属の組み合わせにより構成された複合金属層である、ことを特徴とする請求項２に記載のアレイ基板の製造方法。
  8. 前記金属薄膜層は、スパッタリング堆積プロセスにより形成される、ことを特徴とする請求項７に記載のアレイ基板の製造方法。
  9. アレイ基板であって、以下の製造方法により製造され、前記アレイ基板の製造方法は、４回のフォトマスク工程を使用して前記アレイ基板の薄膜トランジスタ及び画素電極を製造することを含み、活性層、ソース電極、及びドレイン電極を形成するための２回目のフォトマスク工程は、具体的に、
    ゲート絶縁層上に半導体薄膜層、Ｎ＋ドープ薄膜層、金属薄膜層、及びフォトレジスト層を順に堆積して形成するステップと、
    グレートーンマスクプロセスを用いて前記フォトレジスト層を露光して現像し、第１フォトレジストマスクブランクを取得するステップと、
    前記第１フォトレジストマスクブランクの保護下で、第１ウェットエッチングプロセスを用いて、前記金属薄膜層の前記第１フォトレジストマスクブランクによって覆われていない部分をエッチング除去するステップと、
    前記第１フォトレジストマスクブランクの保護下で、第１ドライエッチングプロセスを用いて、前記半導体薄膜層と前記Ｎ＋ドープ薄膜層との前記第１フォトレジストマスクブランクによって覆われていない部分をエッチング除去して、前記活性層を取得するステップと、
    前記第１フォトレジストマスクブランクに対してプラズマアッシング処理を行って、第２フォトレジストマスクブランクを取得し、前記第２フォトレジストマスクブランクの中央領域に前記金属薄膜層を露出させるステップと、
    前記第２フォトレジストマスクブランクの保護下で、第２ウェットエッチングプロセスを用いて、前記金属薄膜層の前記第２フォトレジストマスクブランクによって覆われていない部分をエッチング除去して、前記ソース電極及び前記ドレイン電極を取得するステップと、
    前記第２フォトレジストマスクブランクを剥離除去し、第２ドライエッチングプロセスを用いて、前記Ｎ＋ドープ薄膜層の前記ソース電極と前記ドレイン電極との間の部分をエッチング除去し、前記ソース電極と前記活性層との間及び前記ドレイン電極と前記活性層との間にそれぞれＮ＋接触層を取得するステップとを含む、ことを特徴とするアレイ基板。
  10. 前記製造方法はステップＳ１〜Ｓ６を含み、
    Ｓ１では、ガラス基板上に、１回目のフォトマスク工程を用いてゲート電極を形成し、
    Ｓ２では、前記ガラス基板上に、前記ゲート電極を覆うゲート絶縁層を形成し、
    Ｓ３では、２回目のフォトマスク工程を用いて、前記ゲート絶縁層上に前記活性層、前記ソース電極及び前記ドレイン電極を形成し、
    Ｓ４では、前記ガラス基板上に、前記活性層、前記ソース電極及び前記ドレイン電極を覆うパッシベーション層を形成し、
    Ｓ５では、３回目のフォトマスク工程を用いて、前記パッシベーション層にビアホールを形成し、
    Ｓ６では、４回目のフォトマスク工程を用いて、前記パッシベーション層上に画素電極を形成し、前記画素電極は、前記ビアホールを介して前記ソース電極又は前記ドレイン電極の一方に電気的に接続される、ことを特徴とする請求項９に記載のアレイ基板。
  11. 前記半導体薄膜層の材料は、水素化非晶質シリコン又はポリシリコンであり、前記半導体薄膜層は、化学気相成長プロセスにより形成される、ことを特徴とする請求項１０に記載のアレイ基板。
  12. 前記Ｎ＋ドープ薄膜層の材料は、Ｎ＋非晶質シリコン又はＮ＋ドープポリシリコンであり、前記Ｎ＋ドープ薄膜層は、化学気相成長プロセスにより形成される、ことを特徴とする請求項１０に記載のアレイ基板。
  13. 前記金属薄膜層の材料は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ若しくはＣｕの単層金属層、又はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕのうちの任意の２つ以上の金属の組み合わせにより構成された複合金属層であり、前記金属薄膜層は、スパッタリング堆積プロセスにより形成される、ことを特徴とする請求項１０に記載のアレイ基板。
  14. 表示装置であって、アレイ基板を含み、前記アレイ基板は、以下の製造方法により製造され、前記アレイ基板の製造方法は、４回のフォトマスク工程を使用して前記アレイ基板の薄膜トランジスタ及び画素電極を製造することを含み、活性層、ソース電極、及びドレイン電極を形成するための２回目のフォトマスク工程は、具体的に、
    ゲート絶縁層上に半導体薄膜層、Ｎ＋ドープ薄膜層、金属薄膜層、及びフォトレジスト層を順に堆積して形成するステップと、
    グレートーンマスクプロセスを用いて前記フォトレジスト層を露光して現像し、第１フォトレジストマスクブランクを取得するステップと、
    前記第１フォトレジストマスクブランクの保護下で、第１ウェットエッチングプロセスを用いて、前記金属薄膜層の前記第１フォトレジストマスクブランクによって覆われていない部分をエッチング除去するステップと、
    前記第１フォトレジストマスクブランクの保護下で、第１ドライエッチングプロセスを用いて、前記半導体薄膜層と前記Ｎ＋ドープ薄膜層との前記第１フォトレジストマスクブランクによって覆われていない部分をエッチング除去して、前記活性層を取得するステップと、
    前記第１フォトレジストマスクブランクに対してプラズマアッシング処理を行って、第２フォトレジストマスクブランクを取得し、前記第２フォトレジストマスクブランクの中央領域に前記金属薄膜層を露出させるステップと、
    前記第２フォトレジストマスクブランクの保護下で、第２ウェットエッチングプロセスを用いて、前記金属薄膜層の前記第２フォトレジストマスクブランクによって覆われていない部分をエッチング除去して、前記ソース電極及び前記ドレイン電極を取得するステップと、
    前記第２フォトレジストマスクブランクを剥離除去し、第２ドライエッチングプロセスを用いて、前記Ｎ＋ドープ薄膜層の前記ソース電極と前記ドレイン電極との間の部分をエッチング除去し、前記ソース電極と前記活性層との間及び前記ドレイン電極と前記活性層との間にそれぞれＮ＋接触層を取得するステップとを含む、ことを特徴とする表示装置。
  15. 前記製造方法はステップＳ１〜Ｓ６を含み、
    Ｓ１では、ガラス基板上に、１回目のフォトマスク工程を用いてゲート電極を形成し、
    Ｓ２では、前記ガラス基板上に、前記ゲート電極を覆うゲート絶縁層を形成し、
    Ｓ３では、２回目のフォトマスク工程を用いて、前記ゲート絶縁層上に前記活性層、前記ソース電極及び前記ドレイン電極を形成し、
    Ｓ４では、前記ガラス基板上に、前記活性層、前記ソース電極及び前記ドレイン電極を覆うパッシベーション層を形成し、
    Ｓ５では、３回目のフォトマスク工程を用いて、前記パッシベーション層にビアホールを形成し、
    Ｓ６では、４回目のフォトマスク工程を用いて、前記パッシベーション層上に画素電極を形成し、前記画素電極は、前記ビアホールを介して前記ソース電極又は前記ドレイン電極の一方に電気的に接続される、ことを特徴とする請求項１４に記載の表示装置。
  16. 前記半導体薄膜層の材料は、水素化非晶質シリコン又はポリシリコンであり、前記半導体薄膜層は、化学気相成長プロセスにより形成される、ことを特徴とする請求項１４に記載の表示装置。
  17. 前記Ｎ＋ドープ薄膜層の材料は、Ｎ＋非晶質シリコン又はＮ＋ドープポリシリコンであり、前記Ｎ＋ドープ薄膜層は、化学気相成長プロセスにより形成される、ことを特徴とする請求項１４に記載の表示装置。
  18. 前記金属薄膜層の材料は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ若しくはＣｕの単層金属層、又はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕのうちの任意の２つ以上の金属の組み合わせにより構成された複合金属層であり、前記金属薄膜層は、スパッタリング堆積プロセスにより形成される、ことを特徴とする請求項１４に記載の表示装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684037B (zh) * 2017-03-22 2019-09-24 深圳市华星光电半导体显示技术有限公司 优化4m制程的tft阵列制备方法
CN107591416B (zh) * 2017-08-29 2020-04-14 惠科股份有限公司 一种阵列基板的制造方法和阵列基板
CN107591415B (zh) * 2017-08-29 2021-08-06 惠科股份有限公司 一种阵列基板及其制造方法
CN108022875B (zh) * 2017-11-30 2020-08-28 武汉华星光电半导体显示技术有限公司 薄膜晶体管的制作方法及阵列基板的制作方法
US10224349B1 (en) * 2017-12-05 2019-03-05 Shenzhen China Star Optoelecronics Semiconductor Display Technology Co., Ltd. Method of manufacturing TFT array substrate and display device
CN108074863B (zh) * 2017-12-08 2022-04-01 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板及其制备方法
CN108417583B (zh) * 2018-03-09 2021-10-29 惠科股份有限公司 一种阵列基板的制造方法和阵列基板
CN108447821B (zh) * 2018-03-09 2021-08-31 惠科股份有限公司 一种阵列基板的制造方法和阵列基板
CN111192855A (zh) * 2018-11-14 2020-05-22 惠科股份有限公司 一种阵列基板的制造方法、显示面板及显示装置
CN110718466A (zh) * 2019-09-23 2020-01-21 深圳市华星光电技术有限公司 显示面板及其制备方法
CN114944361A (zh) * 2022-05-11 2022-08-26 北海惠科光电技术有限公司 阵列基板制备方法、阵列基板和显示面板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005173341A (ja) * 2003-12-12 2005-06-30 Tokyo Ohka Kogyo Co Ltd レジストパターンの形成方法ならびにこれを用いた微細パターンの形成方法および液晶表示素子の製造方法
JP2007299779A (ja) * 2006-04-27 2007-11-15 Tokyo Electron Ltd マスクパターンの形成方法およびｔｆｔの製造方法
JP2009158940A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010087491A (ja) * 2008-09-05 2010-04-15 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ
JP2010153765A (ja) * 2008-04-25 2010-07-08 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ
JP2011082380A (ja) * 2009-10-08 2011-04-21 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法
US20150318362A1 (en) * 2013-12-27 2015-11-05 Beijing Boe Display Technology Co., Ltd. Thin film transistor and manufacturing method thereof, array substrate and manufacturing method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594350B (en) * 2003-09-08 2004-06-21 Quanta Display Inc Liquid crystal display device
KR100846974B1 (ko) * 2006-06-23 2008-07-17 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Ｔｆｔ ｌｃｄ 어레이 기판 및 그 제조 방법
KR100978266B1 (ko) * 2006-12-29 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101294694B1 (ko) * 2007-12-04 2013-08-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법
CN102455591A (zh) * 2010-10-14 2012-05-16 京东方科技集团股份有限公司 薄膜图案和阵列基板的制造方法
CN102945854B (zh) * 2012-11-13 2015-05-13 京东方科技集团股份有限公司 阵列基板及阵列基板上扇出导线的制作方法、显示装置
CN104465670B (zh) * 2014-12-12 2018-01-23 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN106024806B (zh) * 2016-06-03 2021-01-15 京东方科技集团股份有限公司 薄膜晶体管结构、显示面板及其控制方法
CN105932032A (zh) * 2016-06-16 2016-09-07 深圳市华星光电技术有限公司 一种阵列基板及其制备方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005173341A (ja) * 2003-12-12 2005-06-30 Tokyo Ohka Kogyo Co Ltd レジストパターンの形成方法ならびにこれを用いた微細パターンの形成方法および液晶表示素子の製造方法
JP2007299779A (ja) * 2006-04-27 2007-11-15 Tokyo Electron Ltd マスクパターンの形成方法およびｔｆｔの製造方法
JP2009158940A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010153765A (ja) * 2008-04-25 2010-07-08 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ
JP2010087491A (ja) * 2008-09-05 2010-04-15 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ
JP2011082380A (ja) * 2009-10-08 2011-04-21 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法
US20150318362A1 (en) * 2013-12-27 2015-11-05 Beijing Boe Display Technology Co., Ltd. Thin film transistor and manufacturing method thereof, array substrate and manufacturing method thereof

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