CN119673924A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，半导体结构包括基底；第一电极层，位于基底上，第一电极层上形成有电极凸部；第一介质层，覆盖在电极凸部顶部和侧壁上、以及电极凸部侧部的第一电极层上；第二电极层，覆盖在第一介质层上，第二电极层中形成有露出电极凸部顶部的第一介质层的第一开口；第二介质层，覆盖在第二电极层上、以及第一开口露出的第一介质层上；第三电极层，覆盖在第二介质层上，第三电极层中形成有露出第二介质层顶部的第二开口，第二开口和第一开口在基底上的投影位于不同位置；第一开口处的第一通孔互连结构，第一电极层和第三电极层通过第一通孔互连结构电连接；第二开口处的第二通孔互连结构，第二电极层与第二通孔互连结构电连接。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

半导体集成电路(IC)行业经历了快速增长。集成电路行业在材料和设计方面的技术进步已经产生了一代又一代的集成电路。每一代都有比前一代更小且更复杂的电路。但是，这些进步增加了加工和制造集成电路的复杂性，为了实现这些进步，在集成电路加工和制造方面也需要有类似的发展。在集成电路的发展过程中，功能密度(即每个芯片面积上的互连器件数量)逐渐提高，而几何尺寸(即使用制造工艺可以制造的最小元件)却在逐步减小。

一种类型的电容器是金属-绝缘体-金属(Metal Insulator Metal，MIM)电容器，通常用于混合信号器件和逻辑器件(如嵌入式存储器和射频器件等)中。MIM电容器通常用于在各种半导体器件中储存电荷。为了满足器件的性能需求，MIM电容的电容密度也在逐渐增加。

但是，目前MIM电容的等效电容密度仍有待提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，以提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；第一电极层，位于所述基底上，所述第一电极层上形成有电极凸部；第一介质层，覆盖在所述电极凸部顶部和侧壁上、以及覆盖在电极凸部侧部的第一电极层上；第二电极层，覆盖在所述第一介质层上，所述第二电极层中形成有第一开口，所述第一开口露出所述电极凸部顶部的第一介质层；第二介质层，覆盖在所述第二电极层上、以及覆盖在所述第一开口露出的第一介质层上；第三电极层，覆盖在所述第二介质层上，所述第三电极层中形成有露出第二介质层顶部的第二开口，所述第二开口在基底上的投影和第一开口在基底上的投影位于不同位置处；第一通孔互连结构，位于所述第一开口的位置处，并贯穿所述第三电极层、第二介质层和第一介质层，所述第一电极层和第三电极层通过所述第一通孔互连结构电连接；第二通孔互连结构，位于所述第二开口的位置处，并贯穿所述第二介质层，所述第二电极层与所述第二通孔互连结构电连接。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一电极层，所述第一电极层上形成有电极凸部；形成覆盖所述电极凸部顶部和侧壁、以及电极凸部侧部的第一电极层的第一介质层；形成覆盖所述第一介质层的第二电极层，所述第二电极层中形成有第一开口，所述第一开口露出所述电极凸部顶部的第一介质层；形成覆盖所述第二电极层的第二介质层，所述第二介质层还覆盖在所述第一开口露出的第一介质层上；形成覆盖所述第二介质层的第三电极层，所述第三电极层中形成有露出第二介质层顶部的第二开口，所述第二开口在基底上的投影和第一开口在基底上的投影位于不同位置处；在所述第一开口的位置处，形成贯穿所述第三电极层、第二介质层和第一介质层的第一通孔互连结构，所述第一电极层和第三电极层通过所述第一通孔互连结构电连接；在所述第二开口的位置处，形成贯穿所述第二介质层的第二通孔互连结构，所述第二电极层与所述第二通孔互连结构电连接。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构中包括具有有电极凸部的所述第一电极层；位于所述第一开口的位置处，并贯穿所述第三电极层、第二介质层和第一介质层的第一通孔互连结构，所述第一电极层和第三电极层通过所述第一通孔互连结构电连接，以及位于所述第二开口的位置处，并贯穿所述第二介质层的第二通孔互连结构，所述第二电极层与所述第二通孔互连结构电连接；由于所述第一电极层上形成有电极凸部，使得位于所述电极凸部顶部的第一电极层与所述第三电极层之间的垂直距离较小，相应减小了分别与所述第一通孔互连结构电连接的第一电极层、以及第三电极层，两者之间的距离，即减小了第一通孔互连结构的高度，从而使得所述第二通孔互连结构无需贯穿所述第一电极层，则第一电极层中无需预留用于形成第二通孔互连结构的开口，即增大了第一电极层的面积，相应也增大了第一电极层和第二电极层的正对面积，从而有利于增大第一电极层、第二电极层和第三电极层构成的金属-绝缘体-金属(MIM，metal-insulator-metal)电容的电容密度，进而提高了半导体结构的性能。

本发明实施例提供的半导体结构的形成方法中，所述第一电极层上形成有电极凸部，在所述第一开口的位置处，形成贯穿所述第三电极层、第二介质层和第一介质层的第一通孔互连结构，所述第一电极层和第三电极层通过所述第一通孔互连结构电连接；在所述第二开口的位置处，形成贯穿所述第二介质层的第二通孔互连结构，所述第二电极层与所述第二通孔互连结构电连接；由于所述第一电极层上形成有电极凸部，使得位于所述电极凸部顶部的第一电极层与所述第三电极层之间的垂直距离较小，相应减小了分别与所述第一通孔互连结构电连接的第一电极层、所述第三电极层，两者之间的距离，即减小了第一通孔互连结构的高度，从而使得所述第二通孔互连结构无需贯穿所述第二电极层，则第一电极层中无需预留用于形成第二通孔互连结构的开口，即增大了第一电极层的面积，相应也增大了第一电极层和第二电极层的正对面积，从而有利于增大第一电极层、第二电极层和第三电极层构成的金属-绝缘体-金属电容的电容密度，进而提高了半导体结构的性能。

附图说明

图1至图3是一种半导体结构的结构示意图；

图4至图8是本发明半导体结构一实施例的结构示意图；

图9至图32是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前，半导体结构的性能仍有待提高。现结合一种半导体结构，分析半导体结构性能有待提高的原因。

图1至图3是一种半导体结构的结构示意图；其中，图1是俯视图，图2是图1在BB1位置处的剖视图，图3是图1在AA1位置处的剖视图。

参考图1至图3，半导体结构包括：基底10，所述基底10包括第一定位11和第二定位12；第一电极层13，位于所述基底10上，所述第二定位12上方的第一电极层13中形成有第一开口(未标示)，所述第一开口露出所述基底10的顶部；第一介质层14，覆盖在所述第一电极层13上，以及覆盖在所述第一开口露出的基底10上；第二电极层15，覆盖在所述第一介质层14上，所述第一定位11上方的第二电极层15中形成有露出所述第一介质层14顶部的第二开口(未标示)；第二介质层16，覆盖在所述第二电极层15上、以及覆盖在所述第二开口露出的第一介质层14上；第三电极层17，覆盖在所述第二介质层16上，所述第二定位12上方的第三电极层17中还形成有位于所述第一开口上方的第三开口(未标示)，所述第三开口露出所述第二介质层16的顶部；第一通孔互连结构21，位于所述第一定位11顶部并贯穿第一电极层13、第一介质层14、第二介质层16和第三电极层17，所述第一电极层13和第三电极层17通过所述第一通孔互连结构21电连接；第二通孔互连结构22，位于所述第二定位12顶部并贯穿第一介质层14、第二电极层15和第二介质层16，所述第二电极层15与所述第二通孔互连结构22电连接。

经研究发现，为了使得第一通孔互连结构21仅与第一电极层13和第三电极层17相接触，而不与第二电极层15相接触，第二通孔互连结构22仅与第二电极层15相接触，而不与第一电极层13和第三电极层17相接触，则需要在所述第二定位12上方的第一电极层13中形成露出基底10顶部的第一开口、在所述第二定位12上方的第三电极层17中形成露出第二介质层16顶部的第三开口、以及在第一定位11上方的第二电极层15中形成露出第一介质层14顶部的第二开口，从而减小了相邻第一电极层13与第二电极层15之间、以及第二电极层15与第三电极层17之间的正对面积，相应也减小了第一电极层13、第二电极层15和第三电极层17构成的金属-绝缘体-金属电容的电容密度，进而影响了半导体结构的性能。

为了解决上述技术问题，本发明实施例提供一种半导体结构，包括：基底；第一电极层，位于所述基底上，所述第一电极层上形成有电极凸部；第一介质层，覆盖在所述电极凸部顶部和侧壁上、以及覆盖在电极凸部侧部的第一电极层上；第二电极层，覆盖在所述第一介质层上，所述第二电极层中形成有第一开口，所述第一开口露出所述电极凸部顶部的第一介质层；第二介质层，覆盖在所述第二电极层上、以及覆盖在所述第一开口露出的第一介质层上；第三电极层，覆盖在所述第二介质层上，所述第三电极层中形成有露出第二介质层顶部的第二开口，所述第二开口在基底上的投影和第一开口在基底上的投影位于不同位置处；第一通孔互连结构，位于所述第一开口的位置处，并贯穿所述第三电极层、第二介质层和第一介质层，所述第一电极层和第三电极层通过所述第一通孔互连结构电连接；第二通孔互连结构，位于所述第二开口的位置处，并贯穿所述第二介质层，所述第二电极层与所述第二通孔互连结构电连接。

本发明实施例提供的半导体结构中，包括具有有电极凸部的所述第一电极层；位于所述第一开口的位置处，并贯穿所述第三电极层、第二介质层和第一介质层的第一通孔互连结构，所述第一电极层和第三电极层通过所述第一通孔互连结构电连接，以及位于所述第二开口的位置处，并贯穿所述第二介质层的第二通孔互连结构，所述第二电极层与所述第二通孔互连结构电连接；由于所述第一电极层上形成有电极凸部，使得位于所述电极凸部顶部的第一电极层与所述第三电极层之间的垂直距离较小，相应减小了分别与所述第一通孔互连结构电连接的第一电极层、以及第三电极层，两者之间的距离，即减小了第一通孔互连结构的高度，从而使得所述第二通孔互连结构无需贯穿所述第一电极层，则第一电极层中无需预留用于形成第二通孔互连结构的开口，即增大了第一电极层的面积，相应也增大了第一电极层和第二电极层的正对面积，从而有利于增大第一电极层、第二电极层和第三电极层构成的金属-绝缘体-金属电容的电容密度，进而提高了半导体结构的性能。

为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图8是本发明半导体结构一实施例的结构示意图。

参考图4至图8，本实施例中，半导体结构包括：基底100；第一电极层110，位于所述基底100上，所述第一电极层110上形成有电极凸部115；第一介质层120，覆盖在所述电极凸部115顶部和侧壁上、以及覆盖在电极凸部115侧部的第一电极层110上；第二电极层130，覆盖在所述第一介质层120上，所述第二电极层130中形成有第一开口135(如图7所示)，所述第一开口135露出所述电极凸部115顶部的第一介质层120；第二介质层140，覆盖在所述第二电极层130上、以及覆盖在所述第一开口135露出的第一介质层120上；第三电极层150，覆盖在所述第二介质层140上，所述第三电极层150中形成有露出第二介质层140顶部的第二开口155(如图8所示)，所述第二开口155在基底100上的投影和第一开口135在基底100上的投影位于不同位置处；第一通孔互连结构210，位于所述第一开口135的位置处，并贯穿所述第三电极层150、第二介质层140和第一介质层120，所述第一电极层110和第三电极层150通过所述第一通孔互连结构210电连接；第二通孔互连结构220，位于所述第二开口155的位置处，并贯穿所述第二介质层140，所述第二电极层130与所述第二通孔互连结构220电连接。

其中，图4为俯视图，图5为图4在BB1位置处的剖视图，图6为图4在AA1位置处的剖视图，图7为图5对应的第二开口的剖视图，图8为图6对应的第一开口的剖视图。

需要说明的是，为了清楚地显示半导体结构，图7中省略了第四介质层和第二通孔互连结构，图8中省略了第二介质层、第三电极层、第四介质层和第一通孔互连结构。

基底100用于为形成电容提供工艺平台。

本实施例中，所述基底100用于为形成MIM电容。

具体地，第一电极层110、第二电极层130和第三电极层150构成金属-绝缘体-金属电容。

在其他实施例中，所述基底还可以用于形成MOS(金属-氧化物-半导体)电容、PIP(多晶硅-绝缘体-多晶硅)电容和MOM(金属-氧化物-金属)电容等。

本实施例中，所述基底100包括衬底101，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述衬底101上还可以形成有其他结构(图未示)，例如，MOS晶体管、电阻器、电感器、介质层、金属互连结构等。

本实施例中，所述基底100上形成有初始凸部105，所述第一电极层110还覆盖所述初始凸部105，且位于所述初始凸部105上的部分作为所述电极凸部115。

通常先在所述基底100上形成初始凸部105，因而在形成第一电极层110的步骤中，使所述第一电极层110还覆盖所述初始凸部105，便于跟随所述初始凸部105的形貌使第一电极层110获得电极凸部115，也就是说，在形成第一电极层110的步骤中，无需对所述第一电极层110进行图形化，就可以使得第一电极层110上形成有电极凸部115，从而降低了图形化工艺对第一电极层110造成损伤的概率，进而有利于提高第一电极层110的质量，相应提高了半导体结构的性能，而且还降低了形成电极凸部115的难度。

具体地，所述基底100包括衬底101以及位于所述衬底101上的第三介质层102，所述第三介质层102顶部具有初始凸部105。

一方面，第三介质层102用于隔离已形成在衬底101上方的结构(例如MOS晶体管等)与第一电极层110，另一方面，可以通过图形化所述第三介质层102的方式，以在剩余厚度的第三介质层102上形成凸起的初始凸部105，降低了获得初始凸部105的工艺复杂度。

而且，图形化第三介质层102，以在剩余厚度的第三介质层102上形成凸起的初始凸部105，也有利于降低所述衬底101受到损伤的概率，以及位于所述衬底101和所述第三介质层102之间的其他结构受到损伤的概率，从而有利于提高了半导体结构的性能。

需要说明的是，所述衬底101上还可以形成有其他结构(图未示)，例如，MOS晶体管、电阻器、电感器、介质层、金属互连结构等，相应的，其他结构位于所述衬底101和所述第三介质层102之间。

本实施例中，所述第三介质层102的材料为氧化硅。在其他实施例中，所述第三介质层的材料还可以为氮化硅或氮氧化硅等其他介电材料。

需要说明的是，沿与所述初始凸部105侧壁相垂直的方向，所述初始凸部的宽度w不宜过小，也不宜过大。由于第一开口135位于所述初始凸部105的上方，如果所述初始凸部105的宽度w过小，容易增加形成第一开口135的难度，相应容易增加在第一开口135的位置处，形成第一通孔互连结构210的难度；如果所述初始凸部105的宽度w过大，在确保电极凸部115数量的情况下，容易导致MIM电容的占用面积过大，从而不利于工艺节点的缩小。故本实施例中，沿与所述初始凸部105侧壁相垂直的方向，所述初始凸部105的宽度w范围为1微米至5微米。

第一电极层110用于作为MIM电容的电极板。

本实施例中，第一电极层110的材料为导电材料。作为一种示例，第一电极层110的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。

所述第一电极层110上形成有电极凸部115，使得位于所述电极凸部115顶部的第一电极层110与所述第三电极层150之间的顶面垂直距离较小，相应减小了在所述第一通孔互连结构210中，连接第一电极层110和第三电极层150之间的距离，即减小了第一通孔互连结构210的高度，从而使得所述第二通孔互连结构220无需贯穿所述第一电极层110，则第一电极层110中无需预留用于形成第二通孔互连结构220的开口，即增大了第一电极层110的面积，相应也增大了第一电极层110和第二电极层130的正对面积，从而有利于增大第一电极层110、第二电极层130和第三电极层150构成的金属-绝缘体-金属电容的电容密度，进而提高了半导体结构的性能。

本实施例中，所述电极凸部115呈矩阵排布。

所述电极凸部115呈矩阵排布，便于使得露出所述电极凸部115顶部的第一介质层120的第一开口135，也呈矩阵排布，相应使得位于所述第一开口135的位置处的第一通孔互连结构210也呈矩阵排布；而且，所述电极凸部115呈矩阵排布，也便于使得第二开口155在基底100上的投影，位于相邻的所述电极凸部115在基底100上的投影之间。

第一介质层120作为形成MIM电容中的绝缘层，用于隔离第一电极层110和第二电极层130。

本实施例中，第一介质层120的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料，有利于提高MIM电容的电容值，相应提高电容密度。

具体地，第一介质层120为堆叠形成的高k介质层，即第一介质层120为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，能够使第一介质层120的厚度满足工艺需求的同时，具有较好的形成质量。为此，高k介质材料包括HfO₂、HfSiO、TiO₂、HfZrO、HfSiON、HfTaO、HfTiO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃、BaSrTiO和SiN中的一种或多种。

本实施例中，第一介质层120为ZAZ层。其中，ZAZ层包括堆叠形成的第一ZrO₂层、Al₂O₃层和第二ZrO₂层。在其他实施例中，根据工艺需求，介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。

第二电极层130用于作为MIM电容的电极板。

本实施例中，第二电极层130的材料为导电材料。作为一种示例，第二电极层130的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。

所述第二电极层130中形成有第一开口135，所述第一开口135露出所述电极凸部115顶部的第一介质层120，便于在第一开口135位置处，形成仅与第一电极层110和第三电极层150相接触，而不与第二电极层130相接触的第一通孔互连结构210。

需要说明的是，沿所述基底100的法线方向，所述电极凸部115的高度h1占其侧部的第二电极层130厚度h2的比例不宜过小，也不宜过大。如果所述电极凸部115的高度h1占其侧部的第二电极层130厚度h2的比例过小或者过大，均容易导致在第一开口135位置处形成的第一通孔互连结构210的高度，与在第二开口155位置处形成的第二通孔互连结构220的高度差异过大，从而容易增加形成第一通孔互连结构210和第二通孔互连结构220的工艺难度。故本实施例中，沿所述基底100顶面的法线方向，所述电极凸部115的高度h1占其侧部的第二电极层130厚度h2的80％至95％。

第二介质层140作为形成MIM电容中的绝缘层，用于隔离第二电极层130和第三电极层150。

本实施例中，第二介质层140的材料为高k介质材料；选用高k介质材料作为第二介质层140材料的理由与第一介质层120选用高k介质材料的理由相类似，故在此不再赘述。

具体地，第二介质层140为堆叠形成的高k介质层，即第二介质层140为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，能够使第二介质层140的厚度满足工艺需求的同时，具有较好的形成质量。为此，高k介质材料包括HfO₂、HfSiO、TiO₂、HfZrO、HfSiON、HfTaO、HfTiO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃、BaSrTiO和SiN中的一种或多种。

作为一种示例，第二介质层140为ZAZ层。其中，ZAZ层包括堆叠形成的第一ZrO2层、Al2O3层和第二ZrO2层。在其他实施例中，根据工艺需求，介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。

第三电极层150用于作为MIM电容的电极板。

本实施例中，第三电极层150的材料为导电材料。作为一种示例，第二电极层130的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。

本实施例中，所述第二开口155呈矩阵排布，沿所述矩阵的列方向，所述电极凸部115在基底100上的投影和所述第二开口155在基底100上的投影交替排布，且沿所述矩阵的行方向上，所述电极凸部115在基底100上的投影和所述第二开口155在基底100上的投影错开设置。此处，列方向和行方向相垂直。

沿所述矩阵的列方向，所述电极凸部115在基底100上的投影和所述第二开口155在基底100上的投影交替排布，且沿所述矩阵的行方向上，所述电极凸部115在基底100上的投影和所述第二开口155在基底100上的投影错开设置，即沿矩阵对角线方向，所述电极凸部115和第二开口155交替排布，便于使得与电极凸部115相对应的第一通孔互连结构210，以及与第二开口155相对应的第二通孔互连结构220，在沿矩阵对角线的方向上交替排布。

本实施例中，所述半导体结构还包括：第四介质层160，覆盖在所述第三电极层150上、以及覆盖在所述第二开口155露出的第二介质层140上；所述第一通孔互连结构210和第二通孔互连结构220均位于所述第四介质层160中。

所述第四介质层160用于为形成第一通孔互连结构210和第二通孔互连结构220，提供工艺基础，也用于实现第一通孔互连结构210和第二通孔互连结构220之间的电隔离。

具体地，所述第四介质层160的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

第一通孔互连结构210用于电连接第一电极层110与第三电极层150，从而为第一电极层110和第三电极层150加载第一电信号。第二通孔互连结构220用于电连接第二电极层130，从而为第二电极层130加载第二电信号。

由于所述第一电极层110上形成有电极凸部115，使得位于所述电极凸部115顶部的第一电极层110与所述第三电极层150之间的垂直距离较小，相应减小了分别与所述第一通孔互连结构210电连接的第一电极层110、以及第三电极层150，两者之间的距离，即减小了第一通孔互连结构210的高度，从而使得所述第二通孔互连结构220无需贯穿所述第一电极层110，则第一电极层110中无需预留用于形成第二通孔互连结构220的开口，即增大了第一电极层110的面积，相应也增大了第一电极层110和第二电极层130的正对面积，从而有利于增大第一电极层110、第二电极层130和第三电极层150构成的金属-绝缘体-金属电容的电容密度，进而提高了半导体结构的性能。

需要说明的是，通过第一通孔互连结构210为第一电极层110和第三电极层150加载第一电信号，通过第二通孔互连结构220为第二电极层130加载第二电信号，使得第一电极层110与第二电极层130之间具有电势差，同时使得第二电极层130与第三电极层150之间具有电势差，从而使得第一电极层110、第二电极层130和第三电极层150构成MIM电容。

具体地，第一通孔互连结构210的材料包括铝、铜、氮化钛、钴和氮化钽中的一种或多种。第二通孔互连结构220的材料包括铝、铜、氮化钛、钴和氮化钽中的一种或多种。

本实施例中，所述第二开口155呈矩阵排布，沿所述矩阵的列方向，所述电极凸部115在基底100上的投影和所述第二开口155在基底100上的投影交替排布，且沿所述矩阵的行方向上，所述电极凸部115在基底100上的投影和所述第二开口155在基底100上的投影错开设置。相应的，第一通孔互连结构210和第二通孔互连结构220，在沿矩阵对角线的方向上交替排布。

第一通孔互连结构210和第二通孔互连结构220，在沿矩阵对角线的方向上交替排布，便于使得第一再布线结构的梳齿部和第二再布线结构的梳齿部交叉设置。

本实施例中，所述第一通孔互连结构210还位于第一部分厚度的第一电极层110中。

所述第一通孔互连结构210还位于第一部分厚度的第一电极层110中，有利于确保所述第一通孔互连结构210与所述第一电极层110的接触效果，从而确保所述第一通孔互连结构210和第一电极层110的电连接性能。

需要说明的是，沿所述基底100顶面的法线方向，所述第一部分厚度占所述第一电极层110厚度的比例不宜过小，也不宜过大。如果比例过小，容易使得确保所述第一通孔互连结构210与所述第一电极层110的接触效果不佳；如果比例过大，容易增大过刻蚀第一电极层110的概率，即增大所述第一通孔互连结构210贯通所述第一电极层110的概率，从而增大了第一通孔互连结构210与所述其结构电连接的概率。故本实施例中，沿所述基底100顶面的法线方向，所述第一部分厚度占所述第一电极层厚度的50％至70％。

本实施例中，所述第二通孔互连结构220还位于第二部分厚度的第一电极层中。

所述第二通孔互连结构220还位于第二部分厚度的第二电极层130中，有利于确保所述第二通孔互连结构220与所述第二电极层130的接触效果，从而确保所述第二通孔互连结构220和第二电极层130中的电连接性能。

需要说明的是，沿所述基底100顶面的法线方向，所述第二部分厚度占所述第二电极层130厚度的比例不宜过小，也不宜过大。如果比例过小，易使得确保所述第二通孔互连结构220与所述第二电极层130的接触效果不佳；如果比例过大，容易增大过刻蚀第二电极层130的概率，即增大所述第二通孔互连结构220贯通所述第二电极层130的概率，从而增大了所述第二通孔互连结构220电连接所述第一电极层110的概率。故本实施例中，沿所述基底100顶面的法线方向，所述第二部分厚度占所述第二电极层130厚度的50％至70％。

本实施例中，所述半导体结构还包括：再布线结构170，位于所述第一通孔互连结构210和第二通孔互连结构220的上方，所述再布线结构170包括第一再布线结构171和第二再布线结构172，所述第一再布线结构171和第二再布线结构172均包括梳柄部175以及与所述梳柄部175相连的梳齿部176；所述第一再布线结构171的梳齿部176和第二再布线结构172的梳齿部176交叉设置；并且，所述第一再布线结构171与所述第一通孔互连结构210连接，所述第二再布线结构172与所述第二通孔互连结构220连接。

所述再布线结构170能够对第一通孔互连结构210和第二通孔互连结构220起到再布线的作用，也便于对通过第一再布线结构171，对第一电极层110和第三电极层150加载第一电信号，通过第二再布线结构172，对第二电极层130加载第二电信号。

所述第一再布线结构171和第二再布线结构172均包括梳柄部175以及与所述梳柄部175相连的梳齿部176，且所述第一再布线结构171的梳齿部176和第二再布线结构172的梳齿部176交叉设置，有利于通过梳柄部175对与其电连接的各个第一通孔互连结构210或者第二通孔互连结构220同时加载电信号，而且节省了第一再布线结构171和第二再布线结构172的面积，相应节省了再布线结构170的面积，从而有利于降低工艺成本。

相应的，本发明还提供一种半导体结构的形成方法。图9至图32是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图9至图11，提供基底500。

其中，图9为俯视图，图10为图9在BB1位置处的剖视图，图11为图9在AA1位置处的剖视图。

基底500用于为形成电容提供工艺平台。

本实施例中，所述基底500用于为形成MIM电容。

具体地，后续形成的第一电极层、第二电极层和第三电极层构成金属-绝缘体-金属电容。

在其他实施例中，所述基底还可以用于形成MOS(金属-氧化物-半导体)电容、PIP(多晶硅-绝缘体-多晶硅)电容和MOM(金属-氧化物-金属)电容等。

本实施例中，所述基底500包括衬底501，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述衬底501上还可以形成有其他结构(图未示)，例如，MOS晶体管、电阻器、电感器、介质层、金属互连结构等。

本实施例中，在提供所述基底500的步骤中，所述基底500上形成有初始凸部505。

先在所述基底500上形成初始凸部505，便于后续在形成第一电极层的步骤中，使第一电极层覆盖所述初始凸部505，位于所述初始凸部505上的第一电极层作为电极凸部，也就是说，在形成第一电极层的步骤中，无需对所述第一电极层进行图形化，就可以使得第一电极层上形成有电极凸部，从而降低了图形化工艺对第一电极层造成损伤的概率，进而有利于提高第一电极层的质量，相应提高了半导体结构的性能，而且还从而降低了形成电极凸部的难度。

具体地，在提供所述基底500的步骤中，所述基底500包括衬底501以及位于所述衬底501上的第三介质层502；在所述基底500上形成第一电极层之前，图形化所述第三介质层502，以在剩余厚度的第三介质层502上形成凸起的初始凸部505。

一方面，第三介质层502用于隔离已形成在衬底501上方的结构(例如MOS晶体管等)与第一电极层，另一方面，可以通过图形化所述第三介质层502的方式，以在剩余厚度的第三介质层502上形成凸起的初始凸部505，降低了获得初始凸部105的工艺复杂度。

而且，图形化第三介质层502，以在剩余厚度的第三介质层502上形成凸起的初始凸部505，也有利于降低所述衬底501受到损伤的概率，以及位于所述衬底501和所述第三介质层502之间的其他结构受到损伤的概率，从而有利于提高了半导体结构的性能。

需要说明的是，所述衬底501上还可以形成有其他结构(图未示)，例如，MOS晶体管、电阻器、电感器、介质层、金属互连结构等，相应的，其他结构位于所述衬底501和所述第三介质层502之间。

本实施例中，所述第三介质层502的材料为氧化硅。在其他实施例中，所述第三介质层的材料还可以为氮化硅或氮氧化硅等其他介电材料。

需要说明的是，沿与所述初始凸部505侧壁相垂直的方向，所述初始凸部的宽度W不宜过小，也不宜过大。由于后续第一开口位于所述初始凸部505的上方，如果所述初始凸部505的宽度W过小，容易增加后续形成第一开口的难度，相应容易增加在第一开口的位置处，形成第一通孔互连结构的难度；如果所述初始凸部505的宽度W过大，在确保电极凸部数量的情况下，容易导致MIM电容的占用面积过大，从而不利于工艺节点的缩小。故本实施例中，沿与所述初始凸部505侧壁相垂直的方向，所述初始凸部505的宽度W范围为1微米至5微米。

参考图12至图13，在所述基底500上形成第一电极层510，所述第一电极层510上形成有电极凸部515。

其中，图12为图10在形成第一电极层后的结构示意图，图13为图11在形成第一电极层后的结构示意图。

第一电极层510用于作为MIM电容的电极板。

本实施例中，第一电极层510的材料为导电材料。作为一种示例，第一电极层510的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。

所述第一电极层510上形成有电极凸部515，使得位于所述电极凸部515顶部的第一电极层510与后续形成的第三电极层之间的顶面垂直距离较小，相应减小了在第一通孔互连结构中，连接第一电极层510和第三电极层之间的距离，即减小了后续形成的第一通孔互连结构的高度，从而使得后续形成的第二通孔互连结构无需贯穿第二电极层，则第一电极层510中无需预留用于形成第二通孔互连结构的开口，即增大了第一电极层510的面积，相应也增大了第一电极层510和后续形成的第二电极层的正对面积，从而有利于增大第一电极层510、第二电极层和第三电极层构成的金属-绝缘体-金属电容的电容密度，进而提高了半导体结构的性能。

相应的，本实施例中，在形成所述第一电极层510的步骤中，所述第一电极层510还覆盖所述初始凸部505，且位于所述初始凸部505上的部分作为所述电极凸部515。

本实施例中，在形成所述第一电极层510的步骤中，所述电极凸部515呈矩阵排布。

在形成所述第一电极层510的步骤中，所述电极凸部515呈矩阵排布，便于使得后续根据电极凸部515形成的第一开口也呈矩阵排布，相应使得在第一开口位置处形成的的第一通孔互连结构也呈矩阵排布；而且，所述电极凸部515呈矩阵排布，也便于使得第二开口在基底500上的投影，位于相邻的所述电极凸部515在基底500上的投影之间。

参考图14至图15，形成覆盖所述电极凸部515顶部和侧壁、以及电极凸部515侧部的第一电极层510的第一介质层520。

其中，图14为图12在形成第一介质层后的结构示意图，图15为图13在形成第一介质层后的结构示意图。

第一介质层520作为形成MIM电容中的绝缘层，用于隔离第一电极层510和后续形成的第二电极层。

本实施例中，第一介质层520的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料，有利于提高MIM电容的电容值，相应提高电容密度。

具体地，第一介质层520为堆叠形成的高k介质层，即第一介质层520为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，能够使第一介质层520的厚度满足工艺需求的同时，具有较好的形成质量。为此，高k介质材料包括HfO₂、HfSiO、TiO₂、HfZrO、HfSiON、HfTaO、HfTiO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃、BaSrTiO和SiN中的一种或多种。

本实施例中，第一介质层520为ZAZ层。其中，ZAZ层包括堆叠形成的第一ZrO₂层、Al₂O₃层和第二ZrO₂层。在其他实施例中，根据工艺需求，介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。

参考图16和图17，形成覆盖所述第一介质层520的第二电极层530，所述第二电极层530中形成有第一开口535，所述第一开口535露出所述电极凸部515顶部的第一介质层520。

其中，图16为图14在形成第二电极层后的结构示意图，图17为图15在形成第二电极层后的结构示意图。

第二电极层530用于作为MIM电容的电极板。

本实施例中，第二电极层530的材料为导电材料。作为一种示例，第二电极层530的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。

所述第二电极层530中形成有第一开口535，便于后续在第一开口535位置处，形成仅与第一电极层和第三电极层相接触，而不与第二电极层530相接触的第一通孔互连结构。

本实施例中，形成第二电极层530的步骤包括：形成覆盖第一介质层520的第二电极材料层(图未示)；图形化所述第二电极材料层，在所述电极凸部515位置处，形成露出第一介质层520的第一开口535，剩余的第二电极材料层作为第二电极层530。

需要说明的是，沿所述基底500的法线方向，所述电极凸部515的高度H1占其侧部的第二电极层530厚度H2的比例不宜过小，也不宜过大。如果所述电极凸部515的高度H1占其侧部的第二电极层530厚度H2的比例过小或者过大，均容易导致后续在第一开口535位置处形成的第一通孔互连结构的高度，与在第二开口位置处形成的第二通孔互连结构的高度差异过大，从而容易增加后续形成第一通孔互连结构和第二通孔互连结构的工艺难度。故本实施例中，沿所述基底500顶面的法线方向，所述电极凸部515的高度H1占其侧部的第二电极层530厚度H2的80％至95％。

参考图18和图19，形成覆盖所述第二电极层530的第二介质层540，所述第二介质层540还覆盖在所述第一开口535露出的第一介质层520上。

其中，图18为图16在形成第二介质层后的结构示意图，图19为图17在形成第二介质层后的结构示意图。

第二介质层540作为形成MIM电容中的绝缘层，用于隔离第二电极层530和后续形成的第三电极层。

本实施例中，第二介质层540的材料为高k介质材料；选用高k介质材料作为第二介质层540材料的理由与第一介质层520选用高k介质材料的理由相类似，故在此不再赘述。

具体地，第二介质层540为堆叠形成的高k介质层，即第二介质层540为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，能够使第二介质层540的厚度满足工艺需求的同时，具有较好的形成质量。为此，高k介质材料包括HfO₂、HfSiO、TiO₂、HfZrO、HfSiON、HfTaO、HfTiO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃、BaSrTiO和SiN中的一种或多种。

作为一种示例，第二介质层540为ZAZ层。其中，ZAZ层包括堆叠形成的第一ZrO2层、Al2O3层和第二ZrO2层。在其他实施例中，根据工艺需求，介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。

参考图20至图21，形成覆盖所述第二介质层540的第三电极层550，所述第三电极层550中形成有露出第二介质层540顶部的第二开口555，所述第二开口555在基底500上的投影和第一开口535在基底500上的投影位于不同位置处。此处，列方向和行方向相垂直。

其中，图20为图18在形成第三电极层后的结构示意图，图21为图19在形成第三电极层后的结构示意图。

第三电极层550用于作为MIM电容的电极板。

本实施例中，第三电极层550的材料为导电材料。作为一种示例，第二电极层130的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。

本实施例中，在形成所述第三电极层550的步骤中，所述第二开口555呈矩阵排布，沿所述矩阵的列方向，所述电极凸部515在基底500上的投影和所述第二开口555在基底500上的投影交替排布，且沿所述矩阵的行方向上，所述电极凸部515在基底500上的投影和所述第二开口555在基底500上的投影错开设置。

沿所述矩阵的列方向，所述电极凸部515在基底500上的投影和所述第二开口555在基底500上的投影交替排布，且沿所述矩阵的行方向上，所述电极凸部515在基底500上的投影和所述第二开口555在基底500上的投影错开设置，即沿矩阵对角线方向，所述电极凸部515和第二开口555交替排布，便于使得后续形成的与电极凸部515相对应的第一通孔互连结构，以及与第二开口555相对应的第二通孔互连结构，在沿矩阵对角线的方向上交替排布。

参考图22至图23，本实施例中，在形成所述第三电极层550后，在形成所述第一通孔互连结构和第二通孔互连结构前，所述形成方法还包括：形成覆盖所述第三电极层550的第四介质层560，所述第四介质层560还覆盖在所述第二开口555露出的第二介质层540上。

其中，图22为图20在形成第四介质层后的结构示意图，图23为图21在形成第四介质层后的结构示意图。

所述第四介质层560用于为后续形成第一通孔互连结构和第二通孔互连结构，提供工艺基础，也用于实现第一通孔互连结构和第二通孔互连结构之间的电隔离。

具体地，所述第四介质层560的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

参考图24至图31，在所述第一开口535的位置处，形成贯穿所述第三电极层550、第二介质层540和第一介质层520的第一通孔互连结构610，所述第一电极层510和第三电极层550通过所述第一通孔互连结构610电连接；在所述第二开口555的位置处，形成贯穿所述第二介质层540的第二通孔互连结构620，所述第二电极层530与所述第二通孔互连结构620电连接。

其中，图24是图22在形成第二初始通孔后的结构示意图，图25为图23在形成第一初始通孔后后的结构示意图，图26是图24在形成第二通孔后的结构示意图，图27为图25在形成第一通孔后的结构示意图，图28是图26在去除第二部分厚度的第二电极层后的结构示意图，图29是图27在去除第一部分厚度的第一电极层后的结构示意图，图30是图28在形成第二通孔互连结构后的结构示意图，图31是图29在形成第一通孔互连结构后的结构示意图。

第一通孔互连结构610用于电连接第一电极层510与第三电极层550，从而为第一电极层510和第三电极层550加载第一电信号。第二通孔互连结构620用于电连接第二电极层530，从而为第二电极层530加载第二电信号。

由于所述第一电极层510上形成有电极凸部515，使得位于所述电极凸部515顶部的第一电极层510与所述第三电极层550之间的垂直距离较小，相应减小了分别与所述第一通孔互连结构610电连接的第一电极层510、以及第三电极层550，两者之间的距离，即减小了第一通孔互连结构610的高度，从而使得所述第二通孔互连结构620无需贯穿所述第二电极层530，则第一电极层510中无需预留用于形成第二通孔互连结构620的开口，即增大了第一电极层510的面积，相应也增大了第一电极层510和第二电极层530的正对面积，从而有利于增大第一电极层510、第二电极层530和第三电极层550构成的金属-绝缘体-金属电容的电容密度，进而提高了半导体结构的性能。

需要说明的是，通过第一通孔互连结构610为第一电极层510和第三电极层550加载第一电信号，通过第二通孔互连结构620为第二电极层530加载第二电信号，使得第一电极层510与第二电极层530之间具有电势差，同时使得第二电极层530与第三电极层550之间具有电势差，从而使得第一电极层510、第二电极层530和第三电极层550构成MIM电容。

具体地，第一通孔互连结构610的材料包括铝、铜、氮化钛、钴和氮化钽中的一种或多种。第二通孔互连结构620的材料包括铝、铜、氮化钛、钴和氮化钽中的一种或多种。

本实施例中，沿所述矩阵的列方向，所述电极凸部515在基底500上的投影和所述第二开口555在基底500上的投影交替排布，且沿所述矩阵的行方向上，所述电极凸部515在基底500上的投影和所述第二开口555在基底500上的投影错开设置。相应的，第一通孔互连结构610和第二通孔互连结构620，在沿矩阵对角线的方向上交替排布。

第一通孔互连结构610和第二通孔互连结构620，在沿矩阵对角线的方向上交替排布，便于使得第一再布线结构的梳齿部和第二再布线结构的梳齿部交叉设置。

本实施例中，形成所述第一通孔互连结构610和第二通孔互连结构620的步骤包括：在所述第一开口535位置处，形成贯穿所述第四介质层560、第三电极层550、第二介质层540和第一介质层520的第一通孔611，在所述第二开口555位置处，形成贯穿所述第四介质层560和第二介质层540的第二通孔621；填充所述第一通孔611，形成所述第一通孔互连结构610(如图31所示)，填充所述第二通孔621，形成所述第二通孔互连结构620(如图30所示)。

先形成贯穿所述第四介质层560、第三电极层550、第二介质层540和第一介质层520的第一通孔611，以及贯穿所述第四介质层560和第二介质层540的第二通孔621，再填充第一通孔611以形成所述第一通孔互连结构610，以及填充第二通孔621以形成所述第二通孔互连结构620，有利于降低形成第一通孔互连结构610和第二通孔互连结构620的难度，从而提高了第一通孔互连结构610和第二通孔互连结构620的质量。

由于本实施例中，在形成所述第一通孔互连结构610和第二通孔互连结构620前，形成覆盖所述第三电极层的第四介质层，所述第四介质层还覆盖在所述第二开口露出的第二介质层上。相应的，在形成所述第一通孔611和第二通孔621的步骤中，所述第一通孔611和第二通孔621均需要贯穿所述第四介质层560。

本实施例中，形成所述第一通孔611和第二通孔621的步骤包括：以所述第二介质层540为停止位置，在所述第一开口535位置处，形成贯穿所述第四介质层560和第三电极层550的第一初始通孔615(如图25所示)；在所述第二开口555位置处，形成贯穿所述第四介质层560的第二初始通孔625(如图24所示)；以所述第一电极层510为停止位置，去除所述第一初始通孔615底部的第二介质层540和第一介质层520，形成所述第一通孔611(如图27所示)，以所述第二电极层530为停止位置，去除所述第二初始通孔625底部的第二介质层540，形成所述第二通孔621(如图26所示)。

先形成第一初始通孔615和第二初始通孔625，再形成第一通孔611和第二通孔621，有利于降低形成第一通孔611和第二通孔621的难度，从而提高了第一通孔611和第二通孔621的质量，相应也提高了第一通孔互连结构610和第二通孔互连结构620的质量。

以第二介质层540为停止位置，形成第一初始通孔615和第二初始通孔625，便于在同一步骤中形成第一初始通孔615和第二初始通孔625，从而有利于减少形成第一初始通孔615和第二初始通孔625的工艺步骤，节省工艺成本。

第一通孔611位于电极凸部515顶部的第一开口535位置处，即第一初始通孔615底部至第一电极层510的垂直距离，与第二初始通孔625底部至第二电极层530的垂直距离的差异较小，便于在同一步骤中形成第一通孔611和第二通孔621，相应有利于减少工艺步骤，节省工艺成本。而且，由于第一电极层510和第二电极层530的材料均为导电材料，第一介质层520与第二介质层540的材料均为高k介质材料，容易使得所述第一介质层520与所述第一电极层510的刻蚀选择比，与所述第二介质层540与所述第二电极层530的刻蚀选择比的差异较小，从而进一步便于在同一步骤中形成第一通孔611和第二通孔621。

需要说明的是，所述第三电极层550与第二介质层540的刻蚀选择比，以及所述第四介质层560与第二介质层540的刻蚀选择比，不宜过小。如果所述第三电极层550与第二介质层540的刻蚀选择比，以及所述第四介质层560与第二介质层540的刻蚀选择比过小，不容易控制第一初始通孔615和第二初始通孔625的刻蚀深度，从而容易使得第一初始通孔615和第二初始通孔625的尺寸和形貌不佳，相应使得第一通孔611和第二通孔621的尺寸和形貌不佳。故本实施例中，在形成所述第一初始通孔615和第二初始通孔625的步骤中，所述第三电极层550与第二介质层540的刻蚀选择比大于800，且所述第四介质层560与第二介质层540的刻蚀选择比大于800。

还需要说明的是，所述第一介质层520与所述第一电极层510的刻蚀选择比，以及所述第二介质层540与所述第二电极层530的刻蚀选择比，不宜过小。如果所述第一介质层520与所述第一电极层510的刻蚀选择比，以及所述第二介质层540与所述第二电极层530的刻蚀选择比过小，不容易控制第一通孔611和第二通孔621的刻蚀深度，从而容易使得第一通孔611和第二通孔621的尺寸和形貌不佳。故本实施例中，在形成所述第一通孔611和第二通孔621的步骤中，所述第一介质层520与所述第一电极层510的刻蚀选择比大于800，且所述第二介质层540与所述第二电极层530的刻蚀选择比大于800。

本实施例中，形成所述第一初始通孔615和第二初始通孔625工艺包括各向异性的刻蚀工艺，形成所述第一通孔611和第二通孔621的工艺包括各向异性的刻蚀工艺。

各向异性的刻蚀工艺具有各向异性刻蚀的特性，刻蚀具有方向性，刻蚀精度较高，对剖面的控制性较佳，有利于在刻蚀形成第一初始通孔615、第二初始通孔625、第一通孔611以及第二通孔621的过程中，提高形成的第一初始通孔615、第二初始通孔625、第一通孔611以及第二通孔621的尺寸精度和形貌精度。

作为一种示例，采用各向异性的干法刻蚀工艺形成所述第一初始通孔和第二初始通孔，以及采用各向异性的干法刻蚀工艺形成所述第一通孔和第二通孔。

本实施例中，采用各向异性的干法刻蚀工艺形成所述第一初始通孔615和第二初始通孔625。

需要说明的是，采用各向异性的干法刻蚀工艺形成所述第一初始通孔615和第二初始通孔625的步骤中，工艺时间不宜过短，也不宜过长。如果工艺时间过短，容易使得第一初始通孔615，或者第二初始通孔625的底部具有第四介质层560的残留；如果工艺时间过长，容易产生过刻蚀的问题，从而使得提高所述第一初始通孔615和第二初始通孔625尺寸精度和形貌精度的效果不佳。故本实施例中，工艺时间的范围为30秒至45秒。

本实施例中，采用各向异性的干法刻蚀工艺形成所述第一通孔611和第二通孔621。

需要说明的是，采用各向异性的干法刻蚀工艺形成所述第一通孔611和第二通孔621的步骤中，工艺时间不宜过短，也不宜过长。如果工艺时间过短，容易使得所述第一通孔611的底部残留有第一介质层520，或者，第二通孔621的底部残留有第二介质层540；如果工艺时间过长，容易产生过刻蚀的问题，从而使得提高所述第一通孔611和第二通孔621尺寸精度和形貌精度的效果不佳。故本实施例中，工艺时间的范围为30秒至45秒。

本实施例中，在形成所述第一通孔611的过程中，还去除第一部分厚度的第一电极层510(如图29所示)；在形成所述第二通孔621的过程中，还去除第二部分厚度的第二电极层530(如图28所示)。

在形成所述第一通孔611的过程中，还去除第一部分厚度的第一电极层510，在形成所述第二通孔621的过程中，还去除第二部分厚度的第二电极层530，有利于确保所述第一通孔611与所述第一电极层510的接触效果，即所述第一通孔互连结构610与所述第一电极层510的接触效果，以及所述第二通孔621与所述第二电极层530的接触效果，即所述第二通孔互连结构620与所述第二电极层530的接触效果，从而确保所述第一通孔互连结构610和第一电极层510的电连接性能，以及所述第二通孔互连结构620和第二电极层530的电连接性能。

相应的，在形成所述第一通孔互连结构610的步骤中，所述第一通孔互连结构610还位于第一部分厚度的第一电极层中；在形成所述第二通孔互连结构620的步骤中，所述第二通孔互连结构620还位于第二部分厚度的第一电极层中。

具体地，去除所述第一部分厚度的第一电极层510、以及去除第二部分厚度的第二电极层530的工艺包括各向异性的刻蚀工艺。

各向异性的刻蚀工艺具有较高的刻蚀精度，从而有利于控制刻蚀深度，降低发生过刻蚀问题的概率。

作为一种示例，采用各向异性的干法刻蚀工艺，去除所述第一部分厚度的第一电极层、以及去除第二部分厚度的第二电极层。

本实施例中，采用各向异性的干法刻蚀工艺，去除所述第一部分厚度的第一电极层、以及去除第二部分厚度的第二电极层的步骤中，工艺时间不宜过短，也不宜过长。如果工艺时间过短，容易使得确保所述第一电极层510和第二电极层530的表面被暴露的效果不佳；如果工艺时间过长，容易使得降低发生过刻蚀问题的效果不佳。故本实施例中，工艺时间的范围为30秒至45秒。

本实施例中，沿所述基底500顶面的法线方向，所述第一部分厚度占第一电极层510厚度的比例不宜过小，也不宜过大。如果比例过小，容易使得确保所述第一通孔互连结构610与所述第一电极层510的接触效果不佳；如果比例过大，容易增大过刻蚀第一电极层510的概率，即增大了所述第一通孔611贯通所述第一电极层510的概率，也增大了所述第一通孔互连结构610贯通所述第一电极层510的概率，从而增大了第一通孔互连结构610与所述其结构电连接的概率。故本实施例中，沿所述基底500顶面的法线方向，所述第一部分厚度占第一电极层510厚度的50％至70％，相应的，在形成所述第一通孔互连结构610的步骤中，所述第一通孔互连结构610还位于50％至70％厚度的第一电极层510中。

本实施例中，沿所述基底500顶面的法线方向，所述第二部分厚度占第二电极层530厚度的比例不宜过大，也不宜过小。如果比例过小，容易使得确保所述第二通孔互连结构620与所述第二电极层530的接触效果不佳；如果比例过大，容易增大过刻蚀第二电极层530的概率，即增大了所述第二通孔621贯通所述第二电极层530的概率，也增大了所述第二通孔互连结构620贯通所述第二电极层530的概率，从而增大了第二通孔互连结构620电连接所述第一电极层110的概率。使得降低发生过刻蚀问题的效果不佳。故本实施例中，沿所述基底500顶面的法线方向，所述第二部分厚度占第二电极层530厚度的50％至70％。相应的，在形成所述第二通孔互连结构620的步骤中，所述第二通孔互连结构620还位于50％至70％厚度的第二电极层530中。

参考图32，图32为俯视图，本实施例中，形成所述第一通孔互连结构610和第二通孔互连结构620后，所述形成方法还包括：在所述第一通孔互连结构610和第二通孔互连结构620的上方形成再布线结构570，所述再布线结构570包括第一再布线结构571和第二再布线结构572，所述第一再布线结构571和第二再布线结构572均包括梳柄部(未标示)以及与所述梳柄部相连的梳齿部(未标示)；所述第一再布线结构571的梳齿部和第二再布线结构572的梳齿部交叉设置；并且，所述第一再布线结构571与所述第一通孔互连结构610连接，所述第二再布线结构572与所述第二通孔互连结构620连接。

所述再布线结构570能够对第一通孔互连结构610和第二通孔互连结构620起到再布线的作用，也便于对通过第一再布线结构571，对第一电极层510和第三电极层550加载第一电信号，通过第二再布线结构572，对第二电极层530加载第二电信号。

所述第一再布线结构571和第二再布线结构572均包括梳柄部575以及与所述梳柄部575相连的梳齿部576，且所述第一再布线结构571的梳齿部576和第二再布线结构572的梳齿部576交叉设置，有利于通过梳柄部575对与其电连接的各个第一通孔互连结构610或者第二通孔互连结构620同时加载电信号，而且节省了第一再布线结构571和第二再布线结构572的面积，相应节省了再布线结构570的面积，从而有利于降低工艺成本。

需要说明的是，所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构，其特征在于，包括：

基底；

第一电极层，位于所述基底上，所述第一电极层上形成有电极凸部；

第一介质层，覆盖在所述电极凸部顶部和侧壁上、以及覆盖在电极凸部侧部的第一电极层上；

第二电极层，覆盖在所述第一介质层上，所述第二电极层中形成有第一开口，所述第一开口露出所述电极凸部顶部的第一介质层；

第二介质层，覆盖在所述第二电极层上、以及覆盖在所述第一开口露出的第一介质层上；

第三电极层，覆盖在所述第二介质层上，所述第三电极层中形成有露出第二介质层顶部的第二开口，所述第二开口在基底上的投影和第一开口在基底上的投影位于不同位置处；

第一通孔互连结构，位于所述第一开口的位置处，并贯穿所述第三电极层、第二介质层和第一介质层，所述第一电极层和第三电极层通过所述第一通孔互连结构电连接；

第二通孔互连结构，位于所述第二开口的位置处，并贯穿所述第二介质层，所述第二电极层与所述第二通孔互连结构电连接。

2.如权利要求1所述的半导体结构，其特征在于，所述基底上形成有初始凸部，所述第一电极层还覆盖所述初始凸部，且位于所述初始凸部上的部分作为所述电极凸部。

3.如权利要求2所述的半导体结构，其特征在于，沿与所述初始凸部侧壁相垂直的方向，所述初始凸部的宽度范围为1微米至5微米。

4.如权利要求2所述的半导体结构，其特征在于，所述基底包括衬底以及位于所述衬底上的第三介质层，所述第三介质层顶部具有初始凸部。

5.如权利要求1所述的半导体结构，其特征在于，沿所述基底顶面的法线方向，所述电极凸部的高度占其侧部的第二电极层厚度的80％至95％。

6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第四介质层，覆盖在所述第三电极层上、以及覆盖在所述第二开口露出的第二介质层上；

所述第一通孔互连结构和第二通孔互连结构均位于所述第四介质层中。

7.如权利要求1或6所述的半导体结构，其特征在于，所述电极凸部呈矩阵排布；

所述第二开口呈矩阵排布，沿所述矩阵的列方向，所述电极凸部在基底上的投影和所述第二开口在基底上的投影交替排布，且沿所述矩阵的行方向上，所述电极凸部在基底上的投影和所述第二开口在基底上的投影错开设置；

所述半导体结构还包括：再布线结构，位于所述第一通孔互连结构和第二通孔互连结构的上方，所述再布线结构包括第一再布线结构和第二再布线结构，所述第一再布线结构和第二再布线结构均包括梳柄部以及与所述梳柄部相连的梳齿部；所述第一再布线结构的梳齿部和第二再布线结构的梳齿部交叉设置；并且，所述第一再布线结构与所述第一通孔互连结构连接，所述第二再布线结构与所述第二通孔互连结构连接。

8.如权利要求1所述的半导体结构，其特征在于，所述第一通孔互连结构还位于第一部分厚度的第一电极层中，沿所述基底顶面的法线方向，所述第一部分厚度占所述第二电极层厚度的50％至70％；

所述第二通孔互连结构还位于第二部分厚度的第二电极层中，沿所述基底顶面的法线方向，所述第二部分厚度占所述第二电极层厚度的50％至70％。

9.一种半导体结构的形成方法，其特征在于，包括：

提供基底；

在所述基底上形成第一电极层，所述第一电极层上形成有电极凸部；

形成覆盖所述电极凸部顶部和侧壁、以及电极凸部侧部的第一电极层的第一介质层；

形成覆盖所述第一介质层的第二电极层，所述第二电极层中形成有第一开口，所述第一开口露出所述电极凸部顶部的第一介质层；

形成覆盖所述第二电极层的第二介质层，所述第二介质层还覆盖在所述第一开口露出的第一介质层上；

形成覆盖所述第二介质层的第三电极层，所述第三电极层中形成有露出第二介质层顶部的第二开口，所述第二开口在基底上的投影和第一开口在基底上的投影位于不同位置处；

在所述第一开口的位置处，形成贯穿所述第三电极层、第二介质层和第一介质层的第一通孔互连结构，所述第一电极层和第三电极层通过所述第一通孔互连结构电连接；

在所述第二开口的位置处，形成贯穿所述第二介质层的第二通孔互连结构，所述第二电极层与所述第二通孔互连结构电连接。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，在提供所述基底的步骤中，所述基底上形成有初始凸部；

在形成所述第一电极层的步骤中，所述第一电极层还覆盖所述初始凸部，且位于所述初始凸部上的部分作为所述电极凸部。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，在提供所述基底的步骤中，所述基底包括衬底以及位于所述衬底上的第三介质层；

在所述基底上形成第一电极层之前，图形化所述第三介质层，以在剩余厚度的第三介质层上形成凸起的初始凸部。

12.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述第一电极层的步骤中，所述电极凸部呈矩阵排布；

在形成所述第三电极层的步骤中，所述第二开口呈矩阵排布，沿所述矩阵的列方向，所述电极凸部在基底上的投影和所述第二开口在基底上的投影交替排布，且沿所述矩阵的行方向上，所述电极凸部在基底上的投影和所述第二开口在基底上的投影错开设置；

形成所述第一通孔互连结构和第二通孔互连结构后，所述形成方法还包括：在所述第一通孔互连结构和第二通孔互连结构的上方形成再布线结构，所述再布线结构包括第一再布线结构和第二再布线结构，所述第一再布线结构和第二再布线结构均包括梳柄部以及与所述梳柄部相连的梳齿部；所述第一再布线结构的梳齿部和第二再布线结构的梳齿部交叉设置；并且，所述第一再布线结构与所述第一通孔互连结构连接，所述第二再布线结构与所述第二通孔互连结构连接。

13.如权利要求9或12所述的半导体结构的形成方法，其特征在于，在形成所述第三电极层后，在形成所述第一通孔互连结构和第二通孔互连结构前，所述形成方法还包括：形成覆盖所述第三电极层的第四介质层，所述第四介质层还覆盖在所述第二开口露出的第二介质层上；

形成所述第一通孔互连结构和第二通孔互连结构的步骤包括：在所述第一开口位置处，形成贯穿所述第四介质层、第三电极层、第二介质层和第一介质层的第一通孔，在所述第二开口位置处，形成贯穿所述第四介质层和第二介质层的第二通孔；

填充所述第一通孔，形成所述第一通孔互连结构，填充所述第二通孔，形成所述第二通孔互连结构。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，

形成所述第一通孔和第二通孔的步骤包括：以所述第二介质层为停止位置，在所述第一开口位置处，形成贯穿所述第四介质层和第三电极层的第一初始通孔；在所述第二开口位置处，形成贯穿所述第四介质层的第二初始通孔；

以所述第一电极层为停止位置，去除所述第一初始通孔底部的第二介质层和第一介质层，形成所述第一通孔，以所述第二电极层为停止位置，去除所述第二初始通孔底部的第二介质层，形成所述第二通孔。

15.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成所述第一初始通孔和第二初始通孔的步骤中，所述第三电极层与第二介质层的刻蚀选择比大于800，且所述第四介质层与第二介质层的刻蚀选择比大于800；

在形成所述第一通孔和第二通孔的步骤中，所述第一介质层与所述第一电极层的刻蚀选择比大于800，且所述第二介质层与所述第二电极层的刻蚀选择比大于800。

16.如权利要求14所述的半导体结构的形成方法，其特征在于，

形成所述第一初始通孔和第二初始通孔工艺包括各向异性的刻蚀工艺，形成所述第一通孔和第二通孔的工艺包括各向异性的刻蚀工艺。

17.如权利要求13所述的半导体结构的形成方法，其特征在于，在形成所述第一通孔的过程中，还去除第一部分厚度的第一电极层；

在形成所述第二通孔的过程中，还去除第二部分厚度的第二电极层。

18.如权利要求17所述的半导体结构的形成方法，其特征在于，去除所述第一部分厚度的第一电极层、以及去除第二部分厚度的第二电极层的工艺包括各向异性的刻蚀工艺。