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CN112768455A - 半导体器件 - Google Patents

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CN112768455A
CN112768455A CN202110087551.6A CN202110087551A CN112768455A CN 112768455 A CN112768455 A CN 112768455A CN 202110087551 A CN202110087551 A CN 202110087551A CN 112768455 A CN112768455 A CN 112768455A
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CN
China
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transistor
oxide semiconductor
insulating layer
potential
electrode
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Application number
CN202110087551.6A
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English (en)
Inventor
山崎舜平
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Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Filing date
Publication date
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Abstract

本发明揭示了一种能够用作存储器件的半导体器件。存储器件包括多个存储单元，并且各个存储单元包含第一晶体管和第二晶体管。第一晶体管设置在包含半导体材料的衬底上并具有在衬底中的沟道形成区。第二晶体管具有氧化物半导体层。第一晶体管的栅电极与第二晶体管的源电极和漏电极中的一个彼此电连接。第二晶体管的极低的截止电流允许存储在存储单元中的数据即使在不供电的情况下也能保持相当长的时间。

Description

半导体器件
本申请是针对分案申请201610082458.5再次提出的分案申请。分案申请201610082458.5是PCT国际申请号为PCT/JP2010/068103、国际申请日为2010年10月7日、进入中国国家阶段的申请号为201080049673.6、题为“半导体器件”的申请的分案申请。
技术领域
本文所揭示的发明涉及使用半导体元件的半导体器件、以及用于制造半导体器件的方法。
背景技术
使用半导体元件的存储器件被宽泛地分成两类：当停止供电时丢失所存储数据的易失性器件、以及即使在不供电时也保持所存储数据的非易失性器件。
易失性存储元件的典型示例是DRAM(动态随机存取存储器)。DRAM以选择存储元件中所包括的晶体管，并且电荷被存储在电容器中的方式存储数据。
当从DRAM读取数据时，电容器中的电荷根据上述原理而丢失；由此，每当读出数据时就必需进行另一写入操作。此外，存储元件中所包括的晶体管具有漏电流，并且电荷即使在不选择晶体管时也流入或流出电容器，从而数据保持时间较短。由此，另一写入操作(刷新操作)以预定间隔进行是必要的，并且难以充分地降低功耗。此外，由于所存储数据在停止供电时丢失，因此需要使用磁性材料或光学材料的附加存储元件以使数据保持较长时间。
易失性存储元件的另一示例是SRAM(静态随机存取存储器)。SRAM通过使用诸如触发器之类的电路来保持所存储数据，并且由此不需要刷新操作。这意味着SRAM具有优于DRAM的优点。然而，由于使用诸如触发器之类的电路，每存储容量的成本增大。此外，如在DRAM中，SRAM中的所存储数据在停止供电时丢失。
非易失性存储元件的典型示例是闪存。闪存包括晶体管中的栅电极和沟道形成区之间的浮动栅，并且通过将电荷保持在浮动栅中来存储数据。因此，闪存的优点在于，数据保持时间极长(几乎是永久的)，并且不需要在易失性存储器件中是必要的刷新操作(例如，参见专利文献1)。
然而，存储元件中所包括的栅绝缘层因写入时所生成的隧穿电流而劣化，从而存储元件在多次写入操作之后停止其功能。为了避免该问题，例如采用补偿对存储元件的写入操作的次数的方法。然而，额外需要复杂的辅助电路来实现该方法。此外，采用这种方法不解决寿命的基本问题。换句话说，闪存不适合于其中频繁地重写数据的应用。
另外，高电压对于将电荷注入至浮动栅或去除电荷是必要的。此外，要花费相对较长的时间来注入或去除电荷，并且不易以更高的速度执行写入和擦除。
[参考文献]
专利文献1：日本公开专利申请No.S57-105889
发明内容
鉴于上述问题，本文所揭示发明的一个实施例的目的在于提供具有新颖结构的半导体器件，其中即使在不供电时也可保持所存储数据，且其中对于写入的次数没有限制。
本发明的一个实施例是一种半导体器件，其具有使用氧化物半导体形成的晶体管和使用非氧化物半导体的材料形成的晶体管的分层结构。例如可采用以下结构。
本发明的实施例是一种半导体器件，其包括第一线(源极线)；第二线(位线)；第三线(第一信号线)；第四线(第二信号线)；具有第一栅电极、第一源电极和第一漏电极的第一晶体管；以及具有第二栅电极、第二源电极和第二漏电极的第二晶体管。第一晶体管设置在包含半导体材料的衬底上。第二晶体管包括氧化物半导体层。第一栅电极与第二源电极和第二漏电极之一彼此电连接。第一线(源极线)与第一源电极彼此电连接。第二线(位线)与第一漏电极彼此电连接。第三线(第一信号线)与第二源电极和第二漏电极中的另一个彼此电连接。第四线(第二信号线)与第二栅电极彼此电连接。
在上述结构中，第一晶体管包括设置在包含半导体材料的衬底上的沟道形成区；设置成夹持沟道形成区的杂质区；沟道形成区上的第一栅绝缘层；第一栅绝缘层上的第一栅电极；以及电连接至杂质区的第一源电极和第一漏电极。
在上述结构中，第二晶体管包括在包含半导体材料的衬底上的第二栅电极；第二栅电极上的第二栅绝缘层；第二栅绝缘层上的氧化物半导体层；以及电连接至氧化物半导体层的第二源电极和第二漏电极。
在上述结构中，包含半导体材料的衬底优选是单晶半导体衬底或SOI衬底。具体而言，半导体材料优选为硅。
在上述结构中，氧化物半导体层优选包含In-Ga-Zn-O基氧化物半导体材料。具体而言，氧化物半导体层优选包含In2Ga2ZnO7晶体。此外，氧化物半导体层的氢浓度优选为小于或等于5×1019原子/cm3。第二晶体管的截止电流优选为小于或等于1×10-13A，更优选为小于或等于1×10-20A。
在上述结构中，第二晶体管可设置在与第一晶体管重叠的区域中。
注意，在本说明书中，诸如“上”或“下”之类的术语不一定是指组件直接置于另一组件上或直接置于另一组件下。例如，表述“栅绝缘层上的第一栅电极”不排除有组件置于栅绝缘层和栅电极之间的情况。此外，诸如“上”和“下”之类的术语只是为了方便描述，并且可包括组件的位置关系颠倒的情况，除非另外指明。
另外，在本说明书中，诸如“电极”或“线”之类的术语不限制组件的功能。例如，“电极”有时用作“线”的一部分，反之亦然。此外，术语“电极”或“线”可包括以集成的方式形成多个“电极”或“线”的情况。
例如，当使用相反极性的晶体管时、或当在电路操作中改变电流流动方向时，“源极”和“漏极”的功能有时可彼此替代。因此，在本说明书等中，术语“源极”和“漏极”可彼此替代。
要注意，在本说明书中，术语“电连接”包括组件通过具有任何电功能的物体连接的情况。对具有任何电功能的物体没有具体限制，只要可在通过该物体连接的组件之间发射和接收电信号。
具有任何电功能的物体的示例是诸如晶体管之类的开关元件、电阻器、电感器、电容器、和具有各种功能的元件、以及电极和线。
一般而言，术语“SOI衬底”是指其中硅半导体层设置在绝缘表面上的衬底。在本说明书中，术语“SOI衬底”在其范畴内还包括其中使用除硅以外的材料形成的半导体层设置在绝缘表面上的衬底。即，“SOI衬底”中所包括的半导体层不限于硅半导体层。“SOI衬底”中的衬底不限于诸如硅晶片之类的半导体衬底，并且可以是诸如玻璃衬底、石英衬底、兰宝石衬底、或金属衬底之类的非半导体衬底。换句话说，“SOI衬底”在其范畴内还包括具有绝缘表面的导电衬底或设置有由半导体材料形成的层的绝缘衬底。另外，在本说明书中，术语“半导体衬底”不仅指只使用半导体材料形成的衬底，而且指包含半导体材料的所有衬底。即，在本说明书中，“SOI衬底”也被包括在“半导体衬底”的范畴内。
本发明的一个实施例提供一种半导体器件，其中包含除氧化物半导体以外的材料的晶体管置于下部，而包含氧化物半导体的晶体管置于上部。
由于包含氧化物半导体的晶体管的截止电流极低，因此通过使用该晶体管可保持所存储数据达极长时间。换言之，可显著地降低功耗，因为刷新操作变得不必要，或者刷新操作的频率可极低。此外，即使在不供电时，也可保持所存储数据达较长时间。
此外，无需高电压来写入数据，并且元件的劣化是可忽略的。此外，通过在晶体管的导通状态和截止状态之间的切换来写入数据，由此可容易地实现高速操作。此外，由于可通过控制对晶体管的电位输入来重写数据，因此无需擦除数据的操作，这是另一优点。
由于包含除氧化物半导体外的材料的晶体管可以高于包含氧化物半导体的晶体管的速度操作，因此通过使用该晶体管可以高速读出所存储数据。
具有新颖特征的半导体器件可通过包括包含除氧化物半导体以外的材料的晶体管、以及包含氧化物半导体的晶体管两者来实现。
附图简述
在附图中：
图1是半导体器件的电路图；
图2A和2B是用于示出半导体器件的截面图和平面图；
图3A到3H是示出用于制造半导体器件的步骤的截面图；
图4A到4G是示出用于制造半导体器件的步骤的截面图；
图5A到5D是示出用于制造半导体器件的步骤的截面图；
图6是半导体器件的截面图；
图7A和7B是各自示出半导体器件的截面图；
图8A和8B是各自示出半导体器件的截面图；
图9A和9B是各自示出半导体器件的截面图；
图10A至10F各自示出电子设备；
图11是包含氧化物半导体的倒交错晶体管的截面图；
图12A和12B是图11中的截面A-A’的能带图(示意图)；
图13A示出正电位(+VG)被施加到栅极(GE1)的状态，而图13B示出负电位(-VG)被施加到栅极(GE1)的状态；以及
图14示出真空能级、金属的功函数
Figure BDA0002911430890000051
以及氧化物半导体的电子亲和性(χ)之间的关系；
图15A和15B是半导体器件的电路图；
图16是半导体器件的电路图；
图17A和17B是半导体器件的电路图；
图18A至18C是半导体器件的电路图；
图19是半导体器件的电路图；
图20是用于示出电位的关系的时序图；
图21是半导体器件的电路图；
图22A和22B是用于示出半导体器件的截面图和平面图；
图23A至23D是示出半导体器件的截面图；
图24A至24C是示出半导体器件的截面图；
图25是示出包含氧化物半导体的晶体管的特性的曲线图；
图26是用于评估包含氧化物半导体的晶体管的特性的电路图；
图27是用于评估包含氧化物半导体的晶体管的特性的时序图；
图28是示出包含氧化物半导体的晶体管的特性的曲线图；
图29是示出包含氧化物半导体的晶体管的特性的曲线图；以及
图30是示出包含氧化物半导体的晶体管的特性的曲线图。
图31是示出存储器窗宽度的评估结果的曲线图。
附图标记说明
100:衬底，102:保护层，104:半导体区，106:元件隔离绝缘层，108:栅绝缘层，110:栅电极，112:绝缘层，114:杂质区，116:沟道形成区，118:侧壁绝缘层，120:高浓度杂质区，122:金属层，124:金属化合物区，126:层间绝缘层，128:层间绝缘层，130a:源电极/漏电极，130b:源电极/漏电极，130c:电极，132:绝缘层，134:导电层，136a:电极，136b:电极，136c:电极，136d:栅电极，138:栅绝缘层，140:氧化物半导体层，142a:源电极/漏电极，142b:源电极/漏电极，144:保护绝缘层，146:层间绝缘层，148:导电层，150a:电极，150b:电极，150c:电极，150d:电极，150e:电极，152:绝缘层，154a:电极，154b:电极，154c:电极，154d:电极，160:晶体管，162:晶体管，164:电容器，200:衬底，206:元件隔离绝缘层，208:栅绝缘层，210:栅电极，216:沟道形成区220:高浓度杂质区，224:金属化合物区225:层间绝缘层，226:层间绝缘层，228:层间绝缘层，242a:漏电极，242b:漏电极，243a:绝缘层，243b:绝缘层，244:氧化物半导体层，246:栅绝缘层，248a:栅电极，248b:电极，250:层间绝缘层，252:层间绝缘层，254:漏电极，256:线，260:晶体管，262:晶体管，264:电容器，301:主体，302外壳，303:显示部分，304:键盘，311:主体，312:指示笔，313:显示部分，314:操作按钮，315:外部接口，320:电子书阅读器，321:外壳，323:外壳步325:显示部分步327:显示部分步332:电源开关步333:操作键，335:扬声器，337:饺链，340:外壳，341:外壳，342:显示面板，343:扬声器，344:话筒，345:操作键，346:指向设备，347:相机镜头，348:外部连接端子，349:太阳能电池单元，350:外部存储槽，361:主体，363:目镜，364:操作开关，365:显示部分(8)，366:电池，367:显示部分(A)，370:电视机371:外壳，373:显示部分，375:支架，377:显示部分，379:操作键，380:遥控器，400:存储单元，800:测量系统，802:电容器，802a:电容器，802b:电容器，802c:电容器，804:晶体管，805:晶体管，806:晶体管，808:晶体管，1100:存储单元，1111:第一驱动电路，1112:第二驱动电路，1113:第三驱动电路，1114:第四驱动电路1200:存储单元1211:第一驱动电路，1212:第二驱动电路，1213:第三驱动电路，以及1214:第四驱动电路。
具体实施方式
以下将参考附图描述本发明的实施例的示例。注意，本发明不限于以下描述，而且本领域技术人员容易理解，本文公开的模式和细节可以各种方式修改，而不背离本发明的范围和精神。因此，本发明不被解释为限于本文所包括的诸实施例的内容。
注意，为了容易理解，附图所示的各个结构的位置、尺寸、范围等在一些情况下未准确地表示。因此，本发明的实施例不一定限于附图中所揭示的该位置、尺寸、范围等。
在本说明书中，为了避免组件之间的混淆使用诸如“第一”、“第二”和“第三”的序数，并且这些术语并不意味组件数量的限制。
(实施例1)
在本实施例中，将参考图1、图2A和2B、图3A到3H、图4A到4G、图5A到5D、图6、图7A和7B、图8A和8B以及图9A和9B来描述根据本文所揭示发明的一个实施例的半导体器件的结构和制造方法。
<半导体器件的电路构造>
图1示出半导体器件的电路构造的示例。半导体器件包括使用除氧化物半导体之外的材料(如，硅)形成的晶体管160以及使用氧化物半导体形成的晶体管162。注意，在以下描述中，在某些情况下将图1所示的半导体器件称为存储单元。
此处，晶体管160的栅电极电连接至晶体管162的源电极和漏电极中的一个。第一线(也称为源极线SL)电连接至晶体管160的源电极。第二线(也称为位线BL)电连接至晶体管160的漏电极。第三线(也称为第一信号线)电连接至晶体管162的源电极和漏电极中的另一个。第四线(也称为第二信号线)电连接至晶体管162的栅电极。
由于包含除氧化物半导体外的材料的晶体管160可以高于包含氧化物半导体的晶体管的速度操作，因此通过使用该晶体管160可以高速读出所存储数据。此外，包含氧化物半导体的晶体管162具有超低的截止电流。由于这些原因，可通过使晶体管162截止来将晶体管160的栅电极的电位保持极长时间。此外，在包含氧化物半导体的晶体管162中，不会发生短沟道效应，这是另一个优点。
使用可保持栅电极的电位的优点，可用以下方式来执行数据的写入、保持和读取。
首先，将描述数据的写入和保持。首先，将第四线的电位设定为使晶体管162导通的电位，并使晶体管162导通。因此，将第三线的电位供应至晶体管160的栅电极(写入)。之后，将第四线的电位设定为使晶体管162截止的电位，并使晶体管162截止，由此保持晶体管160的栅电极的电位(保持)。
由于晶体管162的截止电流极低，因此晶体管160的栅电极的电位被保持较长时间。例如，当晶体管160的栅电极的电位是使晶体管160导通的电位时，晶体管160的导通状态保持较长时间。此外，当晶体管160的栅电极的电位是使晶体管160截止的电位时，晶体管160的截止状态保持较长时间。
其次，将描述数据的读取。当在如上所述地保持晶体管160的导通状态或截止状态的状态下将预定电位(低电位)供应至第一线时，第二线的电位取决于晶体管160的导通状态或截止状态而变化。例如，当晶体管160导通时，第二线的电位在第一线的电位的影响下变得较低。相反，当晶体管160截止时，第二线的电位不改变。
以这种方式，在保持数据的状态下将第二线的电位与预定电位彼此比较，由此可读出数据。
再次，将描述数据的重写。数据的重写以与数据的写入和保持相似的方式执行。即，将第四线的电位设定为使晶体管162导通的电位，并使晶体管162导通。由此，将第三线的电位(新数据的电位)供应至晶体管160的栅电极。之后，将第四线的电位设定为使晶体管162截止的电位，并使晶体管162截止，由此存储新数据。
在根据本文所揭示发明的半导体器件中，可通过如上所述的另一数据写入来直接重写数据。由于该原因，不需要对闪存等必要的擦除操作，从而可防止由擦除操作造成的操作速度的降低。换言之，可实现半导体器件的高速操作。
由于用于写入的包含氧化物半导体的晶体管162的截止电流极低，因此晶体管160的栅电极的电位被保持较长时间。因此，例如，常规DRAM所需的刷新操作可以是不必要的，或者刷新操作的频率可相当低(例如，约一个月或一年一次)。因此，根据所揭示发明的半导体器件基本上具有非易失性存储器件的特征。
此外，在所揭示发明的半导体器件中，与常规DRAM不同，在读取数据时数据不丢失；因此，在每次读取操作中不必重写数据。如上所述，与DRAM相比，数据写入的频率可显著降低，这实现了功耗的充分降低。
此外，对于根据所揭示发明的半导体器件，可通过将新数据盖写至半导体器件来直接重写数据。因此，不需要对闪存等来说必要的擦除操作，并且可抑制由擦除操作引起的操作速度的降低。换言之，可实现半导体器件的高速操作。此外，对于常规浮动栅晶体管写入和擦除数据必要的高电压并非是必需的；由此，可进一步降低半导体器件的功耗。
根据所揭示发明的半导体器件可包括至少写入晶体管和读取晶体管；因此，与每个存储单元中需要六个晶体管的SRAM等相比，每个存储单元的面积可足够小。换言之，每个半导体器件可以高密度排列。
在常规浮动栅晶体管中，在写入操作期间电荷在栅绝缘膜(隧道绝缘膜)中行进，从而无法避免栅绝缘膜(隧道绝缘膜)的劣化。相反，在根据本发明一实施例的存储单元中，通过写入晶体管的开关操作来写入数据；因此，通常被视为是问题的栅绝缘膜的劣化可被忽略。这意味着原则上对写入的次数没有限制，并且写入耐久性很高。例如，即使在数据写入1×109次或以上(10亿次或以上)之后，电流-电压特性也不会退化。
注意，用于写入的包含氧化物半导体的晶体管162的场效应迁移率在导通状态下为大于或等于3cm2/Vs且小于或等于250cm2/Vs，优选为大于或等于5cm2/Vs且小于或等于200cm2/Vs，更优选为大于或等于10cm2/Vs且小于或等于150cm2/Vs。此外，包含氧化物半导体的晶体管的亚阈值摆幅(S值)设定为小于或等于0.1V/dec.。通过使用这种晶体管，数据写入所需的时间可足够短。
用于写入的包含氧化物半导体的晶体管162的沟道长度L优选为大于或等于10nm且小于或等于400nm。利用这种沟道大小，可获得诸如晶体管的高速操作、低功耗和高集成度之类的各种效果。
注意，包含结晶硅的晶体管优选用作用于读取的晶体管160。具体而言，就加快读取操作的速度而言，优选使用包含单晶硅的n沟道晶体管。这种单晶硅晶体管可使用例如体硅(所谓的硅晶片)来形成。
注意，以上描述中使用n沟道晶体管；毋庸赘言，可使用p沟道晶体管来代替n沟道晶体管。
<半导体器件的平面结构和截面结构>
图2A和2B示出半导体器件的结构的示例。图2A示出半导体器件的截面，而图2B示出半导体器件的平面图。在此，图2A对应于沿图2B中的线A1-A2和线B1-B2的截面。图2A和2B中所示的半导体器件包括在下部的包含氧化物半导体之外的材料的晶体管160和在上部的包含氧化物半导体的晶体管162。注意，在此晶体管160和162是n沟道晶体管；或者，可使用p沟道晶体管。具体而言，很容易使用p沟道晶体管作为晶体管160。
晶体管160包括设置在包含半导体材料的衬底100中的沟道形成区116、设置成夹持沟道形成区116的杂质区114和高浓度杂质区120(这两个区域可简单地统称为杂质区)、设置在沟道形成区116上的栅绝缘层108、设置在栅绝缘层108上的栅电极110、以及电连接到杂质区114的源电极或漏电极(在下文中称为源电极/漏电极)130a和源电极/漏电极130b。
侧壁绝缘层118设置在栅电极110的侧表面上。如截面图中所示，高浓度杂质区120置于衬底100的不与侧壁绝缘层118重叠的区域中。金属化合物区124置于高浓度杂质区120上。元件隔离绝缘层106设置在衬底100上以包围晶体管160。层间绝缘层126和层间绝缘层128被设置成覆盖晶体管160。源电极/漏电极130a以及源电极/漏电极130b各自通过在层间绝缘层126和128中形成的开口电连接到金属化合物区124。即，源电极/漏电极130a和130b各自通过金属化合物区124电连接到高浓度杂质区120和杂质区114。以类似于源电极/漏电极130a和130b的方式形成的电极130c电连接到栅电极110。
晶体管162包括设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅绝缘层138、设置在栅绝缘层138上的氧化物半导体层140、以及设置在氧化物半导体层140上且电连接到氧化物半导体层140的源电极/漏电极142a和源电极/漏电极142b。
在此，栅电极136d被设置成嵌入在层间绝缘层128上形成的绝缘层132。类似于栅电极136d，电极136a、电极136b、以及电极136c被形成为分别与源电极/漏电极130a、源电极/漏电极130b、以及电极130c接触。
保护绝缘层144设置在晶体管162上，从而与氧化物半导体层140的一部分接触。层间绝缘层146设置在保护绝缘层144上。在保护绝缘层144和层间绝缘层146中形成到达源电极/漏电极142a以及源电极/漏电极142b的开口。电极150d和电极150e被形成为分别通过相应开口与源电极/漏电极142a和源电极/漏电极142b接触。类似于电极150d和电极150e，电极150a、电极150b、以及电极150c被形成为分别通过设置在栅绝缘层138、保护绝缘层144、以及层间绝缘层146中的开口与电极136a、电极136b、以及电极136c接触。
在此，氧化物半导体层140优选是其中充分去除诸如氢之类的杂质的高度提纯的氧化物半导体层。具体地，氧化物半导体层140中的氢浓度为小于或等于5×1019原子/cm3、优选为小于或等于5×1018原子/cm3、更优选为小于或等于5×1017原子/cm3。与载流子浓度约为1×1014/cm3的一般硅晶片(添加有诸如微量的磷或硼之类的杂质的硅晶片)相比，这种极低的氢浓度导致足够低的载流子浓度(例如，小于1×1012/cm3或小于1.45×1010/cm3)。利用通过充分降低氢浓度来高度提纯并成为本征(i型)或基本本征(i型)的氧化物半导体，可获得具有显著优异的截止电流特性的晶体管162。例如，室温(25℃)下晶体管162的截止电流(在此为每单位沟道宽度(1μm))为小于或等于10zA/μm(1zA(仄普托安培)是1×10-21A)，优选为小于或等于1zA/μm。在85℃晶体管162的截止电流为小于或等于100zA/μm(1×10- 19A/μm)，优选为小于或等于10zA/μm(1×10-20A/μm)。使用通过充分降低氢浓度而成为本征或基本本征的氧化物半导体层140以使晶体管162的截止电流减小，由此可实现具有新颖结构的半导体器件。注意，氧化物半导体层140中的氢浓度通过二次离子质谱法(SIMS)来测量。
绝缘层152设置在层间绝缘层146上。设置电极154a、电极154b、电极154c以及电极154d以嵌入绝缘层152中。电极154a与电极150a接触。电极154b与电极150b接触。电极154c与电极150c和电极150d接触。电极154d与电极150e接触。
即，在图2A和2B所示的半导体器件中，晶体管160的栅电极110与晶体管162的源电极/漏电极142a经由电极130c、136c、150c、154c和150d电连接。
<用于制造半导体器件的方法>
接着，将描述用于制造半导体器件的方法的示例。首先，以下将参考图3A到3H描述用于制造下部的晶体管160的方法，然后将参考图4A到4G和图5A到5D描述用于制造上部的晶体管162的方法。
<用于制造下部晶体管的方法>
首先，制备包含半导体材料的衬底100(参见图3A)。可使用由硅、碳化硅等制成的单晶半导体衬底或多晶半导体衬底、由硅锗等制成的化合物半导体衬底、SOI衬底等作为包含半导体材料的衬底100。在此，描述使用单晶硅衬底作为包含半导体材料的衬底100的示例。
在衬底100上形成用作用于形成元件隔离绝缘层的掩模的保护层102(参见图3A)。例如，可使用利用氧化硅、氮化硅、氮氧化硅等形成的绝缘层作为保护层102。注意，在该步骤之前或之后，可将赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素添加到衬底100以控制晶体管的阈值电压。当衬底100中包含的半导体材料是硅时，可使用磷、砷等作为赋予n型导电性的杂质。可使用硼、铝、镓等作为赋予p型导电性的杂质。
接着，通过使用保护层102作为掩模来蚀刻，去除衬底100在未被保护层102覆盖的区域中(即，露出区域中)的部分。由此，形成隔离的半导体区104(参见图3B)。作为蚀刻，优选执行干法蚀刻，但是可执行湿法蚀刻。可根据要蚀刻的层的材料来适当地选择蚀刻气体和蚀刻剂。
然后，绝缘层被形成为覆盖半导体区104，并且选择性地去除与半导体区104重叠的区域中的绝缘层，从而形成元件隔离绝缘层106(参见图3B)。使用氧化硅、氮化硅、氮氧化硅等形成绝缘层。可采用蚀刻处理和抛光处理(诸如CMP)中的任一种作为用于去除绝缘层的方法。注意，在形成半导体区104之后或者在形成元件隔离绝缘层106之后，去除保护层102。
接着，在半导体区104上形成绝缘层，并且在该绝缘层上形成包含导电材料的层。
由于绝缘层稍后用作栅绝缘层，因此绝缘层优选具有使用通过CVD法、溅射法等形成的包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等的膜的单层结构或分层结构。替换地，绝缘层可以通过高密度等离子体处理或热氧化处理来氧化或氮化半导体区104的表面的方式来形成。例如，可使用诸如He、Ar、Kr、或Xe之类的稀有气体、以及诸如氧、氧化氮、氨、氮、或氢之类的气体的混合气体来执行高密度等离子体处理。对绝缘层的厚度没有具体限制；例如，绝缘层的厚度可以大于或等于1nm且小于或等于100nm。
可使用诸如铝、铜、钛、钽、或钨之类的金属材料来形成包含导电材料的层。可使用诸如包含导电材料的多晶硅之类的半导体材料来形成包含导电材料的层。对用于形成包含导电材料的层的方法没有具体限制，并且可采用各种膜形成方法，诸如蒸镀法、CVD法、溅射法、或旋涂法。注意，本实施例示出其中使用金属材料来形成包含导电材料的层的情况的示例。
此后，选择性地蚀刻绝缘层以及包含导电材料的层，从而形成栅绝缘层108和栅电极110(参见图3C)。
接着，形成覆盖栅电极110的绝缘层112(见图3C)。然后，通过将磷(P)、砷(As)等添加到半导体区104来形成相对于衬底100具有浅结深度的杂质区114(参见图3C)。注意，此处添加了磷或砷以形成n沟道晶体管；在形成p沟道晶体管的情况下，可添加诸如硼(B)或铝(Al)之类的杂质元素。通过形成杂质区114，在栅绝缘层108下的半导体区104中形成沟道形成区116(参见图3C)。在此，可适当地设置所添加杂质的浓度；该浓度优选在半导体元件的尺寸极大地减小时增加。在此采用其中在形成绝缘层112之后形成杂质区114的步骤；或者，可在形成杂质区114之后形成绝缘层112。
接着，形成侧壁绝缘层118(参见图3D)。形成绝缘层以覆盖绝缘层112，然后该绝缘层经受高度各向异性的蚀刻，由此可以自对准方式形成侧壁绝缘层118。此时，优选部分地蚀刻绝缘层112，以露出栅电极110的顶表面和杂质区114的顶表面。
接着，形成绝缘层以覆盖栅电极110、杂质区114、侧壁绝缘层118等。接着，将磷(P)、砷(As)等添加到其中绝缘层与杂质区114接触的区域，从而形成高浓度杂质区120(参见图3E)。接着，去除绝缘层，且形成金属层122以覆盖栅电极110、侧壁绝缘层118、高浓度杂质区120等(见图3E)。可采用诸如真空蒸镀法、溅射法、或旋涂法之类的各种膜形成方法来形成金属层122。金属层122优选使用与半导体区104中所包括的半导体材料反应以成为低电阻金属化合物的金属材料来形成。这种金属材料的示例是钛、钽、钨、镍、钴、以及铂。
接着，执行热处理以使金属层122与半导体材料反应。由此，形成与高浓度杂质区120接触的金属化合物区124(参见图3F)。注意，当使用多晶硅等来形成栅电极110时，同样在栅电极110与金属层122接触的区域中形成金属化合物区。
例如，可采用闪光灯的照射来作为热处理。虽然毋庸赘言可使用另一种热处理方法，但是优选使用可实现极短时间的热处理的方法，从而改进在形成金属化合物时的化学反应的可控性。注意，金属化合物区通过金属材料和半导体材料的反应形成，并且具有足够高的导电性。金属化合物区的形成可适当地减小电阻，并且改进元件特性。注意，在形成金属化合物区124之后，去除金属层122。
然后，形成层间绝缘层126和层间绝缘层128以覆盖在以上步骤中形成的组件(参见图3G)。可使用包含无机绝缘材料(诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽)的材料来形成层间绝缘层126和128。此外，可使用诸如聚酰亚胺或丙烯酸树脂之类的有机绝缘材料来形成层间绝缘层126和128。注意，在此采用层间绝缘层126和层间绝缘层128的双层结构；然而，层间绝缘层的结构不限于该结构。在形成层间绝缘层128之后，优选通过CMP、蚀刻等来使层间绝缘层128的表面平面化。
然后，在层间绝缘层126和128中形成到达金属化合物区124的开口，并且在开口中形成源电极/漏电极130a以及源电极/漏电极130b(参见图3H)。源电极/漏电极130a和130b可用例如以下方式形成：在包括开口的区域中通过PVD法、CVD法等形成导电层、并且随后通过蚀刻、CMP等来去除导电层的一部分。
注意，在通过去除导电层的一部分来形成源电极/漏电极130a和130b的情况下，优选执行该工艺以使表面平面化。例如，当在包括开口的区域中形成钛薄膜或氮化钛薄膜、并且随后形成钨膜以嵌入开口中时，可去除过量的钨、钛、氮化钛等，并且可通过后续的CMP来改进表面的平面度。以这种方式使包括源电极/漏电极130a和130b的表面平面化，从而可在后来的步骤中顺利地形成电极、布线、绝缘层、半导体层等。
注意，在此仅示出与金属化合物区124接触的源电极/漏电极130a和130b；然而，在该步骤中也可形成与栅电极110接触的电极(例如，图2A中的电极130c)等。对用于源电极/漏电极130a和130b的材料没有具体限制，并且可使用各种导电材料。例如，可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪之类的导电材料。
通过以上步骤，形成使用包含半导体材料的衬底100的晶体管160。注意，可在以上步骤之后进一步形成电极、布线、绝缘层等。当布线具有包括层间绝缘层和导电层的分层结构的多层结构时，可提供高度集成的半导体器件。
<用于制造上部晶体管的方法>
接着，将参考图4A至4G以及图5A至5D来描述用于制造层间绝缘层128上的晶体管162的步骤。注意，图4A至4G以及图5A至5D示出用于制造层间绝缘层128上的电极、晶体管162等的步骤；因此，省略置于晶体管162下的晶体管160等。
首先，在层间绝缘层128、源电极/漏电极130a和130b、以及电极130c上形成绝缘层132(参见图4A)。绝缘层132可通过PVD法、CVD法等形成。可使用包括无机绝缘材料(诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽)的材料来形成绝缘层132。
接着，在绝缘层132中形成到达源电极/漏电极130a和130b以及电极130c的开口。此时，同样在稍后要形成栅电极136d的区域中形成开口。然后，形成导电层134以嵌入这些开口中(参见图4B)。这些开口可通过诸如使用掩模的蚀刻之类的方法来形成。该掩模可通过诸如使用光掩模的曝光之类的方法来形成。湿法蚀刻或干法蚀刻可被用作蚀刻；在微型制造方面优选使用干法蚀刻。可通过诸如PVD法或CVD法之类的膜形成方法来形成导电层134。例如，可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪、或者这些材料中的任一种的合金或化合物(例如，氮化物)之类的导电材料来形成导电层134。
具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜且通过CVD法形成氮化钛薄膜、并且随后形成钨膜以嵌入开口中的方法。在此，通过PVD法形成的钛膜具有减小在下电极(在此为源电极/漏电极130a和130b、电极130c等)的表面上形成的氧化膜、以减小与下电极的接触电阻的功能。在形成钛膜之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法形成铜膜。
在形成导电层134之后，通过蚀刻、CMP等去除导电层134的一部分，从而露出绝缘层132，并且形成电极136a、136b和136c、以及栅电极136d(参见图4C)。注意，当通过去除导电层134的一部分来形成电极136a、136b和136c，以及栅电极136d时，优选执行该工艺以使这些表面平面化。以这种方式使绝缘层132，电极136a、136b和136c，以及栅电极136d的表面平面化，由此可在后来的步骤中顺利地形成电极、布线、绝缘层、半导体层等。
接着，形成栅绝缘层138以覆盖绝缘层132，电极136a、136b和136c，以及栅电极136d(参见图4D)。栅绝缘层138可通过CVD法、溅射法等形成。优选使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽等来形成栅绝缘层138。注意，栅绝缘层138可具有单层结构或分层结构。例如，可通过使用硅烷(SiH4)、氧气、以及氮气作为源气的等离子体CVD法来形成由氧氮化硅制成的栅绝缘层138。对栅绝缘层138的厚度没有具体限制；例如，栅绝缘层138的厚度可以是大于或等于10nm且小于或等于500nm。在采用分层结构的情况下，例如，栅绝缘层138优选是厚度为大于或等于50nm且小于或等于200nm的第一栅绝缘层、以及在第一栅绝缘层上的厚度为大于或等于5nm且小于或等于300nm的第二栅绝缘层的叠层。
注意，通过去除杂质而变成本征或基本本征的氧化物半导体(高度提纯的氧化物半导体)相当易受界面能级和界面电荷的影响；因此，当这种氧化物半导体用于氧化物半导体层时，与栅绝缘层间的界面是重要的。换句话说，与高度纯化的氧化物半导体层接触的栅绝缘层138需要具有高质量。
例如，优选通过使用微波(2.45GHz)的高密度等离子体CVD法来形成栅绝缘层138，因为栅绝缘层238可以是致密的并且具有高耐压和高质量。当高度提纯的氧化物半导体层和高质量的栅绝缘层彼此接触时，可降低界面能级，并且界面特性可以是良好的。
毋庸赘言，即使当使用高度纯化的氧化物半导体层时，也可采用诸如溅射法或等离子体CVD法之类的另一种方法，只要可形成高质量的绝缘层作为栅绝缘层。此外，有可能使用绝缘层，其与氧化物半导体层的界面的质量和特性通过在形成绝缘层之后执行的热处理而得以改进。在任何情况下，形成作为栅绝缘层138具有良好膜质量且可减小与氧化物半导体层间的界面能级密度以形成良好界面的绝缘层作为栅绝缘层138。
如果氧化物半导体中包含杂质，则通过诸如高电场或高温之类的应力解理杂质和氧化物半导体的主要组分之间的键合以造成悬空键，这引起阈值电压(Vth)的偏移。
如上所述，氧化物半导体中包括的杂质(尤其是氢和水)被减少到最小值、并且使氧化物半导体和栅绝缘层之间的界面特性成为良好，由此可获得相对于诸如高电场和高温之类的应力稳定的晶体管。
接着，氧化物半导体层在栅绝缘层138上形成，并且通过诸如使用掩模的蚀刻之类的方法来处理，从而形成岛状氧化物半导体层140(参见图4E)。
作为氧化物半导体层，优选使用In-Ga-Zn-O基氧化物半导体层、In-Sn-Zn-O基氧化物半导体层、In-Al-Zn-O基氧化物半导体层、Sn-Ga-Zn-O基氧化物半导体层、Al-Ga-Zn-O基氧化物半导体层、Sn-Al-Zn-O基氧化物半导体层、In-Zn-O基氧化物半导体层、Sn-Zn-O基氧化物半导体层、Al-Zn-O基氧化物半导体层、In-O基氧化物半导体层、Sn-O基氧化物半导体层、或Zn-O基氧化物半导体层。尤其优选的是，这些氧化物半导体层以非晶状态存在。在本实施例中，通过使用用于沉积In-Ga-Zn-O基氧化物半导体的靶的溅射法来形成非晶氧化物半导体层作为该氧化物半导体层。注意，由于可通过将硅添加到非晶氧化物半导体层来抑制非晶氧化物半导体层的结晶，因此例如可使用包含大于或等于2wt％且小于或等于10wt％的SiO2的靶来形成氧化物半导体层。
例如，可使用包含氧化锌作为其主要组分的氧化物半导体沉积靶，作为用于通过溅射法形成氧化物半导体层的靶。此外，例如，可使用用于沉积包含In、Ga以及Zn的氧化物半导体的靶(In2O3:Ga2O3:ZnO的组分比＝1:1:1[摩尔比])。此外，可使用用于沉积包含In、Ga以及Zn的氧化物半导体的靶(In2O3:Ga2O3:ZnO的组分比＝1:1:2[摩尔比]、或者In2O3:Ga2O3:ZnO的组分比＝1:1:4[摩尔比])。用于沉积氧化物半导体的靶的填充率为大于或等于90％且小于或等于100％，优选为大于或等于95％(例如，99.9％)。通过使用具有高填充率的用于沉积氧化物半导体的靶来形成致密的氧化物半导体层。
其中形成氧化物半导体层的气氛优选是稀有气体(通常是氩气)气氛、氧气气氛、或者包含稀有气体(通常是氩气)和氧气的混合气氛。具体地，优选使用例如从中去除诸如氢、水、具有羟基的化合物、或氢化物之类的杂质以使浓度为几ppm(优选为几ppb)的高纯度气体。
在形成氧化物半导体层时，将衬底保持在维持在减小压力的处理室中，并且衬底温度被设定为大于或等于100℃且小于或等于600℃，优选为大于或等于200℃且小于或等于400℃。氧化物半导体层在加热衬底时形成，从而可降低氧化物半导体层的杂质浓度。此外，减少了由溅射引起的氧化物半导体层的损坏。然后，将去除氢和水的溅射气体引入正在去除剩余水分的处理室中，并且使用金属氧化物作为靶来形成氧化物半导体层。优选使用捕集真空泵来去除处理室中剩余的水分。例如，可使用低温泵、离子泵、或钛升华泵。排气单元可以是设置有冷阱的涡轮泵。在通过低温泵排气的沉积室中，除了包含碳原子的化合物，还去除氢原子、包含氢原子的化合物(诸如H2O)等，由此可降低在沉积室中形成的氧化物半导体层的杂质浓度。
氧化物半导体层可在以下条件下形成，例如：衬底和靶之间的距离为100mm；压强为0.6Pa；直流(DC)电源为0.5kW；以及气氛是氧气(氧气的流速为100％)气氛。注意，优选使用脉冲直流(DC)电源，因为可减少在膜沉积时生成的粉末物质(也称为颗粒或灰尘)，并且厚度分布可以较小。氧化物半导体层的厚度优选为大于或等于2nm且小于或等于200nm、优选为大于或等于5nm且小于或等于30nm。注意，适当的厚度根据氧化物半导体材料而不同，并且厚度根据要使用的材料适当地设定。
注意，在通过溅射法形成氧化物半导体层之前，优选通过引入氩气并生成等离子体的反溅射来去除栅绝缘层138的表面上的灰尘。在此，不同于离子与溅射靶碰撞的正常溅射，反溅射是离子与要处理的表面碰撞以使该表面改性的方法。用于使离子与要处理的表面碰撞的方法的示例是在氩气气氛中将高频电压施加到该表面从而在衬底附近生成等离子体的方法。注意，可使用氮气气氛、氦气气氛、氧气气氛等来替代氩气气氛。
可采用干法蚀刻或湿法蚀刻作为氧化物半导体层的蚀刻方法。毋庸赘言，干法蚀刻和湿法蚀刻可组合使用。蚀刻条件(例如，蚀刻气体或蚀刻溶液、蚀刻时间、以及温度)根据材料适当地设定，从而可将氧化物半导体层蚀刻成期望形状。
用于干法蚀刻的蚀刻气体的示例是含氯气体(诸如氯气(Cl2)、氯化硼(BCl3)、氯化硅(SiCl4)、或四氯化碳(CCl4)之类的氯基气体)。此外，可使用含氟气体(诸如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3)之类的氟基气体)、溴化氢(HBr)、氧气(O2)、添加有诸如氦气(He)或氩气(Ar)之类的稀有气体的这些气体中的任一种等。
可使用平行板RIE(反应离子蚀刻)法或ICP(感应耦合等离子体)蚀刻法作为干法蚀刻法。为了将氧化物半导体层蚀刻成期望形状，适当地设定蚀刻条件(例如，施加到盘绕电极的电功率量、施加到衬底侧上的电极的电功率量、以及衬底侧上的电极温度)。
可使用磷酸、醋酸、以及硝酸的混合溶液等作为用于湿法蚀刻的蚀刻剂。还可使用诸如ITO07N(由KANTO化学公司(KANTO CHEMICAL CO.,INC.)生产)之类的蚀刻剂。
然后，优选对氧化物半导体层执行第一热处理。可用第一热处理来对氧化物半导体层进行脱水或脱氢。第一热处理的温度高于或等于300℃且低于或等于750℃、优选高于或等于400℃且低于衬底的应变点。例如，衬底被引入其中使用电阻加热元件等的电炉，并且氧化物半导体层140在450℃下在氮气气氛中进行热处理达1小时。氧化物半导体层140在热处理期间不暴露于空气，从而可防止水和氢进入。
热处理装置不限于电炉，并且可以是用于通过来自诸如经加热气体之类的介质的热传导或热辐射对物体加热的装置。例如，可使用诸如气体快速热退火(GRTA)装置或灯快速热退火(LRTA)装置之类的快速热退火(RTA)装置。LRTA装置是用于通过从诸如卤素灯、卤化金属灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光(电磁波)辐射来对要处理的物体加热的装置。GRTA装置是用于使用高温气体来进行热处理的装置。可使用通过热处理不与物体反应的惰性气体(例如，氮气或诸如氩气之类的稀有气体)作为该气体。
例如，作为第一热处理，GRTA工艺可如下地执行。将衬底放在已加热到650℃至700℃的高温的惰性气体中，加热几分钟，并从惰性气体中取出。GRTA工艺实现短时间的高温热处理。此外，即使当温度超过衬底的应变点时也可采用GRTA工艺，因为它是短时间的热处理。
注意，第一热处理优选在包含氮气或稀有气体(例如，氦气、氖气、或氩气)作为其主要组分且不包含水、氢等的气氛中进行。例如，被引入热处理装置的氮气、或者诸如氦气、氖气、或氩气之类的稀有气体的纯度大于或等于6N(99.9999％)、优选大于或等于7N(99.99999％)(即，杂质浓度小于或等于1ppm、优选小于或等于0.1ppm)。
根据第一热处理的条件或氧化物半导体层的材料，使氧化物半导体层有时结晶成微晶或多晶。例如，氧化物半导体层有时变成结晶度为大于或等于90％、或者大于或等于80％的微晶氧化物半导体层。此外，根据第一热处理的条件或氧化物半导体层的材料，氧化物半导体层可以是不含结晶组分的非晶氧化物半导体层。
此外，氧化物半导体层有时变成其中将微晶体(其粒度为大于或等于1nm且小于或等于20nm、通常为大于或等于2nm且小于或等于4nm)混合到非晶氧化物半导体(例如，氧化物半导体层的表面)中的层。
可通过对准氧化物半导体层的非晶区域中的微晶体来改变氧化物半导体层的电特性。例如，当使用用于沉积In-Ga-Zn-O基氧化物半导体的靶来形成氧化物半导体层时，可通过形成其中具有电各向异性的In2Ga2ZnO7的晶粒对准的微晶部分来改变氧化物半导体层的电特性。
更具体地，例如，当晶粒被排列成使In2Ga2ZnO7的c轴垂直于氧化物半导体层的表面时，可改进在与氧化物半导体层的表面平行的方向上的导电性，并且可改进在与氧化物半导体层的表面垂直的方向上的绝缘性质。此外，这种微晶部分具有抑制诸如水或氢之类的杂质进入氧化物半导体层的功能。
注意，可通过GRTA工艺对氧化物半导体层加热来形成包括微晶部分的氧化物半导体层。此外，氧化物半导体层可以更优选的方式通过使用其中Zn的量小于In或Ga的量的溅射靶来形成。
可对尚未处理成岛状氧化物半导体层140的氧化物半导体层执行氧化物半导体层140的第一热处理。在此情况下，在第一热处理之后，从加热装置中取出衬底，并且执行光刻步骤。
注意，第一热处理可因其对氧化物半导体层140的脱水或脱氢效果而被称为脱水处理、脱氢处理等。例如，可在形成氧化物半导体层之后、在源电极和漏电极堆叠在氧化物半导体层140上之后、或者在源电极和漏电极上形成保护绝缘层之后执行这种脱水处理或脱氢处理。这种脱水处理或脱氢处理可执行一次或多次。
接着，源电极/漏电极142a、以及源电极/漏电极142b被形成为与氧化物半导体层140接触(参见图4F)。源电极/漏电极142a和142b可用如下方式形成：形成导电层以覆盖氧化物半导体层140，并且随后选择性地蚀刻该导电层。
导电层可通过诸如溅射法之类的PVD法、或者诸如等离子体CVD法之类的CVD法形成。作为导电层的材料，可使用从铝、铬、铜、钽、钛、钼或钨中选择的元素；包含这些元素中的任一种作为组分的合金等。此外，可使用从锰、镁、锆、铍或钍中选择的一种或多种材料。可使用与选自钛、钽、钨、钼、铬、钕、和钪中的一种或多种元素的组合的铝。导电层可具有单层结构、或者包含两层或更多层的分层结构。例如，导电层可具有含硅铝膜的单层结构、其中在铝膜上堆叠钛膜的双层结构、或者其中钛膜、铝膜、以及钛膜按该次序堆叠的三层结构。
在此，紫外光、KrF激光、或ArF激光优选在形成用于蚀刻的掩模时被用于曝光。
晶体管的沟道长度(L)根据源电极/漏电极142a的下端部与源电极/漏电极142b的下端部之间的距离来确定。注意，对于在沟道长度(L)小于25nm的情况下的曝光，用其波长为极短的几纳米至几百纳米的远紫外线来执行用于形成掩模的曝光。用远紫外线的曝光的分辨率较高，并且聚焦的深度较大。出于这些原因，后来形成的晶体管的沟道长度(L)可以在10nm至1000nm的范围内，并且该电路可以更高的速度操作。此外，截止电流极低，这防止功耗增加。
适当地调节导电层和氧化物半导体层140的材料和蚀刻条件，从而在蚀刻导电层时不去除氧化物半导体层140。注意，在一些情况下，氧化物半导体层140根据材料和蚀刻条件在蚀刻步骤中部分地蚀刻，并且由此具有凹槽部分(凹陷部分)。
可在氧化物半导体层140与源电极/漏电极142a之间、以及在氧化物半导体层140与源电极/漏电极142b之间形成氧化物导电层。可连续地形成氧化物导电层、以及用于形成源电极/漏电极142a和142b的金属层。氧化物导电层可用作源区和漏区。这种氧化物导电层的放置可减小源区和漏区的电阻，从而晶体管可以高速操作。
为了减少所使用的掩模的数量并减少步骤的数量，蚀刻步骤可使用通过使用多色调掩模而形成的抗蚀剂掩模来执行，该多色调掩模是光透射从而具有多个强度的曝光掩模。通过使用多色调掩模而形成的抗蚀剂掩模具有多个厚度(具有阶梯式的形状)，并且还可通过灰化来改变形状；因此，抗蚀剂掩模可在用于处理成不同图案的多个蚀刻步骤中使用。即，可通过使用多色调掩模来形成与至少两种不同的图案相对应的抗蚀剂掩模。由此，可减少曝光掩模的数量，并且还可减少相应的光刻步骤的数量，由此可简化工艺。
注意，优选在以上步骤之后通过使用诸如N2O、N2、或Ar之类的气体来执行等离子体处理。该等离子体处理去除附着到氧化物半导体层的露出表面的水等。可使用氧气和氩气的混合气体来执行等离子体处理。
接着，保护绝缘层144被形成为与氧化物半导体层140的一部分接触，而不暴露于空气(参见图4G)。
保护绝缘层144可通过适当地防止诸如水和氢之类的杂质混合到保护绝缘层144的方法(如，溅射法)形成。保护绝缘层144的厚度为至少1nm。可使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等来形成保护绝缘层144。保护绝缘层144可具有单层结构或分层结构。形成保护绝缘层144时的衬底温度优选高于或等于室温且低于或等于300℃。用于形成保护绝缘层144的气氛优选是稀有气体(通常是氩气)气氛、氧气气氛、或者包含稀有气体(通常是氩气)和氧气的混合气氛。
如果保护绝缘层144中含氢，则氢可进入氧化物半导体层或提取氧化物半导体层中的氧，由此可减小背沟道侧上的氧化物半导体层的电阻，并且可形成寄生沟道。因此，重要的是在形成保护绝缘层144时不使用氢以使氧化物绝缘层140包含尽可能少的氢。
此外，优选在去除留在处理室中的水的同时形成保护绝缘层144，以使在氧化物半导体层140和保护绝缘层144中不包含氢、羟基、或水分。
优选使用捕集真空泵来去除处理室中剩余的水分。例如，优选地使用低温泵、离子泵、或钛升华泵。排气单元可以是设置有冷阱的涡轮泵。在用低温泵排气的沉积室中，例如，去除氢原子、以及诸如水(H2O)之类的包含氢原子的化合物；由此，可降低在沉积室中形成的保护绝缘层144中的杂质浓度。
优选使用从中去除诸如氢、水、具有羟基的化合物、或氢化物之类的杂质以使杂质浓度减小至几ppm(优选为，几ppb)的高纯度气体，作为用于形成保护绝缘层144的溅射气体。
接着，优选在惰性气体气氛或氧气气氛中(在大于或等于200℃且小于或等于400℃下，例如，在大于或等于250℃且小于或等于350℃下)进行第二热处理。例如，在氮气气氛中，在250℃下进行第二热处理达1小时。第二热处理可减少晶体管的电特性的变化。
此外，可在空气中，在100℃至200℃下进行热处理达1小时。该热处理可在固定加热温度下进行；或者，加热温度的以下改变可重复进行多次：加热温度从室温上升到100℃到200℃的温度，并且随后下降到室温。在形成保护绝缘层之前，该热处理可在减小的压力下进行。在减小的压力下，可缩短热处理时间。例如，在减小的压力下的该热处理可代替第二热处理来执行，或者可在第二热处理之前或之后执行。
接着，在保护绝缘层144上形成层间绝缘层146(参见图5A)。层间绝缘层146可通过PVD法、CVD法等形成。可使用包括无机绝缘材料(诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽)的材料来形成层间绝缘层146。在形成层间绝缘层146之后，优选通过CMP、蚀刻等来平面化层间绝缘层146的表面。
接着，在层间绝缘层146、保护绝缘层144、以及栅绝缘层138中形成到达电极136a、136b和136c、以及源电极/漏电极142a和142b的开口。然后，形成导电层148以嵌入这些开口中(参见图5B)。这些开口可通过诸如使用掩模的蚀刻之类的方法来形成。该掩模可通过诸如使用光掩模的曝光之类的方法来形成。湿法蚀刻或干法蚀刻可被用作该蚀刻；在微型制造方面优选使用干法蚀刻。可通过诸如PVD法或CVD法之类的膜形成方法来形成导电层148。例如，可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪、或者这些材料中的任一种的合金或化合物(例如，氮化物)之类的导电材料来形成导电层148。
具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜且通过CVD法形成氮化钛薄膜、并且随后形成钨膜以嵌入开口中的方法。在此，通过PVD法形成的钛膜具有减小在下电极(在此为电极136a、136b、和136c、以及源电极/漏电极142a和142b)的表面上形成的氧化膜以减小与下电极的接触电阻的功能。在形成钛膜之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法形成铜膜。
在形成导电层148之后，通过蚀刻、CMP等去除导电层148的一部分，从而露出层间绝缘层146，并且形成电极150a、150b、150c、150d和150e(参见图5C)。注意，当通过去除导电层148的一部分来形成电极150a、150b、150c、150d和150e时，优选执行该工艺以使这些表面平面化。以这种方式使层间绝缘层146、以及电极150a、150b、150c、150d和150e的表面平面化，由此可在后来的步骤中顺利地形成电极、布线、绝缘层等。
然后，形成绝缘层152，并且在绝缘层152中形成到达电极150a、150b、150c、150d和150e的开口。在形成导电层以嵌入开口中之后，通过蚀刻、CMP等来去除导电层的一部分。由此，露出绝缘层152，并且形成电极154a、154b、154c和154d(参见图5D)。该步骤类似于形成电极150a等的步骤；因此，不再重复详细描述。
在晶体管162通过上述方法形成的情况下，氧化物半导体层140中的氢浓度为小于或等于5×1019原子/cm3，且晶体管162的截止电流为小于或等于100zA/μm。如上所述，可通过施加通过氢浓度的充分降低而高度提纯的氧化物半导体层140来获取具有优异特性的晶体管162。此外，有可能制造具有优异特性、且包括下部的使用除氧化物半导体以外的材料形成的晶体管160、以及上部的使用氧化物半导体形成的晶体管162的半导体器件。
注意，给出碳化硅(例如，4H-SiC)作为可与氧化物半导体比拟的半导体材料。氧化物半导体和4H-SiC具有若干共同特征。载流子密度是其中之一。常温下氧化物半导体中的本征载流子密度估计为约10-7/cm3。本征载流子密度的该值极小，与4H-SiC中的类似，为6.7×10-11/cm3。当氧化物半导体的本载流子密度与硅的本征载流子密度(约1.4×1010/cm3)比较时，可容易理解氧化物半导体的本征载流子密度相当低。
此外，氧化物半导体的能带隙为3.0eV至3.5eV，而4H-SiC的能带隙为3.26eV。由此，氧化物半导体和碳化硅的相似之处在于，它们都是宽带隙半导体。
另一方面，氧化物半导体和碳化硅之间存在主要区别，即，工艺温度。由于碳化硅一般需要在1500℃至2000℃进行热处理，因此难以形成碳化硅以及使用除碳化硅以外的半导体材料形成的半导体元件的叠层。这是因为在这种高温下损坏了半导体衬底、半导体元件等。同时，氧化物半导体可通过在300℃至500℃(小于或等于玻璃转变温度，高达约700℃)的热处理来形成；因此，有可能通过使用除氧化物半导体以外的半导体材料来形成集成电路，并且随后形成包含氧化物半导体的半导体元件。
另外，与碳化硅不同，氧化物半导体是有利的，因为可使用诸如玻璃衬底之类的低耐热性衬底。此外，氧化物半导体不需要在高温下进行热处理，从而与碳化硅相比可充分地降低能量成本，这是另一优点。
虽然已进行了对氧化物半导体的性质的许多研究，但是它们不包括充分降低能隙中的局部能级本身的想法。根据所揭示发明的实施例，通过去除可能是局部能级的形成原因的水或氢来形成高度提纯的氧化物半导体。这基于充分降低能隙中的局部能级的想法。这种高度提纯的氧化物半导体实现非常优异的工业产品的制造。
此外，也有可能通过将氧供应到由氧空位生成的金属的悬空键以降低由氧空位引起的局部能级来形成更加高度提纯(i型)的氧化物半导体。例如，包含过量氧的氧化膜被形成为与沟道形成区接触，并且随后将氧从氧化膜供应到沟道形成区，从而可降低由氧空位引起的局部能级。
氧化物半导体的缺陷据说归因于由过量氢造成的导带下的浅能级、由缺氧造成的深能级等。为了消除这些缺陷，执行氢的彻底去除和氧的充分供应。
<包含氧化物半导体的晶体管的传导机构>
接着，将参考图11、图12A和12B、图13A和13B、以及图14来描述包含氧化物半导体的晶体管的传导机构。注意，为了简化，以下描述基于理想情形的假设。
图11是包含氧化物半导体的倒交错晶体管的截面图。氧化物半导体层(OS)隔着栅绝缘层(GI)设置在栅电极层(GE1)上，并且源电极(S)和漏电极(D)设置在氧化物半导体层上。
图12A和12B是沿图11中的A-A’的能带结构的示意图。图12A示出电压未施加到栅电极层(VG＝0)，且无电压或相同电压施加到漏电极和源电极(VD＝VS＝0或者VD＝VS)的情况。图12B示出正电压(VD>0)施加到漏电极而电压未施加到栅电极层(VG＝0)的情况(由虚线示出)、以及正电压(VD>0)施加到漏电极而正电压+VG(VG>0)施加到栅电极层的情况(由实线示出)。在电压未施加到栅电极层的情况下，由于高电位势垒，载流子(电子)不从源电极注入氧化物半导体侧，从而电流不流动，这意味着截止状态。另一方面，当正电压施加到栅电极层时，电位垒势减小，并且由此电流流动，这意味着导通状态。
图13A和13B是沿图11中的B-B’的能带图(示意图)。图13A示出正电位(VG>0)供应到栅电极层(GE1)的状态，即，载流子(电子)在源电极和漏电极之间流动的导通状态。图13B示出负电位–VG(VG>0)供应到栅极(GE1)的状态，即，截止状态(其中少数载流子不流动)。
图14示出真空能级、金属的功函数
Figure BDA0002911430890000271
以及氧化物半导体的电子亲和性(χ)之间的关系。
金属简并，并且费米能级存在于导带中。同时，常规的氧化物半导体是n型，并且费米能级(Ef)远离带隙中心的本征费米能级(Ei)并位于导带附近。已知氧化物半导体中的氢部分地变成施主，并且是产生n型氧化物半导体的原因之一。此外，已知氧空位是产生n型氧化物半导体的原因之一。
相反，根据所揭示发明的实施例的氧化物半导体是以以下方式成为本征(i型)或接近本征的氧化物半导体：通过高度提纯从氧化物半导体去除作为产生n型氧化物半导体的原因的氢，从而氧化物半导体包括尽可能少的除氧化物半导体的主要组分之外的元素(杂质元素)，并且消除氧空位。即，本发明的一个实施例的特征在于，不是通过添加杂质元素而是通过尽可能地消除诸如氢和水之类的杂质以及氧空位来使得氧化物半导体成为或接近高度提纯的i型(本征)半导体。由此，费米能级(Ef)可与本征费米能级(Ei)相当。
氧化物半导体的带隙(Eg)和电子亲和性(χ)据说分别为3.15eV和4.3eV。源电极或漏电极中所包含的钛(Ti)的功函数基本上等于氧化物半导体的电子亲和性(χ)。在此情况下，在金属和氧化物半导体之间的界面处不形成对电子的肖特基势垒。
在金属的功函数
Figure BDA0002911430890000272
等于氧化物半导体的电子亲和性(χ)的情况下，当金属和氧化物半导体彼此接触时，获得图12A中的能带图(示意图)。
在图12B中，黑点(·)表示电子。当正电位供应至漏电极时，电子穿过势垒(h)以注入氧化物半导体并流向漏电极。势垒(h)的高度取决于栅电压(VG)。当正漏电压施加到漏电极时，势垒(h)的高度低于其中不施加电压的图12A中势垒的高度，即带隙(Eg)的一半。
此时，如图13A所示，电子在栅绝缘层和高度提纯的氧化物半导体之间的界面附近(其中氧化物半导体在能量方面是稳定的底部)行进。
如图13B所示，在负电位供应至栅电极(GE1)的情况下，由于作为少数载流子的空穴基本上不存在，因此电流值尽可能地接近0。
例如，在室温(25℃)下截止电流为小于或等于10zA/μm(1×10-20A/μm)，或者小于或等于1zA/μm(1×10-21A/μm)。结果，可获得亚阈值摆幅(S值)为0.1V/dec.的晶体管。
以此方式，高度提纯氧化物半导体以包含尽可能少的除氧化物半导体的主要组分之外的杂质，由此晶体管的操作可以是良好的。
<变体示例>
图6、图7A和7B、图8A和8B、以及图9B和9B示出半导体器件的结构的变体示例。以下将描述其中晶体管162具有不同于上述结构的各个半导体器件作为变体示例。即，晶体管160的结构与以上结构相同。
图6示出包括晶体管162的半导体器件的示例，在该晶体管162中栅电极136d置于氧化物半导体层140下，而源电极/漏电极142a和142b与氧化物半导体层140的底表面接触。注意，平面结构可适当地改变以对应于截面；因此，在此只示出截面。
图6的结构和图2A的结构之间的重大区别在于，氧化物半导体层140连接到源电极/漏电极142a和142b的位置。即，在图2A中的结构中，氧化物半导体层140的顶表面与源电极/漏电极142a和142b接触，而在图6中的结构中，氧化物半导体层140的底表面与源电极/漏电极142a和142b接触。此外，接触位置的不同导致其它电极、绝缘层等的不同排列。每一组件的细节与图2A和2B的相同。
具体地，图6所示的半导体器件包括设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅绝缘层138、设置在栅绝缘层138上的源电极/漏电极142a和142b、以及与源电极/漏电极142a和142b的顶表面接触的氧化物半导体层140。
在此，栅电极136d被设置成嵌入在层间绝缘层128上形成的绝缘层132中。类似于栅电极136d，电极136a、电极136b、以及电极136c被形成为分别与源电极/漏电极130a、源电极/漏电极130b、以及电极130c接触。
保护绝缘层144设置在晶体管162上，从而与氧化物半导体层140的一部分接触。层间绝缘层146设置在保护绝缘层144上。在保护绝缘层144和层间绝缘层146中形成到达源电极/漏电极142a以及源电极/漏电极142b的开口。电极150d和电极150e被形成为分别通过相应开口与源电极/漏电极142a和源电极/漏电极142b接触。类似于电极150d和150e，电极150a、150b和150c被形成为分别通过设置在栅绝缘层138、保护绝缘层144、以及层间绝缘层146中的开口与电极136a、136b和136c接触。
绝缘层152设置在层间绝缘层146上。电极154a、154b、154c和154d被设置成嵌入绝缘层152中。电极154a与电极150a接触。电极154b与电极150b接触。电极154c与电极150c和电极150d接触。电极154d与电极150e接触。
图7A和7B各自示出其中栅电极136d置于氧化物半导体层140上的半导体器件的结构的示例。图7A示出其中源电极/漏电极142a和142b与氧化物半导体层140的底表面接触的结构的示例。图7B示出其中源电极/漏电极142a和142b与氧化物半导体层140的顶表面接触的结构的示例。
图7A和7B的结构与图2A和图6的结构之间的重大区别在于，栅电极136d置于氧化物半导体层140上。此外，图7A中的结构和图7B中的结构的重大区别在于，源电极/漏电极142a和142b与氧化物半导体层140的底表面或者顶表面接触。此外，这些区别导致其他电极、绝缘层等的不同排列。每一组件的细节与图2A和2B等的相同。
具体地，图7A所示的半导体器件包括设置在层间绝缘层128上的源电极/漏电极142a和142b、与源电极/漏电极142a和142b的顶表面接触的氧化物半导体层140、设置在氧化物半导体层140上的栅绝缘层138、以及在与氧化物半导体层140重叠的区域中在栅绝缘层138上的栅电极136d。
图7B中的半导体器件包括设置在层间绝缘层128上的氧化物半导体层140、设置成与氧化物半导体层140的顶表面接触的源电极/漏电极142a和142b、设置在氧化物半导体层140以及源电极/漏电极142a和142b上的栅绝缘层138、以及在与氧化物半导体层140重叠的区域中在栅绝缘层138上的栅电极136d。
注意，在图7A和7B中的结构中，在某些情况下可从图2A和2B等中的结构中省略组件(例如，电极150a或电极154a)。在此情况下，可获取诸如简化制造工艺之类的辅助效果。毋庸赘言，在图2A和2B等中的结构中，可省略非必要的组件。
图8A和8B各自示出其中元件的尺寸相对较大且栅电极136d置于氧化物半导体层140下的情况的示例。在此情况下，对表面的平面度和覆盖率的要求相对适中，从而不一定必需形成嵌入绝缘层的布线、电极等。例如，可在形成导电层之后通过图案化来形成栅电极136d等。注意，虽然在此未示出，但是晶体管160可以类似的方式形成。
图8A中的结构和图8B中的结构的重大区别在于，源电极/漏电极142a和142b与氧化物半导体层140的底表面或者顶表面接触。此外，这些区别导致其他电极、绝缘层等以不同的方式排列。每一组件的细节与图2A和2B等的相同。
具体地，图8A中的半导体器件包括设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅绝缘层138、设置在栅绝缘层138上的源电极/漏电极142a和142b、以及与源电极/漏电极142a和142b的顶表面接触的氧化物半导体层140。
图8B中的半导体器件包括设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅绝缘层138、在与栅电极136d重叠的区域中设置在栅绝缘层138上的氧化物半导体层140、以及设置成与氧化物半导体层140的顶表面接触的源电极/漏电极142a和142b。
注意，同样在图8A和8B中的结构中，在某些情况下可从图2A和2B等中的结构中省略组件。同样，在此情况下，可获取诸如简化制造工艺之类的辅助效果。
图9A和9B各自示出其中元件的尺寸相对较大且栅电极136d置于氧化物半导体层140上的情况的示例。同样在此情况下，对表面的平面度和覆盖率的要求相对适中，从而不一定形成嵌入绝缘层的布线、电极等。例如，可在形成导电层之后通过图案化来形成栅电极136d等。注意，虽然在此未示出，但是晶体管160可以类似的方式形成。
图9A中的结构和图9B中的结构的重大区别在于，源电极/漏电极142a和142b与氧化物半导体层140的底表面或者顶表面接触。此外，该区别导致其他电极、绝缘层等以不同的方式排列。每一组件的细节与图2A和2B等的相同。
具体地，图9A中的半导体器件包括设置在层间绝缘层128上的源电极/漏电极142a和142b、与源电极/漏电极142a和142b的顶表面接触的氧化物半导体层140、设置在源电极/漏电极142a和142b以及氧化物半导体层140上的栅绝缘层138、以及在与氧化物半导体层140重叠的区域中设置在栅绝缘层138上的栅电极136d。
图9B中的半导体器件包括设置在层间绝缘层128上的氧化物半导体层140、设置成与氧化物半导体层140的顶表面接触的源电极/漏电极142a和142b、设置在源电极/漏电极142a和142b以及氧化物半导体层140上的栅绝缘层138、以及在与氧化物半导体层140重叠的区域中设置在栅绝缘层138上的栅电极136d。
注意，同样在图9A和9B中的结构中，在某些情况下可从图2A和2B等中的结构中省略组件。同样，在此情况下，可获取诸如简化制造工艺之类的辅助效果。
如上所述，根据所揭示发明的一个实施例可实现具有新颖结构的半导体器件。在该实施例中，描述其中通过堆叠晶体管160和晶体管162来形成半导体器件的各个示例；然而，半导体器件的结构不限于该结构。此外，本实施例示出其中晶体管160的沟道长度方向与晶体管162的沟道长度方向垂直的示例；然而，晶体管160和162之间的位置关系不限于该示例。另外，晶体管160和晶体管162可被设置成彼此重叠。
在本实施例中，为了简化，描述具有最小存储单位(1位)的半导体器件；然而，半导体器件的结构不限于此。可通过适当地连接多个半导体器件来形成更高级的半导体器件。例如，可通过使用多个上述半导体器件来形成NAND型或NOR型半导体器件。布线配置不限于图1中的布线配置，并且可适当地改变。
根据本实施例的半导体器件可存储数据达极长的时间，因为晶体管162具有低截止电流。即，不需要在DRAM等中必要的刷新操作，从而可抑制功耗。此外，根据本实施例的半导体器件可用作基本上非易失性的半导体器件。
由于用晶体管162的开关操作来执行数据的写入等，因此高电压是不必要的，并且可忽略元件的劣化。此外，根据晶体管的导通状态和截止状态而写入和擦除数据，由此可轻易地实现高速操作。此外，同样有利的是不需要擦除数据的操作，因为可通过控制要输入到晶体管的电位来直接重写数据，该操作在闪存等中是必要的。
由于包含除氧化物半导体外的材料的晶体管可以高于包括氧化物半导体的晶体管的速度操作，因此通过使用该晶体管可以高速读出所存储数据。
本实施例中所描述的结构和方法可与其他实施例中所描述的任一种结构和方法适当地组合。
(实施例2)
在该实施例中，将参考图15A和15B来描述根据所揭示发明的另一实施例的半导体器件的结构和制造方法。
图15A示出半导体器件的电路构造的示例。图15A与图1的区别在于设置了电容器164。即，在图15A中，晶体管162的源电极和漏电极中的一个、电容器164的电极中的一个、以及晶体管160的栅电极彼此电连接。第一线(也称为源极线BL)与晶体管160的源电极彼此电连接，并且第二线(也称为位线BL)与晶体管160的漏电极彼此电连接。第三线(也称为第一信号线S1)与晶体管162的源电极和漏电极中的另一个彼此电连接，并且第四线(也称为第二信号线S2)与晶体管162的栅电极彼此电连接。第五线(也称为字线WL)与晶体管164的电极中的另一个彼此电连接。注意，在图15A和15B的每一个中，“OS”写在晶体管旁以表示该晶体管包括氧化物半导体。
在此，上述包含氧化物半导体的晶体管用作晶体管162。包含氧化物半导体的晶体管具有相当小的截止电流的特性。因此，当晶体管162截止时，晶体管160的栅电极的电位可保持很长时间。电容器164的设置便于保持给予晶体管160的栅电极的电荷以及读取所存储数据。
注意，对晶体管160没有具体限制。在提高读取数据的速度方面，优选使用例如具有高开关速率的晶体管，诸如使用单晶硅形成的晶体管。
图15A中的半导体器件利用可保持晶体管160的栅电极的电位的特性，由此如下地写入、存储和读取数据。
首先，将描述数据的写入和存储。首先，将第四线的电位设定为使晶体管162导通的电位，从而使晶体管162导通。因此，将第三线的电位供应至晶体管160的栅电极以及电容器164。即，将预定电荷给予晶体管160的栅电极(写入)。在此，将用于供应两种不同电位的电荷之一(在下文中，用于供应低电位的电荷称为电荷QL，而用于供应高电位的电荷称为电荷QH)给予晶体管160的栅电极。注意，可施加给予三种或更多种不同电位的电荷以改进存储电容器。此后，将第四线的电位设定为使晶体管162截止的电位，从而使晶体管162截止。由此，给予晶体管160的栅电极的电荷得以保持(存储)。
由于晶体管162的截止电流相当小，因此晶体管160的栅电极的电荷被保持较长时间。
接着，将描述数据读取的操作。通过在将预定电位(恒定电位)供应至第一线的同时将适当电位(读取电位)供应至第五线，第二线的电位取决于晶体管160的栅电极中保持的电荷的量而变化。这是因为通常当晶体管160为n沟道晶体管时，在将QH给予晶体管160的栅电极的情况下的视在阈值电压Vth_H低于在将QL给予晶体管160的栅电极的情况下的视在阈值电压Vth_L。在此，视在阈值电压是指第五线的电位，该电位是使晶体管160导通所需的。因此，将第五线的电位设定为Vth_H和Vth_L之间的中间电位V0，由此可确定给予晶体管160的栅电极的电荷。例如，在写入时给予QH的情况下，当第五线的电位设定为V0(>Vth_H)时，晶体管160导通。在写入时给予QL的情况下，即使当第五线的电位被设定为V0(>Vth_L)时，晶体管160也保持为截止状态。由此，可通过第二线的电位来读取所存储数据。
注意，在存储单元排列成阵列以供使用的情况下，只需要读取所需存储单元的数据。由此，在读取预定存储单元的数据而不读取其它存储单元的数据的情况下，允许晶体管160截止而不管栅电极的状态如何的电位，即低于Vth_H的电位，可施加到其数据不被读取的存储单元的第五线。或者，允许晶体管160导通而不管栅电极的状态如何的电位，即高于Vth_L的电位，可施加到第五线。
接着，将描述数据的重写。与数据的写入或存储类似地来执行数据重写。即，将第四线的电位设定为使晶体管162导通的电位，由此使晶体管162导通。因此，将第三线的电位(与新数据相关的电位)供应至晶体管160的栅电极以及电容器164。之后，将第四线的电位设定为使晶体管162截止的电位，由此使晶体管162截止。因此，将与新数据相关的电荷给予晶体管160的栅电极。
由此，在根据所揭示发明的半导体器件中，可通过新数据的盖写来直接重写数据。因此，闪存等中所需的利用高电压从浮动栅的电荷提取不是必需的，并且因此可抑制归因于擦除操作的操作速度的降低。即，可实现半导体器件的高速操作。
注意，晶体管162的源电极或漏电极电连接至晶体管160的栅电极，由此具有类似于用于非易失性存储元件的浮动栅晶体管的浮动栅的效果。因此，在某些情况下，图中晶体管162的源电极或漏电极电连接至晶体管160的栅电极的部分称为浮动栅部分FG。当晶体管162截止时，浮动栅部分FG可被视为嵌入绝缘体中，因此将电荷保持在浮动栅部分FG中。包含氧化物半导体的晶体管162的截止电流的量小于或等于包含硅半导体的晶体管的截止电流死亡量的十万分之一；由此，由晶体管162的漏电流引起的浮动栅部分FG中累积的电荷的丢失是可忽略的。即，利用包含氧化物半导体的晶体管162，可实现在不供电情况下存储数据的非易失性存储器件。
例如，当晶体管162的截止电流在室温(25℃)下为小于或等于10zA(1zA(仄普托安培)为1×10-21A)，且电容器164的电容值为约10fF时，数据可存储达104秒或更长。毋庸赘言，存储时间取决于晶体管特性和电容值。
此外，在此情况下，在常规浮动栅晶体管中指出的栅绝缘膜(隧道绝缘膜)劣化的问题不存在。也就是说，通常被视为是问题的由电子注入浮动栅引起的栅绝缘膜的劣化可被忽略。这意味着，原则上对写入的次数没有限制。此外，常规浮动栅晶体管中写入或擦除所需的高电压也是不必要的。
图15A中的半导体器件中诸如晶体管之类的组件可被视为由图15B所示的电阻器和电容器构成。即，在图15B中，晶体管160和电容器164各自被视为包括电阻器和电容器。R1和C1分别表示电容器164的电阻值和电容值。电阻值R1与取决于电容器164中包括的绝缘层的电阻值相对应。R2和C2分别表示晶体管160的电阻值和电容值。电阻值R2与取决于晶体管160导通时栅绝缘层的电阻值相对应。电容值C2对应于所谓栅极电容的电容值(在栅电极和源电极或漏电极之间形成的电容以及在栅电极和沟道形成区之间形成的电容)。
在晶体管162的栅极泄漏足够小且满足R1≥ROS和R2≥ROS的条件下，电子保持周期(也称为数据存储周期)主要由晶体管162的截止电流确定，其中在晶体管162截止的情况下的源电极和漏电极之间的电阻值(也称为有效电阻)为ROS。
另一方面，在不满足上述条件时，即使晶体管162的截止电流足够小，也难以充分确保保持周期。这是因为晶体管162的除截止电流之外的漏电流(如在源电极和栅电极之间生成的漏电流)较大。因而，可以说本实施例揭示的半导体器件理想地满足了上述关系。
理想的是满足C1≥C2。如果C1较大，则在由第五线控制浮动栅部分FG的电位时(例如，在读取时)，可抑制第五线的电位的变化。
当满足上述关系时，可实现更优选的半导体器件。注意，R1和R2由晶体管160的栅绝缘层和电容器164的绝缘层来控制。同样的关系适用于C1和C2。因此，按需理想地设定栅绝缘层的材料、厚度等以满足上述关系。
在本实施例中所述的半导体器件中，浮动栅部分FG具有类似于闪存等的浮动栅晶体管的浮动栅的效果，但是本实施例的浮动栅部分FG具有与闪存等的浮动栅本质上不同的特征。在闪存的情况下，由于施加到控制栅极的电压较高，因此必需保持单元间的适当距离以防止电位影响邻近单元的浮动栅。对于半导体器件的高度集成，这是抑制因素之一。该因素归因于闪存的基本原理，其中隧穿电流在施加高电场时流动。
此外，由于闪存的上述原理，发生绝缘膜的劣化，并且因此出现限制重写次数(约104至105次)的另一问题。
根据所揭示发明的半导体器件通过开关包含氧化物半导体的晶体管来操作，而不使用由隧穿电流的电荷注入的上述原理。即，与闪存不同，不需要用于电荷注入的高电场。因此，无需考虑来自控制栅极的高电场对邻近单元的影响，这便于高度集成。
此外，不利用隧穿电流的电荷注入，这意味着不存在使存储单元劣化的原因。换言之，根据所揭示发明的半导体器件具有比闪存更高的耐久性和可靠性。
此外，同样有利的是，与闪存相比，不需要高电场并且不需要大型辅助电路(如升压电路)。
在C1中包括的绝缘层的介电常数εr1与C2中包括的绝缘层的介电常数εr2不同的情况下，在满足2·S2≥S1(合乎需要的是S2≥S1)的同时容易满足C1≥C2，其中S1是C1的面积，而S2是C2的面积。具体而言，例如，诸如氧化铪之类的高k材料形成的膜或诸如氧化铪之类的高k材料形成的叠层以及氧化物半导体形成的膜用于C1以使εr1可设为大于或等于10，优选为大于或等于15，并且氧化硅用于C2以使εr2可设为3至4。这种结构的组合使得根据所揭示发明的半导体器件的高度集成成为可能。
注意，在以上描述中，使用n沟道晶体管。然而，毋庸赘言，可使用p沟道晶体管来代替n沟道晶体管。
如上所述，根据所揭示发明的实施例的半导体器件具有非易失性存储单元，其包括其中在截止状态下源极和漏极之间的漏电流(截止电流)较小的写入晶体管、由与写入晶体管不同的半导体材料形成的读取晶体管、以及电容器。
写入晶体管的截止电流为小于或等于100zA(1×10-19A)，优选为在室温(如25℃)下小于或等于10zA(1×10-20A)，更优选为在室温(如25℃)下小于或等于1zA(1×10-21A)。在一般硅半导体的情况下，难以获得上述的小截止电流。然而，在通过在适当条件下处理氧化物半导体获得的晶体管中，可获得小截止电流。因此，优选将包含氧化物半导体的晶体管用作写入晶体管。
此外，包含氧化物半导体的晶体管具有小亚阈值摆幅(S值)，从而即使迁移率相当低，开关速率也可足够高。因此，通过将该晶体管用作写入晶体管，给予浮动栅部分FG的写入脉冲的上升可以非常陡。此外，截止电流较小，并且由此浮动栅部分FG中保持的电荷量可减少。即，通过使用包含氧化物半导体的晶体管，可以高速执行数据的重写。
至于读取晶体管，使用以高速操作的晶体管以提高读取速率是合乎需要的。例如，优选将开关速率为小于或等于1纳秒的晶体管用作读取晶体管。
通过使写入晶体管导通以使电位供应至其中写入晶体管的源电极和漏电极之一、电容器的电极之一、以及读取晶体管的栅电极电连接的浮动栅部分FG，并且然后使写入晶体管截止以使预定量的电荷保持在浮动栅部分FG中，来将数据写入存储单元。在此，写入晶体管的截止电流非常小；由此，供应至浮动栅部分FG的电荷保持达较长时间。当截止电流例如基本上为0时，常规DRAM所需的刷新操作可以是不必要的，或者刷新操作的频率可相当低(例如，约一个月或一年一次)。因此，可充分降低半导体器件的功耗。
此外，可通过将新数据盖写至存储单元而直接重写数据。因此，不需要对闪存等来说必要的擦除操作，并且可抑制由擦除操作引起的操作速度的降低。换言之，可实现半导体器件的高速操作。此外，常规浮动栅晶体管写入和擦除数据所需的高电压是不必要的；由此，可进一步降低半导体器件的功耗。根据本实施例施加到存储单元的最高电压(同时施加到存储单元的各个端子的最高电位与最低电位之差)在写入二阶数据(1位)的情况下在每个存储单元中可为小于或等于5V，或者小于或等于3V。
根据所揭示发明的半导体器件中所设置的存储单元可包括至少写入晶体管和读取晶体管；因此，例如，与需要每个存储单元中六个晶体管的SRAM相比，每个存储单元的面积可足够小。换言之，存储单元可以高密度排列在半导体器件中。
在常规浮动栅晶体管中，在写入操作期间电荷在栅绝缘膜(隧道绝缘膜)中行进，从而无法避免栅绝缘膜(隧道绝缘膜)的劣化。相反，在根据本发明的实施例的存储单元中，通过写入晶体管的开关操作写入数据；因此，不存在栅绝缘膜的劣化。这意味着原则上对写入的次数没有限制，并且重写耐久性很高。例如，在根据本发明的一个实施例的存储单元中，即使在数据写入1×109次或更多次(十亿次或更多次)之后，电流-电压特性也不会退化。
此外，在使用包含氧化物半导体的晶体管作为存储单元的写入晶体管的情况下，即使在例如150℃的高温下存储单元的电流-电压特性也不会退化，因为氧化物半导体一般具有宽带隙(例如，在In-Ga-Zn-O基氧化物半导体的情况下为3.0至3.5eV)以及极少的热激发载流子。
通过使用这种具有优异特性的晶体管作为存储单元的写入晶体管，可提供具有新颖特征的半导体器件。
本实施例中所描述的方法和结构可与其他实施例中所描述的任一种方法和结构适当地组合。
(实施例3)
在本实施例中，将参考图16、图17A和17B、图18A至18C、图19、图20和图21来描述根据所揭示发明的另一实施例的半导体器件的应用示例。
图16示出根据本实施例的半导体器件的示意图。
图16是包括图1或图15A所示的多个半导体器件(下文中也称为存储单元1200)的半导体器件的电路图的示例。
图16中的半导体器件包括其中多个存储单元1200排列成矩阵的存储单元阵列、第一驱动电路1211、第二驱动电路1212、第三驱动电路1213、第四驱动电路1214、电连接至第一驱动电路1211的多条线L1、电连接至第二驱动电路1212的多条线L2、电连接至第三驱动电路1213的多条线L3、以及电连接至第四驱动电路1214的多条线L4。
如图16所示，线L1、L2、L3、和L4电连接至各个存储单元1200。因此，可使用第一驱动电路1211、第二驱动电路1212、第三驱动电路1213、和第四驱动电路1214来控制各个存储单元1200的操作。存储单元1200排列成矩阵，并且线L1、L2、L3、和L4设置在网格图案的行方向和列方向，由此可在存储单元1200的各行或各列执行半导体器件的写入操作和读取操作。
注意，在图16中从第一驱动电路1211至第四驱动电路1214中的每一个的一条线电连接到存储单元1200；然而，所揭示发明不限于此。来自驱动电路中的任一个或一部分的多条线可电连接到存储单元1200。或者，可采用其中任一驱动电路的线或部分驱动电路的线不电连接到存储单元1200中的任一个或一部分的结构。
在图16中的半导体器件中，第一驱动电路1211、第二驱动电路1212、第三驱动电路1213、和第四驱动电路1214分开设置；然而，所揭示发明不限于此。可替换地使用具有该些功能中的任一种或一部分的驱动电路。注意，合乎需要的是驱动电路使用单晶半导体材料来形成，以确保足够的操作速度。例如，优选使用体硅(所谓的硅晶片)。
接着，将描述更具体的配置示例。
图17A和17B是各自包括图15A所示的多个半导体器件(下文中也称为存储单元400)的半导体器件的电路图的示例。图17A是其中存储单元400串联连接的所谓NAND半导体器件的电路图，而图17B是其中存储单元400并联连接的所谓NOR半导体器件的电路图。
图17A中的半导体器件包括源极线SL、位线BL、第一信号线S1、多条第二信号线S2、多条字线WL、和多个存储单元400。在图17A中，一条源极线SL和一条位线BL被设置在半导体器件中；然而，所揭示发明的实施例不限于此。可设置多条源极线SL和多条位线BL。
在各个存储单元400中，晶体管160的栅电极、晶体管162的源电极和漏电极之一、以及电容器164的电极之一彼此电连接。第一信号线S1与晶体管162的源电极和漏电极中的另一个彼此电连接，并且第二信号线S2与晶体管162的栅电极彼此电连接。字线WL与电容器164的电极中的另一个彼此电连接。
此外，存储单元400中包括的晶体管160的源电极电连接到邻近存储单元400中的晶体管160的漏电极。存储单元400中包括的晶体管160的漏电极电连接到邻近存储单元400中的晶体管160的源电极。注意，串联连接的多个存储单元中设置在一端的存储单元400中所包括的晶体管160的漏电极电连接到位线BL。串联连接的多个存储单元中设置在另一端的存储单元400中所包括的晶体管160的源电极电连接到源极线SL。
在图17A中的半导体器件中，在各行中进行写入操作和读取操作。写入操作执行如下。将使晶体管162导通的电位供应至要执行写入的行的第二信号线S2，从而使要执行写入的该行的晶体管162导通。因此，将第一信号线S1的电位供应至指定行的晶体管160的栅电极，从而将预定电荷给予栅电极。由此，数据可被写入指定行的存储单元。
此外，读取操作执行如下。首先，将使晶体管160导通而不管给予其栅电极的电荷多少的电位供应至除了要执行读取的行以外的行的字线WL，从而使除了要执行读取的行以外的行的晶体管160导通。然后，将取决于晶体管160的栅电极的电荷确定晶体管160的导通状态或截止状态的电位(读取电位)供应至要执行读取的行的字线WL。之后，将恒定电位供应至源极线SL，从而操作连接至位线BL的读取电路(未示出)。在此，除了要执行读取的行的晶体管160，源极线SL和位线BL之间的多个晶体管160导通；因此，源极线SL和位线BL之间的导电性由要执行读取的行的晶体管160的状态(导通状态或截止状态)确定。执行读取的晶体管160的导电性取决于其栅电极中的电荷。因此，位线BL的电位相应地变化。通过由读取电路读取位线BL的电位，可从指定行的存储单元读取数据。
图17B中的半导体器件包括多条源极线SL、多条位线BL、多条第一信号线S1、多条第二信号线S2、多条字线WL、以及多个存储单元400。晶体管160的栅电极、晶体管162的源电极和漏电极之一、以及电容器164的电极之一彼此电连接。源极线SL和晶体管160的源电极彼此电连接。位线BL和晶体管160的漏电极彼此电连接。第一信号线S1与晶体管162的源电极和漏电极中的另一个彼此电连接，并且第二信号线S2与晶体管162的栅电极彼此电连接。字线WL与电容器164的电极中的另一个彼此电连接。
在图17B中的半导体器件中，在各行中进行写入操作和读取操作。写入操作以与图17A中的半导体器件类似的方式执行。读取操作执行如下。首先，将使晶体管160截止而不管给予其栅电极的电荷多少的电位供应至除了要执行读取的行以外的行的字线WL，从而使除了要执行读取的行以外的行的晶体管160截止。然后，将取决于晶体管160的栅电极的电荷确定晶体管160的导通状态或截止状态的电位(读取电位)供应至要执行读取的行的字线WL。之后，将恒定电位供应至源极线SL，从而操作连接至位线BL的读取电路(未示出)。在此，源极线SL和位线BL之间的导电性由要执行读取的行的晶体管160的状态(导通状态或截止状态)确定。即，位线BL的电位取决于要执行读取的行的晶体管160的栅电极中的电荷。通过由读取电路读取位线BL的电位，可从指定行的存储单元读取数据。
虽然在以上描述中可存储在每个存储单元400中的数据的量是1位，但是本实施例的存储器件的结构不限于此。通过准备三个或更多个的供应至晶体管160的栅电极的电位，存储在每个存储单元400中的数据的量可增加。例如，在供应至晶体管160的栅电极的电位的数量为4的情况下，在每个存储单元中可存储两位数据。
接着，将参考图18A至18C描述可用于图17A和17B等中的半导体器件的读取电路的示例。
图18A示出读取电路的示意图。读取电路包括晶体管和读出放大器电路。
在读取数据时，端子A连接至位线BL，该位线BL与从中读取数据的存储单元连接。此外，将偏压电位Vbias施加到晶体管的栅电极，从而控制端子A的电位。
存储单元400的电阻取决于所存储数据而变化。具体而言，当所选存储单元400的晶体管160导通时，存储单元400具有低电阻，而当所选存储单元400的晶体管160截止时，存储单元400具有高电阻。
当存储单元具有高电阻时，端子A的电位高于参考电位Vref，并且读出放大器电路输出与端子A的电位相对应的电位。另一方面，当存储单元具有低电阻时，端子A的电位低于参考电位Vref，并且读出放大器电路输出与端子A的电位相对应的电位。
由此，通过使用读取电路，可从存储单元读取数据。注意，本实施例的读取电路是一个示例。可使用另一电路。读取电路可进一步包括预充电电路。代替参考电位Vref，参考位线BL可连接到读出放大器电路。
图18B示出作为读出放大器电路的示例的差分读出放大器。差分读出放大器具有输入端子Vin(+)和Vin(-)以及输出端子Vout，并且放大Vin(+)和Vin(-)之间的电位差。如果Vin(+)的电位高于Vin(－)的电位，则Vout输出信号High(高)，而如果Vin(+)的电位低于Vin(－)的电位，则Vout输出信号Low(低)。在差分读出放大器用于读取电路的情况下，Vin(+)和Vin(-)中的一个连接到端子A，并且参考电位Vref供应至Vin(+)和Vin(-)中的另一个。
图18C示出作为读出放大器电路的示例的锁存读出放大器。锁存读出放大器具有输入/输出端子V1和V2以及控制信号Sp和Sn的输入端子。首先，将控制信号Sp和Sn分别设定为信号High和信号Low，并且中断电源电位(Vdd)。之后，将用于比较的各个电位V1in和V2in分别供应至V1和V2。之后，将控制信号Sp和Sn分别设定为信号Low和信号High，并且供应电源电位(Vdd)。如果对于用于比较的电位V1in和V2in满足V1in>V2in，则V1的输出是信号High，V2的输出的是信号Low，而如果满足V1in<V2in，则V1的输出是信号Low，V2的输出的是信号High。通过利用这种关系，可放大V1in和V2in之差。在锁存读出放大器用于读取电路的情况下，V1和V2中的一个通过开关连接至端子A和输出端子，并且参考电位Vref供应至V1和V2中的另一个。
图19是包括图15A中的多个半导体器件的半导体器件的电路图的示例。图19中的半导体器件具有m×n位的存储容量。
图19中的半导体器件包括其中m条字线WL、m条第二信号线S2、n条位线BL、n条源极线SL、n条第一信号线S1和多个存储单元1100排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然数)的矩阵的存储单元阵列，以及第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114的外围电路。在此，任一上述实施例中描述的配置(例如，图15A中的配置)应用于存储单元1100。
即，各个存储单元1100包括第一晶体管160、第二晶体管162和电容器164。第一晶体管160的栅电极、第二晶体管162的源电极和漏电极之一、以及电容器164的电极之一彼此连接。源极线SL与第一晶体管160的源电极彼此连接。位线BL与第一晶体管160的漏电极彼此连接。第一信号线S1与第二晶体管162的源电极和漏电极中的另一个彼此连接。第二信号线S2与第二晶体管162的栅电极彼此连接。字线WL与电容器164的电极中的另一个彼此连接。
此外，存储单元1100在源极线SL和位线BL之间并联连接。例如，第i行第j列(i,j)(i是大于或等于1且小于或等于m的整数，且j是大于或等于1且小于或等于n的整数)的存储单元1100连接到源极线SL(j)、位线BL(j)、第一信号线S1(j)、字线WL(i)、以及第二信号线S2(i)。
源极线SL和位线BL连接到第一驱动电路1111。第一信号线S1连接到第二驱动电路1112。第二信号线S2连接到第三驱动电路1113。字线WL连接到第四驱动电路1114。注意，在此，第一驱动电路1111、第二驱动电路1112、第三驱动电路1113、和第四驱动电路1114分开设置；然而，所揭示发明不限于此。可替换地使用具有该些功能中的任一种或一部分的解码器。
接着，将参考图20的时序图描述图19中的半导体器件的写入操作和读取操作。
虽然，为了简化起见将描述两行和两列的半导体器件的操作，但是所揭示发明不限于此。
图20是示出图19的半导体器件的操作的图表。在图20中，S1(1)和S1(2)是第一信号线S1的电位；S2(1)和S2(2)是第二信号线S2的电位；BL(1)和BL(2)是位线BL的电位；WL(1)和WL(2)是字线WL的电位；并且SL(1)和SL(2)是源极线SL的电位。
首先，将要描述将数据写入第一行中的存储单元(1,1)和存储单元(1,2)以及从第一行中的存储单元(1,1)和存储单元(1,2)读取数据。注意，在以下描述中，假设要写入存储单元(1,1)的数据是“1”，而要写入存储单元(1,2)的数据是“0”。
首先，将描述写入。在第一行的写入周期中，将电位VH供应至第一行的第二信号线S2(1)，从而使第一行的第二晶体管162导通。此外，将0V电位供应至第二行的第二信号线S2(2)，从而使第二行的第二晶体管162截止。
接着，将电位V2和电位0V分别施加到第一列的第一信号线Si(1)和第二列的第一信号线S1(2)。
结果，将电位V2和电位0V分别施加到存储单元(1,1)的浮动栅部分FG和存储单元(1,2)的浮动栅部分FG。在此，电位V2高于第一晶体管160的阈值电压。此后，将第一行的第二信号线S2(1)的电位设为0V，从而使第一行的第二晶体管162截止。由此，完成写入。
注意，字线WL(1)和WL(2)为0V电位。此外，在第一行的第一信号线S1(1)的电位改变之前，将第一行的第二信号线S2(1)的电位设为0V。假设在存储元件中连接到字线WL的端子是控制栅电极、第一晶体管160的源电极是源电极、且第二晶体管162的漏电极是漏电极，则已写入数据的存储元件的阈值电压在数据“0”的情况下为Vw0，并且在数据“1”的情况下为Vw1。在此，存储单元的阈值电压表示连接到字线WL的端子的电压，其改变第一晶体管160的源电极和漏电极之间的电阻。注意，满足Vw0>0>Vw1。
接着，将描述读取。在第一行的读取周期中，将电位0V和电位VL分别供应至第一行的字线WL(1)和第二行的字线WL(2)。电位VL低于阈值电压Vw1。当WL(1)处于0V电位时，在第一行中，其中存储数据“0”的存储单元(1,2)的第一晶体管160截止，而其中存储数据“1”的存储单元(1,1)的第一晶体管160导通。当WL(2)处于电位VL时，在第二行中，其中存储数据“0”或数据“1”的存储单元(2,1)和(2,2)的第一晶体管160截止。
接着，将0V电位供应至第一列的源极线SL(1)和第二列的源极线SL(2)。
结果，位线BL(1)和源极线SL(1)之间的存储单元(1,1)的第一晶体管160导通，由此具有低电阻，而位线BL(2)和源极线SL(2)之间的存储单元(1,2)的第一晶体管160截止，由此具有高电阻。连接到位线BL(1)和位线BL(2)的读取电路可基于位线间电阻的不同来读取数据。
此外，将0V电位和电位VL分别供应至第二信号线S2(1)和第二信号线S2(2)，从而所有第二晶体管162截止。第一行的浮动栅部分FG的电位为0V或V2；由此，第二信号线的电位S2(1)设为0V，由此可使第一行的所有第二晶体管162截止。另一方面，如果将电位VL供应至字线WL(2)，则第二行的浮动栅部分FG的电位低于在数据写入之后即刻的电位。因此，为了防止第二晶体管162导通，类似于字线WL(2)的电位将第二信号线S2(2)的电位设为低。由此，可使所有第二晶体管162截止。
接着，将描述在图21中的电路用作读取电路的情况下的输出电位。由于位线BL(1)和源极线SL(1)之间的电阻为低，因此低电位被供应至时控反相器，并且输出D(1)是信号High。由于位线BL(2)和源极线SL(2)之间的电阻为高，因此高电位被供应至时控反相器，并且输出D(2)是信号Low。
对于操作电压，可以假设，例如满足VDD＝2V，V2＝1.5V，VH＝2V，以及VL＝-2V。
如本实施例中所述，通过设置多个存储单元，可增加半导体器件的存储容量。注意，可适当地设计存储单元的数量和排列、线的数量和排列、驱动电路的数量和排列等；因此，它们不限于上述结构。
本实施例中所描述的方法和结构可与其他实施例中所描述的任一种方法和结构适当地组合。
(实施例4)
在本实施例中，将参考图22A和22B、图23A至23D、以及图24A至24C来描述不同于实施例1和2的、根据所揭示发明的另一实施例的半导体器件的结构和制造方法。注意，该实施例中将描述的晶体管260、晶体管262和电容器264可分别用作上述实施例的电路图中的晶体管160、晶体管162和电容器164。
<半导体器件的截面结构和平面结构>
图22A和22B示出半导体器件的结构的示例。图22A示出半导体器件的截面，而图22B示出半导体器件的平面图。在此，图22A对应于沿图22B中的线C1-C2和线D1-D2的截面。在图22B的平面图中，省略诸如源电极/漏电极254和线256之类的一些组件以避免复杂。图22A和22B中所示的半导体器件包括在下部的包含氧化物半导体之外的半导体材料的晶体管260和在上部的包含氧化物半导体的晶体管262。使用除氧化物半导体以外的半导体材料形成的晶体管可容易地以高速操作。另一方面，包含氧化物半导体的晶体管归因于其特性可保持电荷达较长时间。
虽然在此所有晶体管都是n沟道晶体管，但是毋庸赘言可使用p沟道晶体管。由于所揭示发明的技术本质是在晶体管262中使用氧化物半导体从而能够存储数据，因此无需将半导体器件的具体结构限制于此处所述的结构。
在图22A和22B中的半导体器件中，晶体管262和电容器264被设置成与晶体管260重叠。通过采用图22B中的这种平面布局，高度集成是可能的。例如，给定最小处理尺寸为F，则存储单元所占面积可以是15F2至25F2。
图22A和22B中的半导体器件与上述实施例中描述的半导体器件的不同之处在于晶体管260中不设置侧壁绝缘层。即，图22A和22B中的半导体器件不包括侧壁绝缘层。由于不形成侧壁绝缘层，因此不形成杂质区114(例如，参见图2A和2B)。由此，在不设置侧壁绝缘层的情况下，与设置侧壁绝缘层的情况相比更容易高度集成。此外，与设置侧壁绝缘层的情况相比，可简化制造工艺。
图22A和22B中的半导体器件与上述实施例中描述的半导体器件的不同之处还在于晶体管260中设置的层间绝缘层。即，图22A和22B中的半导体器件包括与晶体管260的金属化合物区224接触的含氢的层间绝缘层225。通过设置含氢的层间绝缘层225以与金属化合物区224接触，可将氢供应至晶体管260以改进晶体管260的特性。作为层间绝缘层225，例如给出通过等离子体CVD法形成的含氢的氮化硅层。此外，通过将其中氢浓度较低的绝缘层用作层间绝缘层226，可防止可不利地影响晶体管262的氢进入晶体管262。作为层间绝缘层226，例如给出在没有氢的情况下通过溅射法形成的氮化硅层。当采用这种结构时，可充分地改进晶体管260和262的特性。注意，在图22A和22B中，衬底200、元件隔离绝缘层206、栅绝缘层208、栅电极210、沟道形成区216、高浓度杂质区220、以及金属化合物区224分别对应于实施例1中的衬底100、元件隔离绝缘层106、栅绝缘层108、栅电极110、沟道形成区116、高浓度杂质区120、以及金属化合物区124。
图22A和22B中的半导体器件与上述实施例的半导体器件的不同之处还在于，在晶体管262中，绝缘层243a和243b分别设置在氧化物半导体层244和源电极242a之间以及氧化物半导体层244和漏电极242b之间。通过如此设置绝缘层243a和243b，可减小由栅电极248a和源电极242a(或者栅电极248a和漏电极242b)形成的所谓栅极电容，以提高晶体管262的操作速度。
注意，与实施例1中一样，源电极242a直接在栅电极210上形成，由此下部的晶体管260和上部的晶体管262彼此电连接。通过这种结构，与额外地设置电极和线的情况相比，可提高集成度。此外，可简化制造工艺。
虽然本实施例中描述了包括所有不同的结构，但是可采用包括这些不同中的任一个的结构。
<用于制造半导体器件的方法>
接着，将描述用于制造上述半导体器件的方法的示例。下文中，将参考图23A至23D以及图24A至24C描述在形成下部的晶体管260之后执行的步骤以及用于制造上部的晶体管262的方法。下部的晶体管260可用类似于实施例1中所述方法的方法形成。对于细节，可参考实施例1。注意，在该实施例中设置电容器264。此外，在本实施例中形成三个层间绝缘层225、226、和228以覆盖晶体管260。注意，在本实施例中通过晶体管260的制造工艺不形成实施例1中的源电极/漏电极130a和130b，并且为了方便起见，即使其中不形成源电极/漏电极130a和130b的结构仍称为晶体管260。
首先通过实施例1中描述的方法形成下部的260晶体管，然后去除晶体管260的栅电极210的顶表面上的部分。对于去除步骤，可使用诸如CMP(化学机械抛光)之类的抛光处理。因此，去除栅电极210的顶表面上的层间绝缘层225、226和228的部分。注意，经受这种抛光处理的表面被充分地平面化，由此在后来的步骤中可顺利地形成电极、线、绝缘层、半导体层等。
接着，在栅电极210以及层间绝缘层225、226和227上形成导电层，并且选择性地蚀刻导电层，从而形成源电极和漏电极242a和242b(参见图23A)。在此，源电极242a形成为与栅电极210直接接触。
可使用类似于实施例1中所述的源电极/漏电极142a和142b的材料来形成用于形成源电极和漏电极242a和242b的导电层。此外，可用类似于实施例1中所述方法的方法来蚀刻导电层。对于细节，可参考实施例1。
接着，形成绝缘层以覆盖源电极和漏电极242a和242b，并选择性地蚀刻绝缘层，从而绝缘层243a和243b分别在源电极和漏电极242a和242b上形成(参见图23B)。
通过设置绝缘层243a和243b，可减小在后来形成的栅电极248a与源电极和漏电极242a和242b之间形成的寄生电容。
之后，形成氧化物半导体层244以覆盖源电极和漏电极242a和242b，并且栅绝缘层246在氧化物半导体层244上形成(参见图23C)。
氧化物半导体层244可使用实施例1中所述的氧化物半导体层140的材料和方法来形成。此外，合乎需要的是氧化物半导体层244经历热处理(第一热处理)。对于细节，可参考实施例1。
栅绝缘层246可使用实施例1中所述的栅绝缘层138的材料和方法来形成。此外，合乎需要的是，所形成的栅绝缘层246经历惰性气体气氛或氧气气氛中的热处理(第二热处理)。对于细节，可参考实施例1。
接着，在栅绝缘层246上，在与晶体管262的用作沟道形成区的区域重叠的区域中形成栅电极248a，并且在与源电极242a重叠的区域中形成电极248b(参见图23D)。
栅电极248a和电极248b可以如下方式形成：在栅绝缘层246上形成导电层并且之后选择性地蚀刻该导电层。将成为栅电极248a和电极248b的导电层可通过以溅射法为代表的PVD法或者诸如等离子体CVD法之类的CVD法来形成。细节类似于源电极242a等；因此可参考其描述。
接着，在栅绝缘层246、栅电极248a和电极248b上形成层间绝缘层250和252(参见图24A)。层间绝缘层250和252可使用实施例1中所述的保护绝缘层144和层间绝缘层146的材料和方法形成。对于细节，可参考实施例1。
注意，合乎需要的是形成层间绝缘层252以具有平面化的表面。这是因为即使在例如半导体器件的尺寸减小的情况下，也可在层间绝缘层252上顺利地形成电极、线等。可使用诸如CMP(化学机械抛光)之类的方法来使层间绝缘层252平面化。
之后，选择性地蚀刻层间绝缘层225、226和228、氧化物半导体层244、栅绝缘层246、以及层间绝缘层250和252，从而形成到达晶体管260的金属化合物区224的开口(参见图24B)。干法蚀刻或湿法蚀刻可被用作该蚀刻；在微型制造方面合乎需要的是采用干法蚀刻。
形成源电极/漏电极254以嵌入开口中。之后，形成线256以连接到源电极/漏电极254(参见图24C)。
源电极/漏电极254可用例如以下方式形成：在包括开口的区域中通过PVD法、CVD法等形成导电层、并且随后通过蚀刻、CMP等来去除导电层的一部分。具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜且通过CVD法形成氮化钛薄膜、并且随后形成钨膜以嵌入开口中的方法。在此，通过PVD法形成的钛膜具有减少在其上形成有钛膜的表面上形成的氧化物膜(如，自然氧化物膜)，以降低与下电极(在此例如是金属化合物区224)的接触电阻的功能。在形成钛膜之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法形成铜膜。
线256可以如下方式形成：导电层形成为与源电极/漏电极254接触，并且随后选择性地蚀刻该导电层。该导电层可通过以溅射法为代表的PVD法，或诸如等离子体CVD法之类的CVD法来形成。细节类似于源电极242a等的细节。
由此，完成包括晶体管260、晶体管262和电容器264的半导体器件。
在本实施例中描述的半导体器件中，例如晶体管262和电容器264与晶体管260重叠，晶体管260不包括侧壁绝缘层，源电极242a直接形成在栅电极210上；因此，高度集成是可能的。此外，简化了制造工艺。
此外，在本实施例中描述的半导体器件中，含氢的层间绝缘层和具有降低的氢浓度的绝缘层分别用作层间绝缘层225和226；因此，改进了晶体管260和262的特性。归因于绝缘层243a和243b，减小所谓的栅极电容，并且由此提高了晶体管262的操作速度。
本实施例中描述的以上特征使得提供具有显著优异特性的半导体器件成为可能。
本实施例中所描述的方法和结构可与其他实施例中所描述的任一种方法和结构适当地组合。
(实施例5)
本实施例参考图10A至10F描述其中安装有任一上述实施例中获得的半导体器件的电子设备的示例。任一上述实施例中获得的半导体器件可在不供电时存储数据。此外，不造成源于写入和擦除的劣化。此外，写入和擦除的操作也是高速的。为此，有可能提供具有使用上述半导体器件的新颖结构的电子设备。注意，根据任一上述实施例的半导体器件安装在集成电路板等上，并且安装在各个电子设备的内部。
图10A是笔记本型个人计算机，它包括根据任一上述实施例的半导体器件，并形成有外壳301、外壳302、显示部分303、键盘304等。
图10B是个人数字助理(PDA)，它包括根据任一上述实施例的半导体器件，并设有外壳311、显示部分313、外部接口315、操作按钮314等。此外，存在指示笔312作为操作附件。
作为电子纸的示例，图10C输出电子书阅读器320，它包括根据任一上述实施例的半导体器件。电子书阅读器320包括两个外壳——外壳321和外壳323。外壳321和323通过铰链337附连，从而电子书阅读器320可沿铰链337打开或关闭。利用这种结构，电子书阅读器320可类似于纸书一样使用。
显示部分325被结合到外壳321中，而显示部分327被结合到外壳323中。显示部分325和显示部分327可显示一幅图像或不同图像。例如，在显示部分325和显示部分327显示不同图像的情况下，右边的显示部分(图10C中的显示部分325)可显示文本，而左边的显示部分(图10C中的显示部分327)可显示图形。
图10C示出外壳321设置有操作部分等的示例。例如，外壳321包括电源331、操作键333、扬声器335等。可用操作键333翻页。注意，还可在设置有显示部分的外壳的表面上设置键盘、定点设备等。此外，外部连接端子(耳机端子、USB端子、可连接到诸如AC适配器和USB电缆之类的各种电缆的端子等)、记录介质插入部分等可设置在外壳的背面或侧面上。此外，电子书阅读器320可具有电子词典的功能。
此外，电子书阅读器320可无线地发送和接收数据。通过无线通信，可从电子书服务器购买和下载所需的图书数据等。
注意，电子纸可应用于任何领域的设备，只要它们能显示数据。此外，除了电子书阅读器，电子纸可用于海报、诸如火车之类的车辆中的广告、诸如信用卡的各种卡中的显示等。
图10D是包括根据任一上述实施例的半导体器件的蜂窝电话。上述蜂窝电话包括两个外壳——外壳340和外壳341。外壳341包括显示面板342、扬声器343、话筒344、指向设备346、相机镜头347、外部连接端子348等。此外，外壳341包括对蜂窝电话充电的太阳能电池单元349、外部存储槽350等。另外，在外壳341中结合天线。
显示面板342用作触摸板，并且在图10D中由虚线示出地，多个操作键345显示为图像。注意，蜂窝电话安装有用于使太阳能电池单元的输出电压升高到各个电路的所需电压的升压电路。此外，除了上述结构，蜂窝电话还可结合有非接触式IC芯片、小型存储器件等。
在显示面板342中，根据使用模式可适当地改变显示方向。此外，由于相机镜头347设置在与显示面板342相同的表面上，因此蜂窝电话可用作视频电话。扬声器343和话筒344不仅可用于语音呼叫，还可用于视频电话呼叫、录音、播放声音等。此外，如图10D所示形成的外壳340和341可滑动，从而一个重叠在另一个上；因此，蜂窝电话的尺寸可减小，这使得蜂窝电话适于携带。
外部连接端子348可连接到诸如AC适配器或USB电缆之类的各种电缆，由此蜂窝电话可被充电或可执行数据通信等。此外，通过将记录介质插入外部存储槽350，蜂窝电话可处理大量数据的存储和转移。此外，除了上述功能外，可提供红外通信功能、电视接收功能等。
图10E是包括根据任一上述实施例的半导体器件的数字相机。数字相机包括主体361，显示部分A 367、目镜363、操作开关364、显示部分B 365、电池366等。
图10F是包括根据任一上述实施例的半导体器件的电视机。电视机370具有结合在外壳371中的显示部分373。可在显示部分373上显示图像。注意，在此，外壳371由支架375支承。
可用外壳371的操作开关或独立的遥控器380操作电视机370。可用遥控器380的操作键379控制频道和音量，从而控制显示部分373上显示的图像。此外，遥控器380可具有显示部分377，其中显示从遥控器380输出的信息。
注意，电视机370优选设置有接收器、调制解调器等。通过利用该接收器，可接收一般的电视广播。另外，当显示设备经由调制解调器使用或不使用线缆连接至通信网络时，可执行单向(从发射器到接收器)或双向(发射器与接收器之间、接收器之间等)数据通信。
本实施例中描述的结构、方法等可与其他实施例中描述的任一结构、方法等适当地组合。
(示例1)
在本示例中，将描述通过测量包括高度提纯的氧化物半导体的晶体管的截止电流获得的结果。
首先，考虑到包括高度提纯的氧化物半导体的晶体管的非常小的截止电流，制备具有足够宽的1m的沟道宽度的晶体管，并且测量截止电流。图25示出通过测量沟道宽度W为1m的晶体管的截止电流获得的结果。在图25中，水平轴示出栅电压VG，而垂直轴示出漏电流ID。在漏电压VD为+1V或+10V且栅电压VG在-5V到-20V的范围内的情况下，发现晶体管的截止电流小于或等于作为检测极限的1×10-13A。此外，发现晶体管的截止电流(每单位沟道宽度(1μm))小于或等于1aA/μm(1×10-18A/μm)。
接着将描述通过更准确地测量包括高度提纯的氧化物半导体的晶体管的截止电流获得的结果。如上所述，发现包括高度提纯的氧化物半导体的晶体管的截止电流小于或等于作为测量仪器的测量极限的1×10-13A。在此，将描述使用用于特性评估的元件，测量更准确的截止电流(小于或等于上述测量中测量仪器的检测极限的值)所获得的结果。
首先，将参考图26描述用于特性评估的元件。
在图26中的用于特性评估的元件中，三个测量系统800并联连接。测量系统800包括电容器802、晶体管804、晶体管805、晶体管806、以及晶体管808。包括高度提纯的氧化物半导体的晶体管用作晶体管804、805和806中的每一个。
在测量系统800中，晶体管804的源极端子和漏极端子中的一个、电容器802的端子中的一个、以及晶体管805的源极端子和漏极端子中的一个连接到电源(用于供应V2)。晶体管804的源极端子和漏极端子中的另一个、晶体管808的源极端子和漏极端子中的一个、电容器802的端子中的另一个、以及晶体管805的栅极端子彼此连接。晶体管808的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子中的一个、以及晶体管806的栅极端子连接到电源(用于供应V1)。晶体管805的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子中的另一个彼此连接。此外，设置输出端子。
用于控制晶体管804的导通状态和截止状态的电位Vext_b2被供应至晶体管804的栅极端子。用于控制晶体管808的导通状态和截止状态的电位Vext_b1被供应至晶体管808的栅极端子。电位Vout从输出端子输出。
接着，将描述使用用于特性评估的元件来测量电流的方法。
首先，将概述其中施加电位差以测量截止电流的初始周期。在初始周期中，用于使晶体管808导通的电位Vext_b1被输入至晶体管808的栅极端子，而电位V1供应至节点A，节点A是连接到晶体管804的源极端子和漏极端子中的另一个的节点(即，连接到晶体管808的源极端子和漏极端子中的一个、电容器802的端子中的另一个、以及晶体管805的栅极端子的节点)。在此，电位V1例如是高电位。晶体管804截止。
之后，用于使晶体管808导通的电位Vext_b1被输入到晶体管808的栅极端子，从而晶体管808截止。在晶体管808截止之后，将电位V1设为低。晶体管804仍然截止。电位V2是与V1相同的电位。由此，完成初始周期。在完成初始周期的状态下，在节点A与晶体管804的源极端子和漏极端子中的一个之间生成电位差，并且同样，在节点A与晶体管808的源极端子和漏极端子中的另一个之间生成电位差。由此，电荷通过晶体管804和晶体管808稍稍流动。换言之，生成截止电流。
接着，将概述截止电流的测量周期。在测量周期中，晶体管804的源极端子和漏极端子中的一个的电位(即，V2)以及晶体管808的源极端子和漏极端子中的另一个的电位(即，V1)被设为低且固定。另一方面，在测量周期中，节点A的电位不固定(节点A为浮动状态)。因此，电荷通过晶体管804流动，并且节点A处保持的电荷的量随时间改变。此外，随着节点A处保持的电荷的量改变，节点A的电位变化。也就是说，输出端子的输出电位Vout也变化。
图27示出其中施加了电位差的初始周期中以及之后的测量周期中的电位之间的关系的细节(时序图)。
在初始周期中，首先，将电位Vext_b2设为使晶体管804导通的电位(高电位)。由此，节点A的电位变成V2，即低电位(VSS)。此后，将电位Vext_b2设为使晶体管804截止的电位(低电位)，由此使晶体管804截止。之后，将电位Vext_b1设为使晶体管808导通的电位(高电位)。由此，节点A的电位变成V1，即高电位(VDD)。之后，将电位Vext_b1设为使晶体管808截止的电位。因此，节点A成为浮动状态，并且初始周期完成。
在之后的测量周期中，将电位V1和电位V2各自设为使电荷流向节点A或者从节点A流动的电位。在此，电位V1和电位V2为低电位(VSS)。注意，在测量输出电位Vout时，必须操作输出电路；因此，在某些情况下将V1临时设为高电位(VDD)。将其中V1为高电位(VDD)的周期设为较短，从而不影响测量。
当如上所述地施加电位差以开始测量周期时，节点A处保持的电荷的量随时间改变，并且因此，节点A的电位变化。这意味着晶体管805的栅极端子的电位变化，并且因此输出端子的输出电位Vout也随时间流逝而变化。
以下将描述用于根据所获得的输出电位Vout计算截止电流的方法。
在计算截止电流之前，事先获得节点A的电位VA和输出电位Vout之间的关系。因此，可根据输出电位Vout获得节点A的电位VA。根据上述关系，节点A的电位VA可用以下等式表示为输出电位Vout的函数。
[等式1]
VA＝F(Vout)
使用节点A的电位VA、连接至节点A的电容CA、以及常数(const)通过以下等式来表达节点A的电荷QA。在此，连接至节点A的电容CA是电容器802的电容与其它电容之和。
[等式2]
QA＝CAVA+const
由于通过相对于时间对流向节点A的电荷求微分来获得节点A的电流IA，因此节点A的电流IA用以下等式表示。
[等式3]
Figure BDA0002911430890000541
因此，可根据连接至节点A的电容CA和输出端子的输出电位Vout来获得节点A的电流IA。
通过上述方法，可计算在截止的晶体管的源极和漏极之间流动的漏电流(截止电流)。
在本示例中，使用高度提纯的氧化物半导体来制造晶体管804、晶体管805、晶体管806和晶体管808，其沟道长度L为10μm且沟道宽度W为50μm。在平行排列的各个测量系统800中，电容器802a、802b和802c的电容值分别为100fF、1pF和3pF。
注意，假设满足VDD＝5V和VSS＝0V，执行根据本示例的测量。在测量周期中，电位V1基本上设为VSS，并且只在每10至300秒中的100毫秒的周期中设为VDD，并且测量Vout。此外，在电流I流过元件时所用的Δt为约30,000秒。
图28示出电流测量中输出电位Vout和流逝时间Time之间的关系。根据图28，电位随时间变化。
图29示出根据上述电流测量计算的室温(25℃)下的截止电流。注意，图29示出源-漏电压V和截止电流I之间的关系。根据图29，截止电流为约40zA/μm，其中源-漏电压为4V。当源-漏电压为3.1V时，截止电流小于或等于10zA/μm。注意，1zA等于10-21A。
此外，图30示出温度为85℃的环境中的截止电流，它是根据上述电流测量计算的。图30示出在85℃的环境中源-漏电压V和截止电流I之间的关系。根据图30，在源-漏电压为3.1V时，截止电流为约100zA/μm。
根据本示例，可确认在包含高度提纯的氧化物半导体的晶体管中截止电流足够小。
[示例2]
测试根据所揭示发明的实施例的半导体器件可重写数据的次数。在本示例中，将参考图31描述测试结果。
用于测试的半导体器件是具有图15A中的电路构造的半导体器件。在此，氧化物半导体用作对应于晶体管162的晶体管，并且电容值为0.33pF的电容器用作对应于电容器164的电容器。
通过比较初始存储窗口宽度以及存储和写入数据被重复预定次数之后的存储窗口宽度来执行测试。通过施加0V或5V到对应于图15A中的第三线的线，并施加0V或5V到对应于图15A中的第四线的线来存储和写入数据。当对应于第四线的线的电位为0V时，对应于晶体管162的晶体管(写入晶体管)截止；由此，保持供应至节点FG的电位。当对应于第四线的线的电位为5V时，对应于晶体管162的晶体管(写入晶体管)导通；由此，对应于第三线的线的电位供应至节点FG。
存储窗口宽度是存储器件的特性的指标之一。在此，存储窗口宽度表示不同存储状态之间的曲线(Vcg-Id曲线)中的偏移量ΔVcg，其示出对应于第五线的线的电位Vcg与对应于晶体管160的晶体管(读取晶体管)的漏电流Id之间的关系。不同存储状态表示0V施加到节点FG的状态(下文中称为低状态)和5V施加到节点FG的状态(下文中称为高状态)。即，可通过来扫描低状态和高状态中的电位Vcg来检查存储窗口宽度。
图31示出写入被执行1×109次之后的存储窗口宽度的测试结果。注意，在图31中，水平轴示出Vcg(V)，而垂直轴示出Id(A)。根据图31，在数据被写入1×109次之后存储窗口宽度不改变，这意味着至少在数据被写入1×109次后的周期期间，半导体器件不劣化。
如上所述，在根据所揭示发明的实施例的半导体器件中，即使在存储和写入数据1×109次之后特性也不改变，并且耐重写性非常高。即，可以说，根据所揭示发明的实施例，可实现显著可靠的半导体器件。
本申请基于2009年10月29日向日本专利局提交的日本专利申请S/N.2009-249330，该申请的全部内容通过引用结合于此。

Claims (2)

1.一种半导体器件，
具有第一晶体管和第二晶体管，
所述第一晶体管具有第一沟道形成区，
所述第二晶体管具有第二沟道形成区，
所述第一沟道形成区具有硅，
所述第二沟道形成区具有氧化物半导体，
在所述第一沟道形成区的上方配置有第一绝缘层，
在所述第一绝缘层的上方配置有所述第二沟道形成区，
在所述第二沟道形成区的上方配置有第二绝缘层，
在所述第二绝缘层的上方配置有第一导电层、第二导电层和第三导电层，
所述第二晶体管的源极和漏极中的一个经由所述第一导电层与所述第一晶体管的栅极电连接，
所述第一晶体管的源极和漏极中的一个与所述第二导电层电连接，
所述第一晶体管的源极和漏极中的另一个与所述第三导电层电连接，
在俯视时，所述第一沟道形成区不具有与所述第二沟道形成区重叠的区域，
在俯视时，所述第二导电层在第一方向上延伸配置，
在俯视时，所述第三导电层在所述第一方向上延伸配置，
在俯视时，所述第一导电层在与所述第一方向交叉的第二方向上延伸配置。
2.如权利要求1所述的半导体器件，其中
在俯视时，所述第二晶体管的栅极在所述第一方向上延伸配置。
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