[go: up one dir, main page]

KR20170061602A - 반도체 장치 및 전자 기기 - Google Patents

반도체 장치 및 전자 기기 Download PDF

Info

Publication number
KR20170061602A
KR20170061602A KR1020160155082A KR20160155082A KR20170061602A KR 20170061602 A KR20170061602 A KR 20170061602A KR 1020160155082 A KR1020160155082 A KR 1020160155082A KR 20160155082 A KR20160155082 A KR 20160155082A KR 20170061602 A KR20170061602 A KR 20170061602A
Authority
KR
South Korea
Prior art keywords
transistor
circuit
memory block
electrically connected
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020160155082A
Other languages
English (en)
Inventor
타카시 나카가와
히로키 이노우에
후미카 아카사와
요시유키 쿠로카와
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20170061602A publication Critical patent/KR20170061602A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/147—Discrete orthonormal transforms, e.g. discrete cosine transform, discrete sine transform, and variations therefrom, e.g. modified discrete cosine transform, integer transforms approximating the discrete cosine transform
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H01L27/1211—
    • H01L29/7869—
    • H01L29/78696—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80377—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computational Mathematics (AREA)
  • Software Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Discrete Mathematics (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Complex Calculations (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 연산 처리 기능을 갖는 반도체 장치를 제공한다.
1차원 이산 코사인 변환을 수행하는 기능을 갖는 제 1 회로 및 제 2 회로를 갖고, 제 1 회로의 출력 데이터를 제 2 회로로 직접 입력함으로써 2차원 이산 코사인 변환을 신속하게 수행할 수 있다. 또한, 제 1 회로가 갖는 메모리 셀 어레이는 복수의 메모리 블록으로 분할되고, 상기 메모리 블록에 선택 트랜지스터를 제공함으로써 메모리 블록마다의 데이터 처리가 가능해진다.

Description

반도체 장치 및 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명의 일 형태는, 반도체 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에서 기재의 발명의 일 형태가 속하는 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 본 명세서에 기재의 본 발명의 일 형태가 속하는 기술 분야의 더 구체적인 예로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 동작 방법, 또는 이들의 제작 방법을 들 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 촬상 장치, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
근년, 산화물 반도체를 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 예를 들어, 특허문헌 1에는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 기재되어 있다.
또한, 특허문헌 2에서는 산화물 반도체를 갖는 트랜지스터를 이용하여 기억 장치를 구성하는 기술이 기재되어 있다.
또한, 특허문헌 3에서는, 산화물 반도체를 갖고 오프 전류가 매우 낮은 트랜지스터를 화소 회로의 일부에 사용하고, CMOS(Complementary Metal Oxide Semiconductor) 회로를 제작할 수 있는 실리콘을 갖는 트랜지스터를 주변 회로에 사용하는 구성의 촬상 장치가 기재되어 있다.
일본국 특개 2007-96055호 공보 일본국 특개 2011-171702호 공보 일본국 특개 2011-119711호 공보
벡터 행렬 승산(vector matrix multiplication)은 예를 들어, 화상 처리에서의 평활화 처리, 에지 강조 처리, 코사인 변환 처리 등에 사용되는 연산 방법이다.
2차원 이산 코사인 변환(2D-DCT)은 화상 데이터를 압축할 때 사용하는 방법 중 하나이며, 화상 데이터에 대하여 곱합 연산(product-sum operation)을 2번 수행함으로써 화상 데이터를 직류 성분과 교류 성분으로 나누어, 압축 처리를 수행하기 쉬운 형태로 변환하는 처리이다. 데이터의 양이 큰 화상은, 상기 방법 등을 사용하여 데이터를 압축(encode)한 후에 전송하고, 전송된 데에서 신장(decode)하는 것이 일반적이다.
데이터의 양이 큰 화상의 2차원 이산 코사인 변환을 수행하는 경우에는, 화상을 몇 개의 블록으로 분할하고, 분할된 단위마다 연산 처리를 수행한다. 상기 연산 처리에서는, 연산 처리 장치가 분할된 단위마다 데이터의 입력 및 곱합 연산을 반복할 필요가 있고, 처리하는 데에 엄청난 시간이 걸린다는 문제가 있었다. 또한, 연산 처리 장치를 복수로 제공하고 병렬 처리함으로써 처리 시간을 단축할 수도 있지만, 소비전력이 많아지는 문제가 있었다.
따라서, 본 발명의 일 형태에서는 연산 처리 기능을 갖는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 고속으로 연산 처리를 수행할 수 있는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 저소비전력의 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 넓은 온도 범위에서 사용 가능한 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신규 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 상술한 모든 과제를 해결할 필요는 없다. 또한, 상술한 것 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 과제가 추출될 수 있다.
본 발명의 일 형태는, 연산 처리 기능을 갖는 반도체 장치에 관한 것이다.
본 발명의 일 형태는 제 1 회로 및 제 2 회로를 갖는 반도체 장치이고, 제 1 회로는 제 1 메모리 블록, 제 1 참조 메모리 블록, 제 3 회로, 제 4 회로, 제 5 회로, 제 6 회로, 및 제 7 회로를 갖고, 제 1 메모리 블록은 매트릭스 형태로 배치되고, 제 1 메모리 블록 및 제 1 참조 메모리 블록은 각각 제 1 메모리 셀을 갖고, 제 1 메모리 블록은 제 1 데이터를 저장하는 기능을 갖고, 제 3 회로는 제 1 데이터의 기록 대상이 되는 상기 제 1 메모리 셀을 선택하는 기능을 갖고, 제 4 회로는 제 1 데이터를 공급하는 기능을 갖고, 제 5 회로는 연산에 사용하는 계수에 상당하는 전위를 제 1 메모리 블록 및 제 1 참조 메모리 블록에 공급하는 기능을 갖고, 제 6 회로는 제 1 참조 메모리 블록과 제 7 회로를 도통시키는 기능을 갖고, 제 6 회로는 선택된 제 1 메모리 블록과 제 7 회로를 도통시키는 기능을 갖고, 제 7 회로는 제 1 참조 메모리 블록이 출력하는 신호 및 선택된 제 1 메모리 블록이 출력하는 신호를 사용한 연산에 의하여 얻어지는 제 2 데이터를 제 2 회로에 출력하는 기능을 갖고, 제 2 회로는 연산 블록, 제 2 참조 메모리 블록, 제 8 회로, 제 9 회로, 및 제 10 회로를 갖고, 연산 블록은 행 방향으로 배치되고, 연산 블록은 제 2 메모리 블록 및 제 3 메모리 블록을 갖고, 제 2 메모리 블록, 제 3 메모리 블록 및 제 2 참조 메모리 블록은 각각 제 2 메모리 셀을 갖고, 제 2 메모리 블록 및 제 3 메모리 블록은 제 2 데이터를 저장하는 기능을 갖고, 제 8 회로는 제 2 데이터의 기록 대상이 되는 제 2 메모리 셀을 선택하는 기능을 갖고, 제 9 회로는 연산에 사용하는 계수에 상당하는 전위를 제 2 메모리 블록 또는 제 3 메모리 블록, 및 제 2 참조 메모리 블록에 공급하는 기능을 갖고, 제 10 회로는 제 2 참조 메모리 블록이 출력하는 신호, 및 선택된 제 2 메모리 블록 또는 제 3 메모리 블록이 출력하는 신호를 사용한 연산에 의하여 얻어지는 제 3 데이터를 출력하는 기능을 갖고, 제 2 메모리 블록 및 제 3 메모리 블록에는 제 2 데이터가 교대로 입력되고, 어느 한쪽에 제 2 데이터가 입력되는 기간에 다른 쪽이 연산을 수행하는 기능을 갖는 것을 특징으로 하는 반도체 장치이다.
제 2 데이터는 제 1 데이터가 갖는 정보를 1차원 이산 코사인 변환한 데이터에 상당한다. 제 3 데이터는 제 2 데이터가 갖는 정보를 1차원 이산 코사인 변환한 데이터에 상당하고, 제 1 데이터가 갖는 정보를 2차원 이산 코사인 변환한 데이터에 상당한다.
제 1 메모리 블록은 제 1 트랜지스터를 갖고, 제 1 트랜지스터는 각 열에 하나씩 제공되고, 제 1 참조 메모리 블록은 제 2 트랜지스터를 갖고, 제 1 메모리 셀은 제 3 트랜지스터, 제 4 트랜지스터, 및 제 1 용량 소자를 갖고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 트랜지스터의 게이트와 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 용량 소자의 한쪽 전극과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 회로와 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 3 회로와 전기적으로 접속되고, 제 1 용량 소자의 다른 쪽 전극은 제 5 회로와 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 전원선과 전기적으로 접속되고, 제 1 메모리 블록에 있어서, 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 동일 열에 제공된 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 참조 메모리 블록에 있어서 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 게이트 및 제 2 트랜지스터의 게이트는 제 6 회로와 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽 및 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 7 회로와 전기적으로 접속되는 구성으로 할 수 있다.
제 1 메모리 블록에는 k행 k열(k는 2 이상의 자연수)에 배치된 상기 제 1 메모리 셀을 제공하고, 상기 제 1 참조 메모리 블록에는 열 방향으로 k개 배치된 상기 제 1 메모리 셀을 제공할 수 있다.
제 2 메모리 블록, 제 3 메모리 블록 및 제 2 참조 메모리 블록이 갖는 제 2 메모리 셀은 제 5 트랜지스터, 제 6 트랜지스터, 및 제 2 용량 소자를 갖고, 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 제 6 트랜지스터의 게이트와 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 용량 소자의 한쪽 전극과 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 7 회로와 전기적으로 접속되고, 제 2 용량 소자의 다른 쪽 전극은 제 9 회로와 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 전원선과 전기적으로 접속되는 구성으로 할 수 있다.
제 2 메모리 블록 및 제 3 메모리 블록은 제 7 트랜지스터, 제 8 트랜지스터, 및 제 1 인버터 회로를 더 갖고, 제 7 트랜지스터 및 제 8 트랜지스터는 각 행에 하나씩 제공되고, 제 5 트랜지스터의 게이트는 동일 행에 제공된 제 7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 동일 행에 제공된 제 8 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 8 회로와 전기적으로 접속되고, 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 10 회로와 전기적으로 접속되고, 제 8 트랜지스터의 게이트는 제 1 인버터 회로의 출력 단자와 전기적으로 접속되고, 제 7 트랜지스터의 게이트는 제 1 인버터 회로의 입력 단자와 전기적으로 접속되는 구성으로 할 수 있다.
또한, 제 2 메모리 블록이 갖는 제 7 트랜지스터의 게이트에 제 2 인버터 회로의 입력 단자가 전기적으로 접속되고, 제 3 메모리 블록이 갖는 제 7 트랜지스터의 게이트에 제 2 인버터 회로의 출력 단자가 전기적으로 접속되는 구성으로 할 수 있다.
제 2 참조 메모리 블록이 갖는 제 2 메모리 셀에서는, 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 회로와 전기적으로 접속되고, 제 5 트랜지스터의 게이트는 제 3 회로와 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 10 회로와 전기적으로 접속되는 구성으로 할 수 있다.
제 2 메모리 블록 및 제 3 메모리 블록에는, k행 k열(k는 2 이상의 자연수)에 배치된 상기 제 2 메모리 셀을 제공하고, 제 2 참조 메모리 블록에는 행 방향으로 k개 배치된 상기 제 2 메모리 셀을 제공할 수 있다.
제 1 메모리 셀 및 제 2 메모리 셀은 채널이 형성되는 영역에 산화물 반도체를 갖는 트랜지스터를 갖는 것이 바람직하다. 산화물 반도체는 In, Zn, 및 M(M은 Al, Ga, Y 또는 Sn)을 갖는 것이 바람직하다.
본 발명의 일 형태를 사용함으로써, 연산 처리 기능을 갖는 반도체 장치를 제공할 수 있다. 또는, 고속으로 연산 처리를 수행할 수 있는 반도체 장치를 제공할 수 있다. 또는, 저소비전력의 반도체 장치를 제공할 수 있다. 또는, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는, 넓은 온도 범위에서 사용 가능한 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치 등을 제공할 수 있다.
또한, 본 발명의 일 형태는 이들의 효과에 한정되는 것이 아니다. 예를 들어, 본 발명의 일 형태는 경우에 따라, 또는 상황에 따라 이들의 효과 이외의 효과를 갖는 경우도 있다. 또는, 예를 들어, 본 발명의 일 형태는 경우에 따라, 또는 상황에 따라 이들의 효과를 갖지 않는 경우도 있다.
도 1은 반도체 장치를 설명하기 위한 블록도.
도 2는 1차원 이산 코사인 변환을 수행하는 회로(10)를 설명하기 위한 블록도.
도 3은 메모리 블록을 설명하기 위한 회로도.
도 4는 아날로그 처리 회로를 설명하기 위한 회로도.
도 5는 회로(10)의 동작을 설명하기 위한 타이밍 차트.
도 6은 1차원 이산 코사인 변환을 수행하는 회로(20)를 설명하기 위한 블록도.
도 7은 아날로그 처리 회로를 설명하기 위한 회로도.
도 8은 메모리 블록을 설명하기 위한 회로도.
도 9는 회로(10) 및 회로(20)의 동작을 설명하기 위한 타이밍 차트.
도 10은 메모리 셀을 설명하기 위한 회로도.
도 11은 메모리 셀을 설명하기 위한 단면도.
도 12는 메모리 셀을 설명하기 위한 단면도.
도 13은 촬상 기능을 갖는 메모리 셀을 설명하기 위한 회로도.
도 14는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 15는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 16은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 17은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 18은 반도체층을 설명하기 위한 상면도 및 단면도.
도 19는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 20은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 21은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 22는 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 23은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 24는 트랜지스터를 설명하기 위한 상면도.
도 25는 산화물 반도체의 원자수비의 범위를 설명하기 위한 도면.
도 26은 InMZnO4의 결정을 설명하기 위한 도면.
도 27은 산화물 반도체의 적층 구조에서의 밴드도.
도 28은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 29는 CAAC-OS의 단면 TEM 이미지, 및 평면 TEM 이미지 및 그 화상 해석 이미지.
도 30은 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 31은 a-like OS의 단면 TEM 이미지.
도 32는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 33은 패키지를 설명하기 위한 도면.
도 34는 전자 기기의 구성예를 도시한 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 기재의 실시형태의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다. 또한, 도면을 구성하는 같은 요소의 해칭을 다른 도면 간에서 적절히 생략 또는 변경하는 경우도 있다.
또한, "제 1", "제 2"라고 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 따라서, 예를 들어 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한, 본 명세서 등에 기재의 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
예를 들어, 본 명세서 등에서, X와 Y가 접속된다고 명시적인 기재가 있는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가, 본 명세서 등에 기재되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도, 도면 또는 문장에 나타낸 것으로 한다.
여기서, X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 개재(介在)하지 않고, X와 Y가 접속되는 경우이다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, 스위치는, 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(D/A 변환 회로, A/D 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기(operational amplifier), 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등, 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 1개 이상 접속되는 것이 가능하다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y가 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접 접속되는 경우와 X와 Y가 전기적으로 접속되어 있는 경우가 그 범주에 포함된다.
또한, 본 명세서 등에, X와 Y가 전기적으로 접속된다고 명시적인 기재가 있는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가, 사이에 다른 소자 또는 다른 회로를 개재하여 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉 X와 Y가, 사이에 다른 회로를 개재하여 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가, 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)가 기재되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다라고 명시적인 기재가 있을 때는, 단순히 접속된다고만 명시적인 기재가 있는 경우와 같은 내용이 본 명세서 등에 기재되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 각각 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와, Z1의 다른 일부가 X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와, Z2의 다른 일부가 Y와 각각 직접 접속되는 경우에는 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등) 및 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 상술한 것과 같은 표현 방법으로 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는, 적어도 제 1 접속 경로에 의하여, Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는, 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는, 트랜지스터를 개재한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은, 적어도 제 3 접속 경로에 의하여, Z2를 개재하여, Y와 전기적으로 접속되고, 상기 제 3 접속 경로는, 상기 제 2 접속 경로를 갖지 않다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는, 적어도 제 1 전기적 패스에 의하여, Z1을 통하여, X와 전기적으로 접속되고, 상기 제 1 전기적 패스는, 제 2 전기적 패스를 갖지 않고, 상기 제 2 전기적 패스는, 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 패스이며, 트랜지스터의 드레인(또는 제 2 단자 등)은, 적어도 제 3 전기적 패스에 의하여, Z2를 통하여, Y와 전기적으로 접속되고, 상기 제 3 전기적 패스는, 제 4 전기적 패스를 갖지 않고, 상기 제 4 전기적 패스는, 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)으로의 전기적 패스이다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여, 회로 구성에 있어서의 접속 경로에 관해서 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을, 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도상에서는 독립되어 있는 구성 요소가 서로 전기적으로 접속되는 것처럼 도시된 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이, 배선의 기능 및 전극의 기능의 양쪽의 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에 있어서의 전기적으로 접속이란, 이와 같은 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함시킨다.
또한, "막"이라는 용어와 "층"이라는 용어는 경우에 따라 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 일반적으로 전위(전압)는 상대적인 것이며, 기준의 전위에 대한 상대적인 크기에 따라 크기가 결정된다. 따라서, "접지", "GND", "그라운드" 등의 기재가 있는 경우에도, 반드시 전위가 0V로 한정되지 않는 것으로 한다. 예를 들어, 회로에서 가장 낮은 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 또는, 회로에서 중간 정도의 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 그 경우에는, 그 전위를 기준으로 하여, 양의 전위와 음의 전위가 규정된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는, 입력 데이터를 2차원 이산 코사인 변환할 수 있는 반도체 장치의 회로 구성 및 동작 방법이다.
상기 반도체 장치는 제 1 회로 및 제 2 회로를 갖는다. 제 1 회로 및 제 2 회로는, 각각 1차원 이산 코사인 변환을 수행하는 기능을 갖고, 제 1 회로의 출력 데이터를 제 2 회로에 직접 입력함으로써 2차원 이산 코사인 변환을 신속하게 수행할 수 있다.
본 발명의 일 형태에서는, 제 1 회로가 갖는 메모리 셀 어레이를 몇 개의 메모리 블록으로 분할하고, 상기 메모리 블록에 선택 트랜지스터를 제공함으로써, 메모리 블록마다의 데이터 처리가 가능해진다.
또한, 제 2 회로에서는, 제 1 회로가 출력하는 데이터를 순차적으로 복수의 메모리 블록에 읽어들여 연산을 수행하는 병렬 처리에 의하여, 데이터 처리의 시간을 단축할 수 있다.
상기 메모리 셀 어레이가 갖는 트랜지스터에는, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터를 사용하는 것이 바람직하다. 상기 트랜지스터는 오프 전류가 작고, 기록된 신호를 유지하는 메모리를 쉽게 구성할 수 있다.
채널 형성 영역에 산화물 반도체를 갖는 트랜지스터는, 실리콘을 활성 영역 또는 활성층에 사용한 트랜지스터보다 전기 특성 변동의 온도 의존성이 작기 때문에, 극히 넓은 온도 범위에서 사용할 수 있다. 따라서, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터가 제공된 반도체 장치는 자동차, 항공기, 우주선 등에 탑재하기에도 적합하다.
도 1은, 본 발명의 일 형태에 따른 반도체 장치가 갖는 회로(10)(제 1 회로), 회로(20)(제 2 회로) 및 회로(39)(제어 회로)의 블록도이다. 회로(10)는, 메모리 셀 어레이(11), 회로(13), 회로(14), 회로(15), 회로(16), 및 회로(17)를 갖는다. 회로(20)는, 복수의 연산 블록(21), 회로(28), 회로(29), 및 회로(30)를 갖는다.
각종 제어 신호를 공급하는 회로(39)는, 회로(10) 및 회로(20)의 외부에 제공된 예를 도시하였지만, 회로(10) 내 또는 회로(20) 내에 제공되어도 좋다. 또는, 회로(10) 내 및 회로(20) 내 각각에 복수 제공되어도 좋다.
회로(10)에서 1차원 이산 코사인 변환된 데이터(SUM1[1] 내지 SUM1[j])는, 회로(17)로부터 출력되고, 회로(20)의 연산 블록(21)에 입력된다. 상기 데이터는 회로(20)에서 다시 1차원 이산 코사인 변환되고, 2차원 이산 코사인 변환된 데이터(SUM2[1] 내지 SUM2[j])로서 회로(30)로부터 외부에 출력된다.
2차원 이산 코사인 변환을 수행하는 계산에는, 다음 행렬식의 곱을 사용할 수 있다. Y=ZT·CT, Z=XT·CT(T는 전치 행렬을 의미함). 여기서, X는 회로(10)에 입력된 제 1 데이터(연산의 대상이 되는 원래 데이터(original data)를 포함하는 데이터), C는 곱합 연산을 수행하는 계수, Z는 회로(10)에서 1차원 이산 코사인 변환되어 출력되는 제 2 데이터이다. Y는 회로(20)에서 1차원 이산 코사인 변환되어 출력되는 제 3 데이터, 즉, 원래 데이터가 2차원 이산 코사인 변환된 데이터이다.
도 2는, 회로(10)를 자세히 나타낸 블록도이다. 메모리 셀 어레이(11)는, 매트릭스 형태로 배치된 제 1 메모리 블록(18) 및 제 1 참조 메모리 블록(19)을 갖는다.
여기서, 메모리 블록이란 메모리 셀을 여러 개 포함하는 집합을 가리킨다. 제 1 메모리 블록(18)은 연산의 대상이 되는 제 1 데이터를 저장하는 메모리 셀의 집합이다. 또한, 제 1 참조 메모리 블록(19)은 연산에 사용하는 특정의 값을 저장하는 메모리 셀의 집합이다. 본 발명의 일 형태에서는 제 1 메모리 블록(18)마다 연산을 수행할 수 있다.
본 실시형태에서, 제 1 데이터를 저장하는 메모리 셀은 i행 j열에 배치한 구성으로 한다. 또한, k행 k열의 메모리 셀을 하나의 단위로 하여 하나의 제 1 메모리 블록(18)을 구성한다. 여기서, k는 2n(n은 1 이상의 자연수)을 사용하는 것이 바람직하다. 또한, i, j의 값은 k의 배수인 것이 바람직하다. 따라서, 메모리 셀 어레이(11)에는, (j/k)행 (i/k)열의 제 1 메모리 블록(18)이 배치된다.
또한, 제 1 참조 메모리 블록(19)은 k개의 메모리 셀(k행 1열)로 구성할 수 있다.
회로(13)는 로 드라이버(row driver)로서의 기능을 가질 수 있고, 메모리 셀을 행마다 순차적으로 선택할 수 있다. 회로(13)는 i개의 배선(71)(WW)을 제어함으로써 메모리 셀의 행을 선택한다.
회로(14)는 칼럼 드라이버(column driver)로서의 기능을 가질 수 있고, 회로(13)가 선택한 1행분의 메모리 셀(예를 들어, 제 1 메모리 블록(18)의 메모리 셀 j개+ 제 1 참조 메모리 블록(19)의 메모리 셀 하나)에 각각 접속된 배선(74)(WD)을 통하여 데이터를 기록할 수 있다. 또한, 각 제 1 메모리 블록(18)에 데이터를 기록하는 방법은 반드시 로 드라이버 및 칼럼 드라이버의 기능을 사용할 필요는 없다.
회로(15)는 곱합 연산에 사용하는 계수에 상당하는 전압을 각 메모리 셀에 입력하는 회로이다. 제 1 메모리 블록(18) 및 제 1 참조 메모리 블록(19)에 곱합 연산의 계수C의 데이터를 입력할 수 있다. 회로(15) 및 제 1 메모리 블록(18)은 k개의 배선(72)(RW)으로 전기적으로 접속된다. 회로(15)는 하나의 배선에 k종류의 전압을 출력시킬 수 있다. 또한, 회로(15) 및 제 1 참조 메모리 블록(19)도 k개의 배선(72)(RW)으로 전기적으로 접속된다.
회로(16)는 곱합 연산을 수행하는 메모리 블록을 선택하는 회로이다. 제 1 참조 메모리 블록(19) 및 제 1 메모리 블록(18)의 행을 선택할 수 있고, (i/k)+1개의 배선(73)(SE)을 제어함으로써 각 메모리 블록을 선택한다.
회로(17)는 아날로그 연산을 수행하는 회로이다. 회로(17)는 각 열의 메모리 셀이 각각 전기적으로 접속되는 j+1개의 배선(91)(OUT1)과 전기적으로 접속된다.
도 3은, 제 1 메모리 블록(18) 및 제 1 참조 메모리 블록(19)의 회로도의 일례이다.
제 1 메모리 블록(18)은 k행 k열에 제공된 메모리 셀(35)을 갖는다. 제 1 참조 메모리 블록(19)은 k행 1열에 제공된 메모리 셀(35)을 갖는다. 또한, 제 1 메모리 블록(18) 및 제 1 참조 메모리 블록(19)은 각 열에 제공된 트랜지스터(41)를 갖는다.
메모리 셀(35)은 트랜지스터(42), 트랜지스터(43), 및 용량 소자(C1)를 갖는다. 트랜지스터(42)의 소스 및 드레인 중 한쪽은 트랜지스터(43)의 게이트와 전기적으로 접속된다. 트랜지스터(42)의 소스 및 드레인 중 한쪽은 용량 소자(C1)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(42)의 소스 및 드레인 중 다른 쪽은 배선(74)(WD)에 전기적으로 접속된다. 트랜지스터(42)의 게이트는 배선(71)(WW)과 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 전극은 배선(72)(RW)에 전기적으로 접속된다. 트랜지스터(43)의 소스 및 드레인 중 한쪽은 배선(75)(VSS)과 전기적으로 접속된다. 배선(75)(VSS)에는 예를 들어 저전원 전위를 공급할 수 있다.
트랜지스터(43)의 소스 및 드레인 중 다른 쪽은, 같은 열에 제공된 트랜지스터(41)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 게이트는 배선(73)(SE)과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 배선(91)(OUT1)에 전기적으로 접속된다.
제 1 메모리 블록(18)의 각 메모리 셀(35)의 전하 유지 노드(SN[1,1], SN[k,1], SN[1,k], SN[k,k]) 각각에는, 배선(74)(WD)[1] 내지 배선(74)(WD)[k]으로부터 트랜지스터(42)를 통하여 제 1 데이터가 입력된다. 또한, 제 1 참조 메모리 블록(19)의 각 메모리 셀(35)의 전하 유지 노드(SNREF[1], SNREF[k]) 각각에는, 배선(74)(WD)[REF]으로부터 트랜지스터(42)를 통하여 기준 전위가 입력된다.
도 4는 회로(17)의 회로도의 일례이다. 회로(17)는 열 출력 회로로서 기능시킬 수 있는 회로(22)(OUTSUM1)[1] 내지 회로(22)(OUTSUM1)[j] 및 참조 전류 회로로서 기능시킬 수 있는 회로(23)(OUTREF)를 갖는다. 배선(76)(VDD)은 고전원 전위를 공급하는 전원선으로서 기능시킬 수 있다. 배선(77)(CSC), 배선(78)(OPC)은 회로(39)로부터 출력되는 신호를 공급하는 신호선으로서 기능시킬 수 있다.
회로(22)(OUTSUM1)[1] 내지 회로(22)(OUTSUM1)[j]는, 각각 트랜지스터(44) 내지 트랜지스터(52), 용량 소자(C2), 저항(R1), 저항(R2), 및 OP 앰프(AMP)를 갖는 구성으로 할 수 있다.
트랜지스터(44)의 소스 전극 및 드레인 전극 중 한쪽은, 트랜지스터(45)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속되고, 트랜지스터(44)의 소스 전극 및 드레인 전극 중 다른 쪽은, 용량 소자(C2)의 한쪽 전극과 전기적으로 접속되고, 트랜지스터(44)의 소스 전극 및 드레인 전극 중 다른 쪽은, 배선(75)(VSS)과 전기적으로 접속되고, 트랜지스터(45)의 소스 전극 및 드레인 전극 중 다른 쪽은, 트랜지스터(44)의 게이트 전극과 전기적으로 접속되고, 트랜지스터(45)의 소스 전극 및 드레인 전극 중 다른 쪽은, 용량 소자(C2)의 다른 쪽 전극과 전기적으로 접속되고, 트랜지스터(45)의 게이트 전극은, 배선(78)(OPC)과 전기적으로 접속된다.
트랜지스터(46) 및 트랜지스터(47)는 각각 게이트 전극이 트랜지스터(46)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속되고, 커런트 미러 회로를 구성한다.
트랜지스터(46)의 소스 전극 및 드레인 전극 중 한쪽은, 트랜지스터(49)를 통하여 트랜지스터(44)의 소스 전극 및 드레인 전극 중 한쪽 및 배선(91)(OUT1)과 전기적으로 접속된다. 또한, 트랜지스터(47)의 소스 전극 및 드레인 전극 중 한쪽은, 트랜지스터(50)를 통하여 OP 앰프(AMP)의 한쪽의 입력 단자(+)와 전기적으로 접속된다. 또한, OP 앰프(AMP)의 한쪽의 입력 단자(+)는 저항(R2)을 통하여 배선(75)(VSS)과 전기적으로 접속된다.
트랜지스터(46)의 소스 전극 및 드레인 전극 중 다른 쪽 및 트랜지스터(47)의 소스 전극 및 드레인 전극 중 다른 쪽은 배선(76)(VDD)과 전기적으로 접속된다. 또한, 트랜지스터(49) 및 트랜지스터(50)의 게이트 전극은 배선(77)(CSC)과 전기적으로 접속된다.
트랜지스터(48)의 소스 전극 및 드레인 전극 중 한쪽은, 배선(76)(VDD)과 전기적으로 접속되고, 트랜지스터(48)의 소스 전극 및 드레인 전극 중 다른 쪽은, 트랜지스터(51)를 통하여 OP 앰프(AMP)의 다른 쪽의 입력 단자(-)에 전기적으로 접속된다. 또한, OP 앰프(AMP)의 다른 쪽의 입력 단자(-)는, 저항(R1)을 통하여 OP 앰프(AMP)의 출력 단자와 전기적으로 접속된다. 또한, 트랜지스터(48)의 소스 전극 및 드레인 전극 중 다른 쪽은, 트랜지스터(52)를 통하여 트랜지스터(44)의 소스 전극 및 드레인 전극 중 한쪽 및 배선(91)(OUT1)에 전기적으로 접속될 수 있다.
여기서, 배선(75)(VSS) 및 배선(76)(VDD)에 각 전위가 공급되고, 배선(77)(CSC), 배선(78)(OPC)으로부터 제어 신호가 공급되면, 배선(91)(OUT1)[1] 내지 배선(91)(OUT1)[j]으로부터 제 1 메모리 블록(18)의 메모리 셀(35)에 전류가 흐르고, 배선(92)(SUM1)[1] 내지 배선(92)(SUM1)[j]으로부터 출력 신호가 출력된다.
회로(23)(OUTREF1)는 트랜지스터(53) 내지 트랜지스터(55)를 갖는 구성으로 할 수 있다.
트랜지스터(53)의 소스 전극 및 드레인 전극 중 한쪽은, 배선(76)(VDD)과 전기적으로 접속되고, 트랜지스터(53)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(55)를 통하여 배선(91)(OUT1)[REF]과 전기적으로 접속된다. 또한, 트랜지스터(55)의 소스 전극 및 드레인 전극 중 한쪽은, 트랜지스터(54)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속되고, 트랜지스터(55)의 소스 전극 및 드레인 전극 중 다른 쪽은, 트랜지스터(54)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다. 또한, 트랜지스터(53) 및 트랜지스터(48)는, 커런트 미러 회로를 구성한다.
배선(75)(VSS) 및 배선(76)(VDD)에 각 전위가 공급되고, 배선(77)(CSC), 배선(78)(OPC)으로부터 제어 신호가 공급되면, 배선(91)(OUT1)[REF]으로부터 제 1 참조 메모리 블록(19)의 메모리 셀(35)에 전류가 흐른다. 회로(23)(OUTREF1)로부터 얻어진 전류원 바이어스 전압은, 상기 커런트 미러 회로의 구성에 의하여 회로(22)(OUTSUM1)[1] 내지 회로(22)(OUTSUM1)[j]에 공급된다.
상기 구성에서, 트랜지스터(46), 트랜지스터(47), 트랜지스터(48) 및 트랜지스터(53)는, p-ch형 트랜지스터로 할 수 있다.
또한, 상술한 제 1 메모리 블록(18), 제 1 참조 메모리 블록(19) 및 회로(17)의 구성은 일례이며, 일부의 회로, 일부의 트랜지스터, 일부의 용량 소자, 또는 일부의 배선 등이 포함되지 않는 경우도 있다. 또는, 상술한 구성에 포함되지 않는 회로, 트랜지스터, 용량 소자, 배선 등이 포함되는 경우도 있다. 또한, 일부의 배선의 접속 형태가 상술한 구성과 다른 경우도 있다.
도 5에 회로(10)의 동작을 설명하는 타이밍 차트를 도시하였다. CSC는 배선(77)(CSC)에 공급하는 전위, OPC는 배선(78)(OPC)에 공급하는 전위, SE[1]는 배선(73)(SE)[1]에 공급하는 전위, SE[k]는 배선(73)(SE)[k]에 공급하는 전위, SE[REF]는 배선(73)(SE)[REF]에 공급하는 전위, RW[1]는 배선(72)(RW)[1]에 공급하는 전위, RW[k]은 배선(72)(RW)[k]에 공급하는 전위, WW[1]는 배선(71)(WW)[1]에 공급하는 전위, WW[i]는 배선(71)(WW)[i]에 공급하는 전위, WD[1]는 배선(74)(WD)[1]에 공급하는 전위, WD[j]는 배선(74)(WD)[j]에 공급하는 전위, WD[REF]는 배선(74)(WD)[REF]에 공급하는 전위, SN[1,1]은 메모리 셀(35)[1,1]의 노드(SN)[1,1]의 전위, SN[i,1]은 메모리 셀(35)[i,1]의 노드(SN)[i,1]의 전위, SN[1,j]은 메모리 셀(35)[1,j]의 노드(SN)[1,j]의 전위, SN[i,j]은 메모리 셀(35)[i,j]의 노드(SN)[i,j]의 전위, SUM1[1]은 배선(92)(SUM1)[1]의 전위, SUM1[k]은 배선(92)(SUM1)[k]의 전위이다.
우선, 각 메모리 셀(35)의 노드(SN)에 제 1 데이터를 기록하는 동작을 설명한다. 또한, 설명에 사용하는 전위 "H"란 고전위를 의미하고, "L"이란 저전위를 의미한다.
시각 T1 내지 T2에서, 배선(71)(WW)[1]의 전위를 "H"로 하면, 배선(74)(WD)[1] 내지 배선(74)(WD)[j]으로부터 공급된 제 1 데이터가, 제 1 메모리 블록(18)이 갖는 1행째의 메모리 셀(35)의 노드(SN)[1,1] 내지 노드(SN)[1,j]에 기록된다.
여기서, 제 1 데이터는, VWD[REF]-VWD[1,1] 내지 VWD[REF]-VWD[1,j]로 미리 가공된 데이터이다. 또한, VWD[REF]는 배선(74)(WD)[REF]에 공급하는 기준 전위이고, VWD[1,1] 내지 VWD[1,j]는 변환 처리의 대상이 되는 원래 데이터이다.
즉, 배선(74)(WD)[1]의 전위인 VWD[REF]-VWD[1,1]는 제 1 메모리 블록(18)[1,1]의 노드(SN)[1,1]에 기록된다. 또한, 배선(74)(WD)[j]의 전위인 VWD[REF]-VWD[1,j]는 제 1 메모리 블록(18)[1,j/k]의 노드(SN)[1,k]에 기록된다.
이후, 행마다 순차적으로 기록을 수행하고, 시각 T3 내지 T4에서 i행째(마지막 행)의 메모리 셀(35)에 대한 제 1 데이터의 기록을 수행한다.
또한, 시각 T1 내지 T4에서는, 배선(71)(WW)[1] 내지 배선(71)(WW)[k]이 각각 "H"가 되는 타이밍으로 제 1 참조 메모리 블록(19)이 갖는 메모리 셀(35)의 노드(SNREF)[1] 내지 노드(SNREF)[k]에 VWD[REF]가 기록된다.
다음에, 회로(22)(OUTSUM1)[1] 내지 회로(22)(OUTSUM1)[j]에 보정 전압을 설정하는 동작을 설명한다.
시각 T4 내지 시각 T5에서, 배선(77)(CSC), 배선(73)(SE)[1], 배선(73)(SE)[REF]의 전위를 "H", 배선(72)(RW)[1] 내지 배선(72)(RW)[k]의 전위를 VRW[REF]로 한다. VRW[REF]은 예를 들어 0V로 할 수 있다.
이때, 배선(91)(OUT1)[1]에는, 제 1 메모리 블록(18)[1,1] 내의 1열째의 메모리 셀(35)에 흐르는 전류의 합(IOUT)[1](I[1,1] 내지 I[k,1]의 합)이 흐른다. 또한, 배선(91)(OUT1)[j]에는, 제 1 메모리 블록(18)[1,j/k] 내의 k열째의 메모리 셀(35)에 흐르는 전류의 합(IOUT)[j](I[1,k] 내지 I[k,k]의 합)이 흐른다. 또한, 배선(91)(OUT1)[REF]에는, 제 1 참조 메모리 블록(19) 내의 메모리 셀(35)에 흐르는 전류의 합(IOUT)[REF](I[1] 내지 I[k]의 합)이 흐른다.
여기서, 배선(72)(RW)[1]의 전위를 VW[1]로 한 경우, 제 1 메모리 블록(18) 내의 메모리 셀(35)[1,1]에서의 트랜지스터(43)의 드레인 전류는 I[1,1]=k(VW[1]-Vth+VWD[REF]-VWD[1,1])2가 된다. 또한, 제 1 참조 메모리 블록(19) 내의 메모리 셀(35)[1]에서의 트랜지스터(43)의 드레인 전류는 IREF[i]=k(VW[1]-Vth+VWD[REF])2가 된다. 여기서, k는 계수, Vth는 트랜지스터(43)의 문턱 전압이다. 또한, 배선(72)(RW)[1]의 전위는 용량 소자(C1)를 통하여 트랜지스터(43)의 게이트 전위에 중첩되기 때문에, 배선(72)(RW)[1]의 전위 변화가 트랜지스터(43)의 게이트 전위의 직접 증가분이 되지 않는다. 더 구체적으로는, 용량 소자(C1), 트랜지스터(43)의 게이트 용량, 및 기생 용량으로부터 산출할 수 있는 용량 결합 계수를 배선(72)(RW)[1]의 전위 변화에 곱한 전위 변화가 트랜지스터(43)의 게이트 전위의 증가분이 된다. 여기서는 간략화를 위하여 상기 용량 결합 계수를 곱한 전위를 VW[1]로 하지만, 실제로는 배선(72)(RW)[1]에 공급하는 전위는 상기 용량 결합 계수를 사용함으로써 적절히 환산하면 좋다.
이때, 배선(91)(OUT1)[1]에 흐르는 전류를I[1]=ΣI[1,1], 배선(91)(OUT1)[REF]에 흐르는 전류를 IREF=ΣIREF[1]로 하면, 그 차분은 ΔI[1]=IREF-I[1]=ΣIREF[1]-ΣI[1,1]=Σ(k(VW[1]-Vth+VWD[REF])2-k(VW[1]-Vth+VWD[REF]-VWD[1,1])2)=2kΣ(VW[1]·VWD[1,1])-2kΣ(Vth-VWD[REF])·VWD[1,1]-kΣVWD[1,1]2이다.
상기 식에서의 제 1 항인 2kΣ(VW[1]·VWD[1,1])는, 배선(72)(RW)[1]의 전위(VW)[1]와 메모리 셀(35)[1,1]에서의 노드(SN)[1,1]의 전위 성분인 VWD[1,1]의 곱의 합에 상당한다. 따라서, 상기 제 1 항은 제 2 항, 및 제 3 항의 합인 -2kΣ(Vth-VWD[REF])·VWD[1,1]-kΣVWD[1,1]2=Ioffset[1]을 ΔI[j]로부터 뺌으로써 산출할 수 있게 된다.
또한, Ioffset[1]는 VW[1]를 모두 0V, 즉, 배선(72)(RW)[1]의 전위를 모두 0V로 하였을 때의 배선(91)(OUT1)[1]에 흐르는 전류I[1]와 배선(91)(OUT1)[REF]에 흐르는 전류(IREF)의 차분에 상당한다.
시각 T4에서, 배선(77)(CSC)의 전위를 "H", 배선(72)(RW)[1] 내지 배선(72)(RW)[k]의 전위를 0V로 한다. 이때, 배선(91)(OUT1)[1]에 전류I[1]가 흐르고, 배선(91)(OUT1)에 전류(IREF)가 흐르고, 회로(22)(OUTSUM1)[1]에서의 트랜지스터(44)에는, 전류(IC)[1]가 흐른다. 또한, 배선(91)(OUT1)[REF]에 전류(IREF)가 흐른다.
회로(22)(OUTSUM1)[1]에서, 트랜지스터(48)와 트랜지스터(53)로 구성되는 커런트 미러 회로에 의하여, 트랜지스터(48) 및 트랜지스터(52)를 통하여 흐르는 전류(I[1]+IC[1])는, 트랜지스터(53) 및 트랜지스터(55)를 통하여 흐르는 전류(IREF)와 같게 된다.
또한, 용량 소자(C1)에는 상기 전류(IC)[1]를 공급할 수 있는 전위가 저장된다. 여기서, Ioffset[1]=IREF-I[1], IREF=I[1]+IC[1]로부터, 전류(IC)[1]는 Ioffset[1]와 같은 것을 알 수 있다. 따라서, 배선(77)(CSC)의 전위를 L로 한 후, 회로(22)(OUTSUM1)[1]에서의 트랜지스터(44)는 용량 소자(C1)에 유지된 전위에 의하여, Ioffset[1]를 공급하는 전류원으로서 기능한다. 또한, 마찬가지로 회로(22)(OUTSUM1)[j]에서의 트랜지스터(44)는 용량 소자(C1)에 유지된 전위에 의하여, Ioffset[j]를 공급하는 전류원으로서 기능한다.
다음에, 배선(73)(SE)[1]이 접속되는 제 1 메모리 블록(18)에서의 곱합 연산의 처리를 설명한다.
시각 T5 내지 시각 T6에서, 배선(78)(OPC), 배선(73)(SE)[1], 배선(73)(SE)[REF]의 전위가 "H"가 되고, 배선(77)(CSC)의 전위가 "L"이 되고, 배선(72)(RW)[1] 내지 배선(72)(RW)[k]의 전위는 규정된 전위(VRW)[1,1]로부터 VRW[1,k]까지의 k종류의 어느 값이 된다. 이때, 용량 소자(C2)에 유지된 전위에 의하여, 트랜지스터(44)는 각각 전류(IC)[1] 내지 전류(IC)[j]를 공급하는 전류원이 된다.
여기서, 회로(17)의 트랜지스터(46)와 트랜지스터(47)로 구성되는 커런트 미러 회로에 의하여, 배선(91)(OUT1)[1]에 흐르는 전류와 전류(IC)[1]의 합은 저항(R2)에 흐르는 전류와 같게 된다. 한편, 회로(17)의 트랜지스터(48)와 트랜지스터(53)로 구성되는 커런트 미러 회로에 의하여, 배선(91)(OUT1)[REF]에 흐르는 전류는 저항(R1)에 흐르는 전류와 같게 된다.
이때, OP 앰프(AMP)로부터 배선(92)(SUM1)[1]에 출력되는 신호는 IOUT[1]+IC[1]-IOUT[REF]에 비례한 값이 된다. 배선(92)(SUM1)[1]에 출력되는 신호의 값(VSUM)[1,1]은 곱합 연산에서의 배선(74)(WD)[1]으로부터 제 1 메모리 블록(18)[1,1]의 노드(SN)[1,1] 내지 노드(SN)[k,1]에 기록된 전위(VWD[REF]-VWD[1,1]) 내지 전위(VWD[REF]-VWD[k,1])의 각각으로부터 VWD[REF]를 뺀 전위와, 배선(72)(RW)[1] 내지 배선(72)(RW)[k]으로부터 입력된 전위(VRW)[1,1] 내지 전위(VRW)[1,k]의 곱의 합이 된다. 즉, 1행째의 곱(VWD[1,1]×VRW[1,1])으로부터 k행째의 곱(VWD[k,1]×VRW[1,k])까지의 모두를 더한 값에 상당한다.
마찬가지로 배선(92)(SUM1)[j]에 출력되는 신호의 값(VSUM)[1,j]은 곱합 연산에서의 배선(74)(WD)[j]으로부터 제 1 메모리 블록(18)[1,j/k]의 노드(SN)[1,1] 내지 노드(SN)[k,1]에 기록된 전위(VWD[REF]-VWD[1,j]) 내지 전위(VWD[REF]-VWD[k,j])의 각각으로부터 VWD[REF]를 뺀 전위와, 배선(72)(RW)[1] 내지 배선(72)(RW)[k]으로부터 입력된 전위(VRW)[1,1] 내지 전위(VRW)[1,k]의 곱의 합이 된다. 즉, 1행째의 곱(VWD[1,j]×VRW[1,1])으로부터 k행째의 곱(VWD[k,j]×VRW[1,k])까지의 모두를 더한 값에 상당한다.
시각 T7 내지 T8에서는, 배선(72)(RW)[1] 내지 배선(72)(RW)[k]의 전위는 규정된 전위(VRW)[k,1] 내지 전위(VRW)[k,k]가 된다. 배선(92)(SUM1)[1]에 출력되는 신호의 값(VSUM)[1,1]은 곱합 연산에서의 배선(74)(WD)[1]으로부터 제 1 메모리 블록(18)[1,1]의 노드(SN)[1,k] 내지 노드(SN)[k,k]에 기록된 전위(VWD[REF]-VWD[1,j]) 내지 전위(VWD[REF]-VWD[k,j])의 각각으로부터 VWD[REF]을 뺀 전위와, 배선(72)(RW)[1] 내지 배선(72)(RW)[k]으로부터 입력된 전위(VRW)[k,1] 내지 전위(VRW)[k,k]의 곱의 합이 된다.
마찬가지로 배선(92)(SUM1)[j]에 출력되는 신호의 값(VSUM)[k,j]은 곱합 연산에서의 배선(74)(WD)[j]으로부터 제 1 메모리 블록(18)[1,j/k]의 노드(SN)[1,k] 내지 노드(SN)[k,k]에 기록된 전위(VWD[REF]-VWD[1,j]) 내지 전위(VWD[REF]-VWD[k,j])의 각각으로부터 VWD[REF]을 뺀 전위와, 배선(72)(RW)[1] 내지 배선(72)(RW)[k]으로부터 입력된 전위(VRW)[k,1] 내지 전위(VRW)[k,k]의 곱의 합이 된다.
즉, 시각 T5 내지 시각 T8의 기간에, 배선(72)(RW)[1] 내지 배선(72)(RW)[k] 각각은 전위를 k번 변화시켜, 그때마다 배선(92)(SUM1)[1] 내지 배선(92)(SUM1)[j]에는 배선(72)(RW)[1] 내지 배선(72)(RW)[k]의 전위에 의존한 신호를 출력한다. 즉, 시각 T4 내지 시각 T8의 기간에 1행째의 제 1 메모리 블록(18)[1,1] 내지 블록(18)[1,j/k] 내의 메모리 셀(35)에 대하여 블록마다 1차원 이산 코사인 변환이 수행된다.
여기까지가 배선(73)(SE)[1]으로 제어되는 제 1 메모리 블록(18)에 관한 1차원 이산 코사인 변환을 수행하기 위한 동작의 일례의 설명이다.
시각 T9 내지 시각 T12는, 배선(73)(SE)[i/k]으로 제어되는 제 1 메모리 블록(18)에 관한 1차원 이산 코사인 변환을 수행하기 위한 동작을 나타내고, 상술한 배선(73)(SE)[1]으로 제어되는 메모리 블록(18)에 대한 동작의 설명을 참조할 수 있다.
시각 T12에서, 모든 제 1 메모리 블록(18)이 갖는 메모리 셀(35)에 대하여, 블록마다 1차원 이산 코사인 변환을 수행한 데이터가 출력된다. 즉, 블록마다 입력된 데이터X와 계수C의 역행렬(inverse matrix)의 곱인 데이터Z가 산출된다.
도 6은 회로(20)를 자세히 나타낸 블록도이다. 연산 블록(21)은 회로(17)와 전기적으로 접속되고, 회로(17)의 열 출력 배선인 배선(92)(SUM1)[1:j]과 같은 수로 제공된다. 연산 블록(21)은 제 2 메모리 블록(24)[A], 제 2 메모리 블록(24)[B] 및 인버터 회로(26)를 갖는다. 또한, 회로(20)는 제 2 참조 메모리 블록(25)을 갖는다.
제 2 메모리 블록(24)[A], [B]은 연산의 대상이 되는 제 2 데이터를 저장하는 메모리 셀의 집합이다. 제 2 메모리 블록(24)[A], [B]에는 제 1 메모리 블록(18)과 마찬가지로 k행 k열에 배치한 메모리 셀이 제공된다. 또한, 제 2 참조 메모리 블록(25)은 k개의 메모리 셀(1행 k열)로 구성할 수 있다.
회로(28)는 로 드라이버로서의 기능을 가질 수 있고, 메모리 셀을 행마다 순차적으로 선택할 수 있다. 회로(28)는, k개의 배선(571)(WW2)을 제어함으로써 메모리 셀의 행을 선택한다.
회로(29)는, 제 2 메모리 블록(24)[A], [B]에 대하여 곱합의 계수가 되는 행렬C의 데이터를 입력하는 회로이다. 제 2 메모리 블록(24)[A], [B]과 회로(29)는 k개의 배선(572)(RW2A) 및 k개의 배선(572)(RW2B)으로 전기적으로 접속된다. 회로(29)는, 하나의 배선에 k종류의 전압을 출력시킬 수 있다.
또한, 회로(29)는 제 2 참조 메모리 블록(25)과 k개의 배선(572)(RW2REF)으로 전기적으로 접속된다. 제 2 참조 메모리 블록(25)은, 연산에 사용하는 특정의 값을 저장하는 메모리 셀의 집합이다.
회로(29)는 회로(39)로부터 배선(573)(SE2) 및 배선(578)(OPC2)에 출력되는 신호에 따라 출력을 변경할 수 있는 회로로 한다. 예를 들어, 배선(573)(SE2), 배선(578)(OPC2)으로부터 출력되는 신호가 "H"일 때, 배선(572)(RW2B)[1:k]에 k종류의 전압이 각각 출력된다. 또한, 배선(573)(SE2)으로부터 출력되는 신호가 "L", 배선(578)(OPC2)으로부터 출력되는 신호가 "H"일 때, 배선(572)(RW2A)[1:k]에 k종류의 전압이 각각 출력된다. 또한, 배선(573)(SE2)의 값에 상관없이 배선(578)(OPC2)이 "H"일 때, 배선(572)(RW2REF)[1:k]에 k종류의 전압이 각각 출력된다. 또한, 배선(578)(OPC2)으로부터 출력되는 신호가 "L"일 때, 배선(572)(RW2A)[1:k], 배선(572)(RW2B)[1:k], 배선(572)(RW2REF)[1:k]에는 VRW2[REF]가 출력된다.
회로(30)는 아날로그 연산을 수행하는 회로이다. 회로(30)는 제 2 메모리 블록(24)[A], [B] 및 제 2 참조 메모리 블록(25)이 갖는 각 행의 메모리 셀이 각각 전기적으로 접속되는 j+1개의 배선(93)(OUT2)과 전기적으로 접속된다. 또한, 회로(30)의 연산 결과는 배선(94)(SUM2)[1] 내지 배선(94)(SUM2)[j]으로부터 출력된다.
회로(30)는 도 7에 도시된 바와 같이 회로(17)와 마찬가지의 구성으로 할 수 있고, 열 출력 회로로서 기능시킬 수 있는 회로(522)(OUTSUM2)[1] 내지 회로(522)(OUTSUM2)[j] 및 참조 전류 회로로서 기능시킬 수 있는 회로(523)(OUTREF2)를 갖는다. 배선(577)(CSC2), 배선(578)(OPC2)은 회로(39)가 출력하는 신호를 공급하는 신호선으로서 기능시킬 수 있다.
도 8의 (A)는 제 2 메모리 블록(24)[A], [B]의 회로도의 일례이다. 또한, 도 8의 (B)는 제 2 참조 메모리 블록(25)의 회로도의 일례이다.
제 2 메모리 블록(24)[A], [B]은 k행 k열에 제공된 메모리 셀(36)을 갖는다. 제 2 참조 메모리 블록(25)은 1행 k열에 제공된 메모리 셀(36)을 갖는다. 또한, 제 2 메모리 블록(24)[A], [B]은 행마다 제공된 트랜지스터(55) 및 트랜지스터(56)를 갖는다.
메모리 셀(36)은 트랜지스터(57), 트랜지스터(58), 및 용량 소자(C3)를 갖는다. 트랜지스터(57)의 소스 및 드레인 중 한쪽은, 트랜지스터(58)의 게이트와 전기적으로 접속된다. 트랜지스터(57)의 소스 및 드레인 중 한쪽은, 용량 소자(C3)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(57)의 소스 및 드레인 중 다른 쪽은, 배선(574)(WD2)과 전기적으로 접속된다. 용량 소자(C3)의 다른 쪽 전극은, 배선(572)(RW2)과 전기적으로 접속된다. 트랜지스터(58)의 소스 및 드레인 중 한쪽은, 배선(75)(VSS)과 전기적으로 접속된다.
트랜지스터(57)의 게이트는, 동일한 행에 제공된 트랜지스터(56)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(56)의 게이트는, 배선(573)(SE2)과 전기적으로 접속된다. 트랜지스터(56)의 소스 및 드레인 중 다른 쪽은, 배선(571)(WW2)과 전기적으로 접속된다.
트랜지스터(58)의 소스 및 드레인 중 다른 쪽은, 동일한 행에 제공된 트랜지스터(55)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(55)의 소스 및 드레인 중 다른 쪽은, 배선(93)(OUT2)과 전기적으로 접속된다. 트랜지스터(55)의 게이트는, 인버터 회로(27)의 출력 단자와 전기적으로 접속된다. 인버터 회로(27)의 입력 단자는, 배선(573)(SE2)과 전기적으로 접속된다.
제 2 참조 메모리 블록(25)은 트랜지스터(57), 트랜지스터(58) 및 용량 소자(C3) 사이의 접속 구성은 제 2 메모리 블록(24)[A], [B]과 동등하다. 다만, 제 2 참조 메모리 블록(25)은 트랜지스터(55) 및 트랜지스터(56)를 갖지 않는 구성이고, 트랜지스터(57)의 게이트는 배선(71)(WW)[1]과 전기적으로 접속된다. 트랜지스터(58)의 소스 및 드레인 중 다른 쪽은, 배선(93)(OUT2)[REF]과 전기적으로 접속된다. 또한, 각 메모리 셀(36)의 트랜지스터(57)의 소스 및 드레인 중 다른 쪽은, 배선(74)(WD2)[REF]과 전기적으로 접속된다.
제 2 메모리 블록(24)[A], [B]의 각 메모리 셀(36)의 전하 유지 노드(SN2[1,1], SN2[k,1], SN2[1,k], SN2[k,k])의 각각에는 배선(574)(WD2)[1] 내지 배선(574)(WD2)[k]으로부터 트랜지스터(57)를 통하여 제 2 데이터가 입력된다. 또한, 제 2 참조 메모리 블록(25)의 각 메모리 셀(36)의 전하 유지 노드(SNREF2[1], SNREF2[k])의 각각에는, 배선(74)(WD2)[REF]으로부터 트랜지스터(57)를 통하여 기준 준위가 입력된다.
도 9에 회로(20)의 동작을 설명하는 타이밍 차트를 도시하였다. WW2[1]는 배선(571)(WW2)[1]에 공급하는 전위, WW2[k]는 배선(571)(WW)[k]에 공급하는 전위, CSC2는 배선(577)(CSC2)에 공급하는 전위, OPC2는 배선(578)(OPC2)에 공급하는 전위, SE2는 배선(573)(SE2)에 공급하는 전위, RW2A[1]는 배선(572)(RW2A)[1]에 공급하는 전위, RW2A[k]는 배선(572)(RW2A)[k]에 공급하는 전위, RW2B[1]는 배선(572)(RW2B)[1]에 공급하는 전위, RW2B[k]는 배선(572)(RW2B)[k]에 공급하는 전위, RW2REF[1]는 배선(572)(RW2REF)[1]에 공급하는 전위, RW2REF[k]는 배선(572)(RW2REF)[k]에 공급하는 전위, SUM2[1]는 배선(94)(SUM2)[1]의 전위, SUM1[k]는 배선(94)(SUM2)[k]의 전위이다. 또한, 도 9에 있어서 CSC 내지 SUM1[k]은 회로(10)의 동작을 나타내고, 도 5의 설명을 참조할 수 있다.
시각 T1 내지 시각 T4는 노드(SN)에 각 전위를 기록하는 동작, 즉 상술한 회로(10)의 동작이다. 상기 기간 내에, 배선(71)(WW)[1]의 전위가 "H"가 되는 타이밍으로 제 2 참조 메모리 블록(25)의 메모리 셀(36)에 기준 전위인 WD2[REF]의 데이터를 기록한다. 또한, 데이터를 기록하는 타이밍은 배선(71)(WW)[1] 내지 배선(71)(WW)[k] 중 어느 것이 "H"가 되는 타이밍이면 좋다.
시각 T5 내지 시각 T6에서, 배선(571)(WW2)[1], 배선(573)(SE2)이 "H"가 되고, 연산 블록(21)[1] 내지 연산 블록(21)[j] 내의 제 2 메모리 블록(24)[A] 내의 노드(SN2)[1,1] 내지 노드(SN2)[1,j]에 전위(VSUM1)[1,1] 내지 전위(VSUM1)[1,j]이 배선(574)(WD2)[1] 내지 배선(574)(WD2)[j]을 통하여 기록된다.
즉, 제 2 메모리 블록(24)[A] 내의 배선(571)(WW2)[1]이 전기적으로 접속된 메모리 셀(36)에, 배선(92)(SUM1)[1] 내지 배선(92)(SUM1)[j]으로부터 출력된 제 2 데이터가 기록된다.
시각 T7 내지 시각 T8에서, 배선(571)(WW2)[k], 배선(573)(SE2)이 "H"가 되고, 연산 블록(21)[1] 내지 연산 블록(21)[j] 내의 제 2 메모리 블록(24)[A] 내의 노드(SN2)[k,1] 내지 노드(SN2)[k,j]에 전위(VSUM1)[k,1] 내지 전위(VSUM1)[k,j]가 배선(574)(WD2)[1] 내지 배선(574)(WD2)[j]을 통하여 기록된다.
즉, 제 2 메모리 블록(24)[A] 내의 배선(571)(WW2)[k]이 전기적으로 접속된 메모리 셀(36)에, 배선(92)(SUM1)[1] 내지 배선(92)(SUM1)[j]으로부터 출력된 제 2 데이터가 기록된다.
즉, 회로(10)에서 연산되어 얻어진 제 2 데이터는 래치 회로 등을 경유하지 않고, 회로(20)의 노드(SN2)에 그대로 기록된다.
시각 T9 내지 시각 T10에서, 배선(577)(CSC2)의 전위를 "H", 배선(573)(SE2)의 전위를 "L", 배선(572)(RW2A)[1] 내지 배선(572)(RW2A)[k], 배선(572)(RW2B)[1] 내지 배선(572)(RW2B)[k] 및 배선(572)(RW2REF)[1] 내지 배선(572)(RW2REF)[k]의 전위를 VRW2[REF]로 한다. 여기서, 배선(93)(OUT2)[1]에는 제 2 메모리 블록(24)[A] 내의 메모리 셀(36)에 흐르는 전류(I2)[1,1] 내지 전류(I2)[1,k]의 합인 전류(IOUT2)[1]가 흐르고, 배선(93)(OUT2)[REF]에는 제 2 참조 메모리 블록(25) 내의 메모리 셀(36)에 흐르는 전류(IREF2)[1] 내지 전류(IREF2)[k]의 합인 전류(IOUT2)[REF]가 흐른다.
즉, 연산 블록(21)[1] 내지 연산 블록(21)[j/k] 내의 제 2 메모리 블록(24)[A] 내에 대하여, 회로(30)가 갖는 회로(522)(OUTSUM2)[1] 내지 회로(522)(OUTSUM2)[j]에 보정 전압을 설정하는 동작을 수행한다.
시각 T10 내지 시각 T11에서, 배선(578)(OPC2) 및 배선(571)(WW2)[1]의 전위를 "H", 배선(573)(SE2) 및 배선(577)(CSC2)의 전위를 "L"로 하고, 배선(572)(RW2A)[1] 내지 배선(572)(RW2A)[k] 및 배선(572)(RW2REF)[1] 내지 배선(572)(RW2REF)[k]의 전위는 규정한 전위(VRW2)[1,1] 내지 전위(VRW2)[1,k]로 하고, 배선(572)(RW2B)[1] 내지 배선(572)(RW2B)[k]의 전위는 (VRW2)[REF]로 한다.
여기서, 배선(94)(SUM2)[1]에 출력되는 신호의 값(VSUM2)[1,1]은, 곱합 연산에서의 배선(574)(WD2)[1]으로부터 제 2 메모리 블록(24)[A]의 노드(SN2)[1,1] 내지 노드(SN2)[1,k]에 기록된 전위(VSUM)[1,1] 내지 전위(VSUM)[1,k] 각각으로부터 VWD2[REF]를 뺀 전위와, 배선(572)(RW2A)[1] 내지 배선(572)(RW2A)[k]으로부터 입력된 전위(VRW2)[1,1] 내지 전위(VRW2)[1,k]의 곱의 합이 된다. 즉, 1열째의 곱(VSUM[1,1]×VRW2[1,1])으로부터 k열째의 곱(VSUM[1,k]×VRW2[1,k])까지의 모두를 더한 값에 상당한다.
또한, 연산 블록(21)[1] 내지 연산 블록(21)[j] 내의 제 2 메모리 블록(24)[B] 내의 노드(SN2)[1,1] 내지 노드(SN2)[1,j]에 전위(VSUM1)[k+1,1] 내지 전위(VSUM1)[k+1,j]가 배선(574)(WD2)[1] 내지 배선(574)(WD2)[j]를 통하여 기록된다.
즉, 제 2 메모리 블록(24)[B] 내의 배선(571)(WW2)[1]이 전기적으로 접속된 메모리 셀(36)에, 배선(92)(SUM1)[1] 내지 배선(92)(SUM1)[j]으로부터 출력된 제 2 데이터가 기록된다. 이때, 제 2 메모리 블록(24)[B]에 접속되는 배선(572)(RW2B)[1] 내지 배선(572)(RW2B)[k]의 데이터는 VRW2[REF]로 한다.
시각 T11 내지 시각 T12에서, 배선(578)(OPC2) 및 배선(571)(WW2)[k]의 전위를 "H", 배선(573)(SE2) 및 배선(577)(CSC2)의 전위를 "L"로 하고, 배선(572)(RW2A)[1] 내지 배선(572)(RW2A)[k] 및 배선(572)(RW2REF)[1] 내지 배선(572)(RW2REF)[k]의 전위는 규정된 전위(VRW2)[k,1] 내지 전위(VRW2)[k,k]로 하고, 배선(572)(RW2B)[1] 내지 배선(572)(RW2B)[k]의 전위는 VRW2[REF]로 한다.
여기서, 배선(94)(SUM2)[1]에 출력되는 신호의 값(VSUM2)[k,1]은, 곱합 연산에서의 배선(574)(WD2)[1]으로부터 제 2 메모리 블록(24)[A]의 노드(SN2)[1,1] 내지 노드(SN2)[1,k]에 기록된 전위(VSUM)[k,1] 내지 전위(VSUM)[k,k] 각각으로부터 VWD2[REF]를 뺀 전위와, 배선(572)(RW2A)[1] 내지 배선(572)(RW2A)[k]으로부터 입력된 전위(VRW2)[k,1] 내지 전위(VRW2)[k,k]의 곱의 합이 된다. 즉, 1열째의 곱(VSUM[k,1]×VRW2[k,1])으로부터 k열째의 곱(VSUM[k,k]×VRW2[k,k])까지의 모두를 더한 값에 상당한다.
또한, 연산 블록(21)[1] 내지 연산 블록(21)[j] 내의 제 2 메모리 블록(24)[B] 내의 노드(SN2)[k,1] 내지 노드(SN2)[k,j]에 전위(VSUM1)[k+1,1] 내지 전위(VSUM1)[k+1,j]가 배선(574)(WD2)[1] 내지 배선(574)(WD2)[j]를 통하여 기록된다.
즉, 제 2 메모리 블록(24)[B] 내의 배선(571)(WW2)[k]이 전기적으로 접속된 메모리 셀(36)에, 배선(92)(SUM1)[1] 내지 배선(92)(SUM1)[j]으로부터 출력된 제 2 데이터가 기록된다.
즉, 배선(573)(SE2)은 제 2 메모리 블록(24)[A] 및 [B]이 갖는 트랜지스터(56)의 게이트와 전기적으로 접속되고, 또한 제 2 메모리 블록(24)[A] 및 [B] 중 한쪽과 인버터 회로(26)를 통하여 전기적으로 접속되기 때문에, 배선(573)(SE2)의 전위를 "H" 또는 "L"로 함으로써, 제 2 메모리 블록(24)[A] 및 [B] 중 어느 한쪽에 제 2 데이터를 기록할 수 있다.
또한, 배선(573)(SE2)은 제 2 메모리 블록(24)[A] 및 [B]이 갖는 트랜지스터(55)의 게이트와 인버터 회로(27)를 통하여 전기적으로 접속된다. 따라서, 제 2 메모리 블록(24)[A] 및 [B] 중 한쪽이 제 2 데이터를 기록하는 동안, 제 2 메모리 블록(24)[A] 및 [B] 중 다른 쪽은 회로(30)와 접속되어, 이미 기록된 제 2 데이터의 곱합 연산을 수행할 수 있다.
따라서, 본 발명의 일 형태에 따른 반도체 장치에서는, 배선(573)(SE2)의 전위를 "H"와 "L"로 교체로 전환함으로써, 제 2 메모리 블록(24)[A] 및 [B]에서, 데이터의 기록 및 상기 데이터의 연산을 병렬 처리할 수 있다. 즉, 2차원 이산 코사인 변환 처리를 고속으로 수행할 수 있다.
회로(10) 및 회로(20)에 사용하는 트랜지스터는, 백 게이트를 제공한 구성이어도 좋다. 예를 들어, 도 10의 (A) 및 (B)는 도 3에 도시된 제 1 메모리 블록(18)이 갖는 트랜지스터(41) 내지 트랜지스터(43)에 백 게이트를 제공한 구성이다. 도 10의 (A)는 상기 백 게이트에 정전위를 인가하는 구성이고, 문턱 전압을 제어할 수 있다. 도 10의 (A)에서는 일례로서 백 게이트가 저전위를 공급하는 배선(75)(VSS)과 접속하는 예를 도시하였지만, 그 외의 배선에 접속하는 구성이어도 좋다. 또한, 도 10의 (B)는 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성이고, 온 전류를 증가시키고, 또한 오프 전류를 감소시킬 수 있다. 또한, 원하는 트랜지스터가 적절한 전기 특성을 갖도록 도 10의 (A) 및 (B)의 구성 등을 조합한 구성으로 하여도 좋다. 또한, 백 게이트가 제공되지 않는 트랜지스터가 있어도 좋다. 또한, 트랜지스터에 백 게이트를 제공하는 구성은 회로(10) 및 회로(20)가 갖는 그 외의 트랜지스터에도 적용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치의 구체적인 구성예에 대하여 도면을 참조하여 설명한다. 도 11의 (A) 및 (B)는 도 3에 도시된 제 1 메모리 블록(18)이 갖는 트랜지스터(42), 트랜지스터(43), 및 용량 소자(C1)의 구체적인 접속 형태의 일례를 도시한 것이다. 도 11의 (A)는 트랜지스터(42)의 채널 길이 방향을 나타낸 단면도이다. 도 11의 (B)는 도 11의 (A)에 도시된 일점쇄선 X1-X2의 단면도이고, 트랜지스터(42)의 채널 폭 방향의 단면을 도시한 것이다. 도 11의 (C)는 도 11의 (A)에 도시된 일점쇄선 Y1-Y2의 단면도이고, 트랜지스터(43)의 채널 폭 방향의 단면을 도시한 것이다.
트랜지스터(42)에는 오프 전류가 매우 작고, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터(이하, OS 트랜지스터)를 사용하는 것이 바람직하다. 상기 트랜지스터를 사용함으로써, 트랜지스터(42)를 오프 상태로 한 경우, 노드(SN)의 전위는 오랫동안 유지된다.
트랜지스터(43)는 판독 트랜지스터로서 증폭률이 높은 것이 요망되므로 실리콘을 사용한 트랜지스터(이하, Si 트랜지스터)를 사용하는 것이 바람직하다. 예를 들어, 기판(600)을 실리콘 기판으로 하고, 기판(600)에 트랜지스터(43)를 형성할 수 있다.
기판(600)은 벌크의 실리콘 기판에 한정되지 않고, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 및 유기 반도체를 재료로 하는 기판을 사용할 수도 있다.
따라서, 도 11의 (A)에 도시된 바와 같이 트랜지스터(42) 및 용량 소자(C1)가 제공되는 층(1100)과 트랜지스터(43)가 제공되는 층(1200)의 적층 구성으로 할 수 있다. 상기 구성으로 함으로써, 반도체 장치의 면적을 작게 할 수 있다. 또한, 2개의 층의 경계 근방에 제공되는 요소(절연층, 배선, 콘택트 플러그 등)는 어느 쪽 층에 제공되어도 좋다. 또한, 한쪽 층의 요소의 일부가 다른 쪽 층에 제공되어도 좋다.
용량 소자(C1)는 예를 들어, 트랜지스터(42) 위에 절연층(85), 절연층(86)을 개재하여 제공하는 구성으로 할 수 있다. 도전층(79)을 한쪽 전극, 배선(72)(RW)을 다른 쪽 전극, 절연층(88)을 유전체로서 층(1100)에 제공할 수 있다. 절연층(88)에는 예를 들어, 산화 실리콘막, 산화 질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또한, 용량 소자(C1)는 층(1200)에 제공되어도 좋다.
본 실시형태에서 설명하는 단면도에서는 배선, 전극, 및 콘택트 플러그(도전체(89))를 개별의 요소로서 도시하였지만, 이들이 전기적으로 접속되는 경우에서는 동일 요소로서 제공되는 경우도 있다. 또한, 배선과 전극이 도전체(89)를 개재하여 접속되는 형태는 일례이고, 전극이 배선과 직접 접속되는 경우도 있다.
각 요소 위에는 보호막, 층간 절연막, 또는 평탄화막으로서의 기능을 갖는 절연층(81) 내지 절연층(87) 등이 제공된다. 예를 들어, 절연층(81) 내지 절연층(87) 등에는 산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 절연층(81) 내지 절연층(87) 등의 상면은 필요에 따라 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화 처리를 수행하여도 좋다.
또한, 도면에 도시된 배선 등의 일부가 제공되지 않는 경우나, 도면에 도시되지 않은 배선이나 트랜지스터 등이 각 층에 포함되는 경우도 있다. 또한, 도면에 도시되지 않은 층이 포함되는 경우도 있다. 또한, 도면에 도시된 층의 일부가 포함되지 않는 경우도 있다.
도 11의 (A)에서, 트랜지스터(42)는 백 게이트를 갖는 형태를 예시하였지만, 백 게이트를 갖지 않는 형태여도 좋다. 상기 백 게이트는, 대향하여 제공되는 트랜지스터의 프런트 게이트와 전기적으로 접속되는 경우가 있다. 또는, 상기 백 게이트에 프런트 게이트와 다른 고정 전위가 공급되는 경우가 있다. 또한, 상기 백 게이트의 유무에 관한 형태는, 본 실시형태에서 설명하는 다른 화소의 구성에도 적용될 수 있다.
여기서, 도 11의 (A) 및 (C)에 있어서는 Si 트랜지스터는 fin형의 구성인 경우를 도시하였지만, 도 12의 (A)에 도시된 바와 같이 플레이너형이라도 좋다. 또는, 도 12의 (B)에 도시된 바와 같이 실리콘 박막의 활성층(650)을 갖는 트랜지스터라도 좋다. 또한, 활성층(650)은 다결정 실리콘이나 SOI(Silicon on Insulator)의 단결정 실리콘으로 할 수 있다. 또한, 도 12의 (B)에 도시된 구성에 있어서 기판(610)에는 유리 기판 등을 사용할 수 있다. 또한, 도 12의 (C)에 도시된 바와 같이, 트랜지스터(43)를 OS 트랜지스터로 하여도 좋다. 또는 트랜지스터(42) 및 트랜지스터(43) 양쪽을 Si 트랜지스터로 할 수도 있다.
도 11의 (A)에 도시된 바와 같이, OS 트랜지스터가 형성되는 영역과, Si 트랜지스터가 형성되는 영역 사이에는 절연층(80)이 제공된다.
트랜지스터(43)의 활성 영역 근방에 제공되는 절연층 내의 수소는 실리콘의 댕글링 본드를 종단한다. 따라서, 상기 수소는 트랜지스터(43)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(42) 등의 활성층인 산화물 반도체층 근방에 제공되는 절연층 내의 수소는, 산화물 반도체층 내에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로, 상기 수소는 트랜지스터(42) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터를 갖는 한쪽 층과, OS 트랜지스터를 갖는 다른 쪽 층을 적층하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연층(80)을 제공하는 것이 바람직하다. 절연층(80)에 의하여, 한쪽 층에 수소를 가둠으로써 트랜지스터(43) 등의 신뢰성이 향상될 수 있다. 또한, 한쪽 층으로부터 다른 쪽 층으로의 수소의 확산이 억제됨으로써 트랜지스터(42) 등의 신뢰성도 향상시킬 수 있다.
절연층(80)으로서는 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
또한, 본 실시형태에서 본 발명의 일 형태에 대하여 설명하였다. 또는, 다른 실시형태에서, 본 발명의 일 형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에는 다양한 발명의 형태가 기재되어 있으므로, 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 반도체 장치에 적용한 경우의 예를 설명하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태를 반도체 장치에 적용하지 않아도 된다. 예를 들어, 본 발명의 일 형태는 다른 기능을 갖는 반도체 장치에 적용하여도 좋다. 예를 들어, 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이 산화물 반도체를 갖는 경우의 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 다양한 반도체를 가져도 좋다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는 예를 들어, 경우에 따라 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 갖지 않아도 된다.
본 실시형태는 다른 실시형태에 기재의 구성과 적절히 조합하여 실시할 수 있다.
(실시형태2)
본 실시형태에서는, 실시형태 1에 기재된 회로(10)에 촬상 소자를 제공한 반도체 장치에 대하여 설명한다. 또한, 메모리 셀 어레이(11), 회로(13), 회로(14) 및 회로(39) 이외는 실시형태 1과 같은 구성으로 할 수 있고, 중첩되는 설명은 생략한다.
도 13은 제 1 메모리 블록(18) 및 제 1 참조 메모리 블록(19)의 실시형태 1과 상이한 회로도의 일례이다. 실시형태 1에 기재의 제 1 메모리 블록(18)은, 외부로부터 연산 대상의 데이터를 노드(SN)에 입력하는 구성이지만, 본 실시형태에 기재의 제 1 메모리 블록(18)은 촬상 소자의 구성을 갖고, 노드(SN)의 전위를 노광에 의하여 확정시킨다.
도 13에 도시된 제 1 메모리 블록(18)은, k행 k열에 제공된 메모리 셀(37)을 갖는다. 제 1 참조 메모리 블록(19)은 k행 1열에 제공된 메모리 셀(38)을 갖는다. 또한, 제 1 메모리 블록(18) 및 제 1 참조 메모리 블록(19)은 각 열에 제공된 트랜지스터(41)를 갖는다.
메모리 셀(37)은 트랜지스터(60), 트랜지스터(61), 트랜지스터(62), 용량 소자(C1), 및 광전 변환 소자(PD)를 갖는다. 트랜지스터(60)의 소스 및 드레인 중 한쪽은, 트랜지스터(61)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(61)의 소스 및 드레인 중 한쪽은, 트랜지스터(62)의 게이트와 전기적으로 접속된다. 트랜지스터(61)의 소스 및 드레인 중 한쪽은, 용량 소자(C1)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(61)의 소스 및 드레인 중 다른 쪽은 광전 변환 소자(PD)의 한쪽 전극과 전기적으로 접속된다.
트랜지스터(60)의 소스 및 드레인 중 다른 쪽은 배선(74)(WD)과 전기적으로 접속된다. 트랜지스터(60)의 게이트는 배선(71)(WW)과 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 전극은 배선(72)(RW)에 전기적으로 접속된다. 광전 변환 소자(PD)의 다른 쪽 전극 및 트랜지스터(62)의 소스 및 드레인 중 한쪽은 배선(75)(VSS)과 전기적으로 접속된다. 배선(75)(VSS)에는 예를 들어 저전원 전위를 공급할 수 있다.
트랜지스터(62)의 소스 및 드레인 중 다른 쪽은, 같은 열에 제공된 트랜지스터(41)의 소스 및 드레인 중 한쪽 전극과 전기적으로 접속된다. 트랜지스터(41)의 게이트는 배선(73)(SE)과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 배선(91)(OUT1)에 전기적으로 접속된다.
광전 변환 소자(PD)를 이용하여 노드(SN)의 전위가 변화되는 구성이면, 도 13에 도시된 회로 이외의 구성이어도 좋다.
본 실시형태에서의 제 1 참조 메모리 블록(19)은, 실시형태 1에 도시된 제 1 참조 메모리 블록(19)과 동일한 구성으로 할 수 있다. 즉, 메모리 셀(35)과 메모리 셀(38)은 동일한 구성을 갖는다.
또한, 실시형태 1에 나타낸 회로(13)는 메모리 셀(35)의 각 행을 선택하는 기능을 갖지만, 본 실시형태의 메모리 셀(37)에는 모두 기준 전위(VPR)를 기록하므로, 본 실시형태의 회로(13)는 행을 선택하는 기능을 갖지 않아도 된다. 즉, 본 실시형태의 회로(13)는 트랜지스터(60)의 도통을 제어할 수 있는 신호를 출력하는 기능을 가지면 된다. 또는, 회로(13)를 제공하지 않고, 회로(39)로 트랜지스터(60)의 도통을 제어하여도 좋다.
또한, 실시형태 1에 나타낸 회로(14)는 연산 대상의 데이터를 공급하는 기능을 갖지만, 본 실시형태에서의 회로(14)는, 제 1 메모리 블록(18), 제 1 참조 메모리 블록(19) 및 제 2 참조 메모리 블록(25)에 배선(74)(WD)을 통하여 기준 전위(VPR)를 공급하는 기능을 가지면 좋다.
또한, 본 실시형태에서, 각종 제어 신호를 출력하는 회로(39)는, 배선(66)(TX)을 통하여 트랜지스터(61)의 도통을 제어하는 신호를 공급하는 기능을 갖는다.
실시형태 1에 나타낸 각 제 1 메모리 블록(18) 내의 1행째의 메모리 셀(35)에는, VWD[REF]-VWD[1,1] 내지 VWD[REF]-VWD[1,j]에 미리 가공된 데이터가 회로(14)로부터 공급되고, 상기 데이터에 대하여 연산 처리가 수행된다.
한편, 본 실시형태에 나타낸 각 제 1 메모리 블록(18) 내의 1행째의 메모리 셀(37)에는, 우선 기준 전위(VPR)가 저장되고, 광전 변환 소자(PD)에 의한 전하의 방출로 VWD[1,1] 내지 VWD[1,j]의 데이터를 확정시킨다. 또한, 제 1 참조 메모리 블록(19)의 메모리 셀(38)에도, 기준 전위(VPR)를 저장해 둔다. 즉, 메모리 셀(37)에는 VPR-VWD[1,1] 내지 VPR-VWD[1,j]의 데이터가 저장되고, 실시형태 1과 마찬가지의 연산 처리를 수행할 수 있다.
상기 광전 변환 소자(PD)에 의한 전하의 방출은 트랜지스터(61)의 도통, 비도통에 의하여 제어할 수 있다. 트랜지스터(61)의 게이트에는 배선(66)(TX)을 통하여 회로(39)가 전기적으로 접속되고, 회로(39)가 출력하는 제어 신호에 의하여 모든 메모리 셀(37)에서 대략 동시에 광전 변환 소자(PD)에 의하여 전하가 방출된다. 즉, 글로벌 셔터 방식으로 촬상 동작이 수행된다.
트랜지스터(60) 및 트랜지스터(61)에는, OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터의 낮은 오프 전류 특성에 의하여 노드(SN)의 전위를 오랫동안 유지할 수 있고, 글로벌 셔터 방식으로의 촬상을 가능하게 한다.
또한, OS 트랜지스터는, Si 트랜지스터보다 드레인 내압(drain breakdown voltage)이 높은 특성을 갖는다. 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자(PD)에서는, 애벌란시 증배를 이용하기 위하여 비교적 높은 전압(예를 들어 10V 이상)을 인가하여 동작시키는 것이 바람직하다. 따라서, OS 트랜지스터와, 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자(PD)를 조합함으로써 신뢰성이 높은 촬상 장치로 할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)는, 가시광에 대한 외부 양자 효율이 높은 특성을 갖는다. 또한, 셀레늄계 재료는 광 흡수 계수가 높으므로, 광전 변환층(561)을 얇게 하기 쉽다는 이점을 갖는다. 셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는, 애벌란시 증배에 의하여 증폭이 큰 고감도 센서로 할 수 있다. 즉, 셀레늄계 재료를 광전 변환층(561)에 사용함으로써, 화소 면적이 축소하여도 충분한 광 전류를 얻을 수 있다. 따라서, 셀레늄계 재료를 사용한 광전 변환 소자(PD)는 저조도 환경에서의 촬상에도 적합하다고 할 수 있다.
셀레늄계 재료로서는, 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은 예를 들어, 비정질 셀레늄을 성막한 후, 열 처리를 수행함으로써 얻을 수 있다. 결정 셀레늄의 결정 입경을 화소 피치보다 작게 함으로써, 화소마다의 특성 편차를 저감시킬 수 있다. 또한, 결정 셀레늄은, 비정질 셀레늄보다 가시광에 대한 분광 감도나 광 흡수 계수가 높은 특성을 갖는다.
또한, 셀레늄계 재료로서 구리, 인듐, 셀레늄의 화합물(CIS)을 사용하여도 좋다. 또는 구리, 인듐, 갈륨, 셀레늄의 화합물(CIGS)을 사용하여도 좋다. CIS 및 CIGS에서는 셀레늄의 단층과 마찬가지로 애벌란시 증배를 이용할 수 있는 광전 변환 소자(PD)를 형성할 수 있다.
또한, 광전 변환 소자(PD)에는, 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 다이오드 소자 등을 사용하여도 좋다. 또는 실리콘 기판을 광전 변환층으로 한 pn형 포토다이오드를 사용하여도 좋다.
이와 같이, 본 실시형태에 따른 반도체 장치를 사용함으로써, 촬상 동작으로부터 2차원 이산 코사인 변환 처리까지를 고속으로 및 저소비전력으로 수행할 수 있다. 또한, 촬상 데이터를 유지하는 메모리 등을 별도 제공할 필요가 없어지므로 회로 면적을 축소할 수 있다.
본 실시형태는 다른 실시형태에 기재의 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 산화물 반도체를 갖는 트랜지스터에 대하여 도면을 사용하여 설명한다. 또한, 본 실시형태에서의 도면에서는 명료화를 위하여 일부의 요소를 확대, 축소, 또는 생략하여 도시하였다.
도 14의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터(101)의 상면도 및 단면도이다. 도 14의 (A)는 상면도이고, 도 14의 (A)에 도시된 일점쇄선 B1-B2 방향의 단면이 도 14의 (B)에 상당한다. 또한, 도 14의 (A)에 도시된 일점쇄선 B3-B4 방향의 단면이 도 16의 (A)에 상당한다. 또한, 일점쇄선 B1-B2 방향을 채널 길이 방향, 일점쇄선 B3-B4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(101)는 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150); 산화물 반도체층(130), 도전층(140) 및 도전층(150)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 도전층(140), 도전층(150), 절연층(160) 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180)을 갖는다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
도 14의 (B)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 도전층(140) 및 도전층(150)과 각각 접하고, 도전층(140) 및 도전층(150)으로서 산소와 결합하기 쉬운 도전 재료를 사용하면, 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는, 산화물 반도체층(130)과 도전층(140) 및 도전층(150)이 접함으로써 산화물 반도체층(130) 내에 산소 결손이 생기고, 이 산소 결손과 산화물 반도체층(130) 내에 잔류 또는 외부로부터 확산되는 수소와의 상호 작용에 의하여 영역(231) 및 영역(232)은 저저항의 n형이 된다.
또한 트랜지스터의 '소스'나 '드레인'의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바꿀 수 있다. 따라서, 본 명세서에서 '소스' 및 '드레인'이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다. 또한, '전극층'은 '배선'으로 바꿔 말할 수도 있다.
또한, 도전층(170)은 도전층(171) 및 도전층(172)의 2층으로 형성되는 예가 도시되었지만 1층 또는 3층 이상의 적층이어도 좋다. 이 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
도전층(140) 및 도전층(150)은 단층으로 형성되는 예가 도시되었지만 2층 이상의 적층이어도 좋다. 이 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 14의 (C) 및 (D)에 도시된 구성이어도 좋다. 도 14의 (C)는 트랜지스터(102)의 상면도이고, 도 14의 (C)에 도시된 일점쇄선 C1-C2 방향의 단면이 도 14의 (D)에 상당한다. 또한, 도 14의 (C)에 도시된 일점쇄선 C3-C4 방향의 단면은 도 16의 (B)에 상당한다. 또한, 일점쇄선 C1-C2 방향을 채널 길이 방향, 일점쇄선 C3-C4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(102)는, 게이트 절연막으로서 작용하는 절연층(160)의 단부와 게이트 전극층으로서 작용하는 도전층(170)의 단부를 일치시키지 않는 점 외는 트랜지스터(101)와 같은 구성을 갖는다. 트랜지스터(102)의 구조는 도전층(140) 및 도전층(150)이 절연층(160)으로 넓게 덮이기 때문에 도전층(140) 및 도전층(150)과, 도전층(170) 사이의 저항이 높고, 게이트 누설 전류가 적다는 특징을 갖는다.
트랜지스터(101) 및 트랜지스터(102)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖는 톱 게이트 구조이다. 이 영역의 채널 길이 방향의 폭은 기생 용량을 작게 하기 위하여 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 이 구성에서는, 산화물 반도체층(130)에 오프셋 영역이 형성되지 않기 때문에, 온 전류가 높은 트랜지스터가 형성되기 쉽다.
본 발명의 일 형태에 따른 트랜지스터는 도 14의 (E) 및 (F)에 도시된 구성이어도 좋다. 도 14의 (E)는 트랜지스터(103)의 상면도이고, 도 14의 (E)에 도시된 일점쇄선 D1-D2를 방향의 단면이 도 14의 (F)에 상당한다. 또한, 도 14의 (E)에 도시된 일점쇄선 D3-D4 방향의 단면은 도 16의 (A)에 상당한다. 또한, 일점쇄선 D1-D2 방향을 채널 길이 방향, 일점쇄선 D3-D4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(103)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130); 산화물 반도체층(130)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 산화물 반도체층(130)과 전기적으로 접속하는 도전층(140) 및 도전층(150)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(140) 및 도전층(150)에 접하는 절연층(평탄화막) 등을 가져도 좋다.
도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
도 14의 (F)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 절연층(175)과 접하고, 예를 들어 절연층(175)으로서 수소가 포함되는 절연 재료를 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는, 절연층(175)을 형성할 때까지의 공정에 의하여 영역(231) 및 영역(232)에 생기는 산소 결손과, 절연층(175)으로부터 영역(231) 및 영역(232)으로 확산되는 수소의 상호 작용에 의하여, 영역(231) 및 영역(232)은 저저항의 n형이 된다. 또한, 수소가 포함되는 절연 재료로서는, 예를 들어 질화 실리콘이나 질화 알루미늄 등을 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 15의 (A) 및 (B)에 도시된 구성이어도 좋다. 도 15의 (A)는 트랜지스터(104)의 상면도이고, 도 15의 (A)에 도시된 일점쇄선 E1-E2 방향의 단면이 도 15의 (B)에 상당한다. 또한, 도 15의 (A)에 도시된 일점쇄선 E3-E4 방향의 단면은 도 16의 (A)에 상당한다. 또한, 일점쇄선 E1-E2 방향을 채널 길이 방향, 일점쇄선 E3-E4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(104)는 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 단부를 덮도록 접하는 점 외는 트랜지스터(103)와 같은 구성을 갖는다.
또한, 도 15의 (B)에 도시된 영역(331) 및 영역(334)은 소스 영역, 영역(332) 및 영역(335)은 드레인 영역, 영역(333)은 채널 형성 영역으로서 기능할 수 있다.
영역(331) 및 영역(332)은 트랜지스터(101)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다.
영역(334) 및 영역(335)은 트랜지스터(103)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다. 또한, 채널 길이 방향에서의 영역(334) 및 영역(335)의 길이가 100nm 이하, 바람직하게는 50nm 이하인 경우에는 게이트 전계의 기여에 의하여 온 전류가 크게 저하되지 않는다. 따라서, 영역(334) 및 영역(335)의 저저항화를 수행하지 않는 경우도 있다.
트랜지스터(103) 및 트랜지스터(104)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖지 않는 자기 정렬 구조(self-aligned structure)를 갖는다. 자기 정렬 구조의 트랜지스터는 게이트 전극층과 소스 전극층 및 드레인 전극층 사이의 기생 용량이 매우 작기 때문에, 고속 동작 용도에 적합하다.
본 발명의 일 형태에 따른 트랜지스터는 도 15의 (C) 및 (D)에 도시된 구성이어도 좋다. 도 15의 (C)는 트랜지스터(105)의 상면도이고, 도 15의 (C)에 도시된 일점쇄선 F1-F2 방향의 단면이 도 15의 (D)에 상당한다. 또한, 도 15의 (C)에 도시된 일점쇄선 F3-F4 방향의 단면은 도 16의 (A)에 상당한다. 또한, 일점쇄선 F1-F2 방향을 채널 길이 방향, 일점쇄선 F3-F4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(105)는 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151); 산화물 반도체층(130), 도전층(141), 및 도전층(151)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접하는 절연층 등을 가져도 좋다.
도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접하고, 측면에는 접하지 않는 구성이 된다.
트랜지스터(105)는 도전층(141) 및 도전층(151)을 갖는 점, 절연층(175) 및 절연층(180)에 제공된 개구부를 갖는 점, 및 이 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는 점 외는, 트랜지스터(101)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고, 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 15의 (E) 및 (F)에 도시된 구성이어도 좋다. 도 15의 (E)는 트랜지스터(106)의 상면도이고, 도 15의 (E)에 도시된 일점쇄선 G1-G2 방향의 단면이 도 15의 (F)에 상당한다. 또한, 도 15의 (A)에 도시된 일점쇄선 G3-G4 방향의 단면은 도 16의 (A)에 상당한다. 또한, 일점쇄선 G1-G2 방향을 채널 길이 방향, 일점쇄선 G3-G4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(106)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151); 산화물 반도체층(130)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 절연층(120), 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속된 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접하는 절연층(평탄화막) 등을 가져도 좋다.
도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접하고, 측면에는 접하지 않는 구성이 된다.
트랜지스터(106)는 도전층(141) 및 도전층(151)을 갖는 점 외는 트랜지스터(103)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고, 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
트랜지스터(105) 및 트랜지스터(106)의 구성에서는 도전층(140) 및 도전층(150)이 절연층(120)과 접하지 않는 구성이기 때문에 절연층(120) 내의 산소가 도전층(140) 및 도전층(150)에 의하여 추출되기 어려워지고 절연층(120)으로부터 산화물 반도체층(130) 내로 산소를 쉽게 공급할 수 있다.
트랜지스터(103)에서의 영역(231) 및 영역(232), 트랜지스터(104) 및 트랜지스터(106)에서의 영역(334) 및 영역(335)에는 산소 결손을 형성하고 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 결손을 형성하는 불순물로서는 예를 들어 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 불소, 염소, 타이타늄, 아연, 및 탄소 중 어느 것으로부터 선택되는 하나 이상을 사용할 수 있다. 상기 불순물의 첨가 방법으로서는 플라스마 처리법, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
불순물 원소로서, 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 내의 금속 원소와 산소의 결합이 절단되어 산소 결손이 형성된다. 산화물 반도체층에 포함되는 산소 결손과 산화물 반도체층 내에 잔존하거나 또는 나중에 첨가되는 수소의 상호 작용에 의하여, 산화물 반도체층의 도전율을 높일 수 있다.
불순물 원소의 첨가에 의하여 산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 결과적으로, 산화물 도전체를 형성할 수 있다. 여기서는 도전체화된 산화물 반도체를 산화물 도전체라고 한다. 또한, 산화물 도전체는 산화물 반도체와 마찬가지로 투광성을 갖는다.
산화물 도전체는 축퇴 반도체(degenerated semiconductor)이며, 전도대단(conduction band edge)과 페르미 준위가 일치 또는 실질적으로 일치한다고 추정된다. 그러므로 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층과의 접촉은 옴 접촉(ohmic contact)이며, 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층의 접촉 저항을 저감할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 17의 (A) 내지 (F)에 도시된 채널 길이 방향의 단면도, 및 도 16의 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 도전층(173)을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 17의 (A) 내지 (F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
온 전류를 증가시키기 위해서는, 예를 들어 도전층(170)과 도전층(173)을 같은 전위로 하여 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)과는 다른 정전위를 도전층(173)에 공급하면 좋다. 도전층(170)과 도전층(173)을 같은 전위로 하기 위해서는 예를 들어 도 16의 (D)에 도시된 바와 같이, 도전층(170)과 도전층(173)을 콘택트 홀을 통하여 전기적으로 접속하면 좋다.
또한, 도 14 및 도 15에 도시된 트랜지스터(101) 내지 트랜지스터(106)에서는 산화물 반도체층(130)이 단층인 예를 도시하였지만 산화물 반도체층(130)은 적층이어도 좋다. 트랜지스터(101) 내지 트랜지스터(106)의 산화물 반도체층(130)은 도 18의 (B) 및 (C) 또는 도 18의 (D) 및 (E)에 도시된 산화물 반도체층(130)과 서로 바꿀 수 있다.
도 18의 (A)는 산화물 반도체층(130)의 상면도이고, 도 18의 (B) 및 (C)는 2층 구조인 산화물 반도체층(130)의 단면도이다. 또한, 도 18의 (D) 및 (E)는 3층 구조의 산화물 반도체층(130)의 단면도이다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 각각 조성이 상이한 산화물 반도체층 등을 사용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 19의 (A) 및 (B)에 도시된 구성이어도 좋다. 도 19의 (A)는 트랜지스터(107)의 상면도이고, 도 19의 (A)에 도시된 일점쇄선 H1-H2 방향의 단면이 도 19의 (B)에 상당한다. 또한, 도 19의 (A)에 도시된 일점쇄선 H3-H4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 H1-H2 방향을 채널 길이 방향, 일점쇄선 H3-H4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(107)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층; 이 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150); 상기 적층, 도전층(140), 및 도전층(150)과 접하는 산화물 반도체층(130c); 이 산화물 반도체층(130c)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 도전층(140), 도전층(150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180)을 갖는다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
트랜지스터(107)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(140) 및 도전층(150)과 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점 외는 트랜지스터(101)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 19의 (C) 및 (D)에 도시된 구성이어도 좋다. 도 19의 (C)는 트랜지스터(108)의 상면도이고, 도 19의 (C)에 도시된 일점쇄선 I1-I2 방향의 단면이 도 19의 (D)에 상당한다. 또한, 도 19의 (C)에 도시된 일점쇄선 I3-I4 방향의 단면이 도 21의 (B)에 상당한다. 또한, 일점쇄선 I1-I2 방향을 채널 길이 방향, 일점쇄선 I3-I4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(108)는, 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 일치하지 않는 점이 트랜지스터(107)와 상이하다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 19의 (E) 및 (F)에 도시된 구성이어도 좋다. 도 19의 (E)는 트랜지스터(109)의 상면도이고, 도 19의 (E)에 도시된 일점쇄선 J1-J2 방향의 단면이 도 19의 (F)에 상당한다. 또한, 도 19의 (E)에 도시된 일점쇄선 J3-J4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 J1-J2 방향을 채널 길이 방향, 일점쇄선 J3-J4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(109)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층; 이 적층과 접하는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접하는 절연층(평탄화막) 등을 가져도 좋다.
트랜지스터(109)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(103)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 20의 (A) 및 (B)에 도시된 구성이어도 좋다. 도 20의 (A)는 트랜지스터(110)의 상면도이고, 도 20의 (A)에 도시된 일점쇄선 K1-K2 방향의 단면이 도 20의 (B)에 상당한다. 또한, 도 20의 (A)에 도시된 일점쇄선 K3-K4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 K1-K2 방향을 채널 길이 방향, 일점쇄선 K3-K4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(110)는, 영역(331) 및 영역(332)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(104)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 20의 (C) 및 (D)에 도시된 구성이어도 좋다. 도 20의 (C)는 트랜지스터(111)의 상면도이고, 도 20의 (C)에 도시된 일점쇄선 L1-L2 방향의 단면이 도 20의 (D)에 상당한다. 또한, 도 20의 (C)에 도시된 일점쇄선 L3-L4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 L1-L2 방향을 채널 길이 방향, 일점쇄선 L3-L4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(111)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층; 이 적층과 전기적으로 접속되는 도전층(141) 및 도전층(151); 상기 적층, 도전층(141), 및 도전층(151)과 접하는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 상기 적층, 도전층(141), 도전층(151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접하는 절연층(평탄화막) 등을 가져도 좋다.
트랜지스터(111)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(141) 및 도전층(151)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점 외는 트랜지스터(105)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 20의 (E) 및 (F)에 도시된 구성이어도 좋다. 도 20의 (E)는 트랜지스터(112)의 상면도이고, 도 20의 (E)에 도시된 일점쇄선 M1-M2 방향의 단면이 도 20의 (F)에 상당한다. 또한, 도 20의 (E)에 도시된 일점쇄선 M3-M4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 M1-M2 방향을 채널 길이 방향, 일점쇄선 M3-M4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(112)는, 영역(331), 영역(332), 영역(334), 및 영역(335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(106)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 22의 (A) 내지 (F)에 도시된 채널 길이 방향의 단면도, 및 도 21의 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 이 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 22의 (A) 내지 (F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 23의 (A) 및 (B)에 도시된 구성으로 할 수도 있다. 도 23의 (A)는 상면도이고, 도 23의 (B)는 도 23의 (A)에 도시된 일점쇄선 N1-N2, 및 일점쇄선 N3-N4에 대응하는 단면도이다. 또한, 도 23의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 23의 (A) 및 (B)에 도시된 트랜지스터(113)는 기판(115); 기판(115) 위의 절연층(120); 절연층(120) 위의 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)); 산화물 반도체층(130)에 접하고 간격을 두고 배치된 도전층(140) 및 도전층(150); 산화물 반도체층(130c)에 접하는 절연층(160); 절연층(160)에 접하는 도전층(170)을 갖는다. 또한, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)은 트랜지스터(113) 위의 절연층(190)에 제공된 산화물 반도체층(130a), 산화물 반도체층(130b), 및 절연층(120)에 도달하는 개구부에 제공된다.
트랜지스터(113)의 구성은, 상술한 다른 트랜지스터의 구성과 비교하여, 소스 또는 드레인이 되는 도전체와 게이트 전극이 되는 도전체가 중첩되는 영역이 적으므로, 기생 용량을 작게 할 수 있다. 따라서, 트랜지스터(113)는 고속 동작이 필요한 회로의 요소로서 적합하다. 트랜지스터(113)의 상면은, 도 23의 (B)에 도시된 바와 같이 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화하는 것이 바람직하지만, 평탄화하지 않는 구성으로 할 수도 있다.
본 발명의 일 형태에 따른 트랜지스터에서의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)은 도 24의 (A) 및 (B)에 도시된 상면도(산화물 반도체층(130), 도전층(140), 및 도전층(150)만이 도시되었음)와 같이, 산화물 반도체층(130)의 폭(WOS)보다 도전층(140) 및 도전층(150)의 폭(WSD)이 길게 형성되어도 좋고, 짧게 형성되어도 좋다. WOS≥WSD(WSD는 WOS 이하)로 함으로써 게이트 전계가 산화물 반도체층(130) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 도 24의 (C)에 도시된 바와 같이, 도전층(140) 및 도전층(150)이 산화물 반도체층(130)과 중첩되는 영역에만 형성되어도 좋다.
본 발명의 일 형태에 따른 트랜지스터(트랜지스터(101) 내지 트랜지스터(113))은 어느 구성에서도, 게이트 전극층인 도전층(170)이 게이트 절연막인 절연층(160)을 개재하여 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸, 온 전류를 높일 수 있다. 이와 같은 트랜지스터 구조를 surrounded channel(s-channel) 구조라고 부른다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130b)을 갖는 트랜지스터, 그리고 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 갖는 트랜지스터에서는 산화물 반도체층(130)을 구성하는 2층 또는 3층의 재료를 적절히 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐름으로써 계면 산란의 영향을 받기 어렵고 높은 온 전류를 얻을 수 있다. 따라서, 산화물 반도체층(130b)을 두껍게 함으로써 온 전류가 향상되는 경우가 있다.
여기까지의 구성으로 함으로써, 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 실시형태에 기재의 구성은, 다른 실시형태에 기재의 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3에 기재의 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)에는, 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 표면이 절연 처리된 금속 기판 등을 사용할 수 있다. 또는 트랜지스터나 포토다이오드가 형성된 실리콘 기판, 및 이 실리콘 기판 위에 절연층, 배선, 콘택트 플러그로서 기능하는 도전체 등이 형성된 것을 사용할 수 있다. 또한, 실리콘 기판에 p-ch형 트랜지스터를 형성하는 경우, n-형 도전형을 갖는 실리콘 기판을 사용하는 것이 바람직하다. 또는 n-형 또는 i형의 실리콘층을 갖는 SOI 기판이라도 좋다. 또한, 실리콘 기판에 제공되는 트랜지스터가 p-ch형인 경우에는, 트랜지스터를 형성하는 면의 면 방위는 (110)면인 실리콘 기판을 사용하는 것이 바람직하다. (110)면에 p-ch형 트랜지스터를 형성함으로써 이동도를 높일 수 있다.
절연층(120)은 기판(115)에 포함되는 요소로부터 불순물이 확산되는 것을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능도 가질 수 있다. 따라서, 절연층(120)은 산소가 포함되는 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소가 포함되는 절연막인 것이 더 바람직하다. 예를 들어, 막의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리로 수행되는 TDS법으로, 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 또한, 기판(115)이 다른 디바이스가 형성된 기판인 경우, 절연층(120)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는, 표면이 평탄화되도록 CMP법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
예를 들어, 절연층(120)에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용할 수 있다. 또한, 상기 재료의 적층이어도 좋다.
산화물 반도체층(130)은, 절연층(120) 측으로부터 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 순차적으로 적층된 3층 구조로 할 수 있다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에 기재의 산화물 반도체층(130b)에 상당하는 층을 사용하면 좋다.
또한, 산화물 반도체층(130)이 2층인 경우에는, 절연층(120) 측으로부터 산화물 반도체층(130a)에 상당하는 층 및 산화물 반도체층(130b)에 상당하는 층이 순차적으로 적층된 것을 사용하면 좋다. 이 구성의 경우, 산화물 반도체층(130a)과 산화물 반도체층(130b)을 치환할 수도 있다.
일례로서는, 산화물 반도체층(130b)에는 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 사용한다.
이와 같은 구조에서, 도전층(170)에 전계가 인가되면, 산화물 반도체층(130) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(130b)에 채널이 형성된다. 따라서, 산화물 반도체층(130b)은 반도체로서 기능하는 영역을 갖는다고 할 수 있지만, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 절연체 또는 반절연체로서 기능하는 영역을 갖는다고도 할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또는 In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 이 OS 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 Al, Ga, Y, 또는 Sn 등의 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 결정부가 포함되는 것이 바람직하다. 특히, c축으로 배향된 결정을 사용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다. 또한, c축으로 배향된 결정은 변형에 강하고, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 작용하는 도전층(140) 및 드레인 전극층으로서 작용하는 도전층(150)에는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 상기 금속 재료의 합금으로부터 선택된 재료의 단층 또는 적층을 사용할 수 있다. 또한, 저저항의 Cu나 Cu-Mn 등의 합금과 상기 재료의 적층을 사용하여도 좋다. 트랜지스터(105), 트랜지스터(106), 트랜지스터(111), 및 트랜지스터(112)에는 예를 들어 도전층(141) 및 도전층(151)에 W을 사용하고, 도전층(142) 및 도전층(152)에 Ti과 Al의 적층막 등을 사용할 수 있다.
상기 재료는 산화물 반도체막으로부터 산소를 추출하는 성질을 갖는다. 그러므로, 상기 재료와 접하는 산화물 반도체층의 일부의 영역에서는 산화물 반도체막 내의 산소가 이탈되어 산소 결손이 형성된다. 막 내에 약간 포함되는 수소와 상기 산소 결손이 결합됨으로써, 그 영역은 현저하게 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
또한, 도전층(140) 및 도전층(150)에 W을 사용하는 경우에는, 질소를 도핑하여도 좋다. 질소를 도핑함으로써 산소를 추출하는 성질을 적절히 약하게 할 수 있고, n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. 또한, 도전층(140) 및 도전층(150)을 n형 반도체층과의 적층으로 하고, n형 반도체층과 산화물 반도체층을 접촉시킴으로써 n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. n형 반도체층으로서는, 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등을 사용할 수 있다.
게이트 절연막으로서 작용하는 절연층(160)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(160)은 상술한 재료의 적층이어도 좋다. 또한, 절연층(160)은 불순물로서 La, N, Zr 등을 포함하여도 좋다.
또한, 절연층(160)의 적층 구조의 일례에 대하여 설명한다. 절연층(160)은, 예를 들어, 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하면 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비하여 절연층(160)의 막 두께를 두껍게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄과 비교하여 높은 비유전율을 갖는다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다.
또한, 산화물 반도체층(130)에 접하는 절연층(120) 및 절연층(160)에는, 질소 산화물의 방출량이 적은 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접하는 경우, 질소 산화물에 기인하는 준위 밀도가 높아지는 경우가 있다. 절연층(120) 및 절연층(160)에는 예를 들어, 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 산화질화 알루미늄막 등의 산화물 절연층을 사용할 수 있다.
질소 산화물의 방출량이 적은 산화질화 실리콘막은 TDS법에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018cm-3 이상 5×1019cm-3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
절연층(120) 및 절연층(160)으로서 상기 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압의 시프트를 저감할 수 있고 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극층으로서 작용하는 도전층(170)에는, 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물로부터 선택된 복수의 재료의 적층이어도 좋다. 대표적으로는, 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또한, 저저항의 Cu 또는 Cu-Mn 등의 합금이나 상기 재료와 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 도전층(171)에 질화 탄탈럼, 도전층(172)에 텅스텐을 사용하여 도전층(170)을 형성한다. 질화 탄탈럼은 수소 배리어성이 높아, 도전층(170)을 질화 탄탈럼 단층으로 형성하여도 좋다.
또한, 도전층(170)에는 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등의 산화물 도전층을 사용하여도 좋다.
절연층(175)에는, 수소가 포함되는 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 3에 기재의 트랜지스터(103), 트랜지스터(104), 트랜지스터(106), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(112)에서는, 절연층(175)으로서 수소가 포함되는 절연막을 사용함으로써 산화물 반도체층의 일부를 n형화할 수 있다. 또한, 질화 절연막은 수분 등의 차단막으로서의 작용도 가져, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 3에 기재의 트랜지스터(101), 트랜지스터(102), 트랜지스터(105), 트랜지스터(107), 트랜지스터(108), 및 트랜지스터(111)에서는 절연층(175)에 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소나 수분 등의 불순물과 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄막은, 트랜지스터의 제작 공정 중 및 제작 후에, 수소나 수분 등의 불순물이 산화물 반도체층(130)에 혼입되거나, 산소가 산화물 반도체층으로부터 방출되거나, 절연층(120)으로부터 산소가 불필요하게 방출되는 것을 방지하는 효과를 갖는 보호막으로서 사용되기 적합하다.
또한, 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 상기 절연층에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 1종 이상 포함하는 절연막을 사용할 수 있다. 또한, 상기 절연층은 상기 재료의 적층이어도 좋다.
여기서, 절연층(180)은 절연층(120)과 마찬가지로 화학량론적 조성보다 많은 산소를 갖는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소를 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 결손에 산소를 보전(補塡)할 수 있다. 따라서, 안정적인 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치의 고집적화를 위해서는 트랜지스터를 미세화시킬 필요가 있다. 한편, 트랜지스터의 미세화에 의하여 트랜지스터의 전기 특성은 악화되는 경향이 있고, 예를 들어 채널 폭을 축소시키면 온 전류는 저하된다.
본 발명의 일 형태에 따른 트랜지스터(107) 내지 트랜지스터(112)는 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되고, 채널 형성층과 게이트 절연막이 접하지 않는 구성을 갖는다. 그러므로, 채널 형성층과 게이트 절연막의 계면에서 발생되는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 크게 할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에서는, 상술한 바와 같이, 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에 대해서는 상면에 대하여 수직 방향으로부터의 게이트 전계에 더하여 측면에 대하여 수직 방향으로부터의 게이트 전계가 인가된다. 즉, 채널 형성층에 대하여 전체적으로 게이트 전계가 인가되어, 실효 채널 폭이 확대되기 때문에, 온 전류를 더 높게 할 수 있다.
본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 다양한 막은 대표적으로는 스퍼터링법이나 플라스마 CVD법에 의하여 형성될 수 있지만, 다른 방법, 예를 들어, 열 CVD법에 의하여 형성되어도 좋다. 열 CVD법의 예로서는, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등이 있다.
열 CVD법은, 플라스마를 사용하지 않는 성막 방법이므로, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다.
또한, 열 CVD법으로는 원료 가스와 산화제를 동시에 체임버 내에 보내고 체임버 내를 대기압 또는 감압하로 하고 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 막을 형성하여도 좋다.
ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 도입하여 반응시켜, 이를 반복함으로써 막을 형성한다. 원료 가스와 함께 불활성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어, 2종 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이때 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스가 반응한 후에 불활성 가스를 도입하고 나서 제 2 원료 가스를 도입한다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 반응하여 제 1 층이 형성되고, 나중에 도입되는 제 2 원료 가스가 흡착되어 반응하여 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 따라 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 상술한 실시형태에 기재의 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용할 수 있다. 이들의 조합에 한정되지 않으며, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 하프늄막이 형성되는 경우에는, 용매와 하프늄 전구체가 포함되는 액체(하프늄알콕사이드나, 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4)이나 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종의 가스를 사용한다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 알루미늄막이 형성되는 경우에는, 용매와 알루미늄 전구체가 포함되는 액체(트라이메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 다른 재료로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 텅스텐막이 형성되는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화물 반도체층, 예를 들어 In-Ga-Zn-O막이 형성되는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성한 후, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들의 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다.
산화물 반도체층의 성막에는 대향 타깃식 스퍼터링 장치를 사용할 수도 있다. 이 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition SP)라고 부를 수도 있다.
대향 타깃식 스퍼터링 장치를 사용하여 산화물 반도체층을 성막함으로써 산화물 반도체층을 형성할 때의 플라스마 손상을 저감할 수 있다. 그러므로, 막 내의 산소 결손을 저감할 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용함으로써 저압에서 성막이 가능하기 때문에 형성된 산화물 반도체층 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 물 등)를 저감시킬 수 있다.
본 실시형태에 기재의 구성은, 다른 실시형태에 기재의 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 산화물 반도체의 재료에 대하여 설명한다.
산화물 반도체는, 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 원소M으로서 알루미늄, 갈륨, 이트륨 또는 주석 등이 포함되는 것이 바람직하다. 또한, 원소M으로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등으로부터 선택된 1종, 또는 복수종이 포함되어도 좋다.
여기서, 산화물 반도체가 인듐, 원소M 및 아연을 갖는 경우에 대하여 생각한다.
우선, 도 25의 (A), (B), 및 (C)를 사용하여, 본 발명에 따른 산화물 반도체가 갖는 인듐, 원소M 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 산소의 원자수비에 대해서는 기재하지 않는다. 또한, 산화물 반도체가 갖는 인듐, 원소M, 및 아연의 원자수비의 각 항을 [In], [M], 및 [Zn]으로 한다.
도 25의 (A), (B), 및 (C)에서, 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자수비(-1≤α≤1)가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비가 되는 라인을 나타낸다.
또한, 일점쇄선은, [In]:[M]:[Zn]=1:1:β의 원자수비(β≥0)가 되는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:4:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=5:1:β의 원자수비가 되는 라인을 나타낸다.
또한, 도 25에 도시된 [In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방값의 산화물 반도체는 스피넬형 결정 구조를 갖기 쉽다
도 25의 (A) 및 (B)는, 본 발명의 일 형태에 따른 산화물 반도체가 갖는, 인듐, 원소M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시한 것이다.
일례로서, 도 26에는 [In]:[M]:[Zn]=1:1:1인, InMZnO4의 결정 구조를 도시하였다. 또한, 도 26은 b축에 대하여 평행 방향으로부터 관찰한 경우의 InMZnO4의 결정 구조이다. 또한, 도 26에 도시된 M, Zn, 산소를 갖는 층(이하, (M,Zn)층)에서의 금속 원소는 원소M 또는 아연을 나타낸다. 이 경우, 원소M과 아연의 비율이 같은 것으로 한다. 원소M과 아연은, 치환이 가능하고, 배열은 불규칙하다.
InMZnO4는, 층상의 결정 구조(층상 구조라고도 함)를 갖고, 도 26에 도시된 바와 같이, 인듐, 및 산소를 갖는 층(이하, In층)이 1에 대하여, 원소M, 아연, 및 산소를 갖는 (M,Zn)층이 2가 된다.
또한, 인듐과 원소M은, 서로 치환 가능하다. 그래서, (M,Zn)층의 원소M이 인듐과 치환되고 (In,M,Zn)층이라고 할 수도 있다. 이 경우, In층이 1에 대하여, (In,M,Zn)층이 2인 층상 구조를 갖는다.
[In]:[M]:[Zn]=1:1:2가 되는 원자수비의 산화물 반도체는, In층이 1에 대하여, (M,Zn)층이 3인 층상 구조를 갖는다. 즉, [In] 및 [M]에 대하여 [Zn]이 크게 되면, 산화물 반도체가 결정화한 경우, In층에 대한 (M,Zn)층의 비율이 증가된다.
다만, 산화물 반도체 내에서, In층이 1층에 대하여, (M,Zn)층의 개수가 비정수인 경우, In층이 1층에 대하여, (M,Zn)층의 개수가 정수인 층상 구조를 복수종 갖는 경우가 있다. 예를 들어, [In]:[M]:[Zn]=1:1:1.5인 경우, In층이 1에 대하여, (M,Zn)층이 2인 층상 구조와, (M,Zn)층이 3인 층상 구조가 혼재하는 층상 구조가 되는 경우가 있다.
예를 들어, 산화물 반도체를 스퍼터링 장치를 사용하여 성막하는 경우, 타깃의 원자수비에서 벗어난 원자수비의 막이 형성된다. 특히, 성막 시의 기판 온도에 따라서는, 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다.
또한, 산화물 반도체 내에 복수의 상(phases)이 공존하는 경우가 있다(이상 공존, 삼이 공존 등). 예를 들어, [In]:[M]:[Zn]=0:2:1의 원자수비의 근방값인 원자수비에서는, 스피넬형의 결정 구조와 층상의 결정 구조의 이상이 공존하기 쉽다. 또한, [In]:[M]:[Zn]=1:0:0을 나타내는 원자수비의 근방값인 원자수비에서는, 빅스바이트(bixbyte)형의 결정 구조와 층상의 결정 구조의 이상이 공존하기 쉽다. 산화물 반도체 내에 복수의 상이 공존하는 경우, 상이한 결정 구조 사이에서, 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한, 인듐의 함유율을 높게 함으로써, 산화물 반도체의 캐리어 이동도(전자 이동도)를 높일 수 있다. 이것은 인듐, 원소M 및 아연을 갖는 산화물 반도체에서는, 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높게 함으로써, s궤도가 중첩되는 영역이 더 커지기 때문에, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체와 비교하여 캐리어 이동도가 높아지기 때문이다.
한편, 산화물 반도체 내의 인듐 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서, [In]:[M]:[Zn]=0:1:0을 나타내는 원자수비, 및 그 근방값인 원자수비(예를 들어 도 25의 (C)에 도시된 영역C)에서는, 절연성이 높아진다.
따라서, 본 발명의 일 형태에 따른 산화물 반도체는, 캐리어 이동도가 높고, 또한, 입계가 적은 층상 구조가 되기 쉬고, 도 25의 (A)에 도시된 영역A에서 나타낸 원자수비를 갖는 것이 바람직하다.
또한, 도 25의 (B)에 도시된 영역B는, [In]:[M]:[Zn]=4:2:3 내지 4.1, 및 그 근방값을 나타낸다. 근방값에는, 예를 들어, 원자수비가 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역B에서 나타낸 원자수비를 갖는 산화물 반도체는, 특히, 결정성이 높고, 캐리어 이동도도 높은 우수한 산화물 반도체이다.
또한, 산화물 반도체가, 층상 구조를 형성하는 조건은 원자수비에 따라 일의적으로 정해지지 않는다. 원자수비에 따라 층상 구조를 형성하기 위한 난이도에 차이가 있다. 한편, 같은 원자수비여도, 형성 조건에 따라 층상 구조가 되는 경우도 층상 구조가 되지 않는 경우도 있다. 따라서, 도시된 영역은, 산화물 반도체가 층상 구조를 갖는 원자수비를 나타내는 영역이고, 영역A 내지 영역C의 경계는 엄밀하게 규정되지 않는다.
이어서 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용함으로써, 입계에서의 캐리어 산란 등을 감소시킬 수 있어, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터에는, 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체의 캐리어 밀도는, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 포획 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 트랩된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 작용하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 안정적인 전기적 특성을 얻기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 효과적이다. 또한, 산화물 반도체 내의 불순물 농도를 저감하기 위해서는 근접하는 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 있다.
여기서, 산화물 반도체 내에서의 불순물의 영향에 대하여 설명한다.
산화물 반도체에서, 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그래서, 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와 접하는 층과의 계면 근방에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를, 2×1018atoms/cm3 이하, 바람직하게는2×1017atoms/cm3 이하가 되는 영역을 갖도록 제어한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 OS 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그래서, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS 분석에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도가, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하가 되는 영역을 갖도록 제어한다.
또한, 산화물 반도체에서, 질소가 포함되면, 캐리어인 전자가 발생되고, 캐리어 밀도가 증가되어 n형화되기 쉽다. 결과적으로, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체에서, 질소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, SIMS 분석에 의하여 얻어지는 산화물 반도체 내의 질소 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는1×1018atoms/cm3 이하, 더 바람직하게는5×1017atoms/cm3 이하가 되는 영역을 갖도록 제어한다.
또한, 산화물 반도체에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손 내로 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 OS 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 산화물 반도체 내의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, SIMS 분석에 의하여 얻어지는 산화물 반도체 내의 수소 농도가 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만이 되는 영역을 갖도록 제어한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다. 또한, 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널 폭당 오프 전류를 수yA/μm 내지 수zA/μm까지 저감할 수 있게 된다.
이어서, 상기 산화물 반도체를 2층 구조, 또는 3층 구조로 한 경우에 대하여 설명한다. 산화물 반도체 S1, 산화물 반도체 S2, 및 산화물 반도체 S3의 적층 구조에 접하는 절연체의 밴드도와, 산화물 반도체 S2 및 산화물 반도체 S3의 적층 구조에 접하는 절연체의 밴드도에 대하여, 도 27을 사용하여 설명한다. 또한, 산화물 반도체 S1은 산화물 반도체층(130a), 산화물 반도체 S2는 산화물 반도체층(130b), 산화물 반도체 S3은 산화물 반도체층(130c)에 상당한다.
도 27의 (A)는, 절연체 I1, 산화물 반도체 S1, 산화물 반도체 S2, 산화물 반도체 S3, 및 절연체 I2를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 27의 (B)는, 절연체 I1, 산화물 반도체 S2, 산화물 반도체 S3, 및 절연체 I2를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 밴드도는 쉽게 이해하기 위하여 절연체 I1, 산화물 반도체 S1, 산화물 반도체 S2, 산화물 반도체 S3, 및 절연체 I2의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
산화물 반도체 S1, 산화물 반도체 S3은, 산화물 반도체 S2보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 반도체 S2의 전도대 하단의 에너지 준위와, 산화물 반도체 S1, 산화물 반도체 S3의 전도대 하단의 에너지 준위와의 차이가, 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하인 것이 바람직하다. 즉, 산화물 반도체 S1, 산화물 반도체 S3의 전자 친화력보다 산화물 반도체 S2의 전자 친화력이 크고, 산화물 반도체 S1, 산화물 반도체 S3의 전자 친화력과 산화물 반도체 S2의 전자 친화력의 차이는 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하인 것이 바람직하다.
도 27의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체 S1, 산화물 반도체 S2, 산화물 반도체 S3에서, 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 연속적인 변화 또는 연속 접합이라고도 할 수 있다. 이와 같은 밴드도를 갖기 위해서는, 산화물 반도체 S1과 산화물 반도체 S2와의 계면, 또는 산화물 반도체 S2와 산화물 반도체 S3과의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하면 좋다.
구체적으로는, 산화물 반도체 S1과 산화물 반도체 S2, 산화물 반도체 S2와 산화물 반도체 S3이, 산소 이외에 공통 원소를 갖는(주성분으로 하는) 것으로, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물 반도체 S2가 In-Ga-Zn 산화물 반도체의 경우, 산화물 반도체 S1, 산화물 반도체 S3으로서, In-Ga-Zn 산화물 반도체, Ga-Zn 산화물 반도체, 산화 갈륨 등을 사용하면 좋다.
이때, 캐리어의 주된 경로는 산화물 반도체 S2가 된다. 산화물 반도체 S1과 산화물 반도체 S2와의 계면, 및 산화물 반도체 S2와 산화물 반도체 S3과의 계면에서의 결함 준위 밀도를 낮게 할 수 있어, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작고, 높은 온 전류가 얻어진다.
트랩 준위에 전자가 포획됨으로써, 포획된 전자는 고정 전하와 같이 작용하기 때문에, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 산화물 반도체 S1, 및 산화물 반도체 S3을 제공함으로써, 트랩 준위를 산화물 반도체 S2로부터 멀리할 수 있다. 상기 구성으로 함으로써, 트랜지스터의 문턱 전압이 플러스 방향으로 시프트되는 것을 방지할 수 있다.
산화물 반도체 S1, 및 산화물 반도체 S3은, 산화물 반도체 S2와 비교하여, 도전율이 충분히 낮은 재료를 사용한다. 이때, 산화물 반도체 S2, 산화물 반도체 S2와 산화물 반도체 S1과의 계면, 및 산화물 반도체 S2와 산화물 반도체 S3과의 계면이, 주로 채널 영역으로서 기능한다. 예를 들어, 산화물 반도체 S1, 산화물 반도체 S3에는 도 25의 (C)에서, 절연성이 높아지는 영역C에서 나타내는 원자수비의 산화물 반도체를 사용하면 좋다.
특히, 산화물 반도체 S2에 영역A에서 나타낸 원자수비의 산화물 반도체를 사용하는 경우, 산화물 반도체 S1 및 산화물 반도체 S3에는, [M]/[In]이 1 이상, 바람직하게는 2 이상이 되는 원자수비의 산화물 반도체를 사용하는 것이 바람직하다. 또한, 산화물 반도체 S3으로서, 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상이 되는 원자수비의 산화물 반도체를 사용하는 것이 적합하다.
본 실시형태에 기재의 구성은, 다른 실시형태에 기재의 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
이하에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체의 구조에 대하여 설명한다.
또한, 본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에 있어서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서 보아, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조에 대해서는 일반적으로 등방적이며 불균질 구조를 갖지 않는다, 준안정 상태이며 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 갖지만 장거리 질서를 갖지 않는다 등의 견해가 있다.
반대의 관점에서 보면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고는 부를 수 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 부름)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로는 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, out-of-plane법에 의한 구조 해석을 수행하면, 도 28의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS에서 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함), 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크 외에도 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m에 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 28의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 수행한 경우, 도 28의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자선을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 28의 (D)에 도시된 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 알 수 있다. 한편, 동일한 시료에 대하여, 프로브 직경이 300nm인 전자선을 시료면에 수직으로 입사시켰을 때의 회절 패턴을 도 28의 (E)에 나타내었다. 도 28의 (E)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자선을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 28의 (E)에서의 제 1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 28의 (E)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
또한, 투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)를 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 펠릿들간의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 29의 (A)는 시료 면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEOL Ltd. 제조, JEM-ARM200F) 등에 의하여 관찰될 수 있다.
도 29의 (A)로부터, 금속 원자가 층 형상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
또한, 도 29의 (B) 및 (C)에, 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 도 29의 (D) 및 (E)는, 각각 도 29 (B) 및 (C)를 화상 처리한 이미지이다. 이하에서는, 화상 처리의 방법에 대하여 설명한다. 우선, 도 29의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로, 2.8nm-1에서 5.0nm-1 사이의 범위가 남도록 마스크 처리를 한다. 이어서, 마스크 처리한 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 이미지를 취득한다. 이와 같이 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 이미지이고 격자 배열을 나타낸 것이다.
도 29의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고, 비정육각형상인 경우가 많다.
도 29의 (E)에서는 격자 배열이 정렬된 영역과, 다른 격자 배열이 정렬된 영역의 경계를 점선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 주위의 격자점을 연결하면, 일그러진 육각형이나 오각형 또는/및 칠각형 등이 형성된다. 즉, 격자 배열을 변형시킴으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 원자간의 결합 거리가 조밀하지 않거나, 금속 원소가 치환되어 원자간의 결합 거리가 변화되는 것 등에 의하여 일그러짐을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향으로 복수의 펠릿(나노 결정)이 연결하여, 일그러짐을 갖는 결정 구조가 된다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 부를 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, 반대로 보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 예를 들어 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 8×1011cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이며, 1×10-9cm-3 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 이와 같은 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 부른다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여, out-of-plane법에 의한 구조 해석을 수행하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm인 영역에 대하여, 프로브 직경이 50nm인 전자선을 피형성면에 평행하게 입사시키면, 도 30의 (A)에 도시된 바와 같은 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자선을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)이 도 30의 (B)에 도시되었다. 도 30의 (B)에서는 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자선을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자선을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만인 영역에 대하여 프로브 직경이 1nm인 전자선을 입사시키면, 도 30의 (C)에 도시된 바와 같이, 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉, 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 30의 (D)는 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지이다. nc-OS는 고분해능 TEM 이미지에서, 보조선으로 나타낸 부분 등과 같이, 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는 1nm 이상 10nm 이하의 크기이며, 특히 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부를 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM 이미지에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 그래서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 못하는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서는 결정 방위가 규칙성을 갖지 않으므로, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮다. 다만, nc-OS는, 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
도 31은, a-like OS의 고분해능 단면 TEM 이미지이다. 여기서, 도 31의 (A)는 전자 조사 시작 시에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 31의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 31의 (A) 및 (B)로부터, a-like OS는 전자 조사 시작 시로부터, 세로 방향으로 연신(延伸)하는 줄무늬 형상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 저밀도 영역이라고 추측된다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가, CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 위하여, 전자 조사에 의한 구조의 변화를 나타낸다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 모든 시료는 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지로부터, 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 그러므로, 이하에서는 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주하였다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 32는 각 시료의 결정부(22군데 내지 30군데)의 평균 크기를 조사하여 나타낸 예이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 한다. 도 32로부터, a-like OS는 TEM 이미지의 취득 등에 따른 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 32로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2에서는 1.9nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 시작 시부터 누적 전자 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 도 32로부터, 누적 전자 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자선 조사 및 TEM의 관찰에는 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자선 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS에서는, 전자 조사에 의하여 결정부의 성장을 볼 수 있는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장을 거의 볼 수 없다. 즉, a-like OS는, nc-OS 및 CAAC-OS에 비하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 같은 조성의 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 같은 조성의 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이 된다. 단결정 산화물 반도체의 밀도의 78% 미만이 되는 산화물 반도체는, 성막하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정 산화물 반도체를 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 짐작할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체에 상당하는 밀도는, 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 짐작하면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 짐작하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이어도 된다.
본 실시형태에 기재의 구성은, 다른 실시형태에 기재의 구성과 적절히 조합하여 사용할 수 있다.
(실시형태7)
본 실시형태에서는, 실시형태 1에서 설명한 회로를 갖는 칩, 또는 실시형태 2에서 설명한 촬상 기능을 갖는 회로를 갖는 칩을 저장한 패키지의 일례에 대하여 설명한다.
도 33의 (A)는, 패키지의 상면 측의 외관 사시도, 도 33의 (B)는 상기 패키지의 하면 측의 외관 사시도, 도 33의 (C)는 패키지의 일부가 생략되어 도시된 패키지의 사시도, 도 33의 (D)는 상기 패키지의 단면도이다.
상기 패키지는 칩(850)을 고정하는 패키지 기판(810), 커버(820) 등을 갖는다. 또한, 패키지 기판(810) 및 칩(851) 사이에는 칩(890)이 제공되고, SiP(System in package)로서의 구성을 갖는다.
예를 들어, 칩(851)에는 메모리 셀 어레이(11) 등을 제공하고, 칩(890)에는 회로(13) 내지 회로(17), 회로(20) 및 회로(39) 등을 제공하는 구성으로 하여도 좋다. 또한, 칩(851)이 촬상 기능을 갖는 경우에는, 커버(820)로서 투광성을 갖는 재료를 사용하면 좋다.
패키지의 하면에는, 솔더 볼(solder ball)을 범프(840)로 한 BGA(Ball grid array)의 구성을 갖는다. 또한, BGA에 한정되지 않고, LGA(Land grid array)나 PGA(Pin Grid Array) 등이라도 좋다. 또는 QFN(Quad flat no-lead package), QFP(Quad flat package) 등의 구성이어도 좋다.
패키지 기판(810) 위에는 전극 패드(860)가 형성되고, 전극 패드(860) 및 범프(840)는 스루 홀(through hole)(880) 및 랜드(land)(885)를 통하여 전기적으로 접속된다. 전극 패드(860)는 칩(851) 또는 칩(890)이 갖는 전극과 와이어(870)에 의하여 전기적으로 접속된다.
실시형태 1에서 설명한 회로를 갖는 칩, 또는 실시형태 2에서 설명한 촬상 기능을 갖는 회로를 갖는 칩을 상술한 바와 같은 형태의 패키지에 저장함으로써 실장이 용이해지고, 다양한 반도체 장치, 전자 기기에 제공할 수 있다.
본 실시형태에 기재의 구성은 다른 실시형태에 기재의 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 34에 도시하였다.
도 34의 (A)는 감시 카메라이며, 하우징(951), 렌즈(952), 지지부(953) 등을 갖는다. 상기 감시 카메라의 부품 중 하나로서 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있다. 또한, 감시 카메라란 관용적인 명칭이며, 용도를 한정하는 것은 아니다. 예를 들어 감시 카메라로서의 기능을 갖는 기기는 카메라, 또는 비디오 카메라라고도 불린다.
도 34의 (B)는 비디오 카메라이며, 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작 키(974), 렌즈(975), 접속부(976) 등을 갖는다. 조작 키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공된다. 상기 비디오 카메라의 부품 중 하나로서 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있다.
도 34의 (C)는 디지털 카메라이며, 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 렌즈(965) 등을 갖는다. 상기 디지털 카메라의 부품 중 하나로서 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있다.
도 34의 (D)는 손목 시계형 정보 단말이고, 하우징(931), 표시부(932), 리스트 밴드(933), 조작용 버튼(935), 용두(936), 및 카메라(939) 등을 갖는다. 표시부(932)는 터치 패널이어도 좋다. 상기 정보 단말의 부품 중 하나로서 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있다.
도 34의 (E)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 갖는다. 또한, 도 34의 (E)에 도시된 휴대형 게임기는, 2개의 표시부(903)와 표시부(904)를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는, 이에 한정되지 않는다. 상기 휴대형 게임기의 부품 중 하나로서 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있다.
도 34의 (F)는 휴대 정보 단말이며, 하우징(911), 표시부(912), 카메라(919) 등을 갖는다. 표시부(912)가 갖는 터치 패널 기능에 의하여 정보의 입출력을 수행할 수 있다. 상기 휴대 정보 단말의 부품 중 하나로서 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있다.
또한, 본 실시형태는 본 명세서에 기재의 다른 실시형태와 적절히 조합될 수 있다.
10: 회로
11: 메모리 셀 어레이
13: 회로
14: 회로
15: 회로
16: 회로
17: 회로
18: 메모리 블록
19: 참조 메모리 블록
20: 회로
21: 연산 블록
22: 회로
23: 회로
24: 메모리 블록
25: 참조 메모리 블록
26: 인버터 회로
27: 인버터 회로
28: 회로
29: 회로
30: 회로
35: 메모리 셀
36: 메모리 셀
37: 메모리 셀
38: 메모리 셀
39: 회로
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
44: 트랜지스터
45: 트랜지스터
46: 트랜지스터
47: 트랜지스터
48: 트랜지스터
49: 트랜지스터
50: 트랜지스터
51: 트랜지스터
52: 트랜지스터
53: 트랜지스터
54: 트랜지스터
55: 트랜지스터
56: 트랜지스터
57: 트랜지스터
58: 트랜지스터
60: 트랜지스터
61: 트랜지스터
62: 트랜지스터
66: 배선
71: 배선
72: 배선
73: 배선
74: 배선
75: 배선
76: 배선
77: 배선
78: 배선
79: 도전층
80: 절연층
81: 절연층
85: 절연층
86: 절연층
87: 절연층
88: 절연층
89: 도전체
91: 배선
92: 배선
93: 배선
94: 배선
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130b: 산화물 반도체층
130c: 산화물 반도체층
140: 도전층
141: 도전층
142: 도전층
150: 도전층
151: 도전층
152: 도전층
160: 절연층
170: 도전층
171: 도전층
172: 도전층
173: 도전층
175: 절연층
180: 절연층
190: 절연층
231: 영역
232: 영역
233: 영역
331: 영역
332: 영역
333: 영역
334: 영역
335: 영역
522: 회로
523: 회로
561: 광전 변환층
571: 배선
572: 배선
573: 배선
574: 배선
577: 배선
578: 배선
600: 기판
610: 기판
650: 활성층
810: 패키지 기판
820: 커버
821: 커버
840: 범프
850: 칩
851: 칩
860: 전극 패드
870: 와이어
880: 스루 홀
885: 랜드
890: 칩
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
909: 카메라
911: 하우징
912: 표시부
919: 카메라
931: 하우징
932: 표시부
933: 리스트 밴드
935: 버튼
936: 용두
939: 카메라
951: 하우징
952: 렌즈
953: 지지부
961: 하우징
962: 셔터 버튼
963: 마이크로폰
965: 렌즈
967: 발광부
971: 하우징
972: 하우징
973: 표시부
974: 조작 키
975: 렌즈
976: 접속부
1100: 층
1200: 층

Claims (23)

  1. 반도체 장치에 있어서,
    제 1 메모리 블록, 제 1 참조 메모리 블록, 제 3 회로, 제 4 회로, 제 5 회로, 제 6 회로, 및 제 7 회로를 포함하는 제 1 회로; 및
    연산 블록, 제 2 참조 메모리 블록, 제 8 회로, 제 9 회로, 및 제 10 회로를 포함하는 제 2 회로를 포함하고,
    상기 제 1 메모리 블록은 매트릭스 형태로 배치되고,
    상기 제 1 메모리 블록 및 상기 제 1 참조 메모리 블록은 각각 제 1 메모리 셀을 포함하고,
    상기 제 1 메모리 블록은 제 1 데이터를 저장하고,
    상기 제 3 회로는 상기 제 1 데이터가 기록되는 상기 제 1 메모리 셀을 선택하고,
    상기 제 4 회로는 상기 제 1 데이터를 공급하고,
    상기 제 5 회로는 연산에 사용되는 계수에 상당하는 전위를 상기 제 1 메모리 블록 및 상기 제 1 참조 메모리 블록에 공급하고,
    상기 제 6 회로는 상기 제 1 참조 메모리 블록과 상기 제 7 회로를 도통시키고, 선택된 제 1 메모리 블록과 상기 제 7 회로를 도통시키고,
    상기 제 7 회로는 상기 제 1 참조 메모리 블록으로부터 출력되는 신호 및 상기 선택된 제 1 메모리 블록으로부터 출력되는 신호를 사용한 연산에 의하여 얻어진 제 2 데이터를 상기 제 2 회로에 출력하고,
    상기 연산 블록은 행 방향으로 제공되고,
    상기 연산 블록은 각각 제 2 메모리 블록 및 제 3 메모리 블록을 포함하고,
    상기 제 2 메모리 블록, 상기 제 3 메모리 블록 및 상기 제 2 참조 메모리 블록은 각각 제 2 메모리 셀을 포함하고,
    상기 제 2 메모리 블록 및 상기 제 3 메모리 블록은 상기 제 2 데이터를 저장하고,
    상기 제 8 회로는 상기 제 2 데이터가 기록된 상기 제 2 메모리 셀을 선택하고,
    상기 제 9 회로는 연산에 사용되는 계수에 상당하는 전위를 상기 제 2 메모리 블록 또는 상기 제 3 메모리 블록,그리고 상기 제 2 참조 메모리 블록에 공급하고,
    상기 제 10 회로는 상기 제 2 참조 메모리 블록으로부터 출력되는 신호, 및 선택된 제 2 메모리 블록 또는 상기 제 3 메모리 블록으로부터 출력되는 신호를 사용한 연산에 의하여 얻어진 제 3 데이터를 출력하고,
    상기 제 2 데이터는 상기 제 2 메모리 블록 및 상기 제 3 메모리 블록에 교대로 입력되고,
    상기 제 2 데이터가 상기 제 2 메모리 블록 및 상기 제 3 메모리 블록 중 한쪽에 입력되는 동안에, 상기 제 2 메모리 블록 및 상기 제 3 메모리 블록 중 다른 쪽이 연산을 수행하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 데이터는 상기 제 1 데이터에 포함된 정보의 1차원 이산 코사인 변환에 의하여 얻어진 데이터인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 3 데이터는 상기 제 2 데이터에 포함된 정보의 1차원 이산 코사인 변환에 의하여 얻어진 데이터이고, 상기 제 1 데이터에 포함된 정보의 2차원 이산 코사인 변환에 의하여 얻어진 데이터인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 메모리 블록은 제 1 트랜지스터들을 포함하고,
    상기 제 1 트랜지스터 중 하나가 각 열에 제공되고,
    상기 제 1 참조 메모리 블록은 제 2 트랜지스터를 포함하고,
    상기 제 1 메모리 셀은 제 3 트랜지스터, 제 4 트랜지스터, 및 제 1 용량 소자를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 게이트 및 제 1 용량 소자의 한쪽 전극과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 4 회로와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 3 회로와 전기적으로 접속되고,
    상기 제 1 용량 소자의 다른 쪽 전극은 상기 제 5 회로와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 동일 열에 제공된 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터 중 하나의 게이트 및 상기 제 2 트랜지스터의 게이트는 상기 제 6 회로와 전기적으로 접속되고,
    상기 제 1 트랜지스터 중 하나의 소스 및 드레인 중 다른 쪽 및 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 7 회로와 전기적으로 접속되는, 반도체 장치.
  5. 제 1 항에 있어서,
    k행 k열로 배치된 제 1 메모리 셀은 상기 제 1 메모리 블록 중 하나에에 제공되고,
    k는 2 이상의 자연수이고,
    상기 k행 및 1열에 배치된 제 1 메모리 셀은 상기 제 1 참조 메모리 블록에 제공되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 메모리 블록, 상기 제 3 메모리 블록 및 상기 제 2 참조 메모리 블록에 포함된 제 2 메모리 셀은 각각 제 5 트랜지스터, 제 6 트랜지스터, 및 제 2 용량 소자를 포함하고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 6 트랜지스터의 게이트 및 상기 제 2 용량 소자의 한쪽 전극과 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 7 회로와 전기적으로 접속되고,
    상기 제 2 용량 소자의 다른 쪽 전극은 상기 제 9 회로와 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 전원선과 전기적으로 접속되는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 메모리 블록 및 상기 제 3 메모리 블록은 각각 제 7 트랜지스터, 제 8 트랜지스터, 및 제 1 인버터 회로를 포함하고,
    상기 제 7 트랜지스터 및 상기 제 8 트랜지스터는 각 행에 하나씩 제공되고,
    상기 제 5 트랜지스터의 게이트는 동일 행에 제공된 상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 동일 행에 제공된 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 8 회로와 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 10 회로와 전기적으로 접속되고,
    상기 제 8 트랜지스터의 게이트는 상기 제 1 인버터 회로의 출력 단자와 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트는 상기 제 1 인버터 회로의 입력 단자와 전기적으로 접속되는, 반도체 장치.
  8. 제 7 항에 있어서,
    제 2 인버터 회로의 입력 단자는 상기 제 2 메모리 블록에 포함된 상기 제 7 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 2 인버터 회로의 출력 단자는 상기 제 3 메모리 블록에 포함된 상기 제 7 트랜지스터의 게이트와 전기적으로 접속되는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 4 회로와 전기적으로 접속되고, 상기 제 5 트랜지스터의 게이트는 상기 제 3 회로와 전기적으로 접속되고, 상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 10 회로와 전기적으로 접속되는, 반도체 장치.
  10. 제 1 항에 있어서,
    k행 k열로 배치된 상기 제 2 메모리 셀은 상기 제 2 메모리 블록 및 상기 제 3 메모리 블록에 제공되고,
    k는 2 이상의 자연수이고,
    1행 및 k열에 배치된 상기 제 2 메모리 셀은 상기 제 2 참조 메모리 블록에 제공되는, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 포함된 트랜지스터는 각각 채널이 형성되는 영역에 산화물 반도체를 포함하는, 반도체 장치.
  12. 제 11항에 있어서,
    상기 산화물 반도체는 In, Zn, 및 M(M은 Al, Ga, Y 또는 Sn)을 포함하는, 반도체 장치.
  13. 전자 기기에 있어서,
    제 1 항에 따른 반도체 장치; 및
    표시 장치를 포함하는, 전자 기기.
  14. 반도체 장치에 있어서,
    제 1 메모리 블록, 제 1 참조 메모리 블록, 제 3 회로, 제 4 회로, 제 5 회로, 제 6 회로, 및 제 7 회로를 포함하는 제 1 회로; 및
    연산 블록, 제 2 참조 메모리 블록, 제 8 회로, 제 9 회로, 및 제 10 회로를 포함하는 제 2 회로를 포함하고,
    상기 제 1 메모리 블록은 매트릭스 형태로 배치되고, 제 1 트랜지스터를 포함하고,
    상기 제 1 참조 메모리 블록은 제 2 트랜지스터를 포함하고,
    상기 제 1 메모리 블록 및 상기 제 1 참조 메모리 블록은 각각 제 3 트랜지스터, 제 4 트랜지스터, 및 제 1 용량 소자를 포함하는 제 1 메모리 셀을 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 게이트 및 상기 제 1 용량 소자의 한쪽 전극과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 4 회로와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 3 회로와 전기적으로 접속되고,
    상기 제 1 용량 소자의 다른 쪽 전극은 상기 제 5 회로와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 동일 열에 제공된 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트는 상기 제 6 회로와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 7 회로와 전기적으로 접속되고,
    상기 연산 블록은 행 방향으로 제공되고,
    상기 연산 블록은 각각 제 2 메모리 블록 및 제 3 메모리 블록을 포함하고,
    상기 제 2 메모리 블록, 상기 제 3 메모리 블록 및 상기 제 2 참조 메모리 블록은 각각 제 2 메모리 셀을 포함하는, 반도체 장치.
  15. 제 14 항에 있어서,
    k행 k열로 배치된 제 1 메모리 셀은 상기 제 1 메모리 블록에 제공되고,
    k는 2 이상의 자연수이고,
    상기 k행 및 1열에 배치된 제 1 메모리 셀은 상기 제 1 참조 메모리 블록에 제공되는, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제 2 메모리 블록, 상기 제 3 메모리 블록 및 상기 제 2 참조 메모리 블록에 포함된 상기 제 2 메모리 셀은 각각 제 5 트랜지스터, 제 6 트랜지스터, 및 제 2 용량 소자를 포함하고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 6 트랜지스터의 게이트 및 상기 제 2 용량 소자의 한쪽 전극과 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 7 회로와 전기적으로 접속되고,
    상기 제 2 용량 소자의 다른 쪽 전극은 상기 제 9 회로와 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 전원선과 전기적으로 접속되는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 2 메모리 블록 및 상기 제 3 메모리 블록은 각각 제 7 트랜지스터, 제 8 트랜지스터, 및 제 1 인버터 회로를 포함하고,
    상기 제 7 트랜지스터 및 상기 제 8 트랜지스터는 각 행에 하나씩 제공되고,
    상기 제 5 트랜지스터의 게이트는 동일 행에 제공된 상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 동일 행에 제공된 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 8 회로와 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 10 회로와 전기적으로 접속되고,
    상기 제 8 트랜지스터의 게이트는 상기 제 1 인버터 회로의 출력 단자와 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트는 상기 제 1 인버터 회로의 입력 단자와 전기적으로 접속되는, 반도체 장치.
  18. 제 17 항에 있어서,
    제 2 인버터 회로의 입력 단자는 상기 제 2 메모리 블록에 포함된 상기 제 7 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 2 인버터 회로의 출력 단자는 상기 제 3 메모리 블록에 포함된 상기 제 7 트랜지스터의 게이트와 전기적으로 접속되는, 반도체 장치.
  19. 제 16 항에 있어서,
    상기 제 2 참조 메모리 블록에 포함된 상기 제 2 메모리 셀에서, 상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 4 회로와 전기적으로 접속되고, 상기 제 5 트랜지스터의 상기 게이트는 상기 제 3 회로와 기적으로 접속되고, 상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 10 회로와 전기적으로 접속되는, 반도체 장치.
  20. 제 14 항에 있어서,
    k행 k열로 배치된 상기 제 2 메모리 셀은 상기 제 2 메모리 블록 및 상기 제 3 메모리 블록에 제공되고,
    k는 2 이상의 자연수이고,
    1행 및 k열에 배치된 상기 제 2 메모리 셀은 제 2 참조 메모리 블록에 제공되는, 반도체 장치.
  21. 제 14 항에 있어서,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 포함된 트랜지스터는 각각 채널이 형성되는 영역에 산화물 반도체를 포함하는, 반도체 장치.
  22. 제 21 항에 있어서,
    상기 산화물 반도체는 In, Zn, 및 M(M은 Al, Ga, Y 또는 Sn)을 포함하는, 반도체 장치.
  23. 전자 기기에 있어서,
    제 14 항에 따른 반도체 장치; 및
    표시 장치를 포함하는, 전자 기기.

KR1020160155082A 2015-11-26 2016-11-21 반도체 장치 및 전자 기기 Withdrawn KR20170061602A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2015-230745 2015-11-26
JP2015230745 2015-11-26

Publications (1)

Publication Number Publication Date
KR20170061602A true KR20170061602A (ko) 2017-06-05

Family

ID=58777755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160155082A Withdrawn KR20170061602A (ko) 2015-11-26 2016-11-21 반도체 장치 및 전자 기기

Country Status (3)

Country Link
US (1) US9870827B2 (ko)
JP (1) JP6807717B2 (ko)
KR (1) KR20170061602A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139298B2 (en) 2017-09-06 2021-10-05 Semiconductor Energy Laboratory Co., Ltd. Electronic device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2016139559A1 (ja) * 2015-03-02 2016-09-09 株式会社半導体エネルギー研究所 環境センサ、又は半導体装置
JP2017063420A (ja) * 2015-09-25 2017-03-30 株式会社半導体エネルギー研究所 半導体装置
US9934826B2 (en) * 2016-04-14 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6957210B2 (ja) * 2017-06-02 2021-11-02 株式会社半導体エネルギー研究所 撮像装置および電子機器
JP6935242B2 (ja) * 2017-06-16 2021-09-15 株式会社半導体エネルギー研究所 半導体装置、演算回路及び電子機器
US10930709B2 (en) 2017-10-03 2021-02-23 Lockheed Martin Corporation Stacked transparent pixel structures for image sensors
US10249800B1 (en) 2017-10-03 2019-04-02 Lockheed Martin Corporation Stacked transparent pixel structures for electronic displays
US10510812B2 (en) 2017-11-09 2019-12-17 Lockheed Martin Corporation Display-integrated infrared emitter and sensor structures
US10652529B2 (en) 2018-02-07 2020-05-12 Lockheed Martin Corporation In-layer Signal processing
US10594951B2 (en) 2018-02-07 2020-03-17 Lockheed Martin Corporation Distributed multi-aperture camera array
US10951883B2 (en) 2018-02-07 2021-03-16 Lockheed Martin Corporation Distributed multi-screen array for high density display
US10979699B2 (en) 2018-02-07 2021-04-13 Lockheed Martin Corporation Plenoptic cellular imaging system
US10690910B2 (en) 2018-02-07 2020-06-23 Lockheed Martin Corporation Plenoptic cellular vision correction
US10838250B2 (en) 2018-02-07 2020-11-17 Lockheed Martin Corporation Display assemblies with electronically emulated transparency
US11616941B2 (en) 2018-02-07 2023-03-28 Lockheed Martin Corporation Direct camera-to-display system
US10866413B2 (en) 2018-12-03 2020-12-15 Lockheed Martin Corporation Eccentric incident luminance pupil tracking
US10698201B1 (en) 2019-04-02 2020-06-30 Lockheed Martin Corporation Plenoptic cellular axis redirection
US12080736B2 (en) 2019-08-22 2024-09-03 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
CN114171542B (zh) * 2021-12-06 2023-08-22 深圳市华星光电半导体显示技术有限公司 显示面板及移动终端

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5101255A (en) 1987-01-14 1992-03-31 Sachio Ishioka Amorphous photoelectric conversion device with avalanche
US5796671A (en) 1996-03-01 1998-08-18 Wahlstrom; Sven E. Dynamic random access memory
US6754439B1 (en) 1998-04-06 2004-06-22 Seachange International, Inc. Method and apparatus for using multiple compressed digital video and audio signals
JP3980827B2 (ja) * 2000-03-10 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置および製造方法
JP3680846B2 (ja) 2003-05-28 2005-08-10 セイコーエプソン株式会社 動画像の圧縮装置及びそれを用いた撮像装置
CN100576889C (zh) 2004-07-02 2009-12-30 松下电器产业株式会社 Av流再现装置、解码器切换方法以及集成电路
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP4797567B2 (ja) 2005-10-24 2011-10-19 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
US20090027254A1 (en) 2007-02-16 2009-01-29 James Roy Troxel Method and apparatus to improve the ability to decode ads-b squitters through multiple processing paths
US7839703B2 (en) * 2007-06-15 2010-11-23 Micron Technology, Inc. Subtraction circuits and digital-to-analog converters for semiconductor devices
KR20240042556A (ko) 2009-10-29 2024-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101824123B1 (ko) 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101851517B1 (ko) 2010-01-20 2018-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011099360A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
KR101830196B1 (ko) 2010-02-12 2018-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP5709404B2 (ja) 2010-05-10 2015-04-30 キヤノン株式会社 固体撮像装置およびその駆動方法
KR101688084B1 (ko) 2010-06-30 2016-12-20 삼성전자주식회사 이미지 센서 및 이를 포함하는 패키지
JP5848912B2 (ja) 2010-08-16 2016-01-27 株式会社半導体エネルギー研究所 液晶表示装置の制御回路、液晶表示装置、及び当該液晶表示装置を具備する電子機器
JP5633323B2 (ja) 2010-11-11 2014-12-03 ソニー株式会社 固体撮像装置及び電子機器
CN106298772A (zh) * 2012-05-02 2017-01-04 株式会社半导体能源研究所 可编程逻辑器件
JP6254834B2 (ja) 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
JP6368155B2 (ja) 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
WO2015118435A1 (en) * 2014-02-07 2015-08-13 Semiconductor Energy Laboratory Co., Ltd. Device
JP6612056B2 (ja) 2014-05-16 2019-11-27 株式会社半導体エネルギー研究所 撮像装置、及び監視装置
JP6581825B2 (ja) 2014-07-18 2019-09-25 株式会社半導体エネルギー研究所 表示システム
JP6555956B2 (ja) 2014-07-31 2019-08-07 株式会社半導体エネルギー研究所 撮像装置、監視装置、及び電子機器
WO2016030801A1 (en) 2014-08-29 2016-03-03 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
KR102441803B1 (ko) 2014-09-02 2022-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 전자 기기
US9773832B2 (en) 2014-12-10 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9716852B2 (en) 2015-04-03 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Broadcast system
US10389961B2 (en) 2015-04-09 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10545526B2 (en) * 2015-06-25 2020-01-28 Semiconductor Energy Laboratory Co., Ltd. Circuit, driving method thereof, and semiconductor device
US9768174B2 (en) 2015-07-21 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2017068478A1 (en) * 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139298B2 (en) 2017-09-06 2021-10-05 Semiconductor Energy Laboratory Co., Ltd. Electronic device

Also Published As

Publication number Publication date
JP2017107558A (ja) 2017-06-15
JP6807717B2 (ja) 2021-01-06
US9870827B2 (en) 2018-01-16
US20170154678A1 (en) 2017-06-01

Similar Documents

Publication Publication Date Title
KR20170061602A (ko) 반도체 장치 및 전자 기기
KR102736018B1 (ko) 카메라 모듈 및 전자 기기
KR102386360B1 (ko) 촬상 장치
KR102687305B1 (ko) 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법
KR102698685B1 (ko) 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법
JP6960025B2 (ja) 撮像装置
TWI734276B (zh) 成像裝置及電子裝置
JP6737633B2 (ja) 撮像装置および電子機器
KR102553553B1 (ko) 촬상 장치, 및 그 동작 방법 및 전자 기기
KR102553565B1 (ko) 촬상 장치, 및 전자 기기
JP6791667B2 (ja) 撮像装置
JP2016072623A (ja) 撮像装置
JP2016096545A (ja) 撮像装置および電子機器
JP6773501B2 (ja) 半導体装置
KR20170051296A (ko) 반도체 장치 및 전자 기기
JP2021158375A (ja) 撮像装置
KR20170051284A (ko) 반도체 장치, 전자 부품, 및 전자 기기

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20161121

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination