KR20170051296A - 반도체 장치 및 전자 기기 - Google Patents
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Abstract
본 발명은 고속으로 기동할 수 있는 발진기를 제공한다.
전압 제어 발진기가 갖는 전단의 인버터의 출력 단자와 후단의 인버터의 입력 단자 사이에 트랜지스터를 제공하고, 상기 트랜지스터의 온 저항에 의하여 클록 신호의 발진 주파수를 제어한다. 또한, 전원 전압의 공급이 정지될 때에는 상기 트랜지스터를 오프로 함으로써 인버터의 입력 단자에 전원 전압의 공급이 정지되기 직전에 입력된 신호를 유지한다. 이 동작에 의하여, 전원 전압의 공급이 다시 시작될 때에 전원 전압의 공급이 정지되기 전과 같은 주파수의 신호를 신속하게 출력할 수 있다.
전압 제어 발진기가 갖는 전단의 인버터의 출력 단자와 후단의 인버터의 입력 단자 사이에 트랜지스터를 제공하고, 상기 트랜지스터의 온 저항에 의하여 클록 신호의 발진 주파수를 제어한다. 또한, 전원 전압의 공급이 정지될 때에는 상기 트랜지스터를 오프로 함으로써 인버터의 입력 단자에 전원 전압의 공급이 정지되기 직전에 입력된 신호를 유지한다. 이 동작에 의하여, 전원 전압의 공급이 다시 시작될 때에 전원 전압의 공급이 정지되기 전과 같은 주파수의 신호를 신속하게 출력할 수 있다.
Description
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시하는 발명의 일 형태의 기술 분야는, 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 본 명세서에 개시하는 본 발명의 일 형태의 기술 분야의 더 구체적인 예로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 동작 방법, 또는 이들의 제작 방법을 들 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 촬상 장치, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
전압 제어 발진기(VCO: Voltage Controlled Oscillator)는 발진 회로 중 하나이며, 공급하는 신호 전압에 의하여 출력 신호의 발진 주파수를 제어할 수 있다. 예를 들어, 링 오실레이터(ring oscillator)형의 VCO가 알려져 있고, 그 일례가 특허문헌 1에 기재되어 있다.
전압 제어 발진기는, 위상 동기 회로(PLL: Phase-Locked Loop)나 DC-DC컨버터에 사용된다. PLL은 안정된 주파수 신호를 생성하기 위한 회로로서, CPU(Central Processing Unit)나 프로그래머블 로직 디바이스 등에 사용된다.
CPU 등의 고기능 회로에서는, 고속화가 요구되는 한편, 저소비전력화가 과제로 되어 있다. 저소비전력화를 위한 수단 중 하나로서, 아이들링(idling) 상태에서 전원 공급을 정지시키는 등의 제어 방법이 있다.
도 9는 링 오실레이터형 전압 제어 발진기의 일례이다. p채널형 트랜지스터(M1) 및 n채널형 트랜지스터(M2)로 구성되는 인버터(INV)와, 트랜지스터(M2)와 접지 단자 사이에 접속된 n채널형 트랜지스터(M3)로 신호 전달 회로(지연 회로라고도 함)를 구성하고, 트랜지스터(M3)의 온 저항을 Vbias로 변화시킴으로써 발진 주파수를 제어한다.
상기 전압 제어 발진기에서는, 전원 공급이 정지되면 트랜지스터를 통하여 전하가 유출되기 때문에 인버터의 입력 전위가 변화된다. 따라서, 다시 전원을 투입하고 나서 발진 주파수가 안정되기까지에는 시간이 필요하다. 즉, 도 9에 도시된 바와 같은 전압 제어 발진기는 고속으로 기동하는 것이 어렵다.
따라서, 본 발명의 일 형태에서는 고속으로 기동할 수 있는 발진기를 제공하는 것을 목적 중 하나로 한다. 또는 전원 전압의 공급이 정지되고, 전원 전압의 공급이 다시 시작될 때 신속하게 전원 전압 공급이 정지되기 전의 주파수로 발진할 수 있는 발진기를 제공하는 것을 목적 중 하나로 한다. 또는 인버터의 입력 단자에 입력 신호를 유지할 수 있는 발진기를 제공하는 것을 목적 중 하나로 한다. 또는 발진 주파수를 제어하는 신호를 기억하는 회로를 갖는 발진기를 제공하는 것을 목적 중 하나로 한다. 또는 넓은 온도 범위에서 사용할 수 있는 발진기를 제공하는 것을 목적 중 하나로 한다. 또는 신뢰성이 높은 발진기를 제공하는 것을 목적 중 하나로 한다. 또는 신규 발진기 등을 제공하는 것을 목적 중 하나로 한다. 또는 상기 발진기의 동작 방법을 제공하는 것을 목적 중 하나로 한다. 또는 신규 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 상술한 모든 과제를 해결할 필요는 없다. 또한, 상술한 것 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 과제가 추출될 수 있다.
본 발명의 일 형태는, 고속으로 기동할 수 있는 발진기에 관한 것이다.
본 발명의 일 형태는, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 및 용량 소자를 갖는 반도체 장치이고, 제 1 트랜지스터는 제 2 트랜지스터와 상이한 극성을 갖고, 제 1 트랜지스터의 게이트는 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 용량 소자의 한쪽 전극과 전기적으로 접속되고, 용량 소자의 다른 쪽 전극은 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 및 용량 소자를 갖는 반도체 장치이고, 제 1 트랜지스터는 제 2 트랜지스터와 상이한 극성을 갖고, 제 5 트랜지스터는 제 2 트랜지스터와 같은 극성을 갖고, 제 1 트랜지스터의 게이트는 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 5 트랜지스터의 게이트는 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 용량 소자의 한쪽 전극과 전기적으로 접속되고, 용량 소자의 다른 쪽 전극은 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치이다.
상기 2가지 형태의 반도체 장치에 있어서, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 고전위 전원선과 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 저전위 전원선과 전기적으로 접속될 수 있다.
상기 2가지 형태의 반도체 장치에 사용되는 트랜지스터 중, 제 3 트랜지스터, 제 4 트랜지스터 및 제 5 트랜지스터는, 채널이 형성되는 영역에 산화물 반도체를 갖는 것이 바람직하다.
산화물 반도체는 In, Zn, 및 M(M은 Al, Ga, Y 또는 Sn)을 갖는 것이 바람직하다. 또한, 제 2 트랜지스터도 채널이 형성되는 영역에 산화물 반도체를 가져도 좋다.
본 발명의 일 형태를 사용함으로써, 고속으로 기동할 수 있는 발진기를 제공할 수 있다. 또는, 전원 전압의 공급이 정지되고, 전원 전압의 공급이 다시 시작될 때 신속하게 전원 전압의 공급이 정지되기 전의 주파수로 발진할 수 있는 발진기를 제공할 수 있다. 또는, 인버터의 입력 단자에 입력 신호를 유지할 수 있는 발진기를 제공할 수 있다. 또는, 발진 주파수를 제어하는 신호를 기억하는 회로를 갖는 발진기를 제공할 수 있다. 또는, 넓은 온도 범위에서 사용할 수 있는 발진기를 제공할 수 있다. 또는, 신뢰성이 높은 발진기를 제공할 수 있다. 또는, 신규 발진기 등을 제공할 수 있다. 또는, 상기 발진기의 동작 방법을 제공할 수 있다. 또는, 신규 반도체 장치 등을 제공할 수 있다.
또한, 본 발명의 일 형태는 이들 효과에 한정되는 것은 아니다. 예를 들어, 본 발명의 일 형태는, 경우에 따라 또는 상황에 따라, 이들 효과 이외의 효과를 갖는 경우도 있다. 또는, 예를 들어 본 발명의 일 형태는, 경우에 따라 또는 상황에 따라, 이들 효과를 갖지 않는 경우도 있다.
도 1은 신호 전달 회로를 설명하기 위한 회로도.
도 2는 전압 제어 발진기 및 PLL을 설명하기 위한 블록도.
도 3은 신호 전달 회로를 설명하기 위한 회로도.
도 4는 전압 제어 발진기의 동작을 설명하기 위한 타이밍 차트.
도 5는 신호 전달 회로를 설명하기 위한 회로도.
도 6은 신호 전달 회로를 설명하기 위한 회로도.
도 7은 전압 제어 발진기를 설명하기 위한 블록도.
도 8은 전압 제어 발진기의 동작을 설명하기 위한 타이밍 차트.
도 9는 신호 전달 회로를 설명하기 위한 회로도.
도 10은 신호 전달 회로를 설명하기 위한 회로도.
도 11은 신호 전달 회로를 설명하기 위한 단면도.
도 12는 신호 전달 회로를 설명하기 위한 단면도.
도 13은 신호 전달 회로를 설명하기 위한 단면도.
도 14는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 15는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 16은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 17은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 18은 반도체층을 설명하기 위한 상면도 및 단면도.
도 19는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 20은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 21은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 22는 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 23은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 24는 트랜지스터를 설명하기 위한 상면도.
도 25는 산화물 반도체의 원자수비의 범위를 설명하기 위한 도면.
도 26은 InMZnO4의 결정을 설명하기 위한 도면.
도 27은 산화물 반도체의 적층 구조에서의 밴드도.
도 28은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 29는 CAAC-OS의 단면 TEM 이미지, 및 평면 TEM 이미지 및 그 화상 해석 이미지.
도 30은 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 31은 a-like OS의 단면 TEM 이미지.
도 32는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 33은 프로세싱 유닛(무선 IC)의 구성예를 도시한 블록도.
도 34는 프로세싱 유닛(PLD)의 구성예를 도시한 모식도.
도 35는 프로세싱 유닛(MCU)의 구성예를 도시한 블록도.
도 36은 표시 장치의 일례를 도시한 분해 사시도.
도 37은 촬상 장치의 구성예를 도시한 블록도, 및 구동 회로의 구성예를 도시한 블록도.
도 38은 전자 기기의 구성예를 도시한 도면.
도 2는 전압 제어 발진기 및 PLL을 설명하기 위한 블록도.
도 3은 신호 전달 회로를 설명하기 위한 회로도.
도 4는 전압 제어 발진기의 동작을 설명하기 위한 타이밍 차트.
도 5는 신호 전달 회로를 설명하기 위한 회로도.
도 6은 신호 전달 회로를 설명하기 위한 회로도.
도 7은 전압 제어 발진기를 설명하기 위한 블록도.
도 8은 전압 제어 발진기의 동작을 설명하기 위한 타이밍 차트.
도 9는 신호 전달 회로를 설명하기 위한 회로도.
도 10은 신호 전달 회로를 설명하기 위한 회로도.
도 11은 신호 전달 회로를 설명하기 위한 단면도.
도 12는 신호 전달 회로를 설명하기 위한 단면도.
도 13은 신호 전달 회로를 설명하기 위한 단면도.
도 14는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 15는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 16은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 17은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 18은 반도체층을 설명하기 위한 상면도 및 단면도.
도 19는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 20은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 21은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 22는 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 23은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 24는 트랜지스터를 설명하기 위한 상면도.
도 25는 산화물 반도체의 원자수비의 범위를 설명하기 위한 도면.
도 26은 InMZnO4의 결정을 설명하기 위한 도면.
도 27은 산화물 반도체의 적층 구조에서의 밴드도.
도 28은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 29는 CAAC-OS의 단면 TEM 이미지, 및 평면 TEM 이미지 및 그 화상 해석 이미지.
도 30은 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 31은 a-like OS의 단면 TEM 이미지.
도 32는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 33은 프로세싱 유닛(무선 IC)의 구성예를 도시한 블록도.
도 34는 프로세싱 유닛(PLD)의 구성예를 도시한 모식도.
도 35는 프로세싱 유닛(MCU)의 구성예를 도시한 블록도.
도 36은 표시 장치의 일례를 도시한 분해 사시도.
도 37은 촬상 장치의 구성예를 도시한 블록도, 및 구동 회로의 구성예를 도시한 블록도.
도 38은 전자 기기의 구성예를 도시한 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 기재된 실시형태의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다. 또한, 도면을 구성하는 같은 요소의 해칭을 다른 도면 간에서 적절히 생략 또는 변경하는 경우도 있다.
또한, "제 1", "제 2"라고 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 따라서, 예를 들어 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한, 본 명세서 등에 기재된 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
예를 들어, 본 명세서 등에 있어서, X와 Y가 접속된다고 명시적인 기재가 있는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가, 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도, 도면 또는 문장에 나타낸 것으로 한다.
여기서, X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 개재(介在)하지 않고, X와 Y가 접속되는 경우이다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, 스위치는, 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는, 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(D/A 변환 회로, A/D 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기(operational amplifier), 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등, 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 1개 이상 접속되는 것이 가능하다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y가 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접 접속되는 경우와 X와 Y가 전기적으로 접속되어 있는 경우가 그 범주에 포함된다.
또한, 본 명세서 등에, X와 Y가 전기적으로 접속된다고 명시적인 기재가 있는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가, 사이에 다른 소자 또는 다른 회로를 개재하여 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉 X와 Y가, 사이에 다른 회로를 개재하여 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가, 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)가 개시되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다라고 명시적인 기재가 있을 때는, 단순히 접속된다고만 명시적인 기재가 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 각각 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와, Z1의 다른 일부가 X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와, Z2의 다른 일부가 Y와 각각 직접 접속되는 경우에는 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등) 및 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 상술한 예와 같은 표현 방법으로 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는, 적어도 제 1 접속 경로에 의하여, Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는, 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는, 트랜지스터를 개재한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은, 적어도 제 3 접속 경로에 의하여, Z2를 개재하여, Y와 전기적으로 접속되고, 상기 제 3 접속 경로는, 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는, 적어도 제 1 전기적 패스에 의하여, Z1을 통하여, X와 전기적으로 접속되고, 상기 제 1 전기적 패스는, 제 2 전기적 패스를 갖지 않고, 상기 제 2 전기적 패스는, 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 패스이며, 트랜지스터의 드레인(또는 제 2 단자 등)은, 적어도 제 3 전기적 패스에 의하여, Z2를 통하여, Y와 전기적으로 접속되고, 상기 제 3 전기적 패스는, 제 4 전기적 패스를 갖지 않고, 상기 제 4 전기적 패스는, 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)으로의 전기적 패스이다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여, 회로 구성에 있어서의 접속 경로에 관해서 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을, 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도상에서는 독립되어 있는 구성 요소가 서로 전기적으로 접속되는 것처럼 도시된 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이, 배선의 기능 및 전극의 기능의 양쪽의 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에 있어서의 전기적으로 접속이란, 이와 같은 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함시킨다.
또한, "막"이라는 용어와 "층"이라는 용어는 경우에 따라 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 일반적으로 전위(전압)는 상대적인 것이며, 기준의 전위에 대한 상대적인 크기에 따라 크기가 결정된다. 따라서, "접지", "GND", "그라운드" 등의 기재가 있는 경우에도, 반드시 전위가 0V로 한정되지 않는 것으로 한다. 예를 들어, 회로에서 가장 낮은 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 또는, 회로에서 중간 정도의 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 그 경우에는, 그 전위를 기준으로 하여, 양의 전위와 음의 전위가 규정된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 발진기에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는, 발진 중에 전원 전압의 공급이 정지되고, 전원 전압의 공급이 다시 시작될 때, 전원 전압의 공급이 정지되기 직전의 주파수로 신속하게 발진할 수 있는 전압 제어 발진기의 회로 구성 및 동작 방법이다.
본 발명의 일 형태를 사용함으로써, CPU 등에 있어서 아이들링 상태에서 일시적으로, 전압 제어 발진기로의 전원 전압의 공급이 정지되고, 발진이 정지된 경우에 있어서도 전원 전압의 공급이 다시 시작될 때 신속하게 발진이 시작될 수 있다. 즉, 특정의 발진 주파수의 출력 신호에 동기하여 동작하는 회로를 고속으로 기동할 수 있다.
본 발명의 일 형태에서는, 전압 제어 발진기가 갖는 전단(certain stage)의 인버터의 출력 단자와 후단(following stage)의 인버터의 입력 단자 사이에 트랜지스터를 제공하고, 상기 트랜지스터의 온 저항에 의하여 출력 신호의 발진 주파수를 제어한다. 또한, 전원 전압의 공급이 정지될 때에는 상기 트랜지스터를 오프로 함으로써 인버터의 입력 단자에 전원 전압의 공급이 정지되기 직전에 입력된 신호를 유지한다. 이 동작에 의하여, 전원 전압의 공급이 다시 시작될 때에 전원 전압의 공급이 정지되기 전과 같은 주파수의 신호를 신속하게 출력할 수 있다.
상기 트랜지스터에는, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터를 사용할 수 있다. 상기 트랜지스터는 오프 전류가 작고, 전원 전압의 공급이 정지되기 직전에 입력된 신호를 유지하는 메모리를 용이하게 구성할 수 있다.
채널 형성 영역에 산화물 반도체를 갖는 트랜지스터는, 실리콘을 활성 영역 또는 활성층에 사용한 트랜지스터보다 전기 특성 변동의 온도 의존성이 작기 때문에, 극히 넓은 온도 범위에서 사용할 수 있다. 따라서, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터가 제공된 발진기 및 반도체 장치는 자동차, 항공기, 우주선 등에 탑재하기에도 적합하다.
도 1은, 본 발명의 일 형태에 따른 발진기가 갖는 회로(20)의 회로도이다. 회로(20)는, 트랜지스터(41), 트랜지스터(42), 트랜지스터(43), 트랜지스터(44), 및 용량 소자(C1)를 갖는다. 여기서, 트랜지스터(41) 및 트랜지스터(42)는, 인버터(40)를 구성한다.
도 1에 도시된 회로(20)에 있어서, 트랜지스터(41)의 게이트는, 트랜지스터(42)의 게이트와 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 한쪽은, 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 한쪽은, 트랜지스터(43)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43)의 게이트는, 트랜지스터(44)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43)의 게이트는, 용량 소자(C1)의 한쪽 전극과 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 전극은 트랜지스터(41)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다.
또한, 도 1에 도시된 구성에서는 트랜지스터(41)를 p채널형, 트랜지스터(42)를 n채널형으로 한 CMOS 회로로 인버터(40)를 구성한 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않고, 인버터(40)는 NMOS형 인버터 또는 PMOS형 인버터여도 좋다. 또한, 트랜지스터(44)가 n채널형인 경우의 예를 나타내었지만, p채널형 트랜지스터로 바꿔도 좋다.
여기서, 트랜지스터(43)의 게이트, 용량 소자(C1)의 한쪽 전극, 트랜지스터(44)의 소스 및 드레인 중 한쪽이 접속되는 배선을 노드(FD)로 한다. 또한, 트랜지스터(41)의 게이트 및 트랜지스터(42)의 게이트가 전기적으로 접속되는 배선은, 회로(20)의 입력 단자(IN)로서 기능한다. 또한, 트랜지스터(43)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되는 배선은, 회로(20)의 출력 단자(OUT)로서 기능한다.
도 1에 있어서, 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은, 배선(71)과 전기적으로 접속된다. 트랜지스터(42)의 소스 및 드레인 중 다른 쪽은, 배선(72)(GND)과 전기적으로 접속된다. 트랜지스터(44)의 소스 및 드레인 중 다른 쪽은 배선(73)(WD)과 전기적으로 접속된다. 트랜지스터(44)의 게이트는 배선(61)(W)과 전기적으로 접속된다.
배선(71)(VDD) 및 배선(72)(GND)은, 전원선으로서의 기능을 가질 수 있다. 배선(71)(VDD)은 고전위 전원선으로서 기능시킬 수 있고, 예를 들어 전원 전압(VDD)을 공급한다. 배선(72)(GND)은 저전위 전원선으로서 기능시킬 수 있고, 예를 들어 0V 또는 접지 전위(GND)를 공급한다. 또한, 전원 전압의 공급을 정지할 때, 배선(71)(VDD)은, 예를 들어 0V 또는 접지 전위(GND)를 공급한다.
배선(61)(W)은, 트랜지스터(44)의 도통을 제어하는 신호선으로서 기능시킬 수 있다. 배선(73)(WD)은, 노드(FD)에 원하는 전위를 공급하기 위한 신호선으로서 기능시킬 수 있다.
회로(20)는, 링 오실레이터의 신호 전달 회로로서 기능시킬 수 있다. 도 2의 (A)는, 본 발명의 일 형태에 따른 전압 제어 발진기(21)의 회로도이고, n단(n은 홀수)의 회로(20)를 갖는 링 오실레이터(22) 및 버퍼 회로(23)를 갖는다. 전단의 회로(20)의 출력 단자(OUT)는 후단의 회로(20)의 입력 단자(IN)와 전기적으로 접속되고, 마지막 단의 회로(20)의 출력 단자(OUT)는 1단째의 회로(20)의 입력 단자(IN) 및 버퍼 회로(23)의 입력 단자와 전기적으로 접속된다.
회로(20)는 입력 신호에 대하여 반전 신호를 출력하는 기능을 갖고, 홀수단이 접속됨으로써 링 오실레이터(22)를 구성하고, 특정 발진 주파수의 출력 신호를 출력할 수 있다. 버퍼 회로(23)는, 링 오실레이터(22)가 출력하는 출력 신호를 외부로 출력할 때 전류를 증폭하는 기능을 갖는다. 또한, 버퍼 회로(23)를 제공하지 않는 구성으로 할 수도 있다.
도 2의 (B)에, 본 발명의 일 형태에 따른 전압 제어 발진기(21)를 사용할 수 있는 PLL의 구성의 일례를 도시하였다. PLL은 위상 비교기(10), 루프 필터(15), 전압 제어 발진기(21) 및 분주기(25)를 갖는다. 위상 비교기(10)는 2개의 입력 신호의 위상차를 검출하는 기능을 갖고, fin(기본 주파수) 및 fout/N(비교 주파수)의 주파수를 갖는 신호의 위상차를 전압 신호로서 출력한다. 루프 필터(15)는 전압 제어 발진기(21)에 입력하기 위한 직류 전압 신호(DATA)를 생성하는 기능을 갖는다. 루프 필터(15)에는, 위상 비교기(10)의 출력 신호에 포함되는 고주파수 성분을 제거할 필요가 있어, 로 패스 필터(Low pass filter) 등이 사용된다. 전압 제어 발진기(21)는, DATA에 의존하여 특정 발진 주파수를 나타내는 출력 신호를 출력하는 기능을 갖는다. 분주기(25)는 전압 제어 발진기(21)로부터 출력된 특정 발진 주파수를 나타내는 출력 신호를 1/N(N은 정수)배로 변화시킨 신호를 생성하는 기능을 갖는다.
도 1에 도시된 회로(20)의 동작, 및 상기 회로(20)를 적용한 도 2의 (A)에 도시된 전압 제어 발진기(21)의 동작을 설명한다. 우선, 트랜지스터(44)를 도통시켜, 배선(73)(WD)의 전위에 대응하는 아날로그 데이터를 노드(FD)에 기록한다. 그 후, 트랜지스터(44)를 비도통으로 하고, 노드(FD)에 상기 아날로그 데이터를 유지한다.
트랜지스터(43)는 노드(FD)에 유지된 아날로그 데이터에 따라 도통, 비도통이 제어된다. 트랜지스터(43)가 도통되는 경우, 회로(20)는 입력 신호에 대하여 반전 신호를 출력한다. 즉, 전압 제어 발진기(21)는 발진한다. 한편, 트랜지스터(43)가 비도통인 경우, 회로(20)의 신호의 전달 경로는 차단된다. 즉, 전압 제어 발진기(21)는 발진하지 않는다.
트랜지스터(43)의 온 전류는, 노드(FD)에 유지된 아날로그 데이터에 따라 제어된다. 노드(FD)에 비교적 높은 아날로그 전위가 공급되면, 트랜지스터(43)의 온 저항은 낮은 값을 취한다. 즉, 전압 제어 발진기(21)의 출력 신호의 발진 주파수는 커진다. 한편, 노드(FD)에 비교적 낮은 아날로그 전위가 공급되면, 트랜지스터(43)의 온 저항은 높은 값을 취한다. 즉, 전압 제어 발진기(21)의 출력 신호의 발진 주파수는 작아진다. 즉, 전압 제어 발진기(21)는, 회로(20)의 노드(FD)에 유지시키는 아날로그 전위에 따라 발진 주파수를 제어할 수 있다.
트랜지스터(43) 및 트랜지스터(44)에는 오프 전류가 매우 작고, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터를 사용하는 것이 바람직하다.
상기 트랜지스터를 사용함으로써, 트랜지스터(44)를 오프 상태로 한 경우, 노드(FD)의 전위는 오랫동안 유지된다. 또한, 트랜지스터(43)를 오프 상태로 한 경우, 회로(20)의 출력 단자(OUT)의 전위(링 오실레이터(22)에서의 후단의 회로(20)의 입력 단자(IN)의 전위)는, 오랫동안 유지된다.
따라서, 전압 제어 발진기(21)가 발진하는 동안에 노드(FD)의 전위를 "L" 레벨로 하고 발진을 정지시킨 경우, 각 회로(20)의 입력 단자(IN) 및 출력 단자(OUT)에 발진을 정지시키기 직전의 전압이 유지된다. 예를 들어, 1단째의 회로(20)의 출력 단자(OUT)(2단째의 회로(20)의 입력 단자(IN))에 "H" 레벨의 전위가 유지되고, 2단째의 회로(20)의 출력 단자(OUT)(3단째의 회로(20)의 입력 단자(IN))에 "L" 레벨의 전위가 유지된다. 따라서, 전압 제어 발진기(21)는, 노드(FD)의 전위를 "L" 레벨로 하고 발진을 오랫동안 정지시킨 경우에도, 노드(FD)의 전위를 다시 "H" 레벨로 함으로써, 각 회로(20)의 입력 단자(IN) 및 출력 단자(OUT)에 유지된 전압에 따라 신속하게 발진을 시작할 수 있다.
전압 제어 발진기(21)의 발진을 정지하는 경우에는, 배선(71)(VDD)으로부터 전원 전압(VDD)("H" 레벨)로의 공급을 정지하는 것이 효과적이다. 구체적으로는, 배선(71)(VDD)의 전압 레벨을 "H" 레벨로부터 "L" 레벨(0V 또는 GND 전위 등)로 변화시킨다. 이때, 인버터(40)는 기능하지 않게 되기 때문에, 회로(20)는 신호를 전달할 수 없게 된다. 즉, 전압 제어 발진기(21)는 발진을 정지한다.
또한, 배선(71)(VDD)의 전압 레벨을 "H" 레벨로부터 "L" 레벨로 변화시킴으로써 용량 소자(C1)를 통하여 용량 결합이 일어나, 노드(FD)의 전위는 "L" 레벨로 저하된다. 즉, 트랜지스터(43)는 비도통이 된다. 즉, 전원 전압(VDD)의 공급의 정지와 함께 트랜지스터(43)를 비도통으로 할 수 있다. 또한, 트랜지스터(43)가 비도통이 되는 것과 동시에, 각 회로(20)의 입력 단자(IN) 및 출력 단자(OUT)에 전압 제어 발진기(21)의 발진을 정지하기 직전의 전압이 유지된다.
배선(71)(VDD)에 전원 전압(VDD)을 다시 공급할 때는, 배선(71)(VDD)의 전압 레벨이 "L" 레벨로부터 "H" 레벨로 변화하기 때문에, 용량 소자(C1)를 통한 용량 결합이 일어나 노드(FD)의 전위는 "H" 레벨로 상승한다. 따라서, 트랜지스터(43)는 도통되고, 전압 제어 발진기(21)는 다시 발진을 신속하게 시작한다.
또한, 전압 제어 발진기(21)의 발진을 정지하기 위해서는, 배선(73)(WD)을 "L" 레벨로 하고, 트랜지스터(44)를 도통시켜 노드(FD)를 "L" 레벨로 하는 동작을 수행하여도 좋다. 이 경우, 전압 제어 발진기(21)를 다시 발진시키는 경우에는, 배선(71)(VDD)의 전압 레벨은 변화시키지 않고, 배선(73)(WD)을 "H" 레벨로 하고, 트랜지스터(44)를 도통시켜 노드(FD)를 "H" 레벨로 하는 동작을 행하면 좋다.
도 4의 (A)는, 도 2의 (A)에 도시된 전압 제어 발진기(21)에, 도 1에 도시된 회로(20)를 사용한 경우의 구동 방법의 일례를 도시한 타이밍 차트이다. VDD는 배선(71)(VDD)의 전위, WD는 배선(73)(WD)의 전위, W은 배선(61)(W)의 전위, FD는 노드(FD)의 전위, IN은 특정의 회로(20)의 입력 단자(IN)의 전위, OUT은 특정 회로(20)의 출력 단자(OUT)의 전위이다. 또한, 정논리(positive logic)를 공급하는 전압을 V1("H" 레벨)으로 하고, 부논리(negative logic)를 공급하는 전압을 GND("L" 레벨)로 한다.
시각 T0에, 배선(71)(VDD)에 "H" 레벨의 전위(전원 전압(VDD)), 배선(73)(WD)에 아날로그 전위(Va)를 공급한다. 또한,Va는 트랜지스터(43)의 문턱 전압(Vth) 이상의 값으로 한다.
시각 T1에, 배선(61)(W)에 "H" 레벨의 전위를 공급함으로써, 트랜지스터(44)가 도통되고, 노드(FD)의 전위가 Va가 된다. 이에 따라 트랜지스터(43)가 도통되기 때문에, 전압 제어 발진기(21)는 발진을 시작한다. 다만,처음으로 동작시킬 경우에서는, 회로(20)의 입력 단자(IN)의 전위가 정해지지 않으므로,발진 초기에 동작이 안정되지 않고 불규칙한 신호를 출력한다.
시각 T2에, 배선(61)(W)에 "L" 레벨의 전위를 공급함으로써, 트랜지스터(44)는 비도통이 되고, 노드(FD)에 아날로그 전위(Va)가 유지된다. 그 후, 배선(73)(WD)에는 "L" 레벨의 전위가 공급된다.
시각 T3에, 배선(71)(VDD)에 "L" 레벨의 전위를 공급하면, 인버터(40)가 비동작이 되는 것과 함께, 용량 소자(C1)를 통한 용량 결합에 의하여 노드(FD)의 전위가 저하되고, "L" 레벨이 된다. 따라서, 트랜지스터(43)는 비도통이 된다. 트랜지스터(43)가 비도통이 됨으로써, 각 회로(20)의 입력 단자(IN) 및 출력 단자(OUT)의 전위는 유지된다. 이때, 특정 회로(20)에 있어서, 입력 단자(IN)에는 "L" 레벨의 전위가, 출력 단자(OUT)에는 "H" 레벨의 전위가 유지된 것으로 한다.
시각 T4에, 배선(71)(VDD)에 "H" 레벨의 전위를 공급하면, 인버터(40)가 동작 상태가 되는 것과 함께, 용량 소자(C1)를 통한 용량 결합에 의하여 노드(FD)의 전위가 승압되고, Va가 된다. 따라서, 트랜지스터(43)는 도통된다. 트랜지스터(43)가 도통됨으로써, 각 회로(20)는 유지되는 입력 신호에 대하여 출력 신호를 출력한다. 즉, 전압 제어 발진기(21)는, 배선(71)(VDD)에 전원 전압(VDD)이 다시 공급되면, 신속하게 발진할 수 있다.
회로(20)는, 도 3의 (A)에 도시된 구성이어도 좋다. 도 3의 (A)에 도시된 회로(20)는, 트랜지스터(41), 트랜지스터(42), 트랜지스터(43), 트랜지스터(44), 트랜지스터(45), 및 용량 소자(C1)를 갖는다.
도 3의 (A)에 도시된 회로(20)에 있어서, 트랜지스터(41)의 게이트는, 트랜지스터(42)의 게이트와 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 한쪽은 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 한쪽은, 트랜지스터(45)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(45)의 게이트는 트랜지스터(41)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 트랜지스터(45)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(43)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43)의 게이트는, 트랜지스터(44)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43)의 게이트는, 용량 소자(C1)의 한쪽 전극과 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 전극은, 트랜지스터(42)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다.
도 3의 (A)에 도시된 회로(20)는, 트랜지스터(45)를 갖는 점, 트랜지스터(45)의 게이트가 트랜지스터(41)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속하는 점, 및 용량 소자(C1)의 다른 쪽 전극이 트랜지스터(42)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속하는 점이 도 1에 도시된 회로(20)와 상이하다. 또한, 도 3의 (B)에 도시된 바와 같이 트랜지스터(43)의 소스 및 드레인 중 한쪽이 트랜지스터(41)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(43)의 소스 및 드레인 중 다른 쪽과 트랜지스터(45)의 소스 및 드레인 중 한쪽이 전기적으로 접속되는 구성이어도 좋다.
트랜지스터(45)에는 오프 전류가 매우 작고, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터를 사용하는 것이 바람직하다. 상기 트랜지스터를 사용함으로써, 트랜지스터(45)를 오프 상태로 한 경우, 회로(20)의 출력 단자(OUT)의 전위(링 오실레이터(22)에서의 후단의 회로(20)의 입력 단자(IN)의 전위)는, 오랫동안 유지된다.
도 3의 (A) 및 (B)에 도시된 회로(20)에서는, 인버터(40)의 출력 측과 회로(20)의 출력 단자(OUT) 사이에 트랜지스터(45)가 제공되고, 트랜지스터(45)의 게이트가 배선(71)(VDD)과 전기적으로 접속된다. 따라서, 배선(71)(VDD)에 전원 전압(VDD)을 공급하면 인버터(40)가 동작 상태가 되고, 또한 트랜지스터(45)가 도통되고, 회로(20)는 입력 신호에 대하여 반전 신호를 출력한다. 즉, 전압 제어 발진기(21)는 발진한다. 또한, 전원 전압(VDD)의 공급이 정지되면 인버터(40)가 비동작 상태가 되고, 또한 트랜지스터(45)가 비도통이 되기 때문에, 회로(20)의 신호의 전달 경로는 차단된다. 즉, 전압 제어 발진기(21)는 발진하지 않는다.
전압 제어 발진기(21)가 발진할 때 전원 전압(VDD)의 공급이 정지되면, 배선(71)(VDD)의 전압 레벨이 "H" 레벨로부터 "L" 레벨로 변화된다. 따라서, 트랜지스터(45)가 비도통이 되고, 각 회로(20)의 입력 단자(IN) 및 출력 단자(OUT)에 전압 제어 발진기(21)가 발진이 정지되기 직전의 전압이 유지된다.
배선(71)(VDD)에 전원 전압(VDD)을 다시 공급할 때에는, 배선(71)(VDD)의 전압 레벨이 "L" 레벨로부터 "H" 레벨로 변화되기 때문에, 트랜지스터(45)가 도통되고, 전압 제어 발진기(21)는 발진을 다시 신속하게 시작한다.
도 4의 (B)는 도 2의 (A)에 도시된 전압 제어 발진기(21)에, 도 3의 (A) 또는 (B)에 도시된 회로(20)를 사용한 경우의 구동 방법의 일례가 도시된 타이밍 차트이다.
시각 T0에, 배선(73)(WD)에 아날로그 전위(Va)를 공급한다. 또한,Va는 트랜지스터(43)의 문턱 전압(Vth) 이상의 값으로 한다.
시각 T1에, 배선(61)(W)에 "H" 레벨의 전위를 공급함으로써, 트랜지스터(44)가 도통되고, 노드(FD)의 전위가 Va가 된다.
시각 T2에, 배선(61)(W)에 "L" 레벨의 전위를 공급함으로써, 트랜지스터(44)는 비도통이 되고, 노드(FD)에 아날로그 전위(Va)가 유지된다. 그 후, 배선(73)(WD)에는 "L" 레벨의 전위가 공급된다.
시각 T3에, 배선(71)(VDD)에 "H" 레벨의 전위(전원 전압(VDD))를 공급하면, 트랜지스터(45)가 도통되기 때문에, 전압 제어 발진기(21)는 발진을 시작한다. 다만,처음으로 동작시킬 경우에서는, 회로(20)의 입력 단자(IN)의 전위가 정해지지 않기 때문에, 발진 초기에 동작이 안정되지 않고 불규칙한 신호를 출력한다.
시각 T4에, 배선(71)(VDD)에 "L" 레벨의 전위를 공급하면, 트랜지스터(45)는 비도통이 된다. 트랜지스터(45)가 비도통이 됨으로써, 각 회로(20)의 입력 단자(IN) 및 출력 단자(OUT)의 전위는 유지된다.
시각 T5에, 배선(71)(VDD)에 "H" 레벨의 전위를 공급하면, 트랜지스터(45)는 도통된다. 트랜지스터(45)가 도통됨으로써, 각 회로(20)는 유지되는 입력 신호에 대하여 출력 신호를 출력한다. 즉, 전압 제어 발진기(21)는, 배선(71)(VDD)에 전원 전압(VDD)이 다시 공급되면 신속하게 발진할 수 있다.
상술한 회로(20)(도 1, 도 3의 (A) 및 (B))는, 노드(FD)의 전위를 재기록함으로써 상이한 발진 주파수의 출력 신호를 출력할 수 있는 구성이었지만, 멀티 컨텍스트 기능을 구비한 회로를 전압 제어 발진기(21)의 신호 전달 회로에 사용하여도 좋다.
멀티 컨텍스트 기능을 갖는 신호 전달 회로를 사용함으로써, 발진 주파수의 전환이 용이해진다. 여기서, 컨텍스트란 전압 제어 발진기의 발진을 제어하는 회로 구성을 말하고, 선택된 컨텍스트에 유지된 아날로그 전위에 따라, 전압 제어 발진기(21)는 특정의 발진 주파수로 발진한다.
도 5의 (A)는, 2개의 컨텍스트 기능을 구비한 회로(24)의 회로도이다. 회로(24)는, 트랜지스터(41), 트랜지스터(42), 트랜지스터(43a), 트랜지스터(43b), 트랜지스터(44a), 트랜지스터(44b), 트랜지스터(46a), 트랜지스터(46b), 용량 소자(C1), 및 용량 소자(C2)를 갖는다. 여기서, 트랜지스터(41) 및 트랜지스터(42)는 인버터(40)를 구성한다. 또한, 트랜지스터(43a), 트랜지스터(44a), 트랜지스터(46a) 및 용량 소자(C1)는, 제 1 컨텍스트를 구성한다. 또한, 트랜지스터(43b), 트랜지스터(44b), 트랜지스터(46b) 및 용량 소자(C2)는, 제 2 컨텍스트를 구성한다.
도 5의 (A)에 도시된 회로(24)에 있어서, 트랜지스터(41)의 게이트는, 트랜지스터(42)의 게이트와 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 한쪽은, 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 한쪽은, 트랜지스터(43a)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43a)의 게이트는, 트랜지스터(44a)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43a)의 소스 및 드레인 중 다른 쪽은 트랜지스터(46a)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43a)의 게이트는, 용량 소자(C1)의 한쪽 전극과 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽의 전극은, 트랜지스터(41)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 한쪽은, 트랜지스터(43b)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43b)의 게이트는, 트랜지스터(44b)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43b)의 소스 및 드레인 중 다른 쪽은 트랜지스터(46b)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(43b)의 게이트는, 용량 소자(C2)의 한쪽 전극과 전기적으로 접속된다. 용량 소자(C2)의 다른 쪽의 전극은, 트랜지스터(41)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 트랜지스터(46a)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(46b)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다.
또한, 도 5의 (B)에 도시된 바와 같이, 트랜지스터(46a)는 인버터(40)의 출력 측과 트랜지스터(43a) 사이에 제공되고, 트랜지스터(46b)는 인버터(40)의 출력 측과 트랜지스터(43b) 사이에 제공되어도 좋다. 이 경우, 트랜지스터(43a)의 소스 및 드레인 중 다른 쪽과 트랜지스터(43b)의 소스 및 드레인 중 다른 쪽은 전기적으로 접속된다.
여기서, 트랜지스터(43a)의 게이트, 용량 소자(C1)의 한쪽 전극, 트랜지스터(44a)의 소스 및 드레인 중 한쪽이 접속되는 배선을 노드(FD1)로 한다. 트랜지스터(43b)의 게이트, 용량 소자(C2)의 한쪽 전극, 트랜지스터(44b)의 소스 및 드레인 중 한쪽이 접속되는 배선을 노드(FD2)로 한다. 또한, 트랜지스터(41)의 게이트 및 트랜지스터(42)의 게이트가 전기적으로 접속되는 배선은, 회로(24)의 입력 단자(IN)로서 기능한다. 또한, 도 5의 (A)에 있어서, 트랜지스터(46a)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(46b)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되는 배선은, 회로(24)의 출력 단자(OUT)로서 기능한다. 또한, 도 5의 (B)에 있어서, 트랜지스터(43a)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(43b)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되는 배선은, 회로(24)의 출력 단자(OUT)로서 기능한다.
도 5의 (A) 및 (B)에 있어서, 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은, 배선(71)(VDD)과 전기적으로 접속된다. 트랜지스터(42)의 소스 및 드레인 중 다른 쪽은, 배선(72)(GND)과 전기적으로 접속된다. 트랜지스터(44a)의 소스 및 드레인 중 다른 쪽은, 배선(73)(WD)과 전기적으로 접속된다. 트랜지스터(44a)의 게이트는, 배선(62)(W1)과 전기적으로 접속된다. 트랜지스터(46a)의 게이트는, 배선(64)(SE1)과 전기적으로 접속된다. 트랜지스터(44b)의 소스 및 드레인 중 다른 쪽은, 배선(73)(WD)과 전기적으로 접속된다. 트랜지스터(44b)의 게이트는, 배선(63)(W2)과 전기적으로 접속된다. 트랜지스터(46b)의 게이트는, 배선(65)(SE2)과 전기적으로 접속된다.
배선(62)(W1)은, 트랜지스터(44a)의 도통을 제어하는 신호선으로서 기능시킬 수 있다. 배선(63)(W2)은, 트랜지스터(44b)의 도통을 제어하는 신호선으로서 기능시킬 수 있다. 배선(64)(SE1)은, 트랜지스터(46a)의 도통을 제어하는 신호선으로서 기능시킬 수 있다. 배선(65)(SE2)은, 트랜지스터(46b)의 도통을 제어하는 신호선으로서 기능시킬 수 있다. 배선(73)(WD)은, 노드(FD1) 또는 노드(FD2)에 원하는 전위를 공급하기 위한 신호 배선으로서 기능시킬 수 있다.
도 7은, 회로(24)를 적용할 수 있는 전압 제어 발진기(21)이고, n단(n은 홀수)의 회로(24)를 갖는 링 오실레이터(26), 및 버퍼 회로(27)를 갖는다. 전단의 회로(24)의 출력 단자(OUT)는 후단의 회로(24)의 입력 단자(IN)와 전기적으로 접속되고, 마지막 단의 회로(24)의 출력 단자(OUT)는 1단째의 회로(24)의 입력 단자(IN) 및 버퍼 회로(27)의 입력 단자와 전기적으로 접속된다. 또한, 버퍼 회로(27)를 제공하지 않는 구성으로 할 수도 있다.
도 5의 (A) 및 (B)에 도시된 회로(24)의 동작, 및 상기 회로(24)를 적용한 도 7에 도시된 전압 제어 발진기(21)의 동작을 설명한다. 우선, 트랜지스터(44a)를 도통시켜, 배선(73)(WD)의 전위(Vb)를 노드(FD1)에 기록한다. 그 후, 트랜지스터(44a)를 비도통으로 하고, 노드(FD1)에 아날로그 전위(Vb)를 유지한다. 또한, 배선(73)(WD)의 전위를 Vc로 변화시킨 후, 트랜지스터(44b)를 도통시켜, 배선(73)(WD)의 전위(Vc)를 노드(FD2)에 기록한다. 그 후, 트랜지스터(44b)를 비도통으로 하고, 노드(FD2)에 아날로그 전위(Vc)를 유지한다.
트랜지스터(43a)는, 노드(FD1)에 유지한 아날로그 데이터에 따라 도통, 비도통이 제어된다. 또한, 트랜지스터(43b)는, 노드(FD2)에 유지한 아날로그 데이터에 따라 도통, 비도통이 제어된다.
트랜지스터(43a)의 온 전류는, 노드(FD1)에 유지한 아날로그 데이터에 따라 제어된다. 또한, 트랜지스터(43b)의 온 전류는, 노드(FD2)에 유지한 아날로그 데이터에 따라 제어된다. 제 1 컨텍스트에 있어서, 노드(FD1)에 비교적 높은 아날로그 전위가 공급될 때, 트랜지스터(43a)의 온 저항은 낮은 값을 취한다. 즉, 전압 제어 발진기(21)의 출력 신호의 발진 주파수는 커진다. 한편, 노드(FD1)에 비교적 낮은 아날로그 전위가 공급될 때, 트랜지스터(43a)의 온 저항은 높은 값을 취한다. 즉, 전압 제어 발진기(21)의 출력 신호의 발진 주파수는 작아진다. 제 2 컨텍스트도 마찬가지로 노드(FD2)의 전위에 따라, 전압 제어 발진기(21)의 출력 신호의 발진 주파수가 변화된다.
제 1 컨텍스트에 있어서, 트랜지스터(46a)는 배선(64)(SE1)으로부터 입력되는 신호에 의하여 도통, 비도통이 제어된다. 배선(64)(SE1)의 전위가 "H" 레벨일 때, 트랜지스터(46a)는 도통한다. 따라서, 트랜지스터(43a)가 노드(FD1)의 전위(Vb)에 따른 온 상태이고, 또한 트랜지스터(46a)가 도통하는 경우, 회로(24)는 입력 신호에 대하여 반전 신호를 출력한다. 즉, 전압 제어 발진기(21)는, 제 1 발진 주파수로 발진한다. 한편, 트랜지스터(46a)가 비도통의 경우, 회로(24)의 신호의 전달 경로는 차단된다. 즉, 전압 제어 발진기(21)는 발진하지 않는다.
또한, 제 2 컨텍스트에 있어서, 트랜지스터(46b)는 배선(65)(SE2)으로부터 입력되는 신호에 의하여 도통, 비도통이 제어된다. 배선(65)(SE2)의 전위가 "H" 레벨일 때, 트랜지스터(46b)는 도통한다. 따라서, 트랜지스터(43b)가 노드(FD2)의 전위(Vc)에 따른 온 상태이고, 또한 트랜지스터(46b)가 도통하는 경우, 회로(24)는 입력 신호에 대하여 반전 신호를 출력한다. 즉, 전압 제어 발진기(21)는, 제 2 발진 주파수로 발진한다. 한편, 트랜지스터(46b)가 비도통의 경우, 회로(24)의 신호의 전달 경로는 차단된다. 즉, 전압 제어 발진기(21)는 발진하지 않는다.
즉, 제 1 컨텍스트 및 제 2 컨텍스트 중 어느 한쪽을 선택함으로써, 전압 제어 발진기(21)는 주파수가 상이한 제 1 발진 주파수 또는 제 2 발진 주파수로 발진할 수 있다. 제 1 컨텍스트를 선택하기 위해서는, 배선(64)(SE1)의 전위를 "H" 레벨, 배선(65)(SE2)의 전위를 "L" 레벨로 하면 좋다. 또한, 제 2 컨텍스트를 선택하기 위해서는, 배선(64)(SE1)의 전위를 "L" 레벨, 배선(65)(SE2)의 전위를 "H" 레벨로 하면 좋다.
트랜지스터(43a), 트랜지스터(43b), 트랜지스터(46a) 및 트랜지스터(46b)에는 오프 전류가 매우 작은, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터를 사용하는 것이 바람직하다. 상기 트랜지스터를 사용함으로써, 트랜지스터(46a), 트랜지스터(46b)를 오프 상태로 한 경우, 회로(24)의 출력 단자(OUT)의 전위(링 오실레이터(26)에서의 후단의 회로(24)의 입력 단자(IN)의 전위)는, 오랫동안 유지된다.
따라서, 제 1 컨텍스트를 선택한 경우, 전압 제어 발진기(21)가 제 1 발진 주파수로 발진할 때 트랜지스터(46a)를 비도통으로 하고 전압 제어 발진기(21)의 발진을 정지시키면, 각 회로(24)의 입력 단자(IN) 및 출력 단자(OUT)에 전압 제어 발진기(21)가 발진을 정지하기 직전의 전압이 유지된다. 그래서, 전압 제어 발진기(21)는, 트랜지스터(46a)를 비도통으로서 발진을 오랫동안 정지시킨 경우에도, 다시 트랜지스터(46a)를 도통함으로써, 각 회로(24)의 입력 단자(IN) 및 출력 단자(OUT)에 유지된 전압에 따라 신속하게 제 1 발진 주파수로 발진을 시작할 수 있다. 마찬가지로 제 2 컨텍스트를 선택한 경우에도, 제 2 발진 주파수로 발진할 때, 전압 제어 발진기(21)의 발진을 오랫동안 정지시킨 경우에도, 신속하게 제 2 발진 주파수로 발진을 시작할 수 있다.
전압 제어 발진기(21)의 발진을 정지하는 경우에는, 배선(71)(VDD)으로부터의 전원 전압(VDD)("H" 레벨)의 공급을 정지하여도 좋다. 구체적으로는, 배선(71)(VDD)의 전압 레벨을 "H" 레벨로부터 "L" 레벨(0V 또는 GND 전위 등)로 변화시킨다. 이때, 인버터(40)는 기능하지 않기 때문에, 회로(24)는 신호를 전달할 수 없게 된다. 즉, 전압 제어 발진기(21)는 발진을 정지한다.
또한, 제 1 컨텍스트를 선택한 경우에 있어서, 배선(71)(VDD)의 전압 레벨을 "H" 레벨로부터 "L" 레벨로 변화시킴으로써 용량 소자(C1)를 개재한 용량 결합이 일어나, 노드(FD1)의 전위는 "L" 레벨로 저하된다. 즉, 트랜지스터(43a)는 비도통이 된다. 즉, 전원 전압(VDD)의 공급이 정지되는 것과 함께 트랜지스터(43a)를 비도통으로 할 수 있다. 또한, 트랜지스터(43a)가 비도통이 되는 것과 동시에 각 회로(24)의 입력 단자(IN) 및 출력 단자(OUT)에, 제 1 발진 주파수로 발진하는 전압 제어 발진기(21)의 발진이 정지되기 직전의 전압이 유지된다.
배선(71)(VDD)에 전원 전압(VDD)을 다시 공급할 때는, 배선(71)(VDD)의 전압 레벨이 "L" 레벨로부터 "H" 레벨로 변화되기 때문에, 용량 소자(C1)를 개재한 용량 결합이 일어나 노드(FD1)의 전위는 "H" 레벨로 상승된다. 따라서, 트랜지스터(43a)는 도통되고, 전압 제어 발진기(21)는 제 1 발진 주파수로 발진을 다시 신속하게 시작한다. 마찬가지로 제 2 컨텍스트를 선택한 경우도, 각 회로(24)의 입력 단자(IN) 및 출력 단자(OUT)에 제 2 발진 주파수로 발진하는 전압 제어 발진기(21)가 발진을 정지하기 직전의 전압을 유지할 수 있고, 전원 전압(VDD)을 다시 공급할 때 제 2 발진 주파수로 발진을 다시 신속하게 시작할 수 있다.
도 8의 (A)는, 도 7에 도시된 전압 제어 발진기(21)에 도 5의 (A) 또는 도 5의 (B)에 도시된 회로(24)를 사용한 경우의 구동 방법의 일례를 도시한 타이밍 차트이다. VDD는 배선(71)(VDD)의 전위, WD는 배선(73)(WD)의 전위, W1은 배선(62)(W1)의 전위, W2는 배선(63)(W2)의 전위, FD1은 노드(FD1)의 전위, FD2는 노드(FD2)의 전위, SE1은 배선(64)(SE1)의 전위, SE2는 배선(65)(SE2)의 전위, IN은 특정 회로(24)의 입력 단자(IN)의 전위, OUT은 특정 회로(24)의 출력 단자(OUT)의 전위이다. 또한, 정논리를 공급하는 전압을V1("H" 레벨)로 하고, 부논리를 공급하는 전압을GND("L" 레벨)로 한다.
시각 T0에, 배선(71)(VDD)에 "H" 레벨의 전위(전원 전압(VDD)), 배선(73)(WD)에 아날로그 전위(Vb)를 공급한다. 또한, Vb는 트랜지스터(43a) 및 트랜지스터(43b)의 문턱 전압(Vth) 이상의 값으로 한다.
시각 T1에, 배선(62)(W1)에 "H" 레벨의 전위를 공급함으로써, 트랜지스터(44a)가 도통되고, 노드(FD1)의 전위가 Vb가 된다.
시각 T2에, 배선(62)(W1)에 "L" 레벨의 전위를 공급함으로써, 트랜지스터(44a)는 비도통이 되고, 노드(FD1)에 아날로그 전위(Vb)가 유지된다. 그 후, 배선(73)(WD)에는 아날로그 전위(Vc)가 공급된다. 여기서는, Vc는 트랜지스터(43a) 및 트랜지스터(43b)의 문턱 전압(Vth) 이상이고 Vb보다 작은 값으로 한다.
시각 T3에, 배선(63)(W2)에 "H" 레벨의 전위를 공급함으로써, 트랜지스터(44b)가 도통되고, 노드(FD2)의 전위가 Vc가 된다.
시각 T4에, 배선(63)(W2)에 "L" 레벨의 전위를 공급함으로써, 트랜지스터(44b)는 비도통이 되고, 노드(FD2)에 아날로그 전위(Vc)가 유지된다. 그 후, 배선(73)(WD)에는 "L" 레벨의 전위가 공급된다.
시각 T5에 배선(64)(SE1)에 "H" 레벨의 전위를 공급하면 트랜지스터(46a)는 도통되고, 회로(24)는 입력 신호에 대하여 출력 신호를 출력한다. 즉, 전압 제어 발진기(21)가 제 1 발진 주파수로 발진되기 시작한다. 다만, 처음으로 동작시킬 경우에서는, 회로(24)의 입력 단자(IN)의 전위가 정해지지 않기 때문에, 발진 초기에 동작이 안정되지 않고 불규칙한 신호를 출력한다. 이때, 배선(64)(SE1)에 "H" 레벨의 전위가 공급되고, 배선(65)(SE2)에 "L" 레벨의 전위가 공급됨으로써, 제 1 컨텍스트 회로가 선택된 상태가 된다.
시각 T6에, 배선(71)(VDD)에 "L" 레벨의 전위가 공급되면, 인버터(40)가 비 동작이 되고, 제 1 발진 주파수로 발진하는 전압 제어 발진기(21)의 발진이 정지되는 것과 함께, 용량 소자(C1)를 개재하여 용량 결합에 의하여 노드(FD1)의 전위가 저하되고, "L" 레벨이 된다. 따라서, 트랜지스터(43a)는 비도통이 된다. 트랜지스터(43a)가 비도통이 됨으로써, 각 회로(24)의 입력 단자(IN) 및 출력 단자(OUT)의 전위는 유지된다.
시각 T7에, 배선(71)(VDD)에 "H" 레벨의 전위가 공급되면, 용량 소자(C1)를 개재한 용량 결합에 의하여 노드(FD1)의 전위가 승압되어 Vb가 된다. 따라서, 트랜지스터(43a)는 도통한다. 트랜지스터(43a)가 도통함으로써, 각 회로(24)는 유지되는 입력 신호에 대하여 출력 신호를 출력한다. 즉, 전압 제어 발진기(21)는 배선(71)(VDD)에 전원 전압(VDD)이 다시 공급되면, 제 1 발진 주파수로 신속하게 발진할 수 있다.
시각 T8에, 배선(64)(SE1)에 "L" 레벨의 전위를 공급하고, 배선(65)(SE2)에 "H" 레벨의 전위를 공급하면, 트랜지스터(46a)는 비도통이 되고, 트랜지스터(46b)는 도통 상태가 된다. 즉, 제 2 컨텍스트 회로가 선택된 상태가 된다. 즉, 전압 제어 발진기(21)는, 제 2 발진 주파수로 발진한다.
이때, 노드(FD2)에 유지되는 전위(Vc)는, 노드(FD1)에 유지되는 전위(Vb)보다 작기 때문에, 트랜지스터(43b)의 온 저항은 트랜지스터(43a)의 온 저항보다 커진다. 따라서, 제 2 발진 주파수는 제 1 발진 주파수보다 작아진다.
또한, 도 7에 도시된 전압 제어 발진기(21)의 신호 전달 회로에 사용할 수 있는 멀티 컨텍스트 기능을 구비한 회로는, 도 6(A) 및 (B)에 도시된 회로(24)여도 좋다.
도 6의 (A)는, 2개의 컨텍스트 기능을 구비한 회로(24)의 회로도이다. 회로(24)는, 트랜지스터(41), 트랜지스터(42), 트랜지스터(43a), 트랜지스터(43b), 트랜지스터(44a), 트랜지스터(44b), 트랜지스터(46a), 트랜지스터(46b), 트랜지스터(47), 용량 소자(C1), 및 용량 소자(C2)를 갖는다. 여기서, 트랜지스터(41) 및 트랜지스터(42)는 인버터(40)를 구성한다. 또한, 트랜지스터(43)a, 트랜지스터(44a), 트랜지스터(46a) 및 용량 소자(C1)는, 제 1 컨텍스트를 구성한다. 또한, 트랜지스터(43b), 트랜지스터(44b), 트랜지스터(46b) 및 용량 소자(C2)는, 제 2 컨텍스트를 구성한다.
도 6의 (A)에 도시된 회로(24)는, 트랜지스터(47)를 갖는 점, 트랜지스터(47)의 게이트가 트랜지스터(41)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속하는 점, 및 용량 소자(C1)의 다른 쪽 전극 및 용량 소자(C2)의 다른 쪽 전극이 트랜지스터(42)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속하는 점이 도 5의 (A)에 도시된 회로(24)와 상이하다.
또한, 도 6의 (A)는 인버터(40)와, 제 1 컨텍스트 및 제 2 컨텍스트 사이에 트랜지스터(47)를 제공하는 구성이지만, 도 6의 (B)에 도시된 바와 같이 제 1 컨텍스트 및 제 2 컨텍스트와, 출력 단자(OUT) 사이에 트랜지스터(47)를 제공하는 구성이어도 좋다.
트랜지스터(47)에는 오프 전류가 매우 작고, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터를 사용하는 것이 바람직하다. 상기 트랜지스터를 사용함으로써, 트랜지스터(47)를 오프 상태로 한 경우, 회로(24)의 출력 단자(OUT)의 전위(링 오실레이터(26)에서의 후단의 회로(24)의 입력 단자(IN)의 전위)는, 오랫동안 유지된다.
도 6의 (A) 및 (B)에 도시된 회로(24)에서는, 인버터(40)의 출력 측과 회로(24)의 출력 단자(OUT) 사이에 트랜지스터(47)가 제공되고, 트랜지스터(47)의 게이트가 배선(71)(VDD)과 전기적으로 접속된다. 따라서, 배선(71)(VDD)에 전원 전압(VDD)을 공급하면 인버터(40)가 동작 상태가 되고, 또한 트랜지스터(47)가 도통한다. 그리고, 트랜지스터(46a) 및 트랜지스터(46b) 중 어느 한쪽이 도통 상태라면, 회로(24)는 입력 신호에 대하여 반전 신호를 출력한다. 즉, 전압 제어 발진기(21)는 발진한다. 또한, 전원 전압(VDD)의 공급을 정지하면 인버터(40)가 비동작 상태가 되고, 또한 트랜지스터(47)가 비도통이 되기 때문에, 회로(24)의 신호 전달 경로는 차단된다. 즉, 전압 제어 발진기(21)는 발진하지 않는다.
전압 제어 발진기(21)가 발진할 때 전원 전압(VDD)의 공급을 정지하면, 배선(71)(VDD)의 전압 레벨이 "H" 레벨로부터 "L" 레벨로 변화된다. 따라서, 트랜지스터(47)가 비도통이 되고, 각 회로(24)의 입력 단자(IN) 및 출력 단자(OUT)에 전압 제어 발진기(21)가 발진을 정지하기 직전의 전압이 유지된다.
배선(71)(VDD)에 전원 전압(VDD)을 다시 공급할 때는, 배선(71)(VDD)의 전압 레벨이 "L" 레벨로부터 "H" 레벨로 변화하기 때문에, 트랜지스터(47)가 도통되고, 전압 제어 발진기(21)는 발진을 다시 신속하게 시작한다.
도 8의 (B)는 도 7에 도시된 전압 제어 발진기(21)에 도 6의 (A) 또는 (B)에 도시된 회로(24)를 사용한 경우의 구동 방법의 일례가 도시된 타이밍 차트이다.
시각 T0에, 배선(73)(WD)에 아날로그 전위(Vb)를 공급한다. 또한, Vb는 트랜지스터(43a) 및 트랜지스터(43b)의 문턱 전압(Vth) 이상의 값으로 한다.
시각 T1에, 배선(62)(W1)에 "H" 레벨의 전위를 공급함으로써, 트랜지스터(44a)가 도통되고, 노드(FD1)의 전위가 Vb가 된다.
시각 T2에, 배선(62)(W1)에 "L" 레벨의 전위를 공급함으로써, 트랜지스터(44a)는 비도통이 되고, 노드(FD1)에 아날로그 전위(Vb)가 유지된다. 그 후, 배선(73)(WD)에는 아날로그 전위(Vc) 공급된다. 여기서는, Vc는 트랜지스터(43a) 및 트랜지스터(43b)의 문턱 전압(Vth) 이상이고, Vb보다 작은 값으로 한다.
시각 T3에 배선(63)(W2)에 "H" 레벨의 전위를 공급함으로써, 트랜지스터(44b)가 도통되고, 노드(FD2)의 전위가 Vc가 된다.
시각 T4에, 배선(63)(W2)에 "L" 레벨의 전위를 공급함으로써, 트랜지스터(44b)는 비도통이 되고, 노드(FD2)에 아날로그 전위(Vc)가 유지된다. 그 후, 배선(73)(WD)에는 "L" 레벨의 전위가 공급된다.
시각 T5에 배선(71)(VDD)에 "H" 레벨의 전위(전원 전압(VDD)), 배선(64)(SE1)에 "H" 레벨의 전위를 공급하면, 트랜지스터(47) 및 트랜지스터(46a)는 도통하고, 회로(24)는 입력 신호에 대하여 출력 신호를 출력한다. 즉, 전압 제어 발진기(21)가 제 1 발진 주파수로 발진되기 시작한다. 다만, 처음으로 동작시킬 경우에서는, 회로(24)의 입력 단자(IN)의 전위가 정해지지 않기 때문에, 발진 초기에 동작이 안정되지 않고 불규칙한 신호를 출력한다. 이때, 배선(64)(SE1)에 "H" 레벨의 전위가 공급되고, 배선(65)(SE2)에 "L" 레벨의 전위가 공급됨으로써, 제 1 컨텍스트 회로가 선택된 상태가 된다.
시각 T6에, 배선(71)(VDD)에 "L" 레벨의 전위가 공급되면, 인버터(40)가 비 동작이 되고, 제 1 발진 주파수로 발진하는 전압 제어 발진기(21)의 발진이 정지되는 것과 함께, 트랜지스터(47)는 비도통이 된다. 트랜지스터(47)가 비도통이 됨으로써, 각 회로(24)의 입력 단자(IN) 및 출력 단자(OUT)의 전위는 유지된다.
시각 T7에, 배선(71)(VDD)에 "H" 레벨의 전위가 공급되면, 트랜지스터(47)는 도통한다. 트랜지스터(47)가 도통함으로써, 각 회로(24)는 유지되는 입력 신호에 대하여 출력 신호를 출력한다. 즉, 전압 제어 발진기(21)는, 배선(71)(VDD)에 전원 전압(VDD)이 다시 공급되면, 제 1 발진 주파수로 신속하게 발진할 수 있다.
시각 T8에, 배선(64)(SE1)에 "L" 레벨의 전위를 공급하고, 배선(65)(SE2)에 "H" 레벨의 전위를 공급하면, 트랜지스터(46a)는 비도통이 되고, 트랜지스터(46b)는 도통 상태가 된다. 즉, 제 2 컨텍스트 회로가 선택된 상태가 되고, 전압 제어 발진기(21)는 제 2 발진 주파수로 발진한다.
상술한 도 1, 도 3의 (A) 및 (B), 도 5의 (A) 및 (B), 도 6의 (A) 및 (B)에 도시된 구성, 및 동작 방법을 사용함으로써, 전압 제어 발진기(21)는 일시적으로 전원 전압의 공급을 정지하여도 전원 전압의 공급을 다시 시작할 때 신속하게 발진할 수 있다.
또한, 회로(20) 및 회로(24)에 사용하는 트랜지스터는 백 게이트를 제공한 구성이어도 좋다. 예를 들어, 도 10의 (A) 및 (B)는, 도 1에 도시된 회로(20)의 트랜지스터(43) 및 트랜지스터(44)에 백 게이트를 제공한 구성이다. 도 10의 (A)는, 상기 백 게이트에 정전위를 인가하는 구성이고, 문턱 전압을 제어할 수 있다. 도 10의 (A)에서는, 일례로서 백 게이트가 저전위를 공급하는 배선(72)(GND)과 접속하는 예를 도시하였지만, 그 외의 배선에 접속하는 구성이어도 좋다. 또한, 도 10의 (B)는 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성이고, 온 전류를 증가시키고, 또한 오프 전류를 감소시킬 수 있다. 또한, 원하는 트랜지스터가 적절한 전기 특성을 갖도록, 도 10의 (A) 및 (B)의 구성 등을 조합한 구성으로 하여도 좋다. 또한, 백 게이트가 제공되지 않는 트랜지스터가 있어도 좋다. 또한, 트랜지스터에 백 게이트를 제공하는 구성은, 도 3의 (A) 및 (B), 도 5의 (A) 및 (B), 도 6의 (A) 및 (B)에 도시된 구성에도 적용할 수 있다.
본 발명의 일 형태에 따른 발진기의 구체적인 구성예에 대하여, 도면을 참조하여 설명한다. 도 11의 (A) 및 (B)는 도 1에 도시된 회로(20)에서의 트랜지스터(41), 트랜지스터(42), 트랜지스터(43), 트랜지스터(44) 및 용량 소자(C1)의 구체적인 접속 형태의 일례를 도시한 것이다. 도 11의 (A)는 트랜지스터의 채널 길이 방향을 나타낸 단면도이고, 도 11의 (B)는 트랜지스터의 채널 폭 방향을 나타낸 단면도이다.
트랜지스터(41) 및 트랜지스터(42)는 고속 동작과 CMOS 회로의 구성을 양립시키기 위하여 실리콘을 사용한 트랜지스터(이하, Si 트랜지스터)를 사용하여 제작하는 것이 바람직하다. 예를 들어, 기판(600)을 실리콘 기판으로 하고, 기판(600)에 트랜지스터(41) 및 트랜지스터(42)를 형성할 수 있다. 또한, 트랜지스터(43) 및 트랜지스터(44)는, 오프 전류가 낮다는 이유로 산화물 반도체를 사용한 트랜지스터(이하, OS 트랜지스터)를 사용하여 제작하는 것이 바람직하다.
기판(600)은 벌크의 실리콘 기판에 한정되지 않고, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 및 유기 반도체를 재료로 하는 기판을 사용할 수도 있다.
따라서, 도 11의 (A)에 도시된 바와 같이, 트랜지스터(41) 및 트랜지스터(42)가 제공되는 층(1100)과, 트랜지스터(43) 및 트랜지스터(44)가 제공되는 층(1200)의 적층 구성으로 할 수 있다. 상기 구성으로 함으로써, 발진기의 면적을 작게 할 수 있다.
용량 소자(C1)는 예를 들어 트랜지스터(43)의 게이트와 트랜지스터(44)의 소스 및 드레인 중 한쪽을 접속하는 배선(75)을 한쪽 전극, 배선(71)(VDD)을 다른 쪽 전극, 절연층(84)을 유전체로 하여 층(1200)에 제공할 수 있다. 절연층(84)에는, 예를 들어 산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또한, 용량 소자(C1)는 층(1100)에 제공하여도 좋다.
본 실시형태에서 설명하는 단면도에서는 배선, 전극, 및 콘택트 플러그(도전체(88))를 개별의 요소로서 도시하였지만, 이들이 전기적으로 접속되는 경우에 있어서는 동일 요소로서 제공되는 경우도 있다. 또한, 배선과 전극이 도전체(88)를 개재하여 접속되는 형태는 일례이고, 전극이 배선과 직접 접속되는 경우도 있다.
각 요소 위에는 보호막, 층간 절연막, 또는 평탄화막으로서의 기능을 갖는 절연층(81) 내지 절연층(83) 등이 제공된다. 예를 들어, 절연층(81) 내지 절연층(83) 등에는 산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 절연층(81) 내지 절연층(83) 등의 상면은 필요에 따라 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화 처리를 행하여도 좋다.
또한, 도면에 도시된 배선 등의 일부가 제공되지 않는 경우나, 도면에 도시되지 않은 배선이나 트랜지스터 등이 각 층에 포함되는 경우도 있다. 또한, 도면에 도시되지 않은 층이 상기 적층 구조에 포함되는 경우도 있다. 또한, 도면에 도시된 층의 일부가 포함되지 않는 경우도 있다.
도 11의 (A)에서, 트랜지스터(43) 및 트랜지스터(44)는 백 게이트를 갖는 형태를 예시하였지만, 백 게이트를 갖지 않는 형태여도 좋다. 또는 일부 트랜지스터, 예를 들어 트랜지스터(43)만이 백 게이트를 갖는 형태여도 좋다. 상기 백 게이트는, 대향하여 제공되는 트랜지스터의 프런트 게이트와 전기적으로 접속되는 경우가 있다. 또는, 상기 백 게이트에 프런트 게이트와 다른 고정 전위가 공급되는 경우가 있다. 또한, 상기 백 게이트의 유무에 관한 형태는, 본 실시형태에서 설명하는 다른 화소의 구성에도 적용될 수 있다.
여기서, 도 11의 (A) 및 (B)에 있어서는 Si 트랜지스터는 fin형의 구성인 경우를 도시하였지만, 도 12의 (A)에 도시된 바와 같이 플레이너형이라도 좋다. 또는, 도 12의 (B)에 도시된 바와 같이 실리콘 박막의 활성층(650)을 갖는 트랜지스터라도 좋다. 또한, 활성층(650)은, 다결정 실리콘이나 SOI(Silicon on Insulator)의 단결정 실리콘으로 할 수 있다. 또한, 도 12의 (B)에 도시된 구성에 있어서 기판(610)에는 유리 기판 등을 사용할 수 있다.
도 11의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터)가 형성되는 영역과, Si 트랜지스터가 형성되는 영역 사이에는 절연층(80)이 제공된다.
트랜지스터(41) 및 트랜지스터(42)의 활성 영역 근방에 제공되는 절연층 내의 수소는 실리콘의 댕글링 본드를 종단한다. 따라서, 상기 수소는 트랜지스터(41) 및 트랜지스터(42)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(43) 등의 활성층인 산화물 반도체층의 근방에 제공되는 절연층 내의 수소는, 산화물 반도체층 내에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로, 상기 수소는 트랜지스터(43) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터를 갖는 한쪽 층과, OS 트랜지스터를 갖는 다른 쪽 층을 적층하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연층(80)을 제공하는 것이 바람직하다. 절연층(80)에 의하여, 한쪽 층에 수소를 가둠으로써 트랜지스터(41) 및 트랜지스터(42)의 신뢰성이 향상될 수 있다. 또한, 한쪽 층으로부터 다른 쪽 층으로의 수소의 확산이 억제됨으로써 트랜지스터(41) 등의 신뢰성도 향상시킬 수 있다.
절연층(80)으로서는 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 발진기는, 도 13에 도시된 구성으로 할 수 있다. 도 13에 도시된 발진기는 도 11의 (A)에 도시된 발진기의 변형예이고, OS 트랜지스터 및 Si 트랜지스터로 CMOS 인버터를 구성하는 예를 도시한 것이다.
여기서, 층(1100)에 제공되는 Si 트랜지스터인 트랜지스터(41)는 p-ch형으로 하고, 층(1200)에 제공되는 OS 트랜지스터인 트랜지스터(42)는 n-ch형으로 한다. p-ch형 트랜지스터만을 기판(600)에 제공함으로써, 웰 형성이나 n형 불순물층 형성 등의 공정을 생략할 수 있다.
도 13에 도시된 발진기에서, 트랜지스터(42)는 층(1200)에 형성하는 트랜지스터(43) 및 트랜지스터(44)와 동일 공정으로 제작될 수 있다. 따라서, 발진기의 제직 공정을 간략화할 수 있다. 또한, OS 트랜지스터는 오프 전류가 극히 낮기 때문에 정적(靜的) 소비전력이 극히 적은 CMOS 회로를 구성할 수 있다.
또한, 본 실시형태에서의 발진기가 갖는 트랜지스터의 구성은 일례이다. 따라서, 예를 들어 트랜지스터(41) 및 트랜지스터(42)의 양쪽 또는 한쪽을, 활성층에 산화물 반도체층을 갖는 트랜지스터로 구성할 수도 있다. 또한, 트랜지스터(43) 및 트랜지스터(44)의 양쪽 또는 한쪽을, 활성 영역 또는 실리콘 등을 갖는 트랜지스터로 구성할 수도 있다.
또한, 본 실시형태에서, 본 발명의 일 형태에 대하여 설명하였다. 또는, 다른 실시형태에서, 본 발명의 일 형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에는 다양한 발명의 형태가 기재되어 있으므로, 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 발진기에 적용한 경우의 예를 설명하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태를 발진기에 적용하지 않아도 된다. 예를 들어, 본 발명의 일 형태는 다른 기능을 갖는 반도체 장치에 적용하여도 좋다. 예를 들어, 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이 산화물 반도체를 갖는 경우의 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 다양한 반도체를 가져도 좋다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는 예를 들어, 경우에 따라 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 갖지 않아도 된다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 산화물 반도체를 갖는 트랜지스터에 대하여 도면을 사용하여 설명한다. 또한, 본 실시형태에서의 도면에서는 명료화를 위하여 일부의 요소를 확대, 축소, 또는 생략하여 도시하였다.
도 14의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터(101)의 상면도 및 단면도이다. 도 14의 (A)는 상면도이고, 도 14의 (A)에 도시된 일점쇄선 B1-B2 방향의 단면이 도 14의 (B)에 상당한다. 또한, 도 14의 (A)에 도시된 일점쇄선 B3-B4 방향의 단면이 도 16의 (A)에 상당한다. 또한, 일점쇄선 B1-B2 방향을 채널 길이 방향, 일점쇄선 B3-B4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(101)는 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150); 산화물 반도체층(130), 도전층(140) 및 도전층(150)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 도전층(140), 도전층(150), 절연층(160) 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180)을 갖는다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
도 14의 (B)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 도전층(140) 및 도전층(150)과 각각 접하고, 도전층(140) 및 도전층(150)으로서 산소와 결합하기 쉬운 도전 재료를 사용하면, 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는, 산화물 반도체층(130)과 도전층(140) 및 도전층(150)이 접함으로써 산화물 반도체층(130) 내에 산소 결손이 생기고, 이 산소 결손과 산화물 반도체층(130) 내에 잔류 또는 외부로부터 확산되는 수소와의 상호 작용에 의하여 영역(231) 및 영역(232)은 저저항의 n형이 된다.
또한 트랜지스터의 '소스'나 '드레인'의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바꿀 수 있다. 따라서, 본 명세서에서, '소스' 및 '드레인'이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다. 또한, '전극층'은 '배선'으로 바꿔 말할 수도 있다.
또한, 도전층(170)은 도전층(171) 및 도전층(172)의 2층으로 형성되는 예가 도시되었지만 1층 또는 3층 이상의 적층이어도 좋다. 이 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
도전층(140) 및 도전층(150)은 단층으로 형성되는 예가 도시되었지만 2층 이상의 적층이어도 좋다. 이 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 14의 (C) 및 (D)에 도시된 구성이어도 좋다. 도 14의 (C)는 트랜지스터(102)의 상면도이고, 도 14의 (C)에 도시된 일점쇄선 C1-C2 방향의 단면이 도 14의 (D)에 상당한다. 또한, 도 14의 (C)에 도시된 일점쇄선 C3-C4 방향의 단면은 도 16의 (B)에 상당한다. 또한, 일점쇄선 C1-C2 방향을 채널 길이 방향, 일점쇄선 C3-C4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(102)는, 게이트 절연막으로서 작용하는 절연층(160)의 단부와 게이트 전극층으로서 작용하는 도전층(170)의 단부를 일치시키지 않는 점 외는 트랜지스터(101)와 같은 구성을 갖는다. 트랜지스터(102)의 구조는 도전층(140) 및 도전층(150)이 절연층(160)으로 넓게 덮이기 때문에 도전층(140) 및 도전층(150)과, 도전층(170) 사이의 저항이 높고 게이트 누설 전류가 적다는 특징을 갖는다.
트랜지스터(101) 및 트랜지스터(102)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖는 톱 게이트 구조이다. 이 영역의 채널 길이 방향의 폭은 기생 용량을 작게 하기 위하여 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 이 구성에서는, 산화물 반도체층(130)에 오프셋 영역이 형성되지 않기 때문에, 온 전류가 높은 트랜지스터가 형성되기 쉽다.
본 발명의 일 형태에 따른 트랜지스터는 도 14의 (E) 및 (F)에 도시된 구성이어도 좋다. 도 14의 (E)는 트랜지스터(103)의 상면도이고, 도 14의 (E)에 도시된 일점쇄선 D1-D2를 방향의 단면이 도 14의 (F)에 상당한다. 또한, 도 14의 (E)에 도시된 일점쇄선 D3-D4 방향의 단면은 도 16의 (A)에 상당한다. 또한, 일점쇄선 D1-D2 방향을 채널 길이 방향, 일점쇄선 D3-D4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(103)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130); 산화물 반도체층(130)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 산화물 반도체층(130)과 전기적으로 접속하는 도전층(140) 및 도전층(150)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(140) 및 도전층(150)에 접하는 절연층(평탄화막) 등을 가져도 좋다.
도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
도 14의 (F)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 절연층(175)과 접하고, 예를 들어 절연층(175)으로서 수소가 포함되는 절연 재료를 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는, 절연층(175)을 형성할 때까지의 공정에 의하여 영역(231) 및 영역(232)에 생기는 산소 결손과, 절연층(175)으로부터 영역(231) 및 영역(232)으로 확산되는 수소의 상호 작용에 의하여, 영역(231) 및 영역(232)은 저저항의 n형이 된다. 또한, 수소가 포함되는 절연 재료로서는, 예를 들어 질화 실리콘이나 질화 알루미늄 등을 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 15의 (A) 및 (B)에 도시된 구성이어도 좋다. 도 15의 (A)는 트랜지스터(104)의 상면도이고, 도 15의 (A)에 도시된 일점쇄선 E1-E2 방향의 단면이 도 15의 (B)에 상당한다. 또한, 도 15의 (A)에 도시된 일점쇄선 E3-E4 방향의 단면은 도 16의 (A)에 상당한다. 또한, 일점쇄선 E1-E2 방향을 채널 길이 방향, 일점쇄선 E3-E4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(104)는 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 단부를 덮도록 접하는 점 외는 트랜지스터(103)와 같은 구성을 갖는다.
또한, 도 15의 (B)에 도시된 영역(331) 및 영역(334)은 소스 영역, 영역(332) 및 영역(335)은 드레인 영역, 영역(333)은 채널 형성 영역으로서 기능할 수 있다.
영역(331) 및 영역(332)은 트랜지스터(101)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다.
영역(334) 및 영역(335)은 트랜지스터(103)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다. 또한, 채널 길이 방향에서의 영역(334) 및 영역(335)의 길이가 100nm 이하, 바람직하게는 50nm 이하인 경우에는 게이트 전계의 기여에 의하여 온 전류가 크게 저하되지 않는다. 따라서, 영역(334) 및 영역(335)의 저저항화를 행하지 않는 경우도 있다.
트랜지스터(103) 및 트랜지스터(104)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖지 않는 자기 정렬 구조(self-aligned structure)를 갖는다. 자기 정렬 구조의 트랜지스터는 게이트 전극층과 소스 전극층 및 드레인 전극층 사이의 기생 용량이 매우 작기 때문에, 고속 동작 용도에 적합하다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 15의 (C) 및 (D)에 도시된 구성이어도 좋다. 도 15의 (C)는 트랜지스터(105)의 상면도이고, 도 15의 (C)에 도시된 일점쇄선 F1-F2 방향의 단면이 도 15의 (D)에 상당한다. 또한, 도 15의 (C)에 도시된 일점쇄선 F3-F4 방향의 단면은 도 16의 (A)에 상당한다. 또한, 일점쇄선 F1-F2 방향을 채널 길이 방향, 일점쇄선 F3-F4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(105)는 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151); 산화물 반도체층(130), 도전층(141), 및 도전층(151)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접하는 절연층 등을 가져도 좋다.
도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접하고, 측면에는 접하지 않는 구성이 된다.
트랜지스터(105)는 도전층(141) 및 도전층(151)을 갖는 점, 절연층(175) 및 절연층(180)에 제공된 개구부를 갖는 점, 및 이 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 갖는 점 외는, 트랜지스터(101)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고, 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 15의 (E) 및 (F)에 도시된 구성이어도 좋다. 도 15의 (E)는 트랜지스터(106)의 상면도이고, 도 15의 (E)에 도시된 일점쇄선 G1-G2 방향의 단면이 도 15의 (F)에 상당한다. 또한, 도 15의 (E)에 도시된 일점쇄선 G3-G4 방향의 단면은 도 16의 (A)에 상당한다. 또한, 일점쇄선 G1-G2 방향을 채널 길이 방향, 일점쇄선 G3-G4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(106)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151); 산화물 반도체층(130)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 절연층(120), 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속된 도전층(142) 및 도전층(152)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접하는 절연층(평탄화막) 등을 가져도 좋다.
도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접하고, 측면에는 접하지 않는 구성이 된다.
트랜지스터(106)는 도전층(141) 및 도전층(151)을 갖는 점 외는 트랜지스터(103)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고, 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
트랜지스터(105) 및 트랜지스터(106)의 구성에서는 도전층(140) 및 도전층(150)이 절연층(120)과 접하지 않는 구성이기 때문에 절연층(120) 내의 산소가 도전층(140) 및 도전층(150)에 의하여 추출되기 어려워지고 절연층(120)으로부터 산화물 반도체층(130) 내로 산소를 쉽게 공급할 수 있다.
트랜지스터(105)에서의 영역(231) 및 영역(232), 트랜지스터(104) 및 트랜지스터(106)에서의 영역(334) 및 영역(335)에는 산소 결손을 형성하고 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 결손을 형성하는 불순물로서는 예를 들어 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 불소, 염소, 타이타늄, 아연, 및 탄소 중 어느 것으로부터 선택되는 하나 이상을 사용할 수 있다. 상기 불순물의 첨가 방법으로서는 플라스마 처리법, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
불순물 원소로서, 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 내의 금속 원소와 산소의 결합이 절단되어 산소 결손이 형성된다. 산화물 반도체층에 포함되는 산소 결손과 산화물 반도체층 내에 잔존하거나 또는 나중에 첨가되는 수소의 상호 작용에 의하여, 산화물 반도체층의 도전율을 높게 할 수 있다.
불순물 원소의 첨가에 의하여 산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 결과적으로, 산화물 도전체를 형성할 수 있다. 여기서는 도전체화된 산화물 반도체를 산화물 도전체라고 한다. 또한, 산화물 도전체는 산화물 반도체와 마찬가지로 투광성을 갖는다.
산화물 도전체는 축퇴 반도체(degenerated semiconductor)이며, 전도대단(conduction band edge)과 페르미 준위가 일치 또는 실질적으로 일치한다고 추정된다. 그러므로 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층과의 접촉은 옴 접촉(ohmic contact)이며, 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층의 접촉 저항을 저감할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 17의 (A) 내지 (F)에 도시된 채널 길이 방향의 단면도, 및 도 16의 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 상기 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 더 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 17의 (A) 내지 (F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
온 전류를 증가시키기 위해서는, 예를 들어 도전층(170)과 도전층(173)을 같은 전위로 하여 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)과는 다른 정전위를 도전층(173)에 공급하면 좋다. 도전층(170)과 도전층(173)을 같은 전위로 하기 위해서는 예를 들어 도 16의 (D)에 도시된 바와 같이, 도전층(170)과 도전층(173)을 콘택트 홀을 통하여 전기적으로 접속하면 좋다.
또한, 도 14 및 도 15에 도시된 트랜지스터(101) 내지 트랜지스터(106)에서는 산화물 반도체층(130)이 단층인 예를 도시하였지만 산화물 반도체층(130)은 적층이어도 좋다. 트랜지스터(101) 내지 트랜지스터(106)의 산화물 반도체층(130)은 도 18의 (B) 및 (C) 또는 도 18의 (D) 및 (E)에 도시된 산화물 반도체층(130)과 서로 바꿀 수 있다.
도 18의 (A)는 산화물 반도체층(130)의 상면도이고, 도 18의 (B) 및 (C)는 2층 구조인 산화물 반도체층(130)의 단면도이다. 또한, 도 18의 (D) 및 (E)는 3층 구조의 산화물 반도체층(130)의 단면도이다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 각각 조성이 상이한 산화물 반도체층 등을 사용할 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 도 19의 (A) 및 (B)에 도시된 구성이어도 좋다. 도 19의 (A)는 트랜지스터(107)의 상면도이고, 도 19의 (A)에 도시된 일점쇄선 H1-H2 방향의 단면이 도 19의 (B)에 상당한다. 또한, 도 19의 (A)에 도시된 일점쇄선 H3-H4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 H1-H2 방향을 채널 길이 방향, 일점쇄선 H3-H4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(107)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층; 이 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150); 상기 적층, 도전층(140), 및 도전층(150)과 접하는 산화물 반도체층(130c); 이 산화물 반도체층(130c)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 도전층(140), 도전층(150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180)을 포함한다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
트랜지스터(107)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(140) 및 도전층(150)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점 외는 트랜지스터(101)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 19의 (C) 및 (D)에 도시된 구성이어도 좋다. 도 19의 (C)는 트랜지스터(108)의 상면도이고, 도 19의 (C)에 도시된 일점쇄선 I1-I2 방향의 단면이 도 19의 (D)에 상당한다. 또한, 도 19의 (C)에 도시된 일점쇄선 I3-I4 방향의 단면이 도 21의 (B)에 상당한다. 또한, 일점쇄선 I1-I2 방향을 채널 길이 방향, 일점쇄선 I3-I4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(108)는, 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 일치하지 않는 점이 트랜지스터(107)와 상이하다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 19의 (E) 및 (F)에 도시된 구성이어도 좋다. 도 19의 (E)는 트랜지스터(109)의 상면도이고, 도 19의 (E)에 도시된 일점쇄선 J1-J2 방향의 단면이 도 19의 (F)에 상당한다. 또한, 도 19의 (E)에 도시된 일점쇄선 J3-J4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 J1-J2 방향을 채널 길이 방향, 일점쇄선 J3-J4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(109)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층; 이 적층과 접하는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 갖는다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접하는 절연층(평탄화막) 등을 가져도 좋다.
트랜지스터(109)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(103)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 20의 (A) 및 (B)에 도시된 구성이어도 좋다. 도 20의 (A)는 트랜지스터(110)의 상면도이고, 도 20의 (A)에 도시된 일점쇄선 K1-K2 방향의 단면이 도 20의 (B)에 상당한다. 또한, 도 20의 (A)에 도시된 일점쇄선 K3-K4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 K1-K2 방향을 채널 길이 방향, 일점쇄선 K3-K4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(110)는, 영역(331) 및 영역(332)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(104)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 20의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 20의 (C)는 트랜지스터(111)의 상면도이고, 도 20의 (C)에 도시된 일점쇄선 L1-L2 방향의 단면이 도 20의 (D)에 상당한다. 또한, 도 20의 (C)에 도시된 일점쇄선 L3-L4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 L1-L2 방향을 채널 길이 방향, 일점쇄선 L3-L4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(111)는, 기판(115)과 접하는 절연층(120); 절연층(120)과 접하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층; 이 적층과 전기적으로 접속되는 도전층(141) 및 도전층(151); 상기 적층, 도전층(141), 및 도전층(151)과 접하는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접하는 절연층(160); 절연층(160)과 접하는 도전층(170); 상기 적층, 도전층(141), 도전층(151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접하는 절연층(175); 절연층(175)과 접하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접하는 절연층(평탄화막) 등을 가져도 좋다.
트랜지스터(111)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 및 도전층(141) 및 도전층(151)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점 외는 트랜지스터(105)와 같은 구성을 갖는다.
본 발명의 일 형태에 따른 트랜지스터는 도 20의 (E) 및 (F)에 도시된 구성이어도 좋다. 도 20의 (E)는 트랜지스터(112)의 상면도이고, 도 20의 (E)에 도시된 일점쇄선 M1-M2 방향의 단면이 도 20의 (F)에 상당한다. 또한, 도 20의 (E)에 도시된 일점쇄선 M3-M4 방향의 단면이 도 21의 (A)에 상당한다. 또한, 일점쇄선 M1-M2 방향을 채널 길이 방향, 일점쇄선 M3-M4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(112)는, 영역(331), 영역(332), 영역(334), 및 영역(335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(106)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 22의 (A) 내지 (F)에 도시된 채널 길이 방향의 단면도, 및 도 21의 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 상기 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 22의 (A) 내지 (F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 23의 (A) 및 (B)에 도시된 구성으로 할 수도 있다. 도 23의 (A)는 상면도이고, 도 23의 (B)는 도 23의 (A)에 도시된 일점쇄선 N1-N2, 및 일점쇄선 N3-N4에 대응하는 단면도이다. 또한, 도 23의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 23의 (A) 및 (B)에 도시된 트랜지스터(113)는 기판(115); 기판(115) 위의 절연층(120); 절연층(120) 위의 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)); 산화물 반도체층(130)에 접하고 간격을 두고 배치된 도전층(140) 및 도전층(150); 산화물 반도체층(130c)에 접하는 절연층(160); 절연층(160)에 접하는 도전층(170)을 갖는다. 또한, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)은 트랜지스터(113) 위의 절연층(190)에 제공된 산화물 반도체층(130a), 산화물 반도체층(130b), 및 절연층(120)에 도달하는 개구부에 제공되어 있다.
트랜지스터(113)의 구성은, 상술한 다른 트랜지스터의 구성과 비교하여, 소스 또는 드레인이 되는 도전체와 게이트 전극이 되는 도전체가 중첩되는 영역이 적으므로, 기생 용량을 작게 할 수 있다. 따라서, 트랜지스터(113)는 고속 동작이 필요한 회로의 요소로서 적합하다. 트랜지스터(113)의 상면은, 도 23의 (B)에 도시된 바와 같이 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화하는 것이 바람직하지만, 평탄화하지 않는 구성으로 할 수도 있다.
본 발명의 일 형태에 따른 트랜지스터에서의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)은 도 24의 (A) 및 (B)에 도시된 상면도(산화물 반도체층(130), 도전층(140), 및 도전층(150)만 도시되었음)와 같이, 산화물 반도체층(130)의 폭(WOS)보다 도전층(140) 및 도전층(150)의 폭(WSD)이 길게 형성되어도 좋고, 짧게 형성되어도 좋다. WOS≥WSD(WSD는 WOS 이하)로 함으로써 게이트 전계가 산화물 반도체층(130) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 도 24의 (C)에 도시된 바와 같이, 도전층(140) 및 도전층(150)이 산화물 반도체층(130)과 중첩되는 영역에만 형성되어도 좋다.
본 발명의 일 형태에 따른 트랜지스터(트랜지스터(101) 내지 트랜지스터(113))은 어느 구성에서도, 게이트 전극층인 도전층(170)이 게이트 절연막인 절연층(160)을 개재하여 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸, 온 전류를 높일 수 있다. 이와 같은 트랜지스터 구조를 surrounded channel(s-channel) 구조라고 부른다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130b)을 갖는 트랜지스터, 그리고 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 갖는 트랜지스터에서는 산화물 반도체층(130)을 구성하는 2층 또는 3층의 재료를 적절히 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐름으로써 계면 산란의 영향을 받기 어렵고 높은 온 전류를 얻을 수 있다. 따라서, 산화물 반도체층(130b)을 두껍게 함으로써 온 전류가 향상되는 경우가 있다.
여기까지의 구성으로 함으로써, 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 실시형태에 기재의 구성은, 다른 실시형태에 기재의 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에 기재의 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)에는, 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 표면이 절연 처리된 금속 기판 등을 사용할 수 있다. 또는 트랜지스터나 포토다이오드가 형성된 실리콘 기판, 및 이 실리콘 기판 위에 절연층, 배선, 콘택트 플러그로서 기능하는 도전체 등이 형성된 것을 사용할 수 있다. 또한, 실리콘 기판에 p-ch형 트랜지스터를 형성하는 경우, n-형 도전형을 갖는 실리콘 기판을 사용하는 것이 바람직하다. 또는 n-형 또는 i형의 실리콘층을 갖는 SOI 기판이라도 좋다. 또한, 실리콘 기판에 제공되는 트랜지스터가 p-ch형인 경우에는, 트랜지스터를 형성하는 면의 면 방위는 (110)면인 실리콘 기판을 사용하는 것이 바람직하다. (110)면에 p-ch형 트랜지스터를 형성함으로써 이동도를 높일 수 있다.
절연층(120)은 기판(115)에 포함되는 요소로부터 불순물이 확산되는 것을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능도 가질 수 있다. 따라서, 절연층(120)은 산소가 포함되는 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소가 포함되는 절연막인 것이 더 바람직하다. 예를 들어, 막의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리로 수행되는 TDS법으로, 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 또한, 기판(115)이 다른 디바이스가 형성된 기판인 경우, 절연층(120)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는, 표면이 평탄화되도록 CMP법 등으로 평탄화 처리를 행하는 것이 바람직하다.
예를 들어, 절연층(120)에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용할 수 있다. 또한, 상기 재료의 적층이어도 좋다.
산화물 반도체층(130)은, 절연층(120) 측으로부터 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 순차적으로 적층된 3층 구조로 할 수 있다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에 기재의 산화물 반도체층(130b)에 상당하는 층을 사용하면 좋다.
또한, 산화물 반도체층(130)이 2층인 경우에는, 절연층(120) 측으로부터 산화물 반도체층(130a)에 상당하는 층 및 산화물 반도체층(130b)에 상당하는 층이 순차적으로 적층된 것을 사용하면 좋다. 이 구성의 경우, 산화물 반도체층(130a)과 산화물 반도체층(130b)을 치환할 수도 있다.
일례로서는, 산화물 반도체층(130b)에는 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지 차이)이 큰 산화물 반도체를 사용한다.
이와 같은 구조에서, 도전층(170)에 전계가 인가되면, 산화물 반도체층(130) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(130b)에 채널이 형성된다. 따라서, 산화물 반도체층(130b)은 반도체로서 기능하는 영역을 갖는다고 할 수 있지만, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 절연체 또는 반절연체로서 기능하는 영역을 갖는다고도 할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또는 In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 이 OS 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 Al, Ga, Y, 또는 Sn 등의 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 결정부가 포함되는 것이 바람직하다. 특히, c축으로 배향된 결정을 사용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다. c축으로 배향된 결정은 변형에 강하고, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 작용하는 도전층(140) 및 드레인 전극층으로서 작용하는 도전층(150)에는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 상기 금속 재료의 합금으로부터 선택된 재료의 단층 또는 적층을 사용할 수 있다. 또한, 저저항의 Cu나 Cu-Mn 등의 합금과 상기 재료의 적층을 사용하여도 좋다. 트랜지스터(105), 트랜지스터(106), 트랜지스터(111), 및 트랜지스터(112)에는 예를 들어 도전층(141) 및 도전층(151)에 W을 사용하고, 도전층(142) 및 도전층(152)에 Ti과 Al의 적층막 등을 사용할 수 있다.
상기 재료는 산화물 반도체층으로부터 산소를 추출하는 성질을 갖는다. 그러므로, 상기 재료와 접한 산화물 반도체층의 일부의 영역에서는 산화물 반도체층 내의 산소가 이탈되어 산소 결손이 형성된다. 층 내에 약간 포함되는 수소와 상기 산소 결손이 결합됨으로써, 그 영역은 현저하게 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
또한, 도전층(140) 및 도전층(150)에 W을 사용하는 경우에는, 질소를 도핑하여도 좋다. 질소를 도핑함으로써 산소를 추출하는 성질을 적절히 약하게 할 수 있고, n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. 또한, 도전층(140) 및 도전층(150)을 n형 반도체층과의 적층으로 하고, n형 반도체층과 산화물 반도체층을 접촉시킴으로써 n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. n형 반도체층으로서는, 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등을 사용할 수 있다.
게이트 절연막으로서 작용하는 절연층(160)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(160)은 상술한 재료의 적층이어도 좋다. 또한, 절연층(160)은 불순물로서 La, N, Zr 등을 포함하여도 좋다.
또한, 절연층(160)의 적층 구조의 일례에 대하여 설명한다. 절연층(160)은, 예를 들어, 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하면 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비하여 절연층(160)의 막 두께를 두껍게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄과 비교하여 높은 비유전율을 갖는다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다.
또한, 산화물 반도체층(130)에 접하는 절연층(120) 및 절연층(160)에는, 질소 산화물의 방출량이 적은 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접하는 경우, 질소 산화물에 기인하는 준위 밀도가 높아지는 경우가 있다. 절연층(120) 및 절연층(160)에는 예를 들어, 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 산화질화 알루미늄막 등의 산화물 절연층을 사용할 수 있다.
질소 산화물의 방출량이 적은 산화질화 실리콘막은 TDS법에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018cm-3 이상 5×1019cm-3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
절연층(120) 및 절연층(160)으로서 상기 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압의 시프트를 저감할 수 있고 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극층으로서 작용하는 도전층(170)에는, 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물로부터 선택된 복수의 재료의 적층이어도 좋다. 대표적으로는, 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또한, 저저항의 Cu 또는 Cu-Mn 등의 합금이나 상기 재료와 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 도전층(171)에 질화 탄탈럼, 도전층(172)에 텅스텐을 사용하여 도전층(170)을 형성한다.
또한, 도전층(170)에는 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등의 산화물 도전층을 사용하여도 좋다.
절연층(175)에는, 수소가 포함되는 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 2에 기재의 트랜지스터(103), 트랜지스터(104), 트랜지스터(106), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(112)에서는, 절연층(175)으로서 수소가 포함되는 절연막을 사용함으로써 산화물 반도체층의 일부를 n형화할 수 있다. 또한, 질화 절연막은 수분 등의 차단막으로서의 작용도 가져, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 2에 기재의 트랜지스터(101), 트랜지스터(102), 트랜지스터(105), 트랜지스터(107), 트랜지스터(108), 및 트랜지스터(111)에서는 절연층(175)에 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소나 수분 등의 불순물과 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄막은, 트랜지스터의 제작 공정 중 및 제작 후에, 수소나 수분 등의 불순물이 산화물 반도체층(130)에 혼입되거나, 산소가 산화물 반도체층으로부터 방출되거나, 절연층(120)으로부터 산소가 불필요하게 방출되는 것을 방지하는 효과를 갖는 보호막으로서 사용되기 적합하다.
또한, 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 상기 절연층에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 1종 이상 포함하는 절연막을 사용할 수 있다. 또한, 상기 절연층은 상기 재료의 적층이어도 좋다.
여기서, 절연층(180)은 절연층(120)과 마찬가지로 화학량론적 조성보다 많은 산소를 갖는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소를 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 결손에 산소를 보전(補塡)할 수 있다. 따라서, 안정적인 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치의 고집적화를 위해서는 트랜지스터를 미세화시킬 필요가 있다. 한편, 트랜지스터의 미세화에 의하여 트랜지스터의 전기 특성은 악화되는 경향이 있고, 예를 들어 채널 폭을 축소시키면 온 전류가 저하된다.
본 발명의 일 형태에 따른 트랜지스터(107) 내지 트랜지스터(112)는 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되고, 채널 형성층과 게이트 절연막이 접하지 않는 구성을 갖는다. 그러므로, 채널 형성층과 게이트 절연막의 계면에서 발생되는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 크게 할 수 있다.
본 발명의 일 형태에 따른 트랜지스터에서는, 상술한 바와 같이, 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에 대해서는 상면에 대하여 수직 방향으로부터의 게이트 전계에 더하여 측면에 대하여 수직 방향으로부터의 게이트 전계가 인가된다. 즉, 채널 형성층에 대하여 전체적으로 게이트 전계가 인가되어, 실효 채널 폭이 확대되기 때문에, 온 전류를 더 높게 할 수 있다.
본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 다양한 막은 대표적으로는 스퍼터링법이나 플라스마 CVD법에 의하여 형성될 수 있지만, 다른 방법, 예를 들어, 열 CVD법에 의하여 형성되어도 좋다. 열 CVD법의 예로서는, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등이 있다.
열 CVD법은, 플라스마를 사용하지 않는 성막 방법이므로, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다.
또한, 열 CVD법으로는 원료 가스와 산화제를 동시에 체임버 내에 보내고 체임버 내를 대기압 또는 감압하로 하고 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 막을 형성하여도 좋다.
ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 도입하여 반응시켜, 이를 반복함으로써 막을 형성한다. 원료 가스와 함께 불활성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어, 2종 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이때 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스가 반응한 후에 불활성 가스를 도입하고 나서 제 2 원료 가스를 도입한다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 반응하여 제 1 층이 형성되고, 나중에 도입되는 제 2 원료 가스가 흡착되어 반응하여 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 따라 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 상술한 실시형태에 기재의 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용할 수 있다. 이들의 조합에 한정되지 않으며, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 하프늄막이 형성되는 경우에는, 용매와 하프늄 전구체가 포함되는 액체(하프늄알콕사이드나, 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4)이나 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종의 가스를 사용한다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 알루미늄막이 형성되는 경우에는, 용매와 알루미늄 전구체가 포함되는 액체(트라이메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 다른 재료로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 텅스텐막이 형성되는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화물 반도체층, 예를 들어 In-Ga-Zn-O막이 형성되는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성한 후, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들의 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다.
산화물 반도체층의 성막에는 대향 타깃식 스퍼터링 장치를 사용할 수도 있다. 이 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition SP)라고 부를 수도 있다.
대향 타깃식 스퍼터링 장치를 사용하여 산화물 반도체층을 성막함으로써 산화물 반도체층을 형성할 때의 플라스마 손상을 저감할 수 있다. 그러므로, 막 내의 산소 결손을 저감할 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용함으로써 저압에서 성막이 가능하기 때문에 형성된 산화물 반도체층 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 물 등)를 저감시킬 수 있다.
본 실시형태에 기재의 구성은, 다른 실시형태에 기재의 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 산화물 반도체의 재료에 대하여 설명한다.
산화물 반도체는, 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 알루미늄, 갈륨, 이트륨 또는 주석 등이 포함되는 것이 바람직하다. 또한, 원소M으로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등으로부터 선택된 1종, 또는 복수종이 포함되어도 좋다.
여기서, 산화물 반도체가 인듐, 원소M 및 아연을 갖는 경우에 대하여 생각한다.
우선, 도 25의 (A), (B), 및 (C)를 사용하여, 본 발명에 따른 산화물 반도체가 갖는 인듐, 원소M 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 산소의 원자수비에 대해서는 기재하지 않는다. 또한, 산화물 반도체가 갖는 인듐, 원소M, 및 아연의 원자수비의 각 항을 [In], [M], 및 [Zn]으로 한다.
도 25의 (A), (B), 및 (C)에서, 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자수비(-1≤α≤1)가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비가 되는 라인을 나타낸다.
또한, 일점쇄선은, [In]:[M]:[Zn]=1:1:β의 원자수비(β≥0)가 되는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:4:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=5:1:β의 원자수비가 되는 라인을 나타낸다.
또한, 도 25에 도시된 [In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방값의 산화물 반도체는 스피넬형 결정 구조를 갖기 쉽다
도 25의 (A) 및 (B)는, 본 발명의 일 형태에 따른 산화물 반도체가 갖는, 인듐, 원소M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시한 것이다.
일례로서, 도 26에는 [In]:[M]:[Zn]=1:1:1인, InMZnO4의 결정 구조를 도시하였다. 또한, 도 26은 b축에 대하여 평행 방향으로부터 관찰한 경우의 InMZnO4의 결정 구조이다. 또한, 도 26에 도시된 M, Zn, 산소를 갖는 층(이하, (M,Zn)층)에서의 금속 원소는 원소M 또는 아연을 나타낸다. 이 경우, 원소M과 아연의 비율이 같은 것으로 한다. 원소M과 아연은, 치환이 가능하고, 배열은 불규칙하다.
InMZnO4는, 층상의 결정 구조(층상 구조라고도 함)를 갖고, 도 26에 도시된 바와 같이, 인듐, 및 산소를 갖는 층(이하, In층)이 1에 대하여, 원소M, 아연, 및 산소를 갖는 (M,Zn)층이 2가 된다.
또한, 인듐과 원소M은, 서로 치환 가능하다. 그래서, (M,Zn)층의 원소M이 인듐과 치환되고 (In,M,Zn)층이라고 할 수도 있다. 이 경우, In층이 1에 대하여, (In,M,Zn)층이 2인 층상 구조를 갖는다.
[In]:[M]:[Zn]=1:1:2가 되는 원자수비의 산화물 반도체는, In층이 1에 대하여, (M,Zn)층이 3인 층상 구조를 갖는다. 즉, [In] 및 [M]에 대하여 [Zn]이 크게 되면, 산화물 반도체가 결정화한 경우, In층에 대한 (M,Zn)층의 비율이 증가된다.
다만, 산화물 반도체 내에서, In층이 1층에 대하여, (M,Zn)층의 개수가 비정수인 경우, In층이 1층에 대하여, (M,Zn)층의 개수가 정수인 층상 구조를 복수종 갖는 경우가 있다. 예를 들어, [In]:[M]:[Zn]=1:1:1.5인 경우, In층이 1에 대하여, (M,Zn)층이 2인 층상 구조와, (M,Zn)층이 3인 층상 구조가 혼재하는 층상 구조가 되는 경우가 있다.
예를 들어, 산화물 반도체를 스퍼터링 장치를 사용하여 성막하는 경우, 타깃의 원자수비에서 벗어난 원자수비의 막이 형성된다. 특히, 성막 시의 기판 온도에 따라서는, 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다.
또한, 산화물 반도체 내에 복수의 상(phases)이 공존하는 경우가 있다(이상 공존, 삼이 공존 등). 예를 들어, [In]:[M]:[Zn]=0:2:1의 원자수비의 근방값인 원자수비에서는, 스피넬형의 결정 구조와 층상의 결정 구조의 이상이 공존하기 쉽다. 또한, [In]:[M]:[Zn]=1:0:0을 나타내는 원자수비의 근방값인 원자수비에서는, 빅스바이트(bixbyte)형의 결정 구조와 층상의 결정 구조의 이상이 공존하기 쉽다. 산화물 반도체 내에 복수의 상이 공존하는 경우, 상이한 결정 구조 사이에서, 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한, 인듐의 함유율을 높게 함으로써, 산화물 반도체의 캐리어 이동도(전자 이동도)를 높일 수 있다. 이것은 인듐, 원소M 및 아연을 갖는 산화물 반도체에서는, 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높게 함으로써, s궤도가 중첩되는 영역이 더 커지기 때문에, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체와 비교하여 캐리어 이동도가 높아지기 때문이다.
한편, 산화물 반도체 내의 인듐 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서, [In]:[M]:[Zn]=0:1:0을 나타내는 원자수비, 및 그 근방값인 원자수비(예를 들어 도 25의 (C)에 도시된 영역C)에서는, 절연성이 높아진다.
따라서, 본 발명의 일 형태에 따른 산화물 반도체는, 캐리어 이동도가 높고, 또한, 입계가 적은 층상 구조가 되기 쉬고, 도 25의 (A)에 도시된 영역A에서 나타낸 원자수비를 갖는 것이 바람직하다.
또한, 도 25의 (B)에 도시된 영역B는, [In]:[M]:[Zn]=4:2:3 내지 4.1, 및 그 근방값을 나타낸다. 근방값에는, 예를 들어, 원자수비가 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역B에서 나타낸 원자수비를 갖는 산화물 반도체는, 특히, 결정성이 높고, 캐리어 이동도도 높은 우수한 산화물 반도체이다.
또한, 산화물 반도체가, 층상 구조를 형성하는 조건은 원자수비에 따라 일의적으로 정해지지 않는다. 원자수비에 따라 층상 구조를 형성하기 위한 난이도에 차이가 있다. 한편, 같은 원자수비여도, 형성 조건에 따라 층상 구조가 되는 경우도 층상 구조가 되지 않는 경우도 있다. 따라서, 도시된 영역은, 산화물 반도체가 층상 구조를 갖는 원자수비를 나타내는 영역이고, 영역A 내지 영역C의 경계는 엄밀하게 규정되지 않는다.
이어서 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용함으로써, 입계에서의 캐리어 산란 등을 감소시킬 수 있어, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터에는, 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체의 캐리어 밀도는, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 포획 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 트랩된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 작용하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 안정적인 전기적 특성을 얻기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 효과적이다. 또한, 산화물 반도체 내의 불순물 농도를 저감하기 위해서는 근접하는 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 있다.
여기서, 산화물 반도체 내에서의 불순물의 영향에 대하여 설명한다.
산화물 반도체에서, 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그래서, 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와 접하는 층과의 계면 근방에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를, 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하가 되는 영역을 갖도록 제어한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 OS 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그래서, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS 분석에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도가, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하가 되는 영역을 갖도록 제어한다.
또한, 산화물 반도체에서, 질소가 포함되면, 캐리어인 전자가 발생되고, 캐리어 밀도가 증가되어, n형화되기 쉽다. 결과적으로, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체에서, 질소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, SIMS 분석에 의하여 얻어지는 산화물 반도체 내의 질소 농도가, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하가 되는 영역을 갖도록 제어한다.
또한, 산화물 반도체에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손 내로 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 OS 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 산화물 반도체 내의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, SIMS 분석에 의하여 얻어지는 산화물 반도체 내의 수소 농도가 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만이 되는 영역을 갖도록 제어한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다. 또한, 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널 폭당 오프 전류를 수yA/μm 내지 수zA/μm까지 저감할 수 있게 된다.
이어서, 상기 산화물 반도체를 2층 구조, 또는 3층 구조로 한 경우에 대하여 설명한다. 산화물 반도체 S1, 산화물 반도체 S2, 및 산화물 반도체 S3의 적층 구조에 접하는 절연체의 밴드도와, 산화물 반도체 S2 및 산화물 반도체 S3의 적층 구조에 접하는 절연체의 밴드도에 대하여, 도 27을 사용하여 설명한다. 또한, 산화물 반도체 S1은 산화물 반도체층(130a), 산화물 반도체 S2는 산화물 반도체층(130b), 산화물 반도체 S3은 산화물 반도체층(130c)에 상당한다.
도 27의 (A)는, 절연체 I1, 산화물 반도체 S1, 산화물 반도체 S2, 산화물 반도체 S3, 및 절연체 I2를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 27의 (B)는, 절연체 I1, 산화물 반도체 S2, 산화물 반도체 S3, 및 절연체 I2를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 밴드도는 쉽게 이해하기 위하여 절연체 I1, 산화물 반도체 S1, 산화물 반도체 S2, 산화물 반도체 S3, 및 절연체 I2의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
산화물 반도체 S1, 산화물 반도체 S3은, 산화물 반도체 S2보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 반도체 S2의 전도대 하단의 에너지 준위와, 산화물 반도체 S1, 산화물 반도체 S3의 전도대 하단의 에너지 준위와의 차이가, 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하인 것이 바람직하다. 즉, 산화물 반도체 S1, 산화물 반도체 S3의 전자 친화력보다 산화물 반도체 S2의 전자 친화력이 크고, 산화물 반도체 S1, 산화물 반도체 S3의 전자 친화력과 산화물 반도체 S2의 전자 친화력의 차이는, 0.15eV 이상, 또는 0.5eV 이상, 또한 2eV 이하, 또는 1eV 이하인 것이 바람직하다.
도 27의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체 S1, 산화물 반도체 S2, 산화물 반도체 S3에서, 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 연속적인 변화 또는 연속 접합라고도 할 수 있다. 이와 같은 밴드도를 갖기 위해서는, 산화물 반도체 S1과 산화물 반도체 S2와의 계면, 또는 산화물 반도체 S2와 산화물 반도체 S3과의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하면 좋다.
구체적으로는, 산화물 반도체 S1과 산화물 반도체 S2, 산화물 반도체 S2와 산화물 반도체 S3이, 산소 이외에 공통 원소를 갖는(주성분으로 하는) 것으로, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물 반도체 S2가 In-Ga-Zn 산화물 반도체의 경우, 산화물 반도체 S1, 산화물 반도체 S3으로서, In-Ga-Zn 산화물 반도체, Ga-Zn 산화물 반도체, 산화 갈륨 등을 사용하면 좋다.
이때, 캐리어의 주된 경로는 산화물 반도체 S2가 된다. 산화물 반도체 S1과 산화물 반도체 S2와의 계면, 및 산화물 반도체 S2와 산화물 반도체 S3과의 계면에서의 결함 준위 밀도를 낮게 할 수 있어, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작고, 높은 온 전류가 얻어진다.
트랩 준위에 전자가 포획됨으로써, 포획된 전자는 고정 전하와 같이 작용하기 때문에, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 산화물 반도체 S1, 및 산화물 반도체 S3을 제공함으로써, 트랩 준위를 산화물 반도체 S2로부터 멀리할 수 있다. 상기 구성으로 함으로써, 트랜지스터의 문턱 전압이 플러스 방향으로 시프트되는 것을 방지할 수 있다.
산화물 반도체 S1, 및 산화물 반도체 S3은, 산화물 반도체 S2와 비교하여, 도전율이 충분히 낮은 재료를 사용한다. 이때, 산화물 반도체 S2, 산화물 반도체 S2와 산화물 반도체 S1과의 계면, 및 산화물 반도체 S2와 산화물 반도체 S3과의 계면이, 주로 채널 영역으로서 기능한다. 예를 들어, 산화물 반도체 S3에는 도 25의 (C)에서, 절연성이 높아지는 영역C에서 나타내는 원자수비의 산화물 반도체를 사용하면 좋다.
특히, 산화물 반도체 S2에 영역A에서 나타낸 원자수비의 산화물 반도체를 사용하는 경우, 산화물 반도체 S1 및 산화물 반도체 S3에는, [M]/[In]이 1 이상, 바람직하게는 2 이상이 되는 원자수비의 산화물 반도체를 사용하는 것이 바람직하다. 또한, 산화물 반도체 S3으로서, 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상이 되는 원자수비의 산화물 반도체를 사용하는 것이 적합하다.
본 실시형태에 기재의 구성은, 다른 실시형태에 기재의 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
이하에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체의 구조에 대하여 설명한다.
또한, 본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에 있어서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서 보아, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조에 대해서는 일반적으로 등방적이며 불균질 구조를 갖지 않는다, 준안정 상태이며 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 갖지만 장거리 질서를 갖지 않는다 등의 견해가 있다.
반대의 관점에서 보면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고는 부를 수 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 부름)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로는 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, out-of-plane법에 의한 구조 해석을 수행하면, 도 28의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS에서 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함), 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크 외에도 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m에 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 28의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 수행한 경우, 도 28의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자선을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 28의 (D)에 도시된 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 알 수 있다. 한편, 동일한 시료에 대하여, 프로브 직경이 300nm인 전자선을 시료면에 수직으로 입사시켰을 때의 회절 패턴을 도 28의 (E)에 나타내었다. 도 28의 (E)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자선을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 28의 (E)에서의 제 1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 28의 (E)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
또한, 투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)를 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 펠릿들간의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 29의 (A)는 시료 면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEOL Ltd. 제조, JEM-ARM200F) 등에 의하여 관찰될 수 있다.
도 29의 (A)로부터, 금속 원자가 층 형상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
또한, 도 29의 (B) 및 (C)에, 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 도 29의 (D) 및 (E)는, 각각 도 29 (B) 및 (C)를 화상 처리한 이미지이다. 이하에서는, 화상 처리의 방법에 대하여 설명한다. 우선, 도 29의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로, 2.8nm-1에서 5.0nm-1 사이의 범위가 남도록 마스크 처리를 한다. 이어서, 마스크 처리한 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 이미지를 취득한다. 이와 같이 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 이미지이고 격자 배열을 나타낸 것이다.
도 29의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고, 비정육각형상인 경우가 많다.
도 29의 (E)에서는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역의 경계를 점선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 주위의 격자점을 연결하면, 일그러진 육각형이나 오각형 또는/및 칠각형 등이 형성된다. 즉, 격자 배열을 변형시킴으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 원자간의 결합 거리가 조밀하지 않거나, 금속 원소가 치환되어 원자간의 결합 거리가 변화되는 것 등에 의하여 일그러짐을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향으로 복수의 펠릿(나노 결정)이 연결하여, 일그러짐을 갖는 결정 구조가 된다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 부를 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, 반대로 보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 예를 들어 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 8×1011cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이며, 1×10-9cm-3 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 이와 같은 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 부른다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여, out-of-plane법에 의한 구조 해석을 수행하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm인 영역에 대하여, 프로브 직경이 50nm인 전자선을 피형성면에 평행하게 입사시키면, 도 30의 (A)에 도시된 바와 같은 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자선을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)이 도 30의 (B)에 도시되었다. 도 30의 (B)에서는 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자선을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자선을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만인 영역에 대하여 프로브 직경이 1nm인 전자선을 입사시키면, 도 30의 (C)에 도시된 바와 같이, 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉, 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 30의 (D)는 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지이다. nc-OS는 고분해능 TEM 이미지에서, 보조선으로 나타낸 부분 등과 같이, 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는 1nm 이상 10nm 이하의 크기이며, 특히 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부를 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM 이미지에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 있어서의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 그래서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 못하는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서는 결정 방위가 규칙성을 갖지 않으므로, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮다. 다만, nc-OS는, 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
도 31은, a-like OS의 고분해능 단면 TEM 이미지이다. 여기서, 도 31의 (A)는 전자 조사 시작 시에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 31의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 31의 (A) 및 (B)로부터, a-like OS는 전자 조사 시작 시로부터, 세로 방향으로 연신(延伸)하는 줄무늬 형상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 저밀도 영역이라고 추측된다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가, CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 위하여, 전자 조사에 의한 구조의 변화를 나타낸다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 모든 시료는 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지로부터, 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 그러므로, 이하에서는 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주하였다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 32는 각 시료의 결정부(22군데 내지 30군데)의 평균 크기를 조사하여 나타낸 예이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 한다. 도 32로부터, a-like OS는 TEM 이미지의 취득 등에 따른 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 32로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2에서는 1.9nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 시작 시부터 누적 전자 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 도 32로부터, 누적 전자 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자선 조사 및 TEM의 관찰에는 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자선 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS에서는, 전자 조사에 의하여 결정부의 성장을 볼 수 있는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장을 거의 볼 수 없다. 즉, a-like OS는, nc-OS 및 CAAC-OS에 비하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 같은 조성의 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 같은 조성의 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이 된다. 단결정 산화물 반도체의 밀도의 78% 미만이 되는 산화물 반도체는, 성막하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정 산화물 반도체를 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 짐작할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체에 상당하는 밀도는, 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 짐작하면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하여 짐작하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이어도 된다.
본 실시형태에 기재의 구성은, 다른 실시형태에 기재의 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 발진기, 또는 이 발진기를 갖는 PLL을 클록 신호의 생성 회로로서 사용할 수 있는 반도체 장치의 예에 대하여 설명한다.
PLL은, 예를 들어 프로세싱 유닛에 제공되고, 클록 생성 회로로서 기능시킬 수 있다. 프로세싱 유닛으로서는 예를 들어, CPU(중앙 연산 장치), GPU(Graphics Processing Unit), PLD(Programmable Logic Device), DSP(Digital Signal Processor), MCU(Microcontroller Unit), 커스텀 LSI 등이 있다. 또한, 무선으로 데이터를 송수신할 수 있는 무선 IC가 있다.
도 33은 무선 IC의 일례를 도시한 것이다. 무선 IC는 무선 칩, RFIC, RF 칩 등이라고 불리는 경우가 있다. 무선 IC에 PLL을 제공함으로써, 예를 들어 반송파 또는 복조 신호에 동기한 클록 신호를 생성할 수 있다.
도 33에 도시된 무선 IC(1000)는, 정류 회로(1001), 전원 회로(1002), 복조 회로(1003), 변조 회로(1004), PLL(1005), 논리 회로(1006), 기억 장치(1007), 및 ROM(판독 전용 메모리)(1008)를 갖는다. 이들 회로는, 필요에 따라 적절히 취사선택될 수 있다. 무선 IC(1000)는, 안테나(1010)와 전기적으로 접속되어 있다. PLL(1005)으로서 본 발명의 일 형태의 발진기, 또는 상기 발진기를 갖는 PLL을 적용할 수 있다.
본 실시형태에 따른 무선 IC(1000)의 종류에는 특별한 제한은 없다. 도 33에 도시된 예에서는 무선 IC(1000)는, 패시브형이지만, 물론 전지를 내장한 액티브형이라도 좋다. 또한, 사용하는 주파수 대역에 따라 무선 IC(1000)의 통신 방식이나 안테나(1010)의 구조 등을 결정하면 좋다.
안테나(1010)는, 통신기(1012)에 접속된 안테나(1011)와의 사이에서 무선 신호(1013)의 송수신을 행하기 위한 것이다. 안테나(1010)는 통신 대역에 따른 성능을 갖는다. 데이터의 전송 방식은, 한 쌍의 코일을 대향 배치하여 상호 유도에 의하여 교신을 수행하는 전자 결합 방식, 유도 전자계에 의하여 교신하는 전자기 유도 방식, 전파를 이용하여 교신하는 전파 방식 등이 있다.
정류 회로(1001)는 안테나(1010)로 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어, 반파 2배압으로 정류하고, 후단에 제공된 용량 소자에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 정류 회로(1001)의 입력 측 또는 출력 측에는 리미터 회로를 제공하여도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에 어느 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
전원 회로(1002)는 입력 전위로부터 안정된 전원 전압을 생성하여, 각 회로에 공급하기 위한 회로이다. 전원 회로(1002)는, 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용함으로써 논리 회로(1006)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(1003)는 입력 교류 신호를 포락선 검출(envelope detection)함으로써 복조하여 복조 신호를 생성하기 위한 회로이다. 변조 회로(1004)는 안테나(1010)로부터 출력되는 데이터에 따라 변조를 행하기 위한 회로이다. PLL(1005)은 복조 신호에 동기한 클록 신호를 생성하기 위한 회로이다.
논리 회로(1006)는 복조 신호를 해독하여, 해독 결과에 기초하여 처리를 행하는 기능을 갖는다. 논리 회로(1006)는 예를 들어, 코드 인식 및 판정 회로, 부호화 회로 등을 갖는다. 코드 인식 및 판정 회로는 클록 신호에 기초하여 복조 신호의 코드를 해석하여 대응한 데이터 정보를 얻는다. 논리 회로(1006)는 해석된 정보에 따라 기억 장치(1007)와 데이터의 주고 받기를 행한다. 기억 장치(1007)로부터 출력된 데이터는 부호화 회로에서 부호화된다. 부호화된 신호는 변조 회로(1004)에 출력된다.
기억 장치(1007)는, 입력된 정보를 유지하는 회로이고, 로 디코더(row decoder), 칼럼 디코더(column decoder), 기억 영역 등을 갖는다. 또한, ROM(1008)는 고유 번호(ID) 등을 유지하기 위한 기억 회로이고, 논리 회로(1006)의 처리에 따라 ROM(1008)는 데이터를 출력한다.
도 34는 프로그래머블 로직 디바이스(PLD)의 일례를 도시한 것이다. 도 34에 도시된 프로그래머블 로직 디바이스(1050)는 I/O(입출력) 엘리먼트(1051), 랜덤 액세스 메모리(RAM)(1052), 곱셈기(1053), PLL(1054), 및 프로그래머블 로직 엘리먼트(PLE)(1055)를 갖는다. I/O 엘리먼트(1051)는 프로그래머블 로직 디바이스(1050)의 외부 회로로부터의 신호 입력 및 외부 회로로의 신호 출력을 제어하는 인터페이스로서의 기능을 갖는다. PLL(1054)는 클록 신호를 생성하는 기능을 갖는다. RAM(1052)은 논리 연산에 사용되는 데이터를 유지하는 기능을 갖는다. 곱셈기(1053)는 곱셈 전용의 논리 회로에 상당한다. 프로그래머블 로직 디바이스(1050)가 곱셈하는 기능이 포함되면 곱셈기(1053)를 반드시 제공할 필요는 없다.
도 35는 마이크로 컨트롤러 유닛(MCU)(1070)의 일례를 도시한 것이다. MCU(1070)는 CPU 코어(1071), 전원 관리 장치(PMU)(1072), 전력 게이트(1073), 타이머(1074), PLL(1075), 아날로그-디지털 변환기(ADC)(1081), 워치 도그 타이머(WDT)(1082), ROM(1083), 불휘발성 기억 장치(NVM: Non-Volatile Memory)(1084), 전원 회로(1085), 및 인터페이스(IF) 엘리먼트(1086) 등을 갖는다.
PLL(1075)은 클록 신호를 생성하고, CPU 코어(1071) 및 타이머(1074) 등의 내부 회로에 출력한다. CPU 코어(1071) 및 타이머(1074)는 클록 신호를 사용하여 처리할 수 있는 기능을 갖는다. PMU(1072)는 전력 게이트(1073)를 제어하여 MCU(1070)의 내부 회로로의 전원 전압(VDD)의 공급을 제어한다. 타이머(1074) 및 PLL(1075)은 전력 게이트(1073)를 통하지 않고 전원 전위(VDD)를 공급할 수 있다. PMU(1072)는 전력 게이트(1073)를 제어함으로써 동작시킬 필요가 없는 내부 회로로의 전원 공급을 차단한다.
도 35는 MCU(1070)가 무선 통신 가능한 무선 모듈(1080)을 제어하는 예를 도시한 것이다. ADC(1081)에는 센서 유닛 등의 반도체 장치가 접속된다. MCU(1070)는 ADC(1081)에 입력되는 신호를 처리하고, 처리 결과를 무선 모듈(1080)에 의하여 다른 무선 모듈로 송신하기 위한 제어를 행할 수 있다. 또는 MCU(1070)는 무선 모듈(1080)의 수신 신호를 처리하고, 처리 결과를 무선 모듈(1080)에 의하여 다른 무선 모듈로 송신하기 위한 제어를 행할 수 있다.
PMU(1072)에 의하여 전원 게이트(1073)가 온이 된다. 따라서, CPU 코어(1071), WDT(1082), ROM(1083), 전원 회로(1085), IF 엘리먼트(1086)가 가동한다. CPU 코어(1071)로 연산 처리된 데이터는, IF 엘리먼트(1086)로부터 무선 모듈(1080)에 출력된다. 무선 모듈(1080)은 무선 송신을 행한다. 무선 모듈(1080)의 출력 신호는 IF 엘리먼트(1086)를 통하여 ADC(1081)에 입력된다. ADC(1081)는 입력 신호를 디지털 신호로 변환하고, CPU 코어(1071)에 출력한다. CPU 코어(1071)는 입력 신호를 연산 처리한다. 연산 처리된 신호는, IF 엘리먼트(1086)를 통하여 무선 모듈(1080)에 출력된다. 무선 모듈(1080)은 무선 송신을 행한다. 송신 완료후, PMU(1072)는 전원 게이트(1073)를 오프로 하고, CPU 코어(1071) 등에 대한 전원 공급을 정지시킨다. 전원 공급이 정지된 후, PMU(1072)는 타이머(1074)를 제어하고, 시간 계측을 시작한다. PMU(1072)는 타이머(1074)의 계측 시간이 설정값에 도달하면, 다시 전원 게이트(1073)를 온으로 하고, CPU 코어(1071) 등에 대한 전원 공급을 다시 시작한다.
도 36은 표시 장치의 일례를 도시한 것이다. 도 36은 표시 장치의 분해 사시도이다. PLL은 표시 장치의 구동 회로에 클록 신호를 공급하기 위하여 제공된다.
도 36에 도시된 표시 장치(1400)는, 상부 커버(1421)와 하부 커버(1422) 사이에 FPC(1423)에 접속된 터치 패널 유닛(1424), FPC(1425)에 접속된 표시 패널(1410), 백라이트 유닛(1426), 프레임(1428), 프린트 기판(1429), 배터리(1430)를 갖는다. 또한, 백라이트 유닛(1426), 배터리(1430), 터치 패널 유닛(1424) 등은 제공되지 않는 경우도 있다. 예를 들어, 표시 장치(1400)가 반사형의 액정 표시 장치나 일렉트로루미네선스(EL) 표시 장치인 경우에는, 백라이트 유닛(1426)은 필요 없는 부품이다. 또한, 표시 장치(1400)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
상부 커버(1421) 및 하부 커버(1422)는, 터치 패널 유닛(1424) 및 표시 패널(1410) 사이즈에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널 유닛(1424)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(1410)에 중첩하여 사용할 수 있다. 또한, 표시 패널(1410)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부가하는 것도 가능하다. 또는, 표시 패널(1410)의 각 화소 내에 광 센서를 제공하고, 광학식 터치 패널로 할 수도 있다. 또는 표시 패널(1410)의 각 화소 내에 터치 센서용 전극을 구비하고, 정전 용량 방식의 터치 패널로 하는 것도 가능하다.
백라이트 유닛(1426)은 광원(1427)을 갖는다. 광원(1427)을 백라이트 유닛(1426)의 단부에 제공하여, 광 확산판을 사용하는 구성으로 하여도 좋다.
프레임(1428)은 표시 패널(1410)의 보호 기능 외에, 프린트 기판(1429)의 동작에 의하여 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한 프레임(1428)은, 방열판으로서의 기능을 가져도 좋다.
프린트 기판(1429)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 신호 처리 회로에 PLL가 제공된다. PLL에서 생성되는 클록 신호는, 표시 패널(1410)의 구동 회로, 및 터치 패널 유닛(1424)의 구동 회로에 공급된다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도로 제공된 배터리(1430)에 의한 전원이어도 좋다. 상용 전원을 사용하는 경우에는 배터리(1430)를 생략할 수 있다.
도 37의 (A)에 도시된 촬상 장치(1500)는 화소부(1510), 구동 회로(1521), 구동 회로(1522), 구동 회로(1523), 및 구동 회로(1524)를 갖는다. 촬상 장치에 PLL를 제공할 수 있다. PLL은 화소부를 구동하는 구동 회로에 클록 신호를 생성한다.
화소부(1510)는, p열 q행(p 및 q는 2 이상의 자연수)의 매트릭스 형태로 배치된 복수의 화소(1511)(촬상 소자)를 갖는다. 구동 회로(1521 내지 1524)는 화소부(1510)와 전기적으로 접속되고, 화소부(1510)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 화소(1511)는 광전 변환 소자 및 화소 회로를 갖는다. 화소 회로는 광전 변환 소자의 수광량에 따른 아날로그 신호를 생성하는 기능을 갖는다.
또한, 예를 들어 구동 회로(1522) 또는 구동 회로(1523)는 신호를 판독하는 화소(1511)를 선택하는 선택 신호를 생성하여 출력하는 기능을 갖는다. 또한, 구동 회로(1522) 또는 구동 회로(1523)를 행 선택 회로 또는 수직 구동 회로라고 하는 경우가 있다. 구동 회로(1521 내지 1524) 중, 적어도 하나를 생략하여도 좋다. 예를 들어 구동 회로(1521) 및 구동 회로(1524) 중 한쪽 기능을, 구동 회로(1521) 및 구동 회로(1524) 중 다른 쪽에 부가하고, 구동 회로(1521) 및 구동 회로(1524) 중 한쪽을 생략하여도 좋다. 또한, 예를 들어 구동 회로(1522) 및 구동 회로(1523) 중 한쪽 기능을, 구동 회로(1522) 및 구동 회로(1523) 중 다른 쪽에 부가하고, 구동 회로(1522) 및 구동 회로(1523) 중 한쪽을 생략하여도 좋다. 또한, 예를 들어 구동 회로(1521) 내지 구동 회로(1524) 중 어느 하나에 다른 회로의 기능을 부가하고, 구동 회로(1521) 내지 구동 회로(1524) 중 어느 하나 이외를 생략하여도 좋다.
예를 들어, 구동 회로(1521) 또는 구동 회로(1524)는 화소(1511)로부터 출력된 아날로그 신호를 처리하는 기능을 갖는다. 예를 들어, 도 37의 (B)에 구동 회로(1521)의 구성예를 도시하였다. 도 37의 (B)에 도시된 구동 회로(1521)는 신호 처리 회로(1531), 열 구동 회로(1532), 및 출력 회로(1533)를 갖는다.
신호 처리 회로(1531)는 열마다 제공된 회로(1534)를 갖는다. 회로(1534)는 노이즈 제거, 아날로그-디지털 변환 등의 신호 처리를 행하는 기능을 가질 수 있다. 도 37의 (B)에 도시된 회로(1534)는 아날로그-디지털 변환 기능을 갖는다. 신호 처리 회로(1531)는 열 병렬형(칼럼형) 아날로그-디지털 변환 장치로서 기능할 수 있다.
회로(1534)는 콤퍼레이터(1541)와 카운터 회로(1542)를 갖는다. 콤퍼레이터(1541)는 열마다 제공된 배선(1540)으로부터 입력되는 아날로그 신호와, 배선(1537)으로부터 입력되는 참조용 전위 신호(예를 들어 램프파 신호)의 전위를 비교하는 기능을 갖는다. 배선(1538)에는 PLL로부터 클록 신호가 입력된다. 카운터 회로(1542)는 클록 신호를 사용하여 콤퍼레이터(1541)에서의 비교 동작에 의하여 제 1 값이 출력되는 기간을 계측하여 계측 결과를 N비트 디지털값으로서 유지하는 기능을 갖는다.
열 구동 회로(1532)는 열 선택 회로, 수평 구동 회로 등이라고도 불린다. 열 구동 회로(1532)는 신호를 판독하는 열을 선택하는 선택 신호를 생성한다. 열 구동 회로(1532)는 시프트 레지스터 등으로 구성할 수 있다. 열 구동 회로(1532)에 의하여 열이 순차적으로 선택되고, 선택된 열의 회로(1534)의 출력 신호는 배선(1539)을 통하여 출력 회로(1533)에 입력된다. 배선(1539)은 수평 전송선으로서 기능할 수 있다.
출력 회로(1533)에 입력된 신호는 출력 회로(1533)에서 처리되어 촬상 장치(1500)의 외부로 출력된다. 출력 회로(1533)는 예를 들어, 버퍼 회로로 구성할 수 있다. 또한, 출력 회로(1533)는 촬상 장치(1500)의 외부로 신호를 출력하는 타이밍을 제어할 수 있는 기능을 가져도 좋다.
상술한 각종 프로세싱 유닛, 표시 장치 등의 반도체 장치는, 다양한 전자 기기에 제공할 수 있다. 예를 들어, 도 33에 도시된 무선 칩을 제공함으로써 전자 기기에 무선 통신 기능을 갖게 할 수 있다. 예를 들어, 도 36에 도시된 표시 장치를 제공함으로써 전자 기기에 정보를 표시시키는 기능을 갖게 할 수 있다. 예를 들어, 도 37의 (A) 및 (B)에 도시된 촬상 소자를 제공함으로써 전자 기기에 촬상 기능을 갖게 할 수 있다.
전자 기기로서는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 38에 도시하였다.
도 38의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 갖는다. 또한, 도 38의 (A)에 도시된 휴대형 게임기는 2개의 표시부(903)와 표시부(904)를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 38의 (B)는 비디오 카메라이며, 제 1 하우징(911), 제 2 하우징(912), 표시부(913), 조작 키(914), 렌즈(915), 접속부(916) 등을 갖는다. 조작 키(914) 및 렌즈(915)는 제 1 하우징(911)에 제공되고, 표시부(913)는 제 2 하우징(912)에 제공된다. 또한, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(916)로 서로 접속되고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(916)에 의하여 변화할 수 있다. 제 1 표시부(913)에 있어서의 영상을, 접속부(916)에 있어서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라, 전환하는 구성으로 하여도 좋다.
도 38의 (C)는 노트북 퍼스널 컴퓨터이고, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 38의 (D)는 손목 시계형 정보 단말이고, 하우징(931), 표시부(932), 리스트 밴드(933), 조작용 버튼(935), 용두(936), 및 카메라(939) 등을 갖는다. 표시부(932)는 터치 패널이어도 좋다. 상기 정보 단말에서의 화상을 취득하기 위한 부품 중 하나로서 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 38의 (E)는 휴대 데이터 단말이고, 제 1 하우징(941), 표시부(942), 카메라(949) 등을 갖는다. 표시부(942)가 갖는 터치 패널 기능에 의하여 정보의 입력을 수행할 수 있다.
도 38의 (F)는 자동차이고, 차체(951), 차륜(952), 대시보드(953), 및 라이트(954) 등을 갖는다.
본 실시형태에 기재된 구성은, 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
10: 위상 비교기
15: 루프 필터
20: 회로
21: 전압 제어 발진기
22: 링 오실레이터
23: 버퍼 회로
24: 회로
25: 분주기
26: 링 오실레이터
27: 버퍼 회로
40: 인버터
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
43a: 트랜지스터
43b: 트랜지스터
44: 트랜지스터
44a: 트랜지스터
44b: 트랜지스터
45: 트랜지스터
46a: 트랜지스터
46b: 트랜지스터
47: 트랜지스터
61: 배선
62: 배선
63: 배선
64: 배선
65: 배선
71: 배선
72: 배선
73: 배선
75: 배선
80: 절연층
81: 절연층
83: 절연층
84: 절연층
88: 도전체
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130b: 산화물 반도체층
130c: 산화물 반도체층
140: 도전층
141: 도전층
142: 도전층
150: 도전층
151: 도전층
152: 도전층
160: 절연층
170: 도전층
171: 도전층
172: 도전층
173: 도전층
175: 절연층
180: 절연층
190: 절연층
231: 영역
232: 영역
233: 영역
331: 영역
332: 영역
333: 영역
334: 영역
335: 영역
600: 기판
610: 기판
650: 활성층
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 조작 키
915: 렌즈
916: 접속부
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 표시부
933: 리스트 밴드
935: 버튼
936: 용두
939: 카메라
941: 하우징
942: 표시부
949: 카메라
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1000: 무선 IC
1001: 정류 회로
1002: 전원 회로
1003: 복조 회로
1004: 변조 회로
1005: PLL
1006: 논리 회로
1007: 기억 장치
1008: ROM
1009: 부호화 회로
1010: 안테나
1011: 안테나
1012: 통신기
1013: 무선 신호
1050: 프로그래머블 로직 디바이스
1051: I/O 엘리먼트
1052: RAM
1053: 승산기
1054: PLL
1070: MCU
1071: CPU 코어
1072: PMU
1073: 파워 게이트
1074: 타이머
1075: PLL
1080: 무선 모듈
1081: ADC
1082: 워치 도그 타이머
1083: ROM
1085: 전원 회로
1086: IF 엘리먼트
1100: 층
1200: 층
1400: 표시 장치
1410: 표시 패널
1421: 상부 커버
1422: 하부커버
1423: FPC
1424: 터치 패널 유닛
1425: FPC
1426: 백 라이트 유닛
1427: 광원
1428: 프레임
1429: 프린트 기판
1430: 배터리
1500: 촬상 장치
1510: 화소부
1511: 화소
1521: 구동 회로
1522: 구동 회로
1523: 구동 회로
1524: 구동 회로
1531: 신호 처리 회로
1532: 열 구동 회로
1533: 출력 회로
1534: 회로
1537: 배선
1538: 배선
1539: 배선
1540: 배선
1541: 콤퍼레이터
1542: 카운터 회로
15: 루프 필터
20: 회로
21: 전압 제어 발진기
22: 링 오실레이터
23: 버퍼 회로
24: 회로
25: 분주기
26: 링 오실레이터
27: 버퍼 회로
40: 인버터
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
43a: 트랜지스터
43b: 트랜지스터
44: 트랜지스터
44a: 트랜지스터
44b: 트랜지스터
45: 트랜지스터
46a: 트랜지스터
46b: 트랜지스터
47: 트랜지스터
61: 배선
62: 배선
63: 배선
64: 배선
65: 배선
71: 배선
72: 배선
73: 배선
75: 배선
80: 절연층
81: 절연층
83: 절연층
84: 절연층
88: 도전체
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130b: 산화물 반도체층
130c: 산화물 반도체층
140: 도전층
141: 도전층
142: 도전층
150: 도전층
151: 도전층
152: 도전층
160: 절연층
170: 도전층
171: 도전층
172: 도전층
173: 도전층
175: 절연층
180: 절연층
190: 절연층
231: 영역
232: 영역
233: 영역
331: 영역
332: 영역
333: 영역
334: 영역
335: 영역
600: 기판
610: 기판
650: 활성층
901: 하우징
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936: 용두
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941: 하우징
942: 표시부
949: 카메라
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1000: 무선 IC
1001: 정류 회로
1002: 전원 회로
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1004: 변조 회로
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1532: 열 구동 회로
1533: 출력 회로
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1538: 배선
1539: 배선
1540: 배선
1541: 콤퍼레이터
1542: 카운터 회로
Claims (16)
- 반도체 장치에 있어서,
제 1 트랜지스터;
제 2 트랜지스터;
제 3 트랜지스터;
제 4 트랜지스터; 및
용량 소자를 포함하고,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터의 극성과 상이한 극성을 갖고,
상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 용량 소자의 한쪽 전극과 전기적으로 접속되고,
상기 용량 소자의 다른 쪽 전극은 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치. - 제 2 항에 있어서,
상기 산화물 반도체는 In, Zn, 및 M(M은 Al, Ga, Y 또는 Sn)을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 고전위 전원선과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 저전위 전원선과 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 트랜지스터는, 그의 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치. - 제 5 항에 있어서,
상기 산화물 반도체는 In, Zn, 및 M(M은 Al, Ga, Y 또는 Sn)을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터는 p채널형 트랜지스터이고,
상기 제 2 트랜지스터는 n채널형 트랜지스터인, 반도체 장치. - 전자 기기에 있어서,
제 1 항에 따른 반도체 장치; 및
표시 장치를 포함하는, 전자 기기. - 반도체 장치에 있어서,
제 1 트랜지스터;
제 2 트랜지스터;
제 3 트랜지스터;
제 4 트랜지스터;
제 5 트랜지스터; 및
용량 소자를 포함하고,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터의 극성과 상이한 극성을 갖고,
상기 제 5 트랜지스터는 상기 제 2 트랜지스터와 같은 극성을 갖고,
상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 5 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 용량 소자의 한쪽 전극과 전기적으로 접속되고,
상기 용량 소자의 다른 쪽 전극은 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되는, 반도체 장치. - 제 9 항에 있어서,
상기 제 3 트랜지스터, 상기 제 4 트랜지스터 및 상기 제 5 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치. - 제 10 항에 있어서,
상기 산화물 반도체는 In, Zn, 및 M(M은 Al, Ga, Y 또는 Sn)을 포함하는, 반도체 장치. - 제 9 항에 있어서,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 고전위 전원선과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 저전위 전원선과 전기적으로 접속되는, 반도체 장치. - 제 9 항에 있어서,
상기 제 2 트랜지스터는, 그의 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치. - 제 13 항에 있어서,
상기 산화물 반도체는 In, Zn, 및 M(M은 Al, Ga, Y 또는 Sn)을 포함하는, 반도체 장치. - 제 9 항에 있어서,
상기 제 1 트랜지스터는 p채널형 트랜지스터이고,
상기 제 2 트랜지스터는 n채널형 트랜지스터인, 반도체 장치. - 전자 기기에 있어서,
제 9 항에 따른 반도체 장치; 및
표시 장치를 포함하는, 전자 기기.
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- 2023-10-11 JP JP2023175835A patent/JP2024009918A/ja not_active Withdrawn
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Legal Events
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Comment text: Notification of reason for refusal Patent event date: 20230310 Patent event code: PE09021S01D |
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Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20231012 |
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