JP2001053164A

JP2001053164A - 半導体記憶装置

Info

Publication number: JP2001053164A
Application number: JP11221776A
Authority: JP
Inventors: Tadashi Ikeda; 直史池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-08-04
Filing date: 1999-08-04
Publication date: 2001-02-23

Abstract

(57)【要約】【課題】配線層数を低減し、ＤＲＡＭゲインセルの面積
を縮小する。【解決手段】一方電極が読み出しワード線ＲＷＬに接続
されたキャパシタＣＡＰと、電源電圧の供給線ＶＤＤと
ビット線ＢＬとの間に接続され、制御電極がキャパシタ
ＣＡＰの他方電極に接続された第１導電型の読み出しト
ランジスタＴＲと、キャパシタＣＡＰの他方電極とビッ
ト線ＢＬとの間に接続され、制御電極が書き込みワード
線ＷＷＬに接続された第１導電型の書き込みトランジス
タＴＷとをメモリセルＭＣ内に有する。読み出しトラン
ジスタＴＲおよび書き込みトランジスタＴＷは、その少
なくとも一方を薄膜トランジスタから構成してよく、ま
た、双方ともバルク型トランジスタから構成してもよ
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＤＲＡＭ
ゲインセルの一種である２トランジスタ−１キャパシタ
型のメモリセルを有し、当該セル内で、キャパシタ電極
に保持された記憶データを、読み出しトランジスタによ
り増幅してビット線に読み出す半導体記憶装置に関す
る。

【０００２】

【従来の技術】現在、高密度、大容量の半導体メモリと
して最も代表的なＤＲＡＭ(Dynamic Random Access Mem
ory)では、図１６に示すように、ビット線ＢＬと共通電
位線ＳＬとの間にワード線ＷＬの電位によりオン／オフ
が制御されるトランジスタＴと、メモリキャパシタＭＣ
ＡＰとを直列接続させてメモリセルＭＣが構成されてい
る。この１トランジスタ−１キャパシタ型のメモリセル
ＭＣでは、メモリキャパシタＭＣＡＰとトランジスタＴ
との接続中点が記憶ノードＮＤとなり、この記憶ノード
に蓄えられた電荷量の差によりデータの“１”と“０”
を判別する。記憶データの読み出しに際して安定動作を
確保するには、ビット線ＢＬに十分な大きさの電位変化
を現出させることが必要であり、この観点からメモリキ
ャパシタＭＣＡＰについて、電荷を蓄積可能な容量（キ
ャパシタ容量）が決められる。

【０００３】ところが、半導体メモリセルの専有面積の
縮小化にともない、キャパシタ容量値そのものが低下し
がちな傾向にあるうえ、大容量化によりビット線容量も
増大するため、ノイズに埋もれることなく読み出し可能
なビット線電位の変化が以前にも増して得にくくなって
いるということが顕著な問題になってきた。

【０００４】この問題を解決するための一方策として、
スタック形、フィン形、円筒形など単位面積当たりの表
面積を増大させたキャパシタ電極を有するスタックドキ
ャパシタ、さらにはトレンチキャパシタなど、様々なキ
ャパシタ構造が提案されている。しかしながら、基板に
形成されるトレンチのアスペクト比、スタック電極層の
高さなど加工技術上の限界、あるいは複雑な構造を形成
するためのプロセスステップ数の増加による製造コスト
の増大などが原因で、単位面積当たりのキャパシタ容量
値を増加させることが困難になってきている。

【０００５】その一方で、キャパシタ容量は電極間に挟
むキャパシタ絶縁膜の誘電率に比例することから、誘電
率が高いキャパシタ絶縁材料の開発も行われている。と
ころが、誘電体材料の開発自体の難しさにくわえ、誘電
体との相性が良い電極材料の開発、これら新材料の加工
技術の開発など、開発テーマが多岐に渡り開発費用や新
規に導入すべき製造装置などが負担になって、ＤＲＡＭ
製造コストは増加の一途を辿っている。したがって、セ
ル面積を縮小しＤＲＡＭの大容量化を進めても、ビット
当たりのコストがなかなか下がらないのが現状である。

【０００６】かかる背景のもと、構造および材料を変更
せずにセル面積の縮小を進めるとした場合、ＤＲＡＭセ
ルの読み出し信号が小さくなり、ついにはメモリセルに
記憶されたデータを検出することが困難になることが予
想される。

【０００７】そこで、書き込み用と読み出し用に少なく
とも２つ以上のトランジスタを有し、記憶データを読み
出しトランジスタで増幅してビット線に出力する、いわ
ゆるゲインセルが再び注目を集めている。このゲインセ
ルの一種として、たとえば、文献“A New SOI DRAM Gai
n Cell for Mbit DRAM's, H.Shichijo et al., Extende
d Abstracts of the 16th Conference on Solid State
Device and Materials, A-7-3, 1984, pp.265-268 ”に
は、２トランジスタ−１キャパシタ型のＤＲＡＭセル
（以下、従来のＤＲＡＭゲインセルという）が記載され
ている。

【０００８】この従来のＤＲＡＭゲインセルについて、
図１７に回路図を、図１８（Ａ）にメモリセル２個分の
平面図を、図１８（Ｂ）に図１８（Ａ）のＡ−Ａ’線に
沿った断面図をそれぞれ示す。従来のＤＲＡＭゲインセ
ル１００は、図１７に示すように、書き込みトランジス
タＴＷ、読み出しトランジスタＴＲおよびキャパシタＣ
ＡＰから構成される。書き込みトランジスタＴＷは、ゲ
ートが書き込みワード線ＷＷＬに接続され、ソース，ド
レインの一方が書き込みビット線ＷＢＬに接続されてい
る。読み出しトランジスタＴＲは、ゲートが書き込みト
ランジスタＴＷのソース，ドレインの他方に接続され、
ソースが読み出しビット線ＲＢＬに接続され、ドレイン
が電源電圧Ｖ_DDの供給線ＶＤＤに接続されている。キャ
パシタＣＡＰは、一方電極が読み出しトランジスタＴＲ
と書き込みトランジスタＴＷの接続中点に接続され、他
方電極が読み出しワード線ＲＷＬに接続されている。こ
のキャパシタＣＡＰの一方電極、および、これに接続さ
れた読み出しトランジスタＴＲと書き込みトランジスタ
ＴＷの接続中点が、当該メモリセルＭＣの記憶ノードＳ
Ｎをなす。

【０００９】このメモリセルの素子構造において、図１
８に示すように、半導体バルクに形成したトランジスタ
に対し、薄膜トランジスタおよび積層膜構造のキャパシ
タを集積化させている。半導体基板１０１の表面に、所
定の繰り返しパターンにて形成した素子分離絶縁層１０
２の周囲に半導体能動領域が形成されている。半導体能
動領域のパターンは、ビット線方向（図の横方向）に長
く互いに平行な２本の配線部分を有する。これにより、
電源電圧Ｖ_DDの供給線ＶＤＤおよび読み出しビット線Ｒ
ＢＬが形成されている。この能動領域の２本の配線部分
は、各セルごとに設けた短い短絡線部１０３で連結され
ている。この短絡線部１０３をトランジスタの能動領域
として、半導体バルク型のトランジスタ（読み出しトラ
ンジスタＴＲ）が設けられている。すなわち、読み出し
トランジスタＴＲのゲート電極となるポリシリコン層１
０５が、短絡線部１０３の能動領域上にゲート絶縁膜１
０４を介して積層され、かつ、素子分離絶縁層１０２上
に延びて配線されることで隣接する２つのセル間で共通
に設けられている。

【００１０】この第１の導電層であるポリシリコン層１
０５上に、図１８に示すように、所定の膜厚の絶縁膜１
０６，１０７を介してそれぞれ、第２、第３の導電層１
０８，１０９が形成されている。第２の導電層１０８
は、素子分離絶縁層１０２上でポリシリコン層１０５と
交差し、ワード線方向（図の縦方向）に配線されてい
る。この第２の導電層１０８とポリシリコン層１０５と
の交差部に薄膜トランジスタ（書き込みトランジスタＴ
Ｗ）が形成されている。第２の導電層１０８は、書き込
みトランジスタＴＷのゲート電極を兼ねる書き込みワー
ド線ＷＷＬを構成する。ポリシリコン層１０５は、この
第２の導電層１０８の直下のみｐ型不純物が導入され、
他はｎ型不純物が導入されている。

【００１１】第３の導電層１０９は、読み出しトランジ
スタＴＲ上を覆うほど広い幅を有し、ワード線方向（図
の縦方向）に配線されている。第３の導電層１０９は、
ポリシリコン層１０５に対し薄いキャパシタ絶縁膜１０
７を介して容量結合している。第３の導電層１０９は、
キャパシタＣＡＰの上部電極を兼ねる読み出しワード線
ＲＷＬを構成する。

【００１２】このようなトランジスタＴＲ，ＴＷおよび
キャパシタＣＡＰ上は、比較的厚い層間絶縁膜１１０で
覆われている。層間絶縁膜１１０は、その表面が平坦化
され、その２セル間の境界部分中央付近には、コンタク
ト孔が開口されている。コンタクト孔内はタングステン
等の導電材料で埋め込まれ、これによりビットコンタク
トＢＣが形成されている。図１８（Ａ）では図示を省略
しているが、ビットコンタクトＢＣ上を通りビット線方
向に長い書き込みビット線ＷＢＬが、層間絶縁膜１１０
上に配線されている。

【００１３】このメモリセル１００では、記憶ノードＳ
Ｎの電荷蓄積量を変えることによって、読み出しトラン
ジスタＴＲのゲート電極のバイアス値を変化させる。た
とえば、記憶ノードＳＮの電荷蓄積量がゼロ、または、
読み出し時の所定バイアス条件下で読み出しトランジス
タＴＲがオンしない程度に少ない状態を記憶データの
“０”に対応させ、読み出しトランジスタＴＲがオンす
るほど電荷の蓄積がある状態を記憶データの“１”に対
応させる。

【００１４】書き込み時には、書き込みワード線ＷＷＬ
を活性化して書き込みトランジスタＴＷをオンさせて、
書き込みビット線ＷＢＬの設定電位に応じて、上記した
記憶ノードＳＮの電荷蓄積量を変更する。

【００１５】また、読み出し時には、記憶データ“１”
の場合、上記した記憶ノードＳＮの電荷蓄積量が相対的
に多いので読み出しトランジスタＴＲがオンして、電荷
が電源電圧Ｖ_DDの供給線ＶＤＤから読み出しビット線Ｒ
ＢＬに供給され、その電位が上昇する。一方、記憶デー
タ“０”の場合、記憶ノードＳＮの電荷蓄積量がゼロま
たは相対的に少ないので読み出しトランジスタＴＲはオ
フのままとなり、ビット線ＲＢＬの電圧は初期状態（プ
リチャージ電圧）を維持する。この記憶データに応じた
読み出しビット線ＲＢＬの電位変化を、図示しないセン
スアンプで検出し、記憶データとして判別する。

【００１６】このように、キャパシタＣＡＰの電荷蓄積
は、記憶データに応じて読み出しトランジスタＴＲのオ
ン／オフが制御できる程度でよい。つまり、このメモリ
セルでは、１トランジスタ−１キャパシタ型ＤＲＡＭセ
ルのようにキャパシタの蓄積電荷で直接、大きな容量の
ビット線を充放電する必要がないため、キャパシタの電
荷蓄積容量が小さくて済む。この結果、この構造のメモ
リセルでは、とくにキャパシタ構造を工夫して単位面積
当たりの電荷蓄積量を向上させなくてもよく、また、高
い誘電率のキャパシタ誘電体材料を開発する必要がな
い。つまり、構造が複雑でないため作り易いうえ、プロ
セスの煩雑化に伴う製造コストの上昇がないという利点
がある。

【００１７】

【発明が解決しようとする課題】ところが、この２トラ
ンジスタ−１キャパシタ型のメモリセル１００では、書
き込み用と読み出し用の２本のワード線にくわえ、書き
込み用と読み出し用の２本のビット線が必要であり、配
線層が非常に多い。したがって、この配線層の多さがセ
ル面積の縮小化の制限要因となる可能性が高い。

【００１８】とくに、このタイプのメモリセルアレイを
ロジック回路と同一チップ上に集積化したメモリ−ロジ
ック混載ＩＣでは、ロジックプロセスとの整合をとる必
要があるので無闇に配線層の多層化ができず、同じ階層
に異なる配線層を並べて設計せざるを得ない。半導体チ
ップのコストは製造コストのほかに材料コストとのトー
タルで決まることから、セル面積を極力小さくすること
は重要であり、なかでも配線層数の低減はメモリ−ロジ
ック混載を視野に入れると、極めて重要な課題である。

【００１９】本発明の目的は、配線層数を低減してセル
面積の縮小が可能な半導体記憶装置を提供することにあ
る。

【００２０】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数のメモリセルを有し、各メモリセル内に、
一方電極が読み出しワード線に接続されたキャパシタ
と、電源電圧の供給線とビット線との間に接続され、制
御電極が上記キャパシタの他方電極に接続された第１導
電型の読み出しトランジスタと、上記キャパシタの他方
電極と上記ビット線との間に接続され、制御電極が書き
込みワード線に接続された第１導電型の書き込みトラン
ジスタとをメモリセル内に有し、上記読み出しトランジ
スタおよび上記書き込みトランジスタの少なくとも一方
が薄膜トランジスタから構成されている。あるいは、上
記読み出しトランジスタおよび上記書き込みトランジス
タの双方がバルク型のトランジスタから構成されてい
る。

【００２１】好適に、上記ビット線に、ラッチ機能を備
えたセンスアンプが接続されている。

【００２２】上記メモリセルの動作モードは２つ存在す
る。ビット線を単線化したことにともない、上記読み出
しトランジスタおよび上記書き込みトランジスタのしき
い値は、記憶電荷のリーク防止および読み出しトランジ
スタの正常動作の観点から、最適範囲が存在する。

【００２３】第１の動作モードにとって好適には、たと
えばチャネル導電型がｎ型の場合、上記読み出しトラン
ジスタのしきい値は、記憶データの論理に応じて異なる
値をとる記憶ノードの電位より、大きく設定されてい
る。データ保持時の電荷リーク防止のためである。この
場合、上記読み出しトランジスタのしきい値は、上記記
憶ノードのハイレベルの電位と、読み出し時に上記読み
出しワード線に印加される電圧に応じて容量結合により
上昇する記憶ノードの電位上昇分との加算値より小さ
く、かつ、上記記憶ノードのローレベルの電位と上記記
憶ノードの電位上昇分との加算値より大きい値に設定さ
れている。読み出しトランジスタの正常動作のためであ
る。

【００２４】第２の動作モードにとって好適には、たと
えばチャネル導電型がｎ型の場合、上記書き込みトラン
ジスタのしきい値は、書き込み時に読み出しワード線に
印加される電圧に応じてキャパシタの容量結合により上
昇した上記記憶ノードの電位上昇分から、記憶データの
論理に応じて異なる値をとる記憶ノードの電位を引いた
値より、大きく設定されている。データ保持時の電荷リ
ーク防止のためである。この場合、上記読み出しトラン
ジスタのしきい値は、上記記憶ノードのハイレベルの電
位より小さく、かつ、上記記憶ノードのローレベルの電
位より大きい値に設定されている。読み出しトランジス
タの正常動作のためである。

【００２５】このような構成の半導体記憶装置では、上
述したしきい値の条件のもと正常動作を保証したうえ
で、ビット線が単線化されている。したがって、その
分、セル面積が小さい。

【００２６】ビット線を単線化したことにともない、た
とえば書き換えの際には、まず、書き込み動作の前に読
み出しを行い元データをビット線にラッチしておく。読
み出しでは、たとえば、ビット線をディスチャージした
後、書き込みワード線電位をローレベルの状態で、読み
出しワード線にハイレベルの電位を設定する。キャパシ
タの容量結合により記憶ノード電位が上昇し、記憶デー
タ（記憶ノードの初期電位）に応じて読み出しトランジ
スタがオンまたはオフする。これによりビット線に記憶
データに応じて電位差が生じる。この電位差は、センス
アンプで増幅されビット線にラッチされる。書き込みで
は、まず、書き換え対象のセル（選択セル）が接続され
たビット線のみ新データを設定する。その後、読み出し
ワード線電位を第１の動作モードではローレベル、第２
の動作モードではハイレベルにした状態で、書き込みワ
ード線電位をローレベルからハイレベルに変化させる。
これにより、選択セルに新データが書き込まれ、他の非
選択セルは元データが再書き込みされる。

【００２７】

【発明の実施の形態】第１実施形態図１は、本発明の実施形態に係る半導体記憶装置のメモ
リセルアレイおよびその周辺回路の要部を示すブロック
図である。この半導体記憶装置１において、メモリセル
アレイ内にｍ個×ｎ個（ｍ，ｎ：任意の自然数）のメモ
リセル（ＤＲＡＭゲインセル）がマトリックス状に配置
されている。また、各列に１つずつ、参照セルＲＣ、セ
ンスアンプＳＡ、ディスチャージ回路ＤＣＨおよび列選
択回路が設けられている。

【００２８】図２にＤＲＡＭゲインセルを、また図３に
図１の各列の要部構成を、それぞれ回路図で示す。この
ＤＲＡＭゲンセルＭＣｉｊ（ｉ＝１〜ｍ，ｊ＝１〜ｎ；
以下、単にＭＣと表記）は、図２に示すように、従来の
２トランジスタ−１キャパシタ型のセルにおいて、ビッ
ト線ＢＬを書き込み用と読み出し用に分けずに、１本で
共用したものである。なお、メモリセルＭＣ以外につい
ては、参照セルＲＣがビット線ＢＬと対を成すビット補
線ＢＬ＿に接続され、センスアンプＳＡ、ディスチャー
ジ回路ＤＣＨおよび列選択回路がビット線ＢＬとビット
補線ＢＬ＿の双方に接続されている。

【００２９】ＤＲＡＭゲンセルＭＣは、図２に示すよう
に、書き込みトランジスタＴＷ、読み出しトランジスタ
ＴＲおよびキャパシタＣＡＰから構成される。書き込み
トランジスタＴＷは、ゲートが書き込みワード線ＷＷＬ
に接続され、ソース，ドレインの一方がビット線ＢＬに
接続されている。読み出しトランジスタＴＲは、ゲート
が書き込みトランジスタＴＷのソース，ドレインの他方
に接続され、ソースがビット線ＢＬに接続され、ドレイ
ンが電源電圧Ｖ_DDの供給線ＶＤＤに接続されている。キ
ャパシタＣＡＰは、一方電極が読み出しトランジスタＴ
Ｒと書き込みトランジスタＴＷの接続中点に接続され、
他方電極が読み出しワード線ＲＷＬに接続されている。
このキャパシタＣＡＰの一方電極、および、これに接続
された読み出しトランジスタＴＲと書き込みトランジス
タＴＷの接続中点が、当該メモリセルＭＣの記憶ノード
ＳＮをなす。

【００３０】参照セルＲＣは、図３に示すように、参照
書き込みトランジスタＲＴＷ、参照読み出しトランジス
タＲＴＲおよび参照キャパシタＲＣＡＰから構成され
る。参照書き込みトランジスタＲＴＷは、ゲートが参照
書き込みワード線ＲＷＷＬに接続され、ソース，ドレイ
ンの一方がビット補線ＢＬ＿に接続されている。参照読
み出しトランジスタＲＴＲは、ゲートが参照書き込みト
ランジスタＲＴＷのソース，ドレインの他方に接続さ
れ、ソースがビット補線ＢＬ＿に接続され、ドレインが
電源電圧Ｖ_DDの供給線ＶＤＤに接続されている。参照キ
ャパシタＲＣＡＰは、一方電極が参照読み出しトランジ
スタＲＴＲと参照書き込みトランジスタＲＴＷの接続中
点に接続され、他方電極が参照読み出しワード線ＲＲＷ
Ｌに接続されている。この参照キャパシタＲＣＡＰの一
方電極、および、これに接続された参照読み出しトラン
ジスタＲＴＲと参照書き込みトランジスタＲＴＷの接続
中点が、当該参照セルＭＣにおける参照電圧の記憶ノー
ドＲＳＮをなす。

【００３１】センスアンプＳＡは、ｐＭＯＳトランジス
タＰＳ１とｎＭＯＳトランジスタＮＳ１により構成され
たＣＭＯＳインバータ、および、ｐＭＯＳトランジスタ
ＰＳ２とｎＭＯＳトランジスタＮＳ２により構成された
ＣＭＯＳインバータとにより構成されている。図示のよ
うに、センスアンプＳＡは、これらのインバータの入力
端子と出力端子が互いに交差して接続されたラッチ回路
である。

【００３２】センスアンプＳＡにおいて、ｐＭＯＳトラ
ンジスタＰＳ１，ＰＳ２のソースがともに正側駆動電圧
の供給線ＳＰＬに接続され、ｎＭＯＳトランジスタＮＳ
１，ＮＳ２のソースがともに負側駆動電圧の供給線ＳＮ
Ｌに接続されている。ｐＭＯＳトランジスタＰＳ１とｎ
ＭＯＳトランジスタＮＳ１の各ドレイン、およびｐＭＯ
ＳトランジスタＰＳ２とｎＭＯＳトランジスタＮＳ２の
各ゲートがビット線ＢＬに接続されている。同様に、ｐ
ＭＯＳトランジスタＰＳ２とｎＭＯＳトランジスタＮＳ
２の各ドレイン、およびｐＭＯＳトランジスタＰＳ１と
ｎＭＯＳトランジスタＮＳ１の各ゲートがビット補線Ｂ
Ｌ＿に接続されている。

【００３３】ディスチャージ回路ＤＣＨは、トランジス
タＱ１，Ｑ２，Ｑ３により構成されている。トランジス
タＱ１は、電位等価（イコライジイング）用のｎＭＯＳ
トランジスタであり、ビット線ＢＬとビット補線ＢＬ＿
との間に接続されている。トランジスタＱ２およびＱ３
は、接地電位接続（グランディング）用のｎＭＯＳトラ
ンジスタであり、ビット線ＢＬとビット補線ＢＬ＿との
間に直列接続され、その接続中点が接地電位ＧＮＤの供
給線（接地線）に接続されている。トランジスタＱ１，
Ｑ２，Ｑ３は、ともにディスチャージ制御信号ＥＱの供
給線に接続されている。

【００３４】列選択回路は、ビット線ＢＬとデータ入出
力線Ｉ／Ｏとの間に接続されたトランジスタＱ４と、ビ
ット補線ＢＬ＿とデータ入出力補線Ｉ／Ｏ＿との間に接
続されたトランジスタＱ５とからなる。両トランジスタ
Ｑ４，Ｑ５は、たとえばｎＭＯＳトランジスタからな
り、ゲートが相互接続されて図示しない列デコーダに入
力されている。

【００３５】つぎに、本発明の実施形態に係る単一ビッ
ト線タイプのメモリセルＭＣのパターンおよび断面の構
造を３例、図４〜図６を参照しながら説明する。

【００３６】図４に示す第１の構造例において、半導体
基板１０の表面に所定の繰り返しパターンにて形成した
素子分離絶縁層１１の周囲に、ｐ型の半導体能動領域が
形成されている。半導体能動領域のパターンは、ワード
線方向（図の縦方向）に長い配線部分を有し、この配線
部分にｎ型不純物が高濃度に導入されることにより電源
電圧Ｖ_DDの供給線ＶＤＤをなす高濃度不純物領域１２が
形成されている。この能動領域の配線部分（電源電圧供
給線ＶＤＤ）は、隣接する２セル間で共有されている。
つまり、図４でビット線方向（図の横方向）に一列に連
なる４個のセルＡ〜Ｄにおいて、電源電圧供給線ＶＤＤ
が、セルＡとセルＢ間、セルＣとセルＤ間でそれぞれ共
有されている。ｐ型能動領域は、電源電圧供給線ＶＤＤ
と直交する左右のそれぞれの方向にセル中央付近まで延
びている。このｐ型能動領域の延在部分同士の対向間隔
における素子分離絶縁層１１の下に、ｎ型不純物が高濃
度に導入されることにより、ビット線に接続される高濃
度不純物領域（ビット線接続不純物領域）１３が形成さ
れている。

【００３７】ｐ型能動領域の表面には、たとえば１０ｎ
ｍ程度の酸化シリコンからなる第１ゲート絶縁膜１４が
成膜されている。電源電圧供給線ＶＤＤより内側の第１
ゲート絶縁膜１４部分上から素子分離絶縁層１１上にか
けて、たとえばポリシリコンからなる第１配線層１５が
形成されている。第１配線層１５は、隣接するセルＢと
セルＣで共通に設けられている。第１配線層１５上に、
たとえば、１０ｎｍ程度の酸化シリコンからなる第２ゲ
ート絶縁膜１６を介してポリシリコンまたは金属からな
る第２配線層１７が直交している。第２配線層１７は、
ワード線方向（図の縦方向）に配線された書き込みワー
ド線ＷＷＬを構成する。

【００３８】第１配線層１５の第２配線層１７との交差
部分にｐ型不純物が添加され、その他の部分はｎ型不純
物が高濃度に添加され、これにより書き込みトランジス
タＴＷが形成されている。書き込みトランジスタＴＷは
ＴＦＴ(Thin Film Transistor)であり、第１配線層１５
のｐ型不純物領域がチャネル形成不純物領域、その両側
のｎ型不純物領域がソース・ドレイン不純物領域、チャ
ネル形成不純物領域上に第２ゲート絶縁膜１６を介して
交差する第２配線層１７（書き込みワード線ＷＷＬ）が
ゲート電極として、それぞれ機能する。一方、第１配線
層１５が素子分離絶縁層１１周囲まで延在した箇所に読
み出しトランジスタＴＲが形成されている。読み出しト
ランジスタＴＲはバルク型のトランジスタであり、この
第１配線層１５の延在箇所がゲート電極、その下に第１
ゲート絶縁膜１４を介して対向する半導体基板１０のｐ
型不純物領域がチャネル形成不純物領域、その両側に位
置する電源電圧供給線ＶＤＤをなす高濃度不純物領域１
２およびビット線接続不純物領域１３がソースおよびド
レインとして、それぞれ機能する。

【００３９】この読み出しトランジスタＴＲのゲート電
極上に、キャパシタ絶縁膜１８を介して第３配線層１９
が形成されている。第３配線層１９は、ワード線方向に
配線された読み出しワード線ＲＷＬを構成する。第３配
線層１９は、その配線抵抗を低減するために幅広のパタ
ーンにて形成され、比較的厚い絶縁膜を介して第２配線
層１７（書き込みワード線ＷＷＬ）上に一部重ねられて
いる。この結果、第３配線層１９の第１配線層１５との
直交部分に、キャパシタＣＡＰが形成されている。第１
配線層１５がキャパシタ下部電極、第３配線層１９がキ
ャパシタ上部電極として、それぞれ機能する。

【００４０】これらキャパシタＣＡＰおよびトランジス
タＴＲ，ＴＷは、厚い層間絶縁膜内に埋め込まれ、層間
絶縁膜の表面が平坦化されている。層間絶縁膜，第１配
線層１５，素子分離絶縁層１１を貫いてビット線接続不
純物領域１３に達するコンタクト孔が開口され、このコ
ンタクト孔内にタングステン等の導電材料が埋め込ま
れ、これによりビットコンタクトＢＣが形成されてい
る。層間絶縁膜上には、ビットコンタクトＣＢに接する
ビット線ＢＬが配線されている。ビットコンタクトＣＢ
は、シャアードコンタクトの一種であり、このビット線
ＢＬを第１配線層１５，ビット線接続不純物領域１３の
双方に電気的に接続している。

【００４１】図５に示す第２の構造例が上記第１の構造
例（図４）と異なる点は、読み出しワード線ＲＷＬ（キ
ャパシタＣＡＰの上部電極）が、第３配線層ではなく、
書き込みワード線ＷＷＬと同じ第２配線層から同時に形
成されていることである。これにより、ワード線間の平
面上での分離スペース確保のためにビット線方向のセル
サイズが多少大きくなり、またキャパシタ面積に制約が
あるが、その一方で、配線層数が少なくプロセスコスト
が低減でき、またロジックプロセスとの整合性がよくな
るという利点がある。

【００４２】第３の構造例を図６に示す。図６（Ａ）は
第２配線層の形成後、図６（Ｂ）は完成後の平面パター
ン図である。

【００４３】まず、半導体基板の表面に所定パターンに
て素子分離絶縁層を形成し、これをマスクに周囲の基板
表面にｐ型不純物を添加する。つぎに、たとえば酸化シ
リコンからなるゲート絶縁膜とポリシリコンからなる第
１配線層を順に成膜し、パターンニングする。これによ
り、図６（Ａ）に示すように、ｐ型不純物領域と直交し
ワード線方向（図の横方向）にセル間を貫く書き込みワ
ード線ＷＷＬと、ｐ型不純物領域と直交しセル内で局所
的に設けられた第１局所配線層２０とが形成される。こ
の第１配線層のパターン周囲のｐ型不純物領域に高濃度
のｎ型不純物を導入してｎ型不純物領域２１を形成す
る。ｎ型不純物領域２１は、電源電圧Ｖ_DDの供給線ＶＤ
Ｄとして、ワード線方向にセル間を貫き、ビット線方向
（図の縦方向）に隣接する２セル間で共有される配線部
分を有する。この配線部分（電源電圧供給線ＶＤＤ）の
すぐ脇で第１局所配線層２０と直交する部分のｐ型不純
物領域に、読み出しトランジスタＴＲが形成される。ま
た、書き込みワード線ＷＷＬと直交する部分のｐ型不純
物領域に、書き込みトランジスタＴＷが形成される。

【００４４】第１層間絶縁膜を成膜し、第１層間絶縁膜
をパターンニングして、ｎ型不純物領域２１上で開口す
るコンタクト孔２２，２３および第１局所配線層２０上
で開口するコンタクト孔２４を同時に形成する。このう
ち読み出しトランジスタＴＲの直ぐ脇でｎ型不純物領域
２１上に開口したコンタクト孔２２がビットコンタクト
ＢＣの一部となる。第１層間絶縁膜上に第２局所配線層
２５およびパッド層２６を形成する。第２局所配線層２
５はコンタクト孔２３，２４間を接続し、パッド層２６
はコンタクト孔２２上に重ねられる。

【００４５】第２層間絶縁膜を成膜し、第２層間絶縁膜
をパターンニングして、図６（Ｂ）に示すように、第１
ビアホール２７，２８を形成する。第１ビアホール２７
は、パッド層２６上に開口されビットコンタクトＢＣの
一部となる。第１ビアホール２８は第２局所配線層２５
上に開口する。第２層間絶縁膜上に、第１ビアホール２
７上に接するビット線ＢＬと、第１ビアホール２８上に
接するパッド層２９を同時に形成する。

【００４６】第３層間絶縁膜を成膜し、第３層間絶縁膜
をパターンニングして、パッド層２９上に第２ビアホー
ル３０を形成する。第３層間絶縁膜上に、第２ビアホー
ル３０に接続する四角形状のキャパシタ下部電極層３１
を形成する。キャパシタ誘電体膜を成膜した後、キャパ
シタ誘電体膜上に、ワード線方向のセル間を貫くキャパ
シタ上部電極層３２を形成する。

【００４７】この第３の構造例では、配線層数が多い
が、トランジスタＴＲ，ＴＷがともにバルク型でありト
ランジスタ特性および均一性に優れ、ＣＭＯＳロジック
プロセスとの整合性がよく、さらに上層配線層でキャパ
シタを形成するためキャパシタ面積を広くできるという
利点がある。

【００４８】つぎに、図２のセルにおいて、正常動作の
ためのトランジスタしきい値の条件を提示する。いま、
書き込みトランジスタＴＷのしきい値をＶthW 、読み出
しトランジスタＴＲのしきい値をＶthR と表記する。ま
た、書き込み時に所定の印加電圧を加えたときの各共通
線の電位は、書き込みワード線ＷＷＬの電位がＶWWL 、
読み出しワード線の電位が０Ｖ、“０”書き込み時のビ
ット線ＢＬの電位がＶBL0 、“１”書き込み時のビット
線ＢＬの電位がＶBL1 （＞ＶBL0 ）、電源電圧供給線Ｖ
ＤＤの電位がＶ_DDであるとする。

【００４９】書き込み時に、ビット線ＢＬに、書き込み
データの論理に応じてＶBL0 またはＶBL1 が設定され
る。読み出しワード線ＲＷＬの電位を０Ｖとした状態
で、書き込みトランジスタＴＷをオンさせる。“０”デ
ータ書き込みの場合、ビット線ＢＬ電位が低い電圧レベ
ルのＶBL0 に予め設定されていることから、書き込みト
ランジスタＴＷがオンすると、記憶ノードＳＮから電荷
が引き抜かれ、記憶ノードＳＮの電位はＶBL0 になる。

【００５０】一方、“１”データ書き込みの場合、ビッ
ト線ＢＬ電位が高い電圧レベルのＶBL1 に予め設定され
ていることから、書き込みトランジスタＴＷがオンする
と、記憶ノードＳＮに電荷が供給される。この場合の記
憶ノードＳＮの電位は、書き込みトランジスタＴＷにお
ける、いわゆる“ｎＭＯＳトランジスタのＶｔｈ落ち”
により、ＶBL1 と (ＶWWL-ＶthW)のうち何れか小さい方
の電位、即ち、ＭＩＮ (ＶBL1,ＶWWL-ＶthW)で表される
電位となる。

【００５１】このように、書き込み後の記憶ノードＳＮ
の電位は、ビット線ＢＬに設定された書き込みデータに
応じて、ビット線電位と、書き込みトランジスタＴＷの
ゲート印加電圧およびしきい値とにより決まる。

【００５２】書き込み後のデータ保持時において、書き
込みワード線ＷＷＬと読み出しワード線ＲＷＬをともに
０Ｖ、電源電圧供給線ＶＤＤの電位をＶ_DDとし、ビット
線ＢＬの電位は任意の値に設定されているとする。この
とき、読み出しワード線ＲＷＬの電位０Ｖで読み出しト
ランジスタＴＲがオフしている必要がある。このため、
読み出しトランジスタＴＲのしきい値ＶthR は、記憶ノ
ードＳＮの保持データが“０”の場合の式(1-1) と、
“１”の場合の式(1-2) を共に満たすことが、データ保
持のための条件となる。

【００５３】

【数１】ＶBL0 ＜ＶthR …(1-1) ＭＩＮ (ＶBL1,ＶWWL-ＶthW)＜ＶthR …(1-2)

【００５４】一方、読み出し時の各共通線における電位
に関しては、書き込みワード線ＷＷＬの電位，ビット線
ＢＬのプリチャージ電位がともに０Ｖ、読み出しワード
線ＲＷＬの電位がＶRWL 、電源電圧供給線ＶＤＤの電位
がＶ_DDに設定されているとする。

【００５５】すなわち、まず、ビット線ＢＬを０Ｖの状
態に予めプリチャージする。また、書き込みトランジス
タＴＷをオフしておくため、書き込みワード線ＷＷＬの
電位を０Ｖに設定する。その後、読み出しワード線ＲＷ
Ｌに所定電圧を印加して、その電位をＶRWL に設定す
る。これにより、キャパシタＣＡＰを介して読み出しワ
ード線ＲＷＬに容量結合した記憶ノードＳＮの電位が上
昇する。記憶ノードＳＮの電位上昇の最終値は、データ
保持時の記憶ノードＳＮ電位によって異なり、これによ
り読み出しトランジスタＴＲのオン／オフが決まる。つ
まり、保持データが“０”の場合に読み出しトランジス
タＴＲはオフ状態のままであり、保持データが“１”の
場合に読み出しトランジスタＴＲはオフ状態からオン状
態に移行する。この結果、保持データが“１”の場合に
電源電圧供給線ＶＤＤから電荷が供給されてビット線Ｂ
Ｌの電位が上昇する一方で、保持データが“０”の場合
はトランジスタのオフリーク電流程度しか電流の流入は
ないので、ビット線ＢＬの電位は殆ど変化しない。この
ようにして、記憶ノードＳＮに保持されたデータをビッ
ト線ＢＬの電位変化に変換して読み出すことができる。

【００５６】以上のような読み出し動作が行われるため
には、読み出しトランジスタＴＲのしきい値ＶthR が、
“０”データ保持時の記憶ノードＳＮの電位上昇最終値
より大きく、“１”データ保持時の記憶ノードＳＮの電
位上昇最終値より小さくなければならない。つまり、読
み出しトランジスタＴＲのしきい値は、次式（２）を満
足する必要がある。

【００５７】

【数２】ＶBL0 ＋αＶRWL ＜ＶthR ＜ＭＩＮ (ＶBL1,ＶWWL-ＶthW)＋αＶRWL …（２）

【００５８】ここで、キャパシタＣＡＰの容量をＣ１，
読み出しトランジスタＴＲのゲート容量をＣ２としたと
きに、αはＣ１／（Ｃ１＋Ｃ２）で与えられ予め決めら
れた定数である。

【００５９】上記した式(1-1) ，式(1-2) および式
（２）を全て満足するように書き込み用および読み出し
用のトランジスタＴＷ，ＴＲのしきい値ＶthW,ＶthR を
設定し、また、プロセスのバラツキ等を考慮して広いし
きい値の最適範囲が得られるように、各共通線への設定
電圧を決める。ここで、ＶBL0 ＝０Ｖ、ＶBL1 ＝ＶWWL
＝ＶRWL ＝Ｖ_DDとして、上記した３つの式を満足するト
ランジスタしきい値ＶthW,ＶthR を設定できれば、当該
メモリセルＭＣを電源電圧Ｖ_DDと接地電位０Ｖ以外を使
用せずに動作させることが可能となる。したがって、こ
の場合は周辺回路において別の内部電源電圧を発生させ
たり、高電圧用の特別なトランジスタを形成する必要が
ない。すなわち、電源供給の観点で、または高耐圧トラ
ンジスタを不要とするプロセス上の観点で、このメモリ
製造プロセスは、ロジック製造プロセスとの整合性がよ
くなる。したがって、メモリ−ロジック混載ＩＣの製造
が容易になる。

【００６０】最後に、図３に示す回路の動作を、図７お
よび図８のタイミングチャートを用いて説明する。図７
は読み出しおよびリフレッシュ時、図８は書き換え時
に、それぞれ読み出しワード線ＲＷＬ、書き込みワード
線ＷＷＬおよびビット線ＢＬにおける信号の波形を示し
ている。

【００６１】図７の読み出しの前に、ディスチャージ回
路ＤＣＨによりビット線ＢＬが接地電位ＧＮＤに保持さ
れる。制御信号ＥＱがローレベルからハイレベルに推移
すると、トランジスタＱ１がオンしてビット線ＢＬおよ
びビット補線ＢＬ＿を電気的に接続するとともに、トラ
ンジスタＱ２とＱ３がオンして、ビット線ＢＬおよびビ
ット補線ＢＬ＿をともに接地線に接続する。これによ
り、ビット線ＢＬおよびビット補線ＢＬ＿に短時間で接
地電位０Ｖが設定される。また、このディスチャージ期
間に、参照書き込みワード線ＲＷＷＬが活性化されて参
照書き込みトランジスタＲＴＷがオンする。このため、
参照セルＲＣの記憶ノードＲＳＮの電荷がビット補線Ｂ
Ｌ＿に放出され、この記憶ノードＲＳＮの電位が接地電
位０Ｖに初期設定される。

【００６２】読み出しのとき、図７（Ｂ）に示すよう
に、まずローレベルで保持されていた読み出しワード線
ＲＷＬにハイレベルの読み出し電圧（たとえば、電源電
圧Ｖ_DD）が印加される。これにより、図３のメモリセル
ＭＣおよび同一ワード線に接続された全てのメモリセル
において、記憶ノードＳＮ電位、すなわち読み出しトラ
ンジスタＴＲのゲート電位に応じて読み出しトランジス
タＴＲがオンまたはオフする。たとえば、“１”データ
保持の場合のみ、読み出しトランジスタＴＲがオンし
て、ビット線ＢＬが電源電圧Ｖ_DDにより充電される。
“０”データ保持の場合、読み出しトランジスタＴＲが
オフのままでビット線ＢＬに電位変化はない。

【００６３】また、この読み出しワード線ＲＷＬの活性
化と同時に、参照読み出しワード線ＲＲＷＬにもハイレ
ベルの電圧が設定される。参照セルＲＣは、その参照キ
ャパシタＲＣＡＰの容量値および参照読み出しトランジ
スタＲＴＲのゲート容量の設定値に応じて、参照読み出
しワード線ＲＲＷＬの活性化による電位上昇幅がメモリ
セル側の半分となるように予め設計されている。したが
って、ビット補線ＢＬ＿の電位は、ビット線ＢＬの保持
データに応じた変化幅の丁度中間値を維持しながら、ビ
ット線ＢＬとともに上昇する。

【００６４】この保持データに応じたビット線ＢＬの電
位変化がある程度生じた段階で、センスアンプＳＡが活
性化される。つまり、正側駆動電圧ＳＰＬが正の電圧、
たとえば電源電圧Ｖ_DDになり、続いて負側駆動電圧ＳＮ
Ｌがたとえば接地電位０Ｖに変化する。これにより、ビ
ット補線ＢＬ＿の中間値の電圧を参照電圧として、ビッ
ト線ＢＬの電位差が電源電圧Ｖ_DDの振幅いっぱいまで急
激に開いて信号増幅が行われる。センスアンプＳＡによ
り読み出されたデータは、列デコーダにより選択された
ものだけが、トランジスタＱ４のオンによってデータ入
出力線Ｉ／Ｏに送出され、外部に出力される。

【００６５】図３の回路のセンスアンプＳＡはラッチ回
路から構成されているので、続いてリフレッシュ動作を
行うことができる。すなわち、トランジスタＱ４および
Ｑ５をオフさせた後、図７（Ａ），（Ｂ）に示すよう
に、読み出しワード線ＲＷＬをローレベルにし、続いて
書き込みワード線ＷＷＬをハイレベルにする。すると、
センスアンプＳＡで増幅されビット線ＢＬにラッチされ
ている信号が、そのまま書き込みデータとして、オン状
態の書き込みトランジスタＴＷを介して記憶ノードＳＮ
に再書込みされる。なお、前記した読み出しは基本的に
非破壊のデータ読み出しである。すなわち、記憶ノード
ＳＮの電荷はキャパシタに誘起されて増加するが、読み
出し期間中に書き込みトランジスタＴＷはオフし、読み
出しトランジスタＴＲは絶縁ゲート型なので、電荷の消
失は書き込みトランジスタＴＷのオフリーク電流による
ものが主である。したがって、リフレッシュは読み出し
のたびに行う必要はなく、比較的に長い時間ごとに定期
的に行えば足りる。

【００６６】つぎに、書き換え動作を説明する。書き換
えのためには、書き込みワード線ＷＷＬをハイレベルに
して書き込みトランジスタＴＷをオンさせる必要がある
が、このとき選択セルと同一書き込みワード線ＷＷＬに
接続された全てのセル内で書き込みトランジスタＴＷが
オンしてしまう。したがって、これら選択セルと同一行
の非選択セルの記憶データを再現するには、新しいデー
タを選択セルに書き込む前に、まず同一行のセル全ての
データを読み出す必要がある。この読み出しは上述した
と同様に行い、ビット線ＢＬ１本につき１つずつ接続さ
れているラッチ機能があるセンスアンプＳＡで、ビット
線ＢＬ上に元データをラッチする。

【００６７】読み出し後、図８（Ａ）に示すように、読
み出しワード線ＲＷＬをハイレベルからローレベルに推
移させる。その後、図８（Ｃ）に示すように、選択セル
が接続されたビット線ＢＬのみ行デコーダで選択して、
図示しない書き込み用のラッチ回路に保持されていた新
データを、強制的に選択ビット線ＢＬに設定してビット
線ＢＬにラッチする。続いて、図８（Ｂ）に示すよう
に、書き込みワード線ＷＷＬをローレベルからハイレベ
ルに設定して、ビット線ＢＬにラッチされていたデータ
を選択セルと同一行のセル全てに対し一斉に書き込む。
これにより、非選択セルでは元データが再書き込みさ
れ、選択セルは新データに書き換えられる。

【００６８】なお、本実施形態では、種々の変更が可能
である。たとえば、図２では読み出しトランジスタＴＲ
がビット線ＢＬと電源電圧供給線ＶＤＤとの間に接続さ
れていた。これは、ビット線ＢＬに読み出した後のデー
タをラッチして、そのまま論理反転させずにリフレッシ
ュ時のデータまたは書き換え時の非選択セルデータとし
て用いることができるためである。したがって、ラッチ
データを強制反転させる機能を有する場合、読み出しト
ランジスタＴＲを電源電圧共通線ＶＤＤでなく接地線に
接続させてもよい。

【００６９】また、図９に示すように、書き込みトラン
ジスタＴＷおよび読み出しトランジスタＴＲをともにｐ
チャネルＭＯＳトランジスタに変更してもよい。この場
合、ラッチデータの論理反転を不要とする観点から、読
み出しトランジスタＴＲを接地線に接続する構成が望ま
しい。この場合、図３のディスチャージ回路に代えて、
ビット線ＢＬおよびビット補線ＢＬ＿をハイレベルの電
圧に設定するプリチャージ回路を設ける。プリチャージ
回路は、たとえば、図３におけるディスチャージ回路の
接地線を電源電圧Ｖ_DDの供給線ＶＤＤに置き換えて構成
される。トランジスタをＰＭＯＳとしたことにともな
い、信号レベルのハイレベルとローレベルを全て反対に
置き換えれば上述した動作説明をそのまま適用できる。

【００７０】図１０および図１１に、このＰＭＯＳタイ
プのセル動作例をタイミングチャートで示す。読み出し
の前では、図１０に示すように、読み出しワード線ＲＷ
Ｌが電源電圧Ｖ_DDに初期設定されている。読み出しに際
し、読み出しワード線ＲＷＬをハイレベルからローレベ
ルに変化させると、記憶ノードＳＮ電位が下がり、記憶
ノードＳＮの保持電位に応じて所定のセル内の読み出し
トランジスタＴＲのみがオンし、ビット線ＢＬのプリチ
ャージ電圧が低下し始める。所定時間の経過後に、参照
セル電圧を基準としてセンスアンプＳＡを活性化しビッ
ト線ＢＬの電圧差を増幅する。その後、読み出しワード
線ＲＷＬを元のハイレベルに戻し、書き込みワード線Ｗ
ＷＬをハイレベルからローレベルに設定すると、選択セ
ルと同一行の全てのセルが、ビット線ＢＬに読み出され
ラッチされていた元のデータにより再書き込みされる。

【００７１】書き換えでは、図１１に示すように、上記
と同様に読み出しを行った後、選択セルのビット線ＢＬ
にラッチされていたデータのみ、必要に応じて強制反転
することにより新データの設定を行う。その後、書き込
みワード線ＷＷＬをローレベルに推移させて、新データ
で選択セル内を書き換えるとともに、同一行の非選択セ
ルのデータを再書込みする。

【００７２】本実施形態に係る半導体記憶装置では、そ
のメモリセルが２トランジスタ−１キャパシタ型であ
る。２トランジスタ−１キャパシタ型のメモリセルで
は、読み出しトランジスタＴＲのゲート電極が記憶ノー
ドＳＮとなる。書き込みの際に、予めビット線ＢＬに設
定されたデータが書き込みトランジスタＴＷを介して記
憶ノードＳＮに伝達され、そのデータに応じて記憶ノー
ドＳＮの電位が設定される。読み出しの際には、読み出
しトランジスタＴＲのオン／オフにより電源電圧供給線
ＶＤＤにビット線ＢＬが接続されるか否かで、ビット線
ＢＬに電位変化が生じる。その際、キャパシタＣＡＰ
は、読み出しワード線ＲＷＬを記憶ノードＳＮに容量結
合させるために設けてある。キャパシタＣＡＰの一方電
極が接続された読み出しワード線ＲＷＬの活性化によ
り、他方電極側の記憶ノードＳＮの電位が、読み出しト
ランジスタＴＲが記憶データに応じてオン／オフするこ
とができる電位まで嵩上げされる。したがって、現在主
流である１トランジスタ−１キャパシタ型ＤＲＡＭセル
のように、キャパシタ容量がビット線の読み出しデータ
の大きさ（振幅）を決める訳ではなく、比較的小さな容
量値ですむ。本実施形態に係るＤＲＡＭゲインセルで
は、キャパシタの容量値が小さくても、記憶ノードＳＮ
の電位差を読み出しトランジスタＴＲで増幅して電源電
圧Ｖ_DDの振幅で読み出せるため、セル動作が安定してお
り、ノイズに強く、誤動作が少ない。大容量のキャパシ
タを必要とせず、キャパシタの単位面積当たりの蓄積電
荷量を上げるための複雑な電極構造、電極や誘電体膜の
材料を新たに開発する必要がない。

【００７３】また、本実施形態に係る半導体記憶装置で
は、メモリセル内のビット線ＢＬが１本であり、このビ
ット線ＢＬに書き込みトランジスタＴＷと読み出しトラ
ンジスタＴＲがともに接続されている。したがって、従
来の２トランジスタ−１キャパシタ型ＤＲＡＭゲインセ
ルよりセル面積を小さくできる。たとえば、図４および
図５に示す構造のメモリセルでは、図１７に示す従来の
メモリセル構造より、ビット線が１本少ないぶんセル面
積が小さく、高集積化が可能である。また、図６に示す
構造のメモリセルでは、バルク型トランジスタを用いる
ためＣＭＯＳロジックプロセスとの整合性が良く、ＤＲ
ＡＭ機能を少ない工程でロジックＩＣチップに追加する
ことが可能となる。

【００７４】以上より、製造プロセスの簡略化、低コス
ト化でき動作信頼性が高いメモリ−ロジック混載ＩＣが
本発明によって実現可能となる。

【００７５】第２実施形態本実施形態では、上記第１実施形態とメモリセル構成は
同じで、動作モードが異なる。以下、ＮＭＯＳタイプ
（図２）を例に動作モードを説明する。

【００７６】本実施形態では、書き込み時に読み出しワ
ード線ＲＷＬの電位をハイレベル、即ちＶRWL とする。
他の共通線の電位は、第１実施形態と同様に、書き込み
ワード線ＷＷＬの電位がＶWWL 、“０”書き込み時のビ
ット線ＢＬの電位がＶBL0 、“１”書き込み時のビット
線ＢＬの電位がＶBL1 （＞ＶBL0 ）、電源電圧供給線Ｖ
ＤＤの電位がＶ_DDである。

【００７７】書き込み時に、ビット線ＢＬに、書き込み
データの論理に応じてＶBL0 またはＶBL1 が設定され
る。本実施形態では、読み出しワード線ＲＷＬの電位を
ＶRWLとハイレベルにすることにより、キャパシタＣＡ
Ｐを介した容量結合により記憶ノードＳＮの電位が上昇
した状態で、書き込みトランジスタＴＷをオンさせる。

【００７８】“０”データ書き込みの場合、ビット線Ｂ
Ｌ電位が低い電圧レベルのＶBL0 に予め設定されている
ことから、書き込みトランジスタＴＷがオンすると、記
憶ノードＳＮから電荷が引き抜かれ、記憶ノードＳＮの
電位はＶBL0 になる。一方、“１”データ書き込みの場
合、ビット線ＢＬ電位が高い電圧レベルのＶBL1 に予め
設定されていることから、書き込みトランジスタＴＷが
オンすると、記憶ノードＳＮに電荷が供給される。この
場合の記憶ノードＳＮの電位は、書き込みトランジスタ
ＴＷにおける、いわゆる“ｎＭＯＳトランジスタのＶｔ
ｈ落ち”により、ＶBL1 と (ＶWWL-ＶthW)のうち何れか
小さい方の電位、即ち、ＭＩＮ (ＶBL1,ＶWWL-ＶthW)で
表される電位となる。

【００７９】このように、書き込み後の記憶ノードＳＮ
の電位は、ビット線ＢＬに設定された書き込みデータに
応じて、ビット線電位と、書き込みトランジスタＴＷの
ゲート印加電圧およびしきい値とにより決まる。

【００８０】書き込み後のデータ保持時において、書き
込みワード線ＷＷＬと読み出しワード線ＲＷＬをともに
０Ｖ、電源電圧供給線ＶＤＤの電位をＶ_DDとし、ビット
線ＢＬの電位は任意の値に設定する。このとき、読み出
しワード線ＲＷＬの電位が０Ｖと書き込み時より低いの
で、記憶ノードＳＮの電位は書き込み時の電位よりも、
容量結合による電位上昇ぶんだけ低下する。すなわち、
キャパシタＣＡＰの容量をＣ１、読み出しトランジスタ
ＴＲのゲート容量をＣ２とすると、その容量による電圧
分配比α＝Ｃ１／（Ｃ１＋Ｃ２）を読み出しワード線Ｒ
ＷＬの電位変化量ＶRWL に掛けただけの電圧降下があ
る。

【００８１】この電圧降下は、読み出しトランジスタＴ
Ｒにとっては更にオフ状態を強化する方向であることか
ら問題ないが、書き込みトランジスタＴＷにとってはソ
ース電位を下げるため、書き込みトランジスタＴＷをオ
ンさせる可能性が出てくる。書き込みトランジスタＴＷ
がオンすると保持電荷がリークすることから、電荷保持
時には書き込みトランジスタＴＷがオンさせないことが
要件となる。書き込みトランジスタＴＷのゲート電位は
０Ｖであることから、これをオンさせないためには、ソ
ース電位が（０−ＶthW ）Ｖより常に大きいことが必要
となる。このことを式で表すと“０”データ保持の場合
に次の式(3-1) 、“１”データ保持の場合に次の式(3-
2) となり、これらの式を共に満たすことがデータ保持
のための条件となる。

【００８２】

【数３】

【００８３】一方、読み出し時は、第１実施形態と同様
に、書き込みワード線ＷＷＬの電位，ビット線ＢＬのプ
リチャージ電位がともに０Ｖ、読み出しワード線ＲＷＬ
の電位がＶRWL 、電源電圧供給線ＶＤＤの電位がＶ_DDに
設定される。

【００８４】すなわち、まず、ビット線ＢＬを０Ｖの状
態に予めプリチャージする。また、書き込みトランジス
タＴＷをオフしておくため、書き込みワード線ＷＷＬの
電位を０Ｖに設定する。その後、読み出しワード線ＲＷ
Ｌに所定電圧を印加して、その電位をＶRWL に設定す
る。これにより、キャパシタＣＡＰを介して読み出しワ
ード線ＲＷＬに容量結合した記憶ノードＳＮの電位が上
昇する。記憶ノードＳＮの電位上昇の最終値は、データ
保持時の記憶ノードＳＮ電位によって異なり、これによ
り読み出しトランジスタＴＲのオン／オフが決まる。つ
まり、保持データが“０”の場合に読み出しトランジス
タＴＲはオフ状態のままであり、保持データが“１”の
場合に読み出しトランジスタＴＲはオフ状態からオン状
態に移行する。この結果、保持データが“１”の場合に
電源電圧供給線ＶＤＤから電荷が供給されてビット線Ｂ
Ｌの電位が上昇する一方で、保持データが“０”の場合
はトランジスタのオフリーク電流程度しか電流の流入は
ないので、ビット線ＢＬの電位は殆ど変化しない。この
ようにして、記憶ノードＳＮに保持されたデータをビッ
ト線ＢＬの電位変化として読み出すことができる。

【００８５】以上のような読み出し動作が行われるため
には、読み出しトランジスタＴＲのしきい値ＶthR が、
“０”データ保持時の記憶ノードＳＮの電位上昇最終値
より大きく、“１”データ保持時の記憶ノードＳＮの電
位上昇最終値より小さくなければならない。つまり、読
み出しトランジスタＴＲのしきい値は、次式（４）を満
足する必要がある。

【００８６】

【数４】

【００８７】上記した式(3-1) ，式(3-2) および式
（４）を全て満足するように書き込み用および読み出し
用のトランジスタＴＷ，ＴＲのしきい値ＶthW,ＶthR を
設定し、また、プロセスのバラツキ等を考慮して広いし
きい値の最適範囲が得られるように、各共通線への設定
電圧を決める。ここで、ＶBL0 ＝０Ｖ、ＶBL1 ＝ＶWWL
＝ＶRWL ＝Ｖ_DDとして、上記した３つの式を満足するト
ランジスタしきい値ＶthW,ＶthR を設定できれば、当該
メモリセルＭＣを電源電圧Ｖ_DDと接地電位０Ｖ以外を使
用せずに動作させることが可能となる。したがって、こ
の場合は周辺回路において別の内部電源電圧を発生させ
たり、高電圧用の特別なトランジスタを形成する必要が
ない。すなわち、電源供給の観点で、または高耐圧トラ
ンジスタを不要とするプロセス上の観点で、このメモリ
製造プロセスは、ロジック製造プロセスとの整合性がよ
くなる。したがって、メモリ−ロジック混載ＩＣの製造
が容易になる。

【００８８】図１２および図１３はＮＭＯＳタイプのメ
モリセルについて、図１４および図１５はＰＭＯＳタイ
プのメモリセルについて、それぞれ本実施形態に係る動
作モードによる読み出し／リフレッシュ時および書き換
え時の各信号のタイミングチャートを示す。読み出し時
の読み出しワード線ＲＷＬの電位を、書き込み（リフレ
ッシュ）の際にも維持し、書き込み（リフレッシュ）が
終了してから元の電位に戻すことで、上記動作モードを
実現している。

【００８９】本実施形態においても、第１実施形態と同
様な効果を奏し、製造プロセスの簡略化、低コスト化で
き動作信頼性が高いメモリ−ロジック混載ＩＣが実現可
能となる。

【００９０】

【発明の効果】本発明に係る半導体記憶装置によれば、
トランジスタのしきい値を所定の範囲内に設定すること
により正常動作を保証しながら、メモリセル内のビット
線を１本化している。したがって、その分、従来の２ト
ランジスタ−１キャパシタ型メモリセルよりセル面積を
小さくできる。このセル面積の縮小は、読み出しトラン
ジスタおよび書き込みトランジスタの少なくとも一方を
薄膜トランジスタとした場合、双方ともバルク型とした
場合に限らず、メモリ装置の高集積化に貢献する。とく
に、薄膜トランジスタを用いるとセル面積をより小さく
できる一方、双方ともバルク型の場合は、ＣＭＯＳロジ
ックプロセスとの整合性が良く、ＤＲＡＭ機能を少ない
工程でロジックＩＣチップに追加することができるとい
う利点がある。以上より、製造プロセスの簡略化、低コ
スト化でき動作信頼性が高いメモリ−ロジック混載ＩＣ
が実現可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体記憶装置のメモ
リセルアレイおよびその周辺回路の要部を示すブロック
図である。

【図２】本発明の実施形態に係るＤＲＡＭゲインセルを
示す回路図である。

【図３】本発明の実施形態に係るメモリセルアレイの要
部構成を示す回路図である。

【図４】本発明の実施形態に係るＤＲＡＭゲインセルの
第１構造例を示す平面図および断面図である。

【図５】本発明の実施形態に係るＤＲＡＭゲインセルの
第２構造例を示す平面図および断面図である。

【図６】本発明の実施形態に係るＤＲＡＭゲインセルの
第３構造例を示す平面図である。

【図７】本発明の第１実施形態に係る第１動作モードを
用いたＤＲＡＭゲインセルの読み出しおよびリフレッシ
ュ時に、読み出しワード線、書き込みワード線およびビ
ット線における信号の波形を示すタイミングチャートで
ある。

【図８】本発明の実施形態に係る第１動作モードを用い
たＤＲＡＭゲインセルの書き換え時に、読み出しワード
線、書き込みワード線およびビット線における信号の波
形を示すタイミングチャートである。

【図９】本発明の実施形態に係るＤＲＡＭゲインセルの
変形例を示す回路図である。

【図１０】図９のＤＲＡＭゲインセルの第１動作モード
を用いた読み出しおよびリフレッシュ時に、読み出しワ
ード線、書き込みワード線およびビット線における信号
の波形を示すタイミングチャートである。

【図１１】図９のＤＲＡＭゲインセルの第１動作モード
を用いた書き換え時に、読み出しワード線、書き込みワ
ード線およびビット線における信号の波形を示すタイミ
ングチャートである。

【図１２】ＮＭＯＳタイプのＤＲＡＭゲインセルについ
て、本発明の第２実施形態に係る第２動作モードを用い
た読み出しおよびリフレッシュ時に、読み出しワード
線、書き込みワード線およびビット線における信号のタ
イミングチャートである。

【図１３】ＮＭＯＳタイプのＤＲＡＭゲインセルについ
て、本発明の第２実施形態に係る第２動作モードを用い
た書き換え時に、読み出しワード線、書き込みワード線
およびビット線における信号のタイミングチャートであ
る。

【図１４】ＰＭＯＳタイプのＤＲＡＭゲインセルについ
て、本発明の第２実施形態に係る第２動作モードを用い
た読み出しおよびリフレッシュ時に、読み出しワード
線、書き込みワード線およびビット線における信号のタ
イミングチャートである。

【図１５】ＰＭＯＳタイプのＤＲＡＭゲインセルについ
て、本発明の第２実施形態に係る第２動作モードを用い
た書き換え時に、読み出しワード線、書き込みワード線
およびビット線における信号のタイミングチャートであ
る。

【図１６】従来の１トランジスタ−１キャパシタ型ＤＲ
ＡＭセルの回路図である。

【図１７】従来の２トランジスタ−１キャパシタ型ＤＲ
ＡＭセルの回路図である。

【図１８】図１７に示す従来のＤＲＡＭセルの平面図お
よび断面図である。

【符号の説明】

１０…半導体基板、１１…素子分離絶縁層、１２…電源
電圧供給線となる不純物領域、１３…ビット線接続不純
物領域、１４…第１ゲート絶縁膜、１５，２０…第１配
線層、１６…第２ゲート絶縁膜、１７，２５，２６…第
２配線層、１８…誘電体膜、１９，２９…第３配線層、
２１…不純物領域、２２〜２４…コンタクト孔、２７，
２８…第１ビアホール、３０…第２ビアホール、３１…
第４配線層、３２…第５配線層、ＭＣ…ＤＲＡＭゲイン
セル（メモリセル）、ＲＣ…参照セル、ＳＡ…センスア
ンプ、ＤＣＨ…ディスチャージ回路、ＴＷ…書き込みト
ランジスタ、ＴＲ…読み出しトランジスタ、ＣＡＰ…キ
ャパシタ、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出
しワード線、ＢＬ…ビット線、ＢＬ＿…ビット補線、Ｂ
Ｃ…ビットコンタクト、ＶＤＤ…電源電圧の供給線、Ｓ
Ｎ…記憶ノード。

Claims

【特許請求の範囲】

【請求項１】一方電極が読み出しワード線に接続された
キャパシタと、電源電圧の供給線とビット線との間に接続され、制御電
極が上記キャパシタの他方電極に接続された第１導電型
の読み出しトランジスタと、上記キャパシタの他方電極と上記ビット線との間に接続
され、制御電極が書き込みワード線に接続された第１導
電型の書き込みトランジスタとをメモリセル内に有し、上記読み出しトランジスタおよび上記書き込みトランジ
スタの少なくとも一方は、チャネル導電型と逆の導電型
を有するシリコン薄膜と、当該シリコン薄膜上にゲート
絶縁膜を介して形成されているゲート電極と、当該ゲー
ト電極両側のシリコン薄膜部分に形成されチャネル導電
型と同じ導電型を有するソース・ドレイン不純物領域と
を有する薄膜トランジスタから構成されている半導体記
憶装置。
【請求項２】一方電極が読み出しワード線に接続された
キャパシタと、電源電圧の供給線とビット線との間に接続され、制御電
極が上記キャパシタの他方電極に接続された第１導電型
の読み出しトランジスタと、上記キャパシタの他方電極と上記ビット線との間に接続
され、制御電極が書き込みワード線に接続された第１導
電型の書き込みトランジスタとをメモリセル内に有し、上記読み出しトランジスタおよび上記書き込みトランジ
スタは、双方とも、半導体基板内の不純物領域上にゲー
ト絶縁膜を介して形成されたゲート電極と、当該ゲート
電極両側の上記不純物領域内の表面に形成され、上記不
純物領域とは逆導電型のソース・ドレイン不純物領域と
を有するバルク型の絶縁ゲート電界効果トランジスタか
ら構成されている半導体記憶装置。
【請求項３】上記ビット線に、ラッチ機能を備えたセン
スアンプが接続されている請求項１に記載の半導体記憶
装置。
【請求項４】上記書き込みトランジスタが上記薄膜トラ
ンジスタから構成され、上記書き込みトランジスタのソース・ドレイン不純物領
域の一方が、ビットコンタクトを介して上層のビット配
線層に接続され、他方が上記読み出しトランジスタのゲ
ート電極と上記キャパシタの他方電極を兼用する請求項
１に記載の半導体記憶装置。
【請求項５】上記読み出しトランジスタのゲート電極
は、ゲート絶縁膜を介して半導体基板内の不純物領域上
に形成され、当該不純物領域内表面の上記ゲート電極の両側部分に、
一方が上記ビットコンタクトに接続され他方が電源電圧
の供給線をなすソース不純物領域とドレイン不純物領域
とが形成されている請求項４に記載の半導体記憶装置。
【請求項６】上記書き込みトランジスタのゲート電極と
異なる階層の導電層から形成され読み出しワード線を兼
ねる上記キャパシタの一方電極が、上記キャパシタの他
方電極上に誘電体膜を介して形成されている請求項５に
記載の半導体記憶装置。
【請求項７】上記書き込みトランジスタのゲート電極と
同じ導電層から形成され読み出しワード線を兼ねる上記
キャパシタの一方電極が、上記キャパシタの他方電極上
に誘電体膜を介して形成されている請求項５に記載の半
導体記憶装置。
【請求項８】上記読み出しトランジスタおよび上記書き
込みトランジスタのチャネル導電型はｎ型である請求項
１に記載の半導体記憶装置。
【請求項９】上記キャパシタの他方電極および上記読み
出しトランジスタの制御電極をなす導電層により上記メ
モリセルの記憶ノードが構成され、上記読み出しトランジスタのしきい値は、記憶データの
論理に応じて異なる値をとる上記記憶ノードの電位よ
り、大きく設定されている請求項８に記載の半導体記憶
装置。
【請求項１０】上記読み出しトランジスタのしきい値
は、上記記憶ノードのハイレベルの電位と、読み出し時
に上記読み出しワード線に印加される電圧に応じて容量
結合により上昇する記憶ノードの電位上昇分との加算値
より小さく、かつ、上記記憶ノードのローレベルの電位
と上記記憶ノードの電位上昇分との加算値より大きい値
に設定されている請求項９に記載の半導体記憶装置。
【請求項１１】上記キャパシタの他方電極および上記読
み出しトランジスタの制御電極をなす導電層により上記
メモリセルの記憶ノードが構成され、上記書き込みトランジスタのしきい値は、書き込み時に
読み出しワード線に印加される電圧に応じてキャパシタ
の容量結合により上昇した上記記憶ノードの電位上昇分
から、記憶データの論理に応じて異なる値をとる記憶ノ
ードの電位を引いた値より、大きく設定されている請求
項８に記載の半導体記憶装置。
【請求項１２】上記読み出しトランジスタのしきい値
は、上記記憶ノードのハイレベルの電位より小さく、か
つ、上記記憶ノードのローレベルの電位より大きい値に
設定されている請求項１１に記載の半導体記憶装置。
【請求項１３】上記読み出しトランジスタおよび上記書
き込みトランジスタのチャネル導電型はｐ型である請求
項１に記載の半導体記憶装置。
【請求項１４】上記キャパシタの他方電極および上記読
み出しトランジスタの制御電極をなす導電層により上記
メモリセルの記憶ノードが構成され、上記読み出しトランジスタのしきい値の絶対値は、記憶
データの論理に応じて異なる値をとる上記記憶ノードの
電位より、小さく設定されている請求項１３に記載の半
導体記憶装置。
【請求項１５】上記読み出しトランジスタのしきい値の
絶対値は、上記記憶ノードのハイレベルの電位と、読み
出し時に上記読み出しワード線に印加される電圧に応じ
て容量結合により上昇する記憶ノードの電位上昇分との
加算値より大きく、かつ、上記記憶ノードのローレベル
の電位と上記記憶ノードの電位上昇分との加算値より小
さい値に設定されている請求項１４に記載の半導体記憶
装置。
【請求項１６】上記キャパシタの他方電極および上記読
み出しトランジスタの制御電極をなす導電層により上記
メモリセルの記憶ノードが構成され、上記書き込みトランジスタのしきい値の絶対値は、書き
込み時に読み出しワード線に印加される電圧に応じてキ
ャパシタの容量結合により上昇した上記記憶ノードの電
位上昇分から、記憶データの論理に応じて異なる値をと
る記憶ノードの電位を引いた値より、小さく設定されて
いる請求項１３に記載の半導体記憶装置。
【請求項１７】上記読み出しトランジスタのしきい値の
絶対値は、上記記憶ノードのハイレベルの電位より大き
く、かつ、上記記憶ノードのローレベルの電位より小さ
い値に設定されている請求項１６に記載の半導体記憶装
置。