JP3397516B2 - 半導体記憶装置及び半導体集積回路装置 - Google Patents
半導体記憶装置及び半導体集積回路装置Info
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、負性抵抗素子を有し
たメモリセルを備えた半導体記憶装置及び半導体集積回
路装置に関するものである。
たメモリセルを備えた半導体記憶装置及び半導体集積回
路装置に関するものである。
【０００２】
【従来の技術】この種、負性抵抗素子であるＭＩＳスイ
ッチングダイオードを有したメモリセルを備えたスタテ
ィックランダムアクセスメモリ（以下、ＳＲＡＭと称
す）は、例えば特開平３−１０４１６号公報にてそのア
イデアが提案されている。図２３は例えば特開平３−１
０４１６号公報に示されたＳＲＡＭのメモリセルを示す
回路図であり、図において１はドレイン電極が対応した
列のビット線ＢＬに接続されるとともにソース電極が記
憶ノード２に接続され、ゲート電極が対応した行のワー
ド線ＷＬに接続されたＮ型ＭＯＳトランジスタからなる
アクセストランジスタ、３は電源電位ＶDDが印加される
第１の電源電位ノード４と上記記憶ノード２との間に接
続された高抵抗値の抵抗素子からなる負荷素子で、記憶
ノード２における電位Ｖとこの負荷素子に流れる電流Ｉ
との関係（抵抗特性）は図２３に示す点線βのようにな
っているものである。５は上記記憶ノード２と接地電位
が印加される第２の電源電位ノード６との間に接続され
たＭＩＳスイッチングダイオードからなる負性抵抗素子
で、記憶ノード２における電位Ｖとこの負性抵抗素子に
流れる電流Ｉとの関係（負性抵抗特性）は図２５に示す
実線αのようにＳ字型になっており、点ｂがスイッチ開
始電圧Ｖ0になっている。
ッチングダイオードを有したメモリセルを備えたスタテ
ィックランダムアクセスメモリ（以下、ＳＲＡＭと称
す）は、例えば特開平３−１０４１６号公報にてそのア
イデアが提案されている。図２３は例えば特開平３−１
０４１６号公報に示されたＳＲＡＭのメモリセルを示す
回路図であり、図において１はドレイン電極が対応した
列のビット線ＢＬに接続されるとともにソース電極が記
憶ノード２に接続され、ゲート電極が対応した行のワー
ド線ＷＬに接続されたＮ型ＭＯＳトランジスタからなる
アクセストランジスタ、３は電源電位ＶDDが印加される
第１の電源電位ノード４と上記記憶ノード２との間に接
続された高抵抗値の抵抗素子からなる負荷素子で、記憶
ノード２における電位Ｖとこの負荷素子に流れる電流Ｉ
との関係（抵抗特性）は図２３に示す点線βのようにな
っているものである。５は上記記憶ノード２と接地電位
が印加される第２の電源電位ノード６との間に接続され
たＭＩＳスイッチングダイオードからなる負性抵抗素子
で、記憶ノード２における電位Ｖとこの負性抵抗素子に
流れる電流Ｉとの関係（負性抵抗特性）は図２５に示す
実線αのようにＳ字型になっており、点ｂがスイッチ開
始電圧Ｖ0になっている。
【０００３】なお、上記アクセストランジスタ１、負荷
素子３及び負性抵抗素子５の３素子によって１つのメモ
リセルを構成しているものであり、図２３に示す点Ａ及
び点Ｂはそれぞれデータの記憶状態における安定点（記
憶ノード２の電位状態）を示しており、点Ａが情報
「１」（ＶH ）を点Ｂが情報「０」（ＶL ）の状態であ
る。
素子３及び負性抵抗素子５の３素子によって１つのメモ
リセルを構成しているものであり、図２３に示す点Ａ及
び点Ｂはそれぞれデータの記憶状態における安定点（記
憶ノード２の電位状態）を示しており、点Ａが情報
「１」（ＶH ）を点Ｂが情報「０」（ＶL ）の状態であ
る。
【０００４】一方、上記負性抵抗素子５は図２４に示す
ような構造をしており、図２４において、１０１はＳＯ
Ｉ（Silicon on Insulator）基板内に形成され、第２の
電源電位ノード６に電気的に接続されるＮ型の半導体領
域、１０２はこのＮ型の半導体領域の上にＰＮ接合をな
して形成されたＰ型の半導体領域、１０３は上記ＳＯＩ
基板のＰ型の半導体領域１０２の表面上に形成されたト
ンネル絶縁膜、１０４はこのトンネル絶縁膜の表面上に
形成され、記憶ノード２に電気的に接続されるポリシリ
コンからなる電極である。
ような構造をしており、図２４において、１０１はＳＯ
Ｉ（Silicon on Insulator）基板内に形成され、第２の
電源電位ノード６に電気的に接続されるＮ型の半導体領
域、１０２はこのＮ型の半導体領域の上にＰＮ接合をな
して形成されたＰ型の半導体領域、１０３は上記ＳＯＩ
基板のＰ型の半導体領域１０２の表面上に形成されたト
ンネル絶縁膜、１０４はこのトンネル絶縁膜の表面上に
形成され、記憶ノード２に電気的に接続されるポリシリ
コンからなる電極である。
【０００５】次に、このように構成されたメモリセルの
動作について説明する。メモリセルへのデータの書き込
みは、まず、メモリセルを選択するために対応の行のワ
ード線ＷＬにＶCC（正の電位であり、スイッチ開始電圧
Ｖ0 より大きい）が印加され、アクセストランジスタ１
が導通状態とされる。この状態で書き込みデータに基づ
き、対応の列のビット線ＢＬにＶCCか０Ｖの電位を与
え、記憶ノード２の電位をＶCCか０Ｖの電位にする。
動作について説明する。メモリセルへのデータの書き込
みは、まず、メモリセルを選択するために対応の行のワ
ード線ＷＬにＶCC（正の電位であり、スイッチ開始電圧
Ｖ0 より大きい）が印加され、アクセストランジスタ１
が導通状態とされる。この状態で書き込みデータに基づ
き、対応の列のビット線ＢＬにＶCCか０Ｖの電位を与
え、記憶ノード２の電位をＶCCか０Ｖの電位にする。
【０００６】記憶ノード２の電位がＶCCであれば、負性
抵抗素子５の動作状態は図２５に示すＢ点に、０Ｖであ
ればＡ点に移行するようになり、以後は第１の電源電位
ノード４から負荷抵抗素子５を通じて供給される電源電
位ＶDDに基づく電流によって記憶データが保持されるも
のである。
抵抗素子５の動作状態は図２５に示すＢ点に、０Ｖであ
ればＡ点に移行するようになり、以後は第１の電源電位
ノード４から負荷抵抗素子５を通じて供給される電源電
位ＶDDに基づく電流によって記憶データが保持されるも
のである。
【０００７】
【発明が解決しようとする課題】しかるに、このように
構成されたＭＩＳスイッチングダイオードを有したメモ
リセルを備えたＳＲＡＭにあっては、単体メモリセルの
場合には動作が可能であるが、メモリセルをアレイ状に
配設した場合には各メモリセル間の動作の干渉が発生
し、具体的には、選択されたワード線に接続される非選
択メモリセルへの誤書き込みが発生する。例えば上記し
た特開平３−１０４１６号公報にも、メモリセルへのデ
ータの書き込み、読み出し、データの保存について、メ
モリセルをアレイ状に配設した場合において具体的にど
のようにして達成しているかまでは詳細に示されていな
いものである。
構成されたＭＩＳスイッチングダイオードを有したメモ
リセルを備えたＳＲＡＭにあっては、単体メモリセルの
場合には動作が可能であるが、メモリセルをアレイ状に
配設した場合には各メモリセル間の動作の干渉が発生
し、具体的には、選択されたワード線に接続される非選
択メモリセルへの誤書き込みが発生する。例えば上記し
た特開平３−１０４１６号公報にも、メモリセルへのデ
ータの書き込み、読み出し、データの保存について、メ
モリセルをアレイ状に配設した場合において具体的にど
のようにして達成しているかまでは詳細に示されていな
いものである。
【０００８】この発明は、上記した点に鑑みてなされた
ものであり、第１の目的は精度良くデータの書き込み、
読み出し、データの保存ができる負性抵抗素子を有した
メモリセルを備えた半導体記憶装置を得ることである。
この発明の第２の目的は、低電圧電源でかつ単一電源を
用いた場合においても、安定動作が可能なＭＩＳスイッ
チングダイオードを有したメモリセルを備えた半導体集
積回路装置を得ることである。この発明の第３の目的
は、複雑な製造工程を必要とせず、容易にかつ安価に製
造可能なＭＩＳスイッチングダイオードを有したメモリ
セルを備えた半導体集積回路装置を得ることである。
ものであり、第１の目的は精度良くデータの書き込み、
読み出し、データの保存ができる負性抵抗素子を有した
メモリセルを備えた半導体記憶装置を得ることである。
この発明の第２の目的は、低電圧電源でかつ単一電源を
用いた場合においても、安定動作が可能なＭＩＳスイッ
チングダイオードを有したメモリセルを備えた半導体集
積回路装置を得ることである。この発明の第３の目的
は、複雑な製造工程を必要とせず、容易にかつ安価に製
造可能なＭＩＳスイッチングダイオードを有したメモリ
セルを備えた半導体集積回路装置を得ることである。
【０００９】
【課題を解決するための手段】この発明の第１の発明に
係わる半導体記憶装置は、マトリクス状に配設された複
数のメモリセルを有し、各ビット線に対応して設けら
れ、それぞれが第１の電位が印加される第１の電源電位
ノードと対応したビット線との間に接続されたＮ型ＭＯ
Ｓトランジスタからなる複数のビット線負荷トランジス
タを備え、上記複数のメモリセルそれぞれは、記憶ノー
ドと対応した列のビット線との間に接続され、ゲート電
極が対応した行のワード線に接続され、しきい値電圧が
上記ビット線負荷トランジスタのしきい値電圧より小さ
いＮ型ＭＯＳトランジスタからなるアクセストランジス
タと、上記記憶ノードと上記第１の電位より低い第２の
電位が印加される第２の電源電位ノードとの間に接続さ
れ、スイッチ開始電圧が上記第１の電位と上記ビット線
負荷トランジスタのしきい値電圧との差より大きく、上
記第１の電位と上記アクセストランジスタのしきい値電
圧との差より小さい負性抵抗素子を有しているものであ
る。
係わる半導体記憶装置は、マトリクス状に配設された複
数のメモリセルを有し、各ビット線に対応して設けら
れ、それぞれが第１の電位が印加される第１の電源電位
ノードと対応したビット線との間に接続されたＮ型ＭＯ
Ｓトランジスタからなる複数のビット線負荷トランジス
タを備え、上記複数のメモリセルそれぞれは、記憶ノー
ドと対応した列のビット線との間に接続され、ゲート電
極が対応した行のワード線に接続され、しきい値電圧が
上記ビット線負荷トランジスタのしきい値電圧より小さ
いＮ型ＭＯＳトランジスタからなるアクセストランジス
タと、上記記憶ノードと上記第１の電位より低い第２の
電位が印加される第２の電源電位ノードとの間に接続さ
れ、スイッチ開始電圧が上記第１の電位と上記ビット線
負荷トランジスタのしきい値電圧との差より大きく、上
記第１の電位と上記アクセストランジスタのしきい値電
圧との差より小さい負性抵抗素子を有しているものであ
る。
【００１０】この発明の第２の発明に係わる半導体集積
回路装置は、ＭＩＳスイッチングダイオードからなる負
性抵抗素子を有するメモリセルが半導体基板の一主面に
形成されており、上記ＭＩＳスイッチングダイオード
は、上記半導体基板の一主面に露出面を有して形成さ
れ、深さが０．０５μｍ〜１μｍであるとともに不純物
濃度が１×１０17／ｃｍ3 〜１×１０19／ｃｍ3 である
Ｐ型の半導体領域と、上記半導体基板の一主面における
上記Ｐ型の半導体領域の下部に、上記Ｐ型の半導体領域
とＰＮ接合をなして形成され、上記第２の電源電位ノー
ドに電気的に接続されるＮ型の半導体領域と、上記半導
体基板の一主面上に上記Ｐ型の半導体領域の露出面に接
して形成され、膜厚が２５Å〜５０Åのシリコン酸化
膜、膜厚が５０Å〜７０Åのシリコン窒化膜、あるいは
膜厚が３０Å〜６０Åのシリコン窒化酸化膜のいずれか
からなるトンネル絶縁膜と、このトンネル絶縁膜の表面
上に形成され、上記記憶ノードに電気的に接続される導
電体層からなる電極とを有しているものである。
回路装置は、ＭＩＳスイッチングダイオードからなる負
性抵抗素子を有するメモリセルが半導体基板の一主面に
形成されており、上記ＭＩＳスイッチングダイオード
は、上記半導体基板の一主面に露出面を有して形成さ
れ、深さが０．０５μｍ〜１μｍであるとともに不純物
濃度が１×１０17／ｃｍ3 〜１×１０19／ｃｍ3 である
Ｐ型の半導体領域と、上記半導体基板の一主面における
上記Ｐ型の半導体領域の下部に、上記Ｐ型の半導体領域
とＰＮ接合をなして形成され、上記第２の電源電位ノー
ドに電気的に接続されるＮ型の半導体領域と、上記半導
体基板の一主面上に上記Ｐ型の半導体領域の露出面に接
して形成され、膜厚が２５Å〜５０Åのシリコン酸化
膜、膜厚が５０Å〜７０Åのシリコン窒化膜、あるいは
膜厚が３０Å〜６０Åのシリコン窒化酸化膜のいずれか
からなるトンネル絶縁膜と、このトンネル絶縁膜の表面
上に形成され、上記記憶ノードに電気的に接続される導
電体層からなる電極とを有しているものである。
【００１１】この発明の第３の発明に係わる半導体集積
回路装置は、アクセストランジスタ、負荷素子およびＭ
ＩＳスイッチングダイオードからなる負性抵抗素子を有
するメモリセルが半導体基板の一主面に形成されてお
り、上記半導体基板は、その一主面にそれぞれ分離絶縁
膜にて囲まれた第１の形成領域と第２の形成領域とを有
し、上記アクセストランジスタは、上記半導体基板の第
１の形成領域に形成され、一方が上記読み出し／書き込
みノードに、電気的に接続される、Ｎ型の不純物領域か
らなる一対のソース／ドレイン領域と、これら一対のソ
ース／ドレイン領域間の上記第１の形成領域上にゲート
絶縁膜を介して形成された第１層の導電体層にて形成さ
れるゲート電極とを有し、上記ＭＩＳスイッチングダイ
オードは、上記半導体基板の第２の形成領域に露出面を
有して形成されるＰ型の半導体領域と、上記第２の形成
領域における上記Ｐ型の半導体領域の下部に、上記Ｐ型
の半導体領域とＰＮ接合をなして形成され、上記第２の
電源電位ノードに電気的に接続されるＮ型の半導体領域
と、上記第２の形成領域上に上記Ｐ型の半導体領域の露
出面に接して形成されたトンネル絶縁膜と、このトンネ
ル絶縁膜の表面上に形成された上記第１層とは異なる第
２層の導電体層にて形成される電極とを有し、上記負荷
素子は、上記第１層及び第２層とは異なる第３層の導電
体層にて形成される一対の低抵抗部とこれら一対の低抵
抗部との間に位置する高抵抗部とを有し、上記一対の低
抵抗部の一方の低抵抗部が上記アクセストランジスタの
一対のソース／ドレイン領域の他方のソース／ドレイン
領域と上記ＭＩＳスイッチングダイオードの電極と電気
的に接続され、上記一対の低抵抗部の他方の低抵抗部が
上記第１の電源電位ノードに電気的に接続されているも
のである。
回路装置は、アクセストランジスタ、負荷素子およびＭ
ＩＳスイッチングダイオードからなる負性抵抗素子を有
するメモリセルが半導体基板の一主面に形成されてお
り、上記半導体基板は、その一主面にそれぞれ分離絶縁
膜にて囲まれた第１の形成領域と第２の形成領域とを有
し、上記アクセストランジスタは、上記半導体基板の第
１の形成領域に形成され、一方が上記読み出し／書き込
みノードに、電気的に接続される、Ｎ型の不純物領域か
らなる一対のソース／ドレイン領域と、これら一対のソ
ース／ドレイン領域間の上記第１の形成領域上にゲート
絶縁膜を介して形成された第１層の導電体層にて形成さ
れるゲート電極とを有し、上記ＭＩＳスイッチングダイ
オードは、上記半導体基板の第２の形成領域に露出面を
有して形成されるＰ型の半導体領域と、上記第２の形成
領域における上記Ｐ型の半導体領域の下部に、上記Ｐ型
の半導体領域とＰＮ接合をなして形成され、上記第２の
電源電位ノードに電気的に接続されるＮ型の半導体領域
と、上記第２の形成領域上に上記Ｐ型の半導体領域の露
出面に接して形成されたトンネル絶縁膜と、このトンネ
ル絶縁膜の表面上に形成された上記第１層とは異なる第
２層の導電体層にて形成される電極とを有し、上記負荷
素子は、上記第１層及び第２層とは異なる第３層の導電
体層にて形成される一対の低抵抗部とこれら一対の低抵
抗部との間に位置する高抵抗部とを有し、上記一対の低
抵抗部の一方の低抵抗部が上記アクセストランジスタの
一対のソース／ドレイン領域の他方のソース／ドレイン
領域と上記ＭＩＳスイッチングダイオードの電極と電気
的に接続され、上記一対の低抵抗部の他方の低抵抗部が
上記第１の電源電位ノードに電気的に接続されているも
のである。
【００１２】
【作用】この発明の第１の発明においては、負性抵抗素
子のスイッチ開始電圧が第１の電位とビット線負荷トラ
ンジスタのしきい値電圧との差より大きく、第１の電位
とアクセストランジスタのしきい値電圧との差より小さ
いので、単一の電源によって選択されたメモリセルへの
データの書き込みを非選択のメモリセルのデータの破壊
を起こすことなく精度よく行うとともに、選択されたメ
モリセルからのデータの読み出しを精度よく行い、か
つ、メモリセルのデータの保持を少ない消費電流によっ
て維持する。
子のスイッチ開始電圧が第１の電位とビット線負荷トラ
ンジスタのしきい値電圧との差より大きく、第１の電位
とアクセストランジスタのしきい値電圧との差より小さ
いので、単一の電源によって選択されたメモリセルへの
データの書き込みを非選択のメモリセルのデータの破壊
を起こすことなく精度よく行うとともに、選択されたメ
モリセルからのデータの読み出しを精度よく行い、か
つ、メモリセルのデータの保持を少ない消費電流によっ
て維持する。
【００１３】この発明の第２の発明においては、ＭＩＳ
スイッチングダイオードが、半導体基板の一主面に露出
面を有して形成され、深さが０．０５μｍ〜１μｍであ
るとともに不純物濃度が１×１０17／ｃｍ3 〜１×１０
19／ｃｍ3 であるＰ型の半導体領域と、上記半導体基板
の一主面における上記Ｐ型の半導体領域の下部に、上記
Ｐ型の半導体領域とＰＮ接合をなして形成され、上記第
２の電源電位ノードに電気的に接続されるＮ型の半導体
領域と、上記半導体基板の一主面上に上記Ｐ型の半導体
領域の露出面に接して形成され、膜厚が２５Å〜５０Å
のシリコン酸化膜、膜厚が５０Å〜７０Åのシリコン窒
化膜、あるいは膜厚が３０Å〜６０Åのシリコン窒化酸
化膜のいずれかからなるトンネル絶縁膜と、このトンネ
ル絶縁膜の表面上に形成され、上記記憶ノードに電気的
に接続される導電体層からなる電極とを有しているの
で、電源電位が１Ｖから６Ｖの範囲で安定した動作をす
る。
スイッチングダイオードが、半導体基板の一主面に露出
面を有して形成され、深さが０．０５μｍ〜１μｍであ
るとともに不純物濃度が１×１０17／ｃｍ3 〜１×１０
19／ｃｍ3 であるＰ型の半導体領域と、上記半導体基板
の一主面における上記Ｐ型の半導体領域の下部に、上記
Ｐ型の半導体領域とＰＮ接合をなして形成され、上記第
２の電源電位ノードに電気的に接続されるＮ型の半導体
領域と、上記半導体基板の一主面上に上記Ｐ型の半導体
領域の露出面に接して形成され、膜厚が２５Å〜５０Å
のシリコン酸化膜、膜厚が５０Å〜７０Åのシリコン窒
化膜、あるいは膜厚が３０Å〜６０Åのシリコン窒化酸
化膜のいずれかからなるトンネル絶縁膜と、このトンネ
ル絶縁膜の表面上に形成され、上記記憶ノードに電気的
に接続される導電体層からなる電極とを有しているの
で、電源電位が１Ｖから６Ｖの範囲で安定した動作をす
る。
【００１４】この発明の第３の発明においては、半導体
基板が、その一主面にそれぞれ分離絶縁膜にて囲まれた
第１の形成領域と第２の形成領域とを有し、アクセスト
ランジスタが、上記半導体基板の第１の形成領域に形成
され、一方が上記読み出し／書き込みノードに、電気的
に接続される、Ｎ型の不純物領域からなる一対のソース
／ドレイン領域と、これら一対のソース／ドレイン領域
間の上記第１の形成領域上にゲート絶縁膜を介して形成
された第１層の導電体層にて形成されるゲート電極とを
有し、ＭＩＳスイッチングダイオードが、上記半導体基
板の第２の形成領域に露出面を有して形成されるＰ型の
半導体領域と、上記第２の形成領域における上記Ｐ型の
半導体領域の下部に、上記Ｐ型の半導体領域とＰＮ接合
をなして形成され、上記第２の電源電位ノードに電気的
に接続されるＮ型の半導体領域と、上記第２の形成領域
上に上記Ｐ型の半導体領域の露出面に接して形成された
トンネル絶縁膜と、このトンネル絶縁膜の表面上に形成
された上記第１層とは異なる第２層の導電体層にて形成
される電極とを有し、負荷素子が、上記第１層及び第２
層とは異なる第３層の導電体層にて形成される一対の低
抵抗部とこれら一対の低抵抗部との間に位置する高抵抗
部とを有し、上記一対の低抵抗部の一方の低抵抗部が上
記アクセストランジスタの一対のソース／ドレイン領域
の他方のソース／ドレイン領域と上記ＭＩＳスイッチン
グダイオードの電極と電気的に接続され、上記一対の低
抵抗部の他方の低抵抗部が上記第１の電源電位ノードに
電気的に接続されているので、複雑な製造工程を不要と
し、容易にかつ安価に製造することを可能にする。
基板が、その一主面にそれぞれ分離絶縁膜にて囲まれた
第１の形成領域と第２の形成領域とを有し、アクセスト
ランジスタが、上記半導体基板の第１の形成領域に形成
され、一方が上記読み出し／書き込みノードに、電気的
に接続される、Ｎ型の不純物領域からなる一対のソース
／ドレイン領域と、これら一対のソース／ドレイン領域
間の上記第１の形成領域上にゲート絶縁膜を介して形成
された第１層の導電体層にて形成されるゲート電極とを
有し、ＭＩＳスイッチングダイオードが、上記半導体基
板の第２の形成領域に露出面を有して形成されるＰ型の
半導体領域と、上記第２の形成領域における上記Ｐ型の
半導体領域の下部に、上記Ｐ型の半導体領域とＰＮ接合
をなして形成され、上記第２の電源電位ノードに電気的
に接続されるＮ型の半導体領域と、上記第２の形成領域
上に上記Ｐ型の半導体領域の露出面に接して形成された
トンネル絶縁膜と、このトンネル絶縁膜の表面上に形成
された上記第１層とは異なる第２層の導電体層にて形成
される電極とを有し、負荷素子が、上記第１層及び第２
層とは異なる第３層の導電体層にて形成される一対の低
抵抗部とこれら一対の低抵抗部との間に位置する高抵抗
部とを有し、上記一対の低抵抗部の一方の低抵抗部が上
記アクセストランジスタの一対のソース／ドレイン領域
の他方のソース／ドレイン領域と上記ＭＩＳスイッチン
グダイオードの電極と電気的に接続され、上記一対の低
抵抗部の他方の低抵抗部が上記第１の電源電位ノードに
電気的に接続されているので、複雑な製造工程を不要と
し、容易にかつ安価に製造することを可能にする。
【００１５】
実施例１．図１及び図２はこの発明の実施例１を示すも
のであり、図１において、ＷＬ１、ＷＬ２はそれぞれ複
数行（説明の都合上２行分だけ図にて示す）の対応した
行に配設されたワード線、ＢＬ１、ＢＬ２はそれぞれ複
数列（説明の都合上２列分だけ図にて示す）の対応した
列に配設された複数のビット線、Ｑ１、Ｑ２はそれぞれ
これら複数のビット線ＢＬ１、ＢＬ２の対応したビット
線ＢＬに対して設けられ、第１の電位ＶCCが印加される
第１の電源電位ノードと対応したビット線ＢＬとの間に
接続されたＮ型ＭＯＳトランジスタからなるビット線負
荷トランジスタである。
のであり、図１において、ＷＬ１、ＷＬ２はそれぞれ複
数行（説明の都合上２行分だけ図にて示す）の対応した
行に配設されたワード線、ＢＬ１、ＢＬ２はそれぞれ複
数列（説明の都合上２列分だけ図にて示す）の対応した
列に配設された複数のビット線、Ｑ１、Ｑ２はそれぞれ
これら複数のビット線ＢＬ１、ＢＬ２の対応したビット
線ＢＬに対して設けられ、第１の電位ＶCCが印加される
第１の電源電位ノードと対応したビット線ＢＬとの間に
接続されたＮ型ＭＯＳトランジスタからなるビット線負
荷トランジスタである。
【００１６】ＭＣ１ないしＭＣ４はそれぞれ複数行、複
数列（説明の都合上２行、２列分だけ図にて示す）の対
応した行及び列に配設されたメモリセルで、対応した行
に配設されたワード線ＷＬに接続されるとともに、対応
した列に配設されたビット線ＢＬに接続され、図２に示
す構成になっているものである。
数列（説明の都合上２行、２列分だけ図にて示す）の対
応した行及び列に配設されたメモリセルで、対応した行
に配設されたワード線ＷＬに接続されるとともに、対応
した列に配設されたビット線ＢＬに接続され、図２に示
す構成になっているものである。
【００１７】図２において、１はドレイン電極が対応し
た列のビット線ＢＬに接続されるとともにソース電極が
記憶ノード２に接続され、ゲート電極が対応した行のワ
ード線ＷＬに接続され、しきい値電圧Ｖth(A)が上記ビ
ット線負荷トランジスタＱ１、Ｑ２のしきい値電圧Ｖth
(B)より小さいＮ型ＭＯＳトランジスタからなるアクセ
ストランジスタ、３は上記第１の電位Ｖccが印加される
第１の電源電位ノード４と上記記憶ノード２との間に接
続された高抵抗値の抵抗素子からなる負荷素子、５は上
記記憶ノード２と第２の電位である接地電位が印加され
る第２の電源電位ノード６との間に接続され、スイッチ
開始電圧Ｖ0が上記第１の電位Ｖccと上記ビット線負荷
トランジスタＱ１、Ｑ２のしきい値電圧Ｖth(B)との差
より大きく、上記第１の電位Ｖccと上記アクセストラン
ジスタ１のしきい値電圧Ｖth(A)との差より小さく、上
記第１の電位Ｖccの１／２より大きいＭＩＳスイッチン
グダイオードからなる負性抵抗素子である。
た列のビット線ＢＬに接続されるとともにソース電極が
記憶ノード２に接続され、ゲート電極が対応した行のワ
ード線ＷＬに接続され、しきい値電圧Ｖth(A)が上記ビ
ット線負荷トランジスタＱ１、Ｑ２のしきい値電圧Ｖth
(B)より小さいＮ型ＭＯＳトランジスタからなるアクセ
ストランジスタ、３は上記第１の電位Ｖccが印加される
第１の電源電位ノード４と上記記憶ノード２との間に接
続された高抵抗値の抵抗素子からなる負荷素子、５は上
記記憶ノード２と第２の電位である接地電位が印加され
る第２の電源電位ノード６との間に接続され、スイッチ
開始電圧Ｖ0が上記第１の電位Ｖccと上記ビット線負荷
トランジスタＱ１、Ｑ２のしきい値電圧Ｖth(B)との差
より大きく、上記第１の電位Ｖccと上記アクセストラン
ジスタ１のしきい値電圧Ｖth(A)との差より小さく、上
記第１の電位Ｖccの１／２より大きいＭＩＳスイッチン
グダイオードからなる負性抵抗素子である。
【００１８】図１に戻って、ＸＡＢは外部からの行アド
レス信号を受けて内部の行アドレス信号を出力する行ア
ドレスバッファ、ＸＡＤはこの行アドレスバッファから
の内部行アドレス信号を受け、複数のワード線ＷＬ１、
ＷＬ２から所定のワード線を選択するための行デコード
信号を出力する行アドレスデコーダ、ＷＤはこの行アド
レスデコーダからの行デコード信号を受け、この受けた
行デコード信号に基づき選択されたワード線に第１の電
位ＶCCを与え、非選択のワード線には第２の電位（接地
電位）を維持するワード線ドライバである。
レス信号を受けて内部の行アドレス信号を出力する行ア
ドレスバッファ、ＸＡＤはこの行アドレスバッファから
の内部行アドレス信号を受け、複数のワード線ＷＬ１、
ＷＬ２から所定のワード線を選択するための行デコード
信号を出力する行アドレスデコーダ、ＷＤはこの行アド
レスデコーダからの行デコード信号を受け、この受けた
行デコード信号に基づき選択されたワード線に第１の電
位ＶCCを与え、非選択のワード線には第２の電位（接地
電位）を維持するワード線ドライバである。
【００１９】ＹＡＢは外部からの列アドレス信号を受け
て内部の列アドレス信号を出力する列アドレスバッフ
ァ、ＹＡＤはこの列アドレスバッファからの内部列アド
レス信号を受け、複数のビット線ＢＬ１、ＢＬ２から所
定のビット線を選択するための列デコード信号を出力す
る列アドレスデコーダ、ＹＳはこの列アドレスデコーダ
からの列デコード信号を受け、この受けたデコード信号
に基づき選択されたビット線ＢＬをデータ線ＤＬに接続
する列選択スイッチで、非選択のビット線ＢＬに対して
はデータ線ＤＬは接続の状態にしてある。
て内部の列アドレス信号を出力する列アドレスバッフ
ァ、ＹＡＤはこの列アドレスバッファからの内部列アド
レス信号を受け、複数のビット線ＢＬ１、ＢＬ２から所
定のビット線を選択するための列デコード信号を出力す
る列アドレスデコーダ、ＹＳはこの列アドレスデコーダ
からの列デコード信号を受け、この受けたデコード信号
に基づき選択されたビット線ＢＬをデータ線ＤＬに接続
する列選択スイッチで、非選択のビット線ＢＬに対して
はデータ線ＤＬは接続の状態にしてある。
【００２０】ＲＷＢは外部からのリード／ライト信号を
受けて内部のリード／ライト信号を出力するリード／ラ
イトバッファ、ＷＤはこのリード／ライトバッファから
の内部リード／ライト信号を受け、内部リード／ライト
信号が書き込みを示す場合、この実施例１においてはＬ
レベルの信号を示すと活性状態になり、入力された書き
込みデータに基づいたデータを上記データ線ＤＬに出力
する書き込みドライバからなる書き込み回路で、出力段
にＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタと
が直列接続されたＣＭＯＳインバータを有し、このＣＭ
ＯＳインバータにより、入力された書き込みデータが０
を示すと上記データ線ＤＬに選択されたビット線ＢＬが
第１の電位ＶCCと同じ電位を示すようなデータを与え、
入力された書き込みデータが１を示すと上記データ線Ｄ
Ｌに第２の電位（接地電位）と同じ電位を示すようなデ
ータを与えるものである。
受けて内部のリード／ライト信号を出力するリード／ラ
イトバッファ、ＷＤはこのリード／ライトバッファから
の内部リード／ライト信号を受け、内部リード／ライト
信号が書き込みを示す場合、この実施例１においてはＬ
レベルの信号を示すと活性状態になり、入力された書き
込みデータに基づいたデータを上記データ線ＤＬに出力
する書き込みドライバからなる書き込み回路で、出力段
にＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタと
が直列接続されたＣＭＯＳインバータを有し、このＣＭ
ＯＳインバータにより、入力された書き込みデータが０
を示すと上記データ線ＤＬに選択されたビット線ＢＬが
第１の電位ＶCCと同じ電位を示すようなデータを与え、
入力された書き込みデータが１を示すと上記データ線Ｄ
Ｌに第２の電位（接地電位）と同じ電位を示すようなデ
ータを与えるものである。
【００２１】ＳＡは上記リード／ライトバッファＲＷＢ
からの内部リード／ライト信号を受け、内部リード／ラ
イト信号が読み出しを示す場合、この実施例１において
はＨレベルの信号を示すと活性状態になり、上記データ
線ＤＬに現れた選択されたメモリセルＭＣから読み出さ
れたデータに基づく電位と比較電位ＶR とを比較して読
み出しデータを出力するセンスアンプからなる読み出し
回路で、出力する読み出しデータは上記データ線ＤＬに
現れた電位が比較電位ＶR より高いとＨ（１を示す）を
示し、低いとＬ（０を示す）を示すものである。ＤＣは
この読み出し回路ＳＡに比較電位ＶR を与えるためのダ
ミーセルからなる比較電位発生回路で、上記比較電位Ｖ
R は、メモリセルＭＣにＨが記憶された場合のビット線
ＢＬに読み出された電位ＶH とＬが記憶された場合のビ
ット線ＢＬに読み出された電位ＶL との間の電位、最適
には（ＶH ＋ＶL ）／２の電位にされている。
からの内部リード／ライト信号を受け、内部リード／ラ
イト信号が読み出しを示す場合、この実施例１において
はＨレベルの信号を示すと活性状態になり、上記データ
線ＤＬに現れた選択されたメモリセルＭＣから読み出さ
れたデータに基づく電位と比較電位ＶR とを比較して読
み出しデータを出力するセンスアンプからなる読み出し
回路で、出力する読み出しデータは上記データ線ＤＬに
現れた電位が比較電位ＶR より高いとＨ（１を示す）を
示し、低いとＬ（０を示す）を示すものである。ＤＣは
この読み出し回路ＳＡに比較電位ＶR を与えるためのダ
ミーセルからなる比較電位発生回路で、上記比較電位Ｖ
R は、メモリセルＭＣにＨが記憶された場合のビット線
ＢＬに読み出された電位ＶH とＬが記憶された場合のビ
ット線ＢＬに読み出された電位ＶL との間の電位、最適
には（ＶH ＋ＶL ）／２の電位にされている。
【００２２】ＩＯＢは外部からの書き込みデータを受け
て上記書き込み回路に書き込みデータを与えるととも
に、上記読み出し回路からの読み出しデータを受けて外
部へ読み出しデータを出力するための入出力バッファで
ある。
て上記書き込み回路に書き込みデータを与えるととも
に、上記読み出し回路からの読み出しデータを受けて外
部へ読み出しデータを出力するための入出力バッファで
ある。
【００２３】次に、上記メモリセルＭＣを半導体基板１
０の一主面に形成した場合の構造を図３に基づいて説明
する。図３において、１０は一主面にＰ型のウェル領域
１１を有するとともに、このウェル領域１１の一主面に
それぞれ分離絶縁膜１２にて囲まれた第１の形成領域１
３ａと第２の形成領域１３ｂとを有するＮ型の半導体基
板である。
０の一主面に形成した場合の構造を図３に基づいて説明
する。図３において、１０は一主面にＰ型のウェル領域
１１を有するとともに、このウェル領域１１の一主面に
それぞれ分離絶縁膜１２にて囲まれた第１の形成領域１
３ａと第２の形成領域１３ｂとを有するＮ型の半導体基
板である。
【００２４】１４及び１５は上記半導体基板１０の第１
の形成領域１３ａに形成されたＮ型の不純物領域からな
る一対のソース／ドレイン領域で、一方のソース／ドレ
イン領域１４が図２に示す対応のビット線ＢＬとの接続
ノードである読み出し／書き込みノードに電気的に接続
される。１６はこれら一対のソース／ドレイン領域１
４、１５間の上記第１の形成領域１３ａ上にシリコン酸
化膜からなるゲート絶縁膜１７を介して形成された第１
層のポリシリコン層からなる導電体層にて形成されるゲ
ート電極で、対応の行のワード線ＷＬと一体構成される
ものである。
の形成領域１３ａに形成されたＮ型の不純物領域からな
る一対のソース／ドレイン領域で、一方のソース／ドレ
イン領域１４が図２に示す対応のビット線ＢＬとの接続
ノードである読み出し／書き込みノードに電気的に接続
される。１６はこれら一対のソース／ドレイン領域１
４、１５間の上記第１の形成領域１３ａ上にシリコン酸
化膜からなるゲート絶縁膜１７を介して形成された第１
層のポリシリコン層からなる導電体層にて形成されるゲ
ート電極で、対応の行のワード線ＷＬと一体構成される
ものである。
【００２５】なお、一対のソース／ドレイン領域１４、
１５とゲート電極１６とによって図２に示すアクセスト
ランジスタ１を構成しているものである。また、ゲート
電極１６はワード線ＷＬと一体構成でなくともよく、こ
の場合、ゲート電極１６はワード線ＷＬとの接続ノード
であるセル選択ノードに電気的に接続されるものであ
る。
１５とゲート電極１６とによって図２に示すアクセスト
ランジスタ１を構成しているものである。また、ゲート
電極１６はワード線ＷＬと一体構成でなくともよく、こ
の場合、ゲート電極１６はワード線ＷＬとの接続ノード
であるセル選択ノードに電気的に接続されるものであ
る。
【００２６】１８は上記半導体基板１０の第２の形成領
域１３ｂに露出面を有して形成され、深さが０．０５μ
ｍ〜１μｍであるとともに不純物濃度が１×１０17／ｃ
ｍ3〜１×１０19／ｃｍ3 であるＰ型の半導体領域、１
９は上記第２の形成領域１３ｂにおける上記Ｐ型の半導
体領域１８の下部に、上記Ｐ型の半導体領域１８とＰＮ
接合をなして形成され、図２に示す第２の電源電位ノー
ド６に電気的に接続されるＮ型の半導体領域で、上記ウ
ェル領域１１とのＰＮ接合の周端部全周が上記第２の形
成領域１３ｂを囲う分離絶縁膜１２に接して形成されて
いる。
域１３ｂに露出面を有して形成され、深さが０．０５μ
ｍ〜１μｍであるとともに不純物濃度が１×１０17／ｃ
ｍ3〜１×１０19／ｃｍ3 であるＰ型の半導体領域、１
９は上記第２の形成領域１３ｂにおける上記Ｐ型の半導
体領域１８の下部に、上記Ｐ型の半導体領域１８とＰＮ
接合をなして形成され、図２に示す第２の電源電位ノー
ド６に電気的に接続されるＮ型の半導体領域で、上記ウ
ェル領域１１とのＰＮ接合の周端部全周が上記第２の形
成領域１３ｂを囲う分離絶縁膜１２に接して形成されて
いる。
【００２７】２０は上記第２の形成領域１３ｂ上に上記
Ｐ型の半導体領域１８の露出面に接して形成され、膜厚
が２５Å〜５０Åのシリコン酸化膜、膜厚が５０Å〜７
０Åのシリコン窒化膜、あるいは膜厚が３０Å〜６０Å
のシリコン窒化酸化膜のいずれかからなるトンネル絶縁
膜、２１はこのトンネル絶縁膜の表面上に形成された上
記第１層とは異なる上層の第２層のポリシリコン層から
なる導電体層にて形成される電極で、図２に示す記憶ノ
ード２に電気的に接続されるものであり、厚さが１５０
０Å以上、例えば２０００Åにされているものである。
なお、上記Ｐ型の半導体領域１８、Ｎ型の半導体領域１
９、トンネル絶縁膜２０と電極２１とによって図２に示
すＭＩＳスイッチングダイオードからなる負性抵抗素子
５を構成しているものである。
Ｐ型の半導体領域１８の露出面に接して形成され、膜厚
が２５Å〜５０Åのシリコン酸化膜、膜厚が５０Å〜７
０Åのシリコン窒化膜、あるいは膜厚が３０Å〜６０Å
のシリコン窒化酸化膜のいずれかからなるトンネル絶縁
膜、２１はこのトンネル絶縁膜の表面上に形成された上
記第１層とは異なる上層の第２層のポリシリコン層から
なる導電体層にて形成される電極で、図２に示す記憶ノ
ード２に電気的に接続されるものであり、厚さが１５０
０Å以上、例えば２０００Åにされているものである。
なお、上記Ｐ型の半導体領域１８、Ｎ型の半導体領域１
９、トンネル絶縁膜２０と電極２１とによって図２に示
すＭＩＳスイッチングダイオードからなる負性抵抗素子
５を構成しているものである。
【００２８】２２は上記第２層の導電体層上に形成され
た第１の層間絶縁膜、２５はこの第１の層間絶縁膜上に
形成され、上記第２層とは異なる上層の第３層のポリシ
リコン層からなる導電体層にて形成される一対の低抵抗
部２３、２４の間に位置し、図２に示す負荷素子３に相
当する高抵抗部であり、一方の低抵抗部２３は上記アク
セストランジスタ１の一対のソース／ドレイン領域の一
方のソース／ドレイン領域１５と上記ＭＩＳスイッチン
グダイオードの電極２１と上記第１の層間絶縁膜２２に
設けられたコンタクトホール２２ａ、２２ｂを介して電
気的に接続されて図２に示す記憶ノード２を構成すると
ともに、他方の低抵抗部２４が図２に示す第１の電源電
位ノード４に電気的に接続されている。
た第１の層間絶縁膜、２５はこの第１の層間絶縁膜上に
形成され、上記第２層とは異なる上層の第３層のポリシ
リコン層からなる導電体層にて形成される一対の低抵抗
部２３、２４の間に位置し、図２に示す負荷素子３に相
当する高抵抗部であり、一方の低抵抗部２３は上記アク
セストランジスタ１の一対のソース／ドレイン領域の一
方のソース／ドレイン領域１５と上記ＭＩＳスイッチン
グダイオードの電極２１と上記第１の層間絶縁膜２２に
設けられたコンタクトホール２２ａ、２２ｂを介して電
気的に接続されて図２に示す記憶ノード２を構成すると
ともに、他方の低抵抗部２４が図２に示す第１の電源電
位ノード４に電気的に接続されている。
【００２９】２６は上記第２層の導電体層上に形成され
た第２の層間絶縁膜、２７はこの第２の層間絶縁膜上に
上記アクセストランジスタ１のゲート電極１６と一体構
成されるワード線ＷＬに対して直交（図３には明記され
ていない）して形成され、例えばアルミニウム層からな
る導電体層にて形成されるビット線（図２にＢＬとして
示されている）で、対応の列のメモリセルのアクセスト
ランジスタ１の一方のソース／ドレイン領域１４に上記
第１の層間絶縁膜２２のコンタクトホール２２ｃ及び上
記第２の層間絶縁膜２６のコンタクトホール２６ａを介
して接続されるものである。
た第２の層間絶縁膜、２７はこの第２の層間絶縁膜上に
上記アクセストランジスタ１のゲート電極１６と一体構
成されるワード線ＷＬに対して直交（図３には明記され
ていない）して形成され、例えばアルミニウム層からな
る導電体層にて形成されるビット線（図２にＢＬとして
示されている）で、対応の列のメモリセルのアクセスト
ランジスタ１の一方のソース／ドレイン領域１４に上記
第１の層間絶縁膜２２のコンタクトホール２２ｃ及び上
記第２の層間絶縁膜２６のコンタクトホール２６ａを介
して接続されるものである。
【００３０】２８は上記第２の層間絶縁膜２６上に上記
ビット線２７と並行して形成され、上記ビット線２７と
同じ層の導電体層にて形成される第１の電源電位線で、
対応の列のメモリセルの負荷素子３の他方の低抵抗部２
４に上記第２の層間絶縁膜２６のコンタクトホール２６
ｂを介して接続されるとともに、図２に示す第１の電源
電位ノード４にその少なくとも一端で電気的に接続され
ているものである。２９は上記第２の層間絶縁膜２６上
に上記ビット線２７と並行して形成され、上記ビット線
２７と同じ層の導電体層にて形成される第２の電源電位
線で、対応の列のメモリセルの負性抵抗素子５のＮ型の
不純物領域１９に上記第１の層間絶縁膜２２のコンタク
トホール２２ｄ及び上記第２の層間絶縁膜２６のコンタ
クトホール２６ｃを介して接続されるとともに、図２に
示す第２の電源電位ノード６にその少なくとも一端で電
気的に接続されているものである。
ビット線２７と並行して形成され、上記ビット線２７と
同じ層の導電体層にて形成される第１の電源電位線で、
対応の列のメモリセルの負荷素子３の他方の低抵抗部２
４に上記第２の層間絶縁膜２６のコンタクトホール２６
ｂを介して接続されるとともに、図２に示す第１の電源
電位ノード４にその少なくとも一端で電気的に接続され
ているものである。２９は上記第２の層間絶縁膜２６上
に上記ビット線２７と並行して形成され、上記ビット線
２７と同じ層の導電体層にて形成される第２の電源電位
線で、対応の列のメモリセルの負性抵抗素子５のＮ型の
不純物領域１９に上記第１の層間絶縁膜２２のコンタク
トホール２２ｄ及び上記第２の層間絶縁膜２６のコンタ
クトホール２６ｃを介して接続されるとともに、図２に
示す第２の電源電位ノード６にその少なくとも一端で電
気的に接続されているものである。
【００３１】次に、上記のように構成されたＭＩＳスイ
ッチングダイオードである負性抵抗素子５を用いたメモ
リセルＭＣの電流−電圧特性を図４に基づいて説明す
る。図４において、横軸はメモリセルＭＣの記憶ノード
２における電位Ｖを示し、縦軸はメモリセルＭＣを構成
する各素子に流れる電流値Ｉを示する。
ッチングダイオードである負性抵抗素子５を用いたメモ
リセルＭＣの電流−電圧特性を図４に基づいて説明す
る。図４において、横軸はメモリセルＭＣの記憶ノード
２における電位Ｖを示し、縦軸はメモリセルＭＣを構成
する各素子に流れる電流値Ｉを示する。
【００３２】一方、太実線にて示す曲線αは負性抵抗素
子５の電流−電圧特性（負性抵抗特性）、点線にて示す
直線βは負荷素子３の電流−電圧特性（抵抗特性）、細
実線にて示す曲線γＷＨはメモリセルＭＣにデータ
“０”（Ｌレベル）を書き込むために選択したビット線
ＢＬに第１の電位ＶCCが与えられた場合のアクセストラ
ンジスタ１の電流−電圧特性、細実線にて示す直線γＷ
Ｈはメモリセルにデータ“１”（Ｈレベル）を書き込む
ために選択したビット線ＢＬに第２の電位である接地電
位が与えられた場合のアクセストランジスタ１の電流−
電圧特性、細実線にて示す曲線γR はメモリセルＭＣか
らデータを読み出す時（ビット線ＢＬに第１の電位ＶCC
からビット線負荷トランジスタＱ１、Ｑ２のしきい値電
圧Ｖth(B) を引いた値が与えられる）のアクセストラン
ジスタ１の電流−電圧特性をそれぞれ示し、点Ａ及び点
Ｂは曲線αと直線βとの交点、点Ｃ及び点Ｄは曲線αと
曲線γR との交点、点Ｅは曲線αと曲線γＷＨとの交
点、点Ｆは曲線αと直線γＷＨとの交点である。
子５の電流−電圧特性（負性抵抗特性）、点線にて示す
直線βは負荷素子３の電流−電圧特性（抵抗特性）、細
実線にて示す曲線γＷＨはメモリセルＭＣにデータ
“０”（Ｌレベル）を書き込むために選択したビット線
ＢＬに第１の電位ＶCCが与えられた場合のアクセストラ
ンジスタ１の電流−電圧特性、細実線にて示す直線γＷ
Ｈはメモリセルにデータ“１”（Ｈレベル）を書き込む
ために選択したビット線ＢＬに第２の電位である接地電
位が与えられた場合のアクセストランジスタ１の電流−
電圧特性、細実線にて示す曲線γR はメモリセルＭＣか
らデータを読み出す時（ビット線ＢＬに第１の電位ＶCC
からビット線負荷トランジスタＱ１、Ｑ２のしきい値電
圧Ｖth(B) を引いた値が与えられる）のアクセストラン
ジスタ１の電流−電圧特性をそれぞれ示し、点Ａ及び点
Ｂは曲線αと直線βとの交点、点Ｃ及び点Ｄは曲線αと
曲線γR との交点、点Ｅは曲線αと曲線γＷＨとの交
点、点Ｆは曲線αと直線γＷＨとの交点である。
【００３３】なお、点Ａ及び点Ｂはそれぞれデータの記
憶状態における安定点（記憶ノード２の電位状態）を示
しており、点Ａがデータ“１”（Ｈレベル）を、点Ｂが
データ“０”（Ｌレベル）の記憶状態を示しており、Ｖ
th(A) はアクセストランジスタ１のしきい値電圧、Ｖth
(B) はビット線負荷トランジスタのしきい値電圧を示し
ている。
憶状態における安定点（記憶ノード２の電位状態）を示
しており、点Ａがデータ“１”（Ｈレベル）を、点Ｂが
データ“０”（Ｌレベル）の記憶状態を示しており、Ｖ
th(A) はアクセストランジスタ１のしきい値電圧、Ｖth
(B) はビット線負荷トランジスタのしきい値電圧を示し
ている。
【００３４】次に上記のように構成された半導体記憶装
置の動作、つまり、メモリセルＭＣへのデータ書き込
み、メモリセルＭＣからのデータの読み出し、及びメモ
リセルＭＣのデータの保持状態について図５に示した波
形図を用いて説明する。まず、メモリセルＭＣへのデー
タの書き込みについて説明する。今、メモリセルＭＣ１
にデータ“１”（Ｈレベルであり、安定状態（保持状
態）で記憶ノード２の電位は図４の点Ａの電位ＶA ）が
保持されており、データ“０”（Ｌレベルであり、安定
状態（保持状態）で記憶ノード２の電位を図４の点Ｂの
電位ＶB ）を書き込む場合について説明する。（図５の
波形図におけるＨ→Ｌ書き込み期間を参照）
置の動作、つまり、メモリセルＭＣへのデータ書き込
み、メモリセルＭＣからのデータの読み出し、及びメモ
リセルＭＣのデータの保持状態について図５に示した波
形図を用いて説明する。まず、メモリセルＭＣへのデー
タの書き込みについて説明する。今、メモリセルＭＣ１
にデータ“１”（Ｈレベルであり、安定状態（保持状
態）で記憶ノード２の電位は図４の点Ａの電位ＶA ）が
保持されており、データ“０”（Ｌレベルであり、安定
状態（保持状態）で記憶ノード２の電位を図４の点Ｂの
電位ＶB ）を書き込む場合について説明する。（図５の
波形図におけるＨ→Ｌ書き込み期間を参照）
【００３５】メモリセルＭＣ１が選択されると、まず、
行アドレスバッファＸＡＢ、行アドレスデコーダＸＡＤ
及びワード線ドライバＷＤによってワード線ＷＬ１がＨ
レベル（第１の電位ＶCC）にされる。この時、ワード線
ＷＬ２は非選択であるため、Ｌレベル（第２の電位であ
る接地電位）にされており、ワード線ＷＬ２に接続され
たメモリセルＭＣ３及びＭＣ４のアクセストランジスタ
１が非導通状態を維持し続けるので、メモリセルＭＣ３
及びＭＣ４の記憶ノード２はビット線ＢＬ１、ＢＬ２に
接続されず、何ら影響を受けることなく記憶状態を維持
し続ける。
行アドレスバッファＸＡＢ、行アドレスデコーダＸＡＤ
及びワード線ドライバＷＤによってワード線ＷＬ１がＨ
レベル（第１の電位ＶCC）にされる。この時、ワード線
ＷＬ２は非選択であるため、Ｌレベル（第２の電位であ
る接地電位）にされており、ワード線ＷＬ２に接続され
たメモリセルＭＣ３及びＭＣ４のアクセストランジスタ
１が非導通状態を維持し続けるので、メモリセルＭＣ３
及びＭＣ４の記憶ノード２はビット線ＢＬ１、ＢＬ２に
接続されず、何ら影響を受けることなく記憶状態を維持
し続ける。
【００３６】ワード線ＷＬ１がＨレベルにされるとメモ
リセルＭＣ１のアクセストランジスタ１は導通状態にな
り、記憶ノード２はビット線ＢＬ１に接続され、ビット
線負荷トランジスタＱ１を介して第１の電源電位ノード
に接続される。その結果、負荷素子３の抵抗値が非常に
高く、第１の電位ＶCCとビット線負荷トランジスタＱ１
のしきい値電圧Ｖth(B) との差が負性抵抗素子５のスイ
ッチ開始電圧Ｖ0 より低いため、記憶ノード２の電位は
第１の電源電位ノード、ビット線負荷トランジスタＱ
１、ビット線ＢＬ１及びアクセストランジスタ１の経路
に基づき電流が流れ、一旦、図４の曲線γR と曲線αと
の交点であるＣの電位ＶC になる。
リセルＭＣ１のアクセストランジスタ１は導通状態にな
り、記憶ノード２はビット線ＢＬ１に接続され、ビット
線負荷トランジスタＱ１を介して第１の電源電位ノード
に接続される。その結果、負荷素子３の抵抗値が非常に
高く、第１の電位ＶCCとビット線負荷トランジスタＱ１
のしきい値電圧Ｖth(B) との差が負性抵抗素子５のスイ
ッチ開始電圧Ｖ0 より低いため、記憶ノード２の電位は
第１の電源電位ノード、ビット線負荷トランジスタＱ
１、ビット線ＢＬ１及びアクセストランジスタ１の経路
に基づき電流が流れ、一旦、図４の曲線γR と曲線αと
の交点であるＣの電位ＶC になる。
【００３７】一方、書き込み回路ＷＤは出力段にＰ型Ｍ
ＯＳトランジスタとＮ型ＭＯＳトランジスタとが直列接
続されたＣＭＯＳインバータを有し、リード／ライトバ
ッファＲＷＢからのリード／ライト信号により活性化さ
れ、入出力バッファＩＯＢを介して入力されたデータ
“０”に基づいた電位ＶCCを、このＣＭＯＳインバータ
によりデータ線ＤＬに与えている。そして、列アドレス
バッファＹＡＢ、列アドレスデコーダＹＡＤ及び列選択
スイッチＹＳにより、ビット線ＢＬ１が選択され、ビッ
ト線ＢＬ１がデータ線ＤＬと電気的に接続され、書き込
み回路ＷＤによってビット線ＢＬ１の電位は第１の電位
ＶCCに上昇させられる。
ＯＳトランジスタとＮ型ＭＯＳトランジスタとが直列接
続されたＣＭＯＳインバータを有し、リード／ライトバ
ッファＲＷＢからのリード／ライト信号により活性化さ
れ、入出力バッファＩＯＢを介して入力されたデータ
“０”に基づいた電位ＶCCを、このＣＭＯＳインバータ
によりデータ線ＤＬに与えている。そして、列アドレス
バッファＹＡＢ、列アドレスデコーダＹＡＤ及び列選択
スイッチＹＳにより、ビット線ＢＬ１が選択され、ビッ
ト線ＢＬ１がデータ線ＤＬと電気的に接続され、書き込
み回路ＷＤによってビット線ＢＬ１の電位は第１の電位
ＶCCに上昇させられる。
【００３８】その結果、負性抵抗素子５のスイッチ開始
電圧Ｖ0 は第１の電位ＶCCとアクセストランジスタ１の
しきい値電圧Ｖth(A) との差より小さいため、メモリセ
ルＭＣ１の記憶ノード２の電位は図４に示す、点Ｃか
ら、点Ａ、点Ｂ及び点Ｄを経て曲線γＷＨと曲線αとの
交点であるＥの電位ＶE になる。この点をさらに詳細に
述べると、負性抵抗素子５は図３に示す電極２１（記憶
ノード２の電位と等しくなる）に正の電位を上昇させて
印加すると、それに伴ってＰ型の半導体領域１８の表面
からＮ型の半導体領域１９に向かって空乏層が伸びてゆ
く。この空乏層がＮ型の半導体領域１９に完全に到達し
ない間は、負性抵抗素子５は非導通状態に相当し、負性
抵抗素子５に流れる電流は非常に小さいものである。
（図４の曲線αにおける点Ａ及び点Ｃが存在する直線部
分を参照）
電圧Ｖ0 は第１の電位ＶCCとアクセストランジスタ１の
しきい値電圧Ｖth(A) との差より小さいため、メモリセ
ルＭＣ１の記憶ノード２の電位は図４に示す、点Ｃか
ら、点Ａ、点Ｂ及び点Ｄを経て曲線γＷＨと曲線αとの
交点であるＥの電位ＶE になる。この点をさらに詳細に
述べると、負性抵抗素子５は図３に示す電極２１（記憶
ノード２の電位と等しくなる）に正の電位を上昇させて
印加すると、それに伴ってＰ型の半導体領域１８の表面
からＮ型の半導体領域１９に向かって空乏層が伸びてゆ
く。この空乏層がＮ型の半導体領域１９に完全に到達し
ない間は、負性抵抗素子５は非導通状態に相当し、負性
抵抗素子５に流れる電流は非常に小さいものである。
（図４の曲線αにおける点Ａ及び点Ｃが存在する直線部
分を参照）
【００３９】さらに正の電位が上昇し、空乏層がＮ型の
半導体領域１９に完全に到達、つまり電極２１に印加さ
れる正の電位がスイッチ開始電圧Ｖ0 になると、接地電
位である第２の電位が印加されているＮ型の半導体領域
１９からＰ型の半導体領域１８及びトンネル絶縁膜２０
を抜け、電極２１に電流が流れ、一旦、電極２１の電位
は急激に低下するものの、電流の増加とともに電位も上
昇する。（図４の曲線αにおける点Ｂ、点Ｄ及び点Ｅが
存在する曲線部分を参照） そして、ビット線ＢＬ１に第１の電位ＶCCが印加されて
いることによるアクセストランジスタ１の特性γＷＨ曲
線αとの交点である点Ｅの電位ＶE になるものである。
半導体領域１９に完全に到達、つまり電極２１に印加さ
れる正の電位がスイッチ開始電圧Ｖ0 になると、接地電
位である第２の電位が印加されているＮ型の半導体領域
１９からＰ型の半導体領域１８及びトンネル絶縁膜２０
を抜け、電極２１に電流が流れ、一旦、電極２１の電位
は急激に低下するものの、電流の増加とともに電位も上
昇する。（図４の曲線αにおける点Ｂ、点Ｄ及び点Ｅが
存在する曲線部分を参照） そして、ビット線ＢＬ１に第１の電位ＶCCが印加されて
いることによるアクセストランジスタ１の特性γＷＨ曲
線αとの交点である点Ｅの電位ＶE になるものである。
【００４０】この時、選択されたワード線ＷＬ１に接続
されたメモリセルＭＣ２のアクセストランジスタ１も導
通状態になり、記憶ノード２とビット線ＢＬ２とが電気
的に接続状態になる。しかし、ビット線ＢＬ２がデータ
線ＤＬと電気的に非接続状態であるため、記憶ノード２
が第１の電源電位ノードにビット線負荷トランジスタＱ
２を介して電気的に接続されて電流が流れるものの、第
１の電位ＶCCとビット線負荷トランジスタＱ２のしきい
値電圧Ｖth(B) との差が負性抵抗素子５のスイッチ開始
電圧Ｖ0 より低いため、記憶ノード２の電位はＬレベル
を記憶している場合は一旦、図４の曲線γR と曲線αと
の交点であるＣの電位ＶC になり、Ｈレベルを記憶して
いる場合は一旦、図４の曲線γR と曲線αとの交点であ
るＤの電位ＶD になるが、データが反転することは全く
ないものである。
されたメモリセルＭＣ２のアクセストランジスタ１も導
通状態になり、記憶ノード２とビット線ＢＬ２とが電気
的に接続状態になる。しかし、ビット線ＢＬ２がデータ
線ＤＬと電気的に非接続状態であるため、記憶ノード２
が第１の電源電位ノードにビット線負荷トランジスタＱ
２を介して電気的に接続されて電流が流れるものの、第
１の電位ＶCCとビット線負荷トランジスタＱ２のしきい
値電圧Ｖth(B) との差が負性抵抗素子５のスイッチ開始
電圧Ｖ0 より低いため、記憶ノード２の電位はＬレベル
を記憶している場合は一旦、図４の曲線γR と曲線αと
の交点であるＣの電位ＶC になり、Ｈレベルを記憶して
いる場合は一旦、図４の曲線γR と曲線αとの交点であ
るＤの電位ＶD になるが、データが反転することは全く
ないものである。
【００４１】その後、選択されたビット線ＢＬ１はデー
タ線ＤＬと電気的に非接続状態にされ、記憶ノード２の
電位は第１の電源電位ノード、ビット線負荷トランジス
タＱ１、ビット線ＢＬ１及びアクセストランジスタ１の
経路に基づき電流が流れ、一旦、図４の曲線γR と曲線
αとの交点であるＤの電位ＶD になり、その後、選択さ
れたワード線ＷＬ１の電位が第２の電位である接地電位
にされてメモリセルＭＣ１のアクセストランジスタ１が
非導通状態にされると、負荷素子３を介して第１の電源
電位ノード４に接続される経路に基づき、記憶ノード２
の電位は図４の直線βと曲線αとの交点であるＢの電位
ＶB になり安定状態になる。このようにして、メモリセ
ルＭＣ１にはデータ“０”（Ｌレベル）が書き込まれる
ものであり、その後は、図５の波形図におけるＬ保持期
間１に示すように、消費電流が少なくして安定にデータ
“０”が維持され続けるものである。
タ線ＤＬと電気的に非接続状態にされ、記憶ノード２の
電位は第１の電源電位ノード、ビット線負荷トランジス
タＱ１、ビット線ＢＬ１及びアクセストランジスタ１の
経路に基づき電流が流れ、一旦、図４の曲線γR と曲線
αとの交点であるＤの電位ＶD になり、その後、選択さ
れたワード線ＷＬ１の電位が第２の電位である接地電位
にされてメモリセルＭＣ１のアクセストランジスタ１が
非導通状態にされると、負荷素子３を介して第１の電源
電位ノード４に接続される経路に基づき、記憶ノード２
の電位は図４の直線βと曲線αとの交点であるＢの電位
ＶB になり安定状態になる。このようにして、メモリセ
ルＭＣ１にはデータ“０”（Ｌレベル）が書き込まれる
ものであり、その後は、図５の波形図におけるＬ保持期
間１に示すように、消費電流が少なくして安定にデータ
“０”が維持され続けるものである。
【００４２】次に、メモリセルＭＣ１にデータ“０”
（Ｌレベルであり、安定状態（保持状態）で記憶ノード
２の電位を図４の点Ｂの電位ＶB ）が保持されており、
データ“１”（Ｈレベルであり、安定状態（保持状態）
で記憶ノード２の電位は図４の点Ａの電位ＶA ）を書き
込む場合について説明する。（図５の波形図におけるＬ
→Ｈ書き込み期間を参照）
（Ｌレベルであり、安定状態（保持状態）で記憶ノード
２の電位を図４の点Ｂの電位ＶB ）が保持されており、
データ“１”（Ｈレベルであり、安定状態（保持状態）
で記憶ノード２の電位は図４の点Ａの電位ＶA ）を書き
込む場合について説明する。（図５の波形図におけるＬ
→Ｈ書き込み期間を参照）
【００４３】メモリセルＭＣ１が選択されると、まず、
行アドレスバッファＸＡＢ、行アドレスデコーダＸＡＤ
及びワード線ドライバＷＤによってワード線ＷＬ１がＨ
レベル（第１の電位ＶCC）にされる。この時、ワード線
ＷＬ２は非選択であるため、Ｌレベル（第２の電位であ
る接地電位）にされており、ワード線ＷＬ２に接続され
たメモリセルＭＣ３及びＭＣ４のアクセストランジスタ
１が非導通状態を維持し続けるので、メモリセルＭＣ３
及びＭＣ４の記憶ノード２はビット線ＢＬ１、ＢＬ２に
接続されず、何ら影響を受けることなく記憶状態を維持
し続ける。
行アドレスバッファＸＡＢ、行アドレスデコーダＸＡＤ
及びワード線ドライバＷＤによってワード線ＷＬ１がＨ
レベル（第１の電位ＶCC）にされる。この時、ワード線
ＷＬ２は非選択であるため、Ｌレベル（第２の電位であ
る接地電位）にされており、ワード線ＷＬ２に接続され
たメモリセルＭＣ３及びＭＣ４のアクセストランジスタ
１が非導通状態を維持し続けるので、メモリセルＭＣ３
及びＭＣ４の記憶ノード２はビット線ＢＬ１、ＢＬ２に
接続されず、何ら影響を受けることなく記憶状態を維持
し続ける。
【００４４】ワード線ＷＬ１がＨレベルにされるとメモ
リセルＭＣ１のアクセストランジスタ１は導通状態にな
り、記憶ノード２はビット線ＢＬ１に接続され、ビット
線負荷トランジスタＱ１を介して第１の電源電位ノード
に接続される。その結果、負荷素子３の抵抗値が非常に
高く、第１の電位ＶCCとビット線負荷トランジスタＱ１
のしきい値電圧Ｖth(B) との差が負性抵抗素子５のスイ
ッチ開始電圧Ｖ0 より低いため、記憶ノード２の電位は
第１の電源電位ノード、ビット線負荷トランジスタＱ
１、ビット線ＢＬ１及びアクセストランジスタ１の経路
に基づき電流が流れ、一旦、図４の曲線γR と曲線αと
の交点であるＤの電位ＶD になる。
リセルＭＣ１のアクセストランジスタ１は導通状態にな
り、記憶ノード２はビット線ＢＬ１に接続され、ビット
線負荷トランジスタＱ１を介して第１の電源電位ノード
に接続される。その結果、負荷素子３の抵抗値が非常に
高く、第１の電位ＶCCとビット線負荷トランジスタＱ１
のしきい値電圧Ｖth(B) との差が負性抵抗素子５のスイ
ッチ開始電圧Ｖ0 より低いため、記憶ノード２の電位は
第１の電源電位ノード、ビット線負荷トランジスタＱ
１、ビット線ＢＬ１及びアクセストランジスタ１の経路
に基づき電流が流れ、一旦、図４の曲線γR と曲線αと
の交点であるＤの電位ＶD になる。
【００４５】一方、書き込み回路ＷＤは出力段にＰ型Ｍ
ＯＳトランジスタとＮ型ＭＯＳトランジスタとが直列接
続されたＣＭＯＳインバータを有し、リード／ライトバ
ッファＲＷＢからのリード／ライト信号により活性化さ
れ、入出力バッファＩＯＢを介して入力されたデータ
“１”に基づいた電位（接地電位）を、このＣＭＯＳイ
ンバータによりデータ線ＤＬに与えている。そして、列
アドレスバッファＹＡＢ、列アドレスデコーダＹＡＤ及
び列選択スイッチＹＳにより、ビット線ＢＬ１が選択さ
れ、ビット線ＢＬ１がデータ線ＤＬと電気的に接続さ
れ、書き込み回路ＷＤによってビット線ＢＬ１の電位は
第２の電位である接地電位に降下させられる。その結
果、メモリセルＭＣ１の記憶ノード２の電位は図４に示
す直線γＷＨと曲線αとの交点であるＦの電位ＶＦ（ほ
ぼ接地電位）となる。
ＯＳトランジスタとＮ型ＭＯＳトランジスタとが直列接
続されたＣＭＯＳインバータを有し、リード／ライトバ
ッファＲＷＢからのリード／ライト信号により活性化さ
れ、入出力バッファＩＯＢを介して入力されたデータ
“１”に基づいた電位（接地電位）を、このＣＭＯＳイ
ンバータによりデータ線ＤＬに与えている。そして、列
アドレスバッファＹＡＢ、列アドレスデコーダＹＡＤ及
び列選択スイッチＹＳにより、ビット線ＢＬ１が選択さ
れ、ビット線ＢＬ１がデータ線ＤＬと電気的に接続さ
れ、書き込み回路ＷＤによってビット線ＢＬ１の電位は
第２の電位である接地電位に降下させられる。その結
果、メモリセルＭＣ１の記憶ノード２の電位は図４に示
す直線γＷＨと曲線αとの交点であるＦの電位ＶＦ（ほ
ぼ接地電位）となる。
【００４６】この時、選択されたワード線ＷＬ１に接続
されたメモリセルＭＣ２のアクセストランジスタ１も導
通状態になり、記憶ノード２とビット線ＢＬ２とが電気
的に接続状態になる。しかし、ビット線ＢＬ２がデータ
線ＤＬと電気的に非接続状態であるため、記憶ノード２
が第１の電源電位ノードにビット線負荷トランジスタＱ
２を介して電気的に接続されて電流が流れるものの、第
１の電位ＶCCとビット線負荷トランジスタＱ２のしきい
値電圧Ｖth(B) との差が負性抵抗素子５のスイッチ開始
電圧Ｖ0 より低いため、記憶ノード２の電位はＬレベル
を記憶している場合は一旦、図４の曲線γR と曲線αと
の交点であるＣの電位ＶC になり、Ｈレベルを記憶して
いる場合は一旦、図４の曲線γR と曲線αとの交点であ
るＤの電位ＶD になるが、データが反転することは全く
ないものである。
されたメモリセルＭＣ２のアクセストランジスタ１も導
通状態になり、記憶ノード２とビット線ＢＬ２とが電気
的に接続状態になる。しかし、ビット線ＢＬ２がデータ
線ＤＬと電気的に非接続状態であるため、記憶ノード２
が第１の電源電位ノードにビット線負荷トランジスタＱ
２を介して電気的に接続されて電流が流れるものの、第
１の電位ＶCCとビット線負荷トランジスタＱ２のしきい
値電圧Ｖth(B) との差が負性抵抗素子５のスイッチ開始
電圧Ｖ0 より低いため、記憶ノード２の電位はＬレベル
を記憶している場合は一旦、図４の曲線γR と曲線αと
の交点であるＣの電位ＶC になり、Ｈレベルを記憶して
いる場合は一旦、図４の曲線γR と曲線αとの交点であ
るＤの電位ＶD になるが、データが反転することは全く
ないものである。
【００４７】その後、選択されたビット線ＢＬ１はデー
タ線ＤＬと電気的に非接続状態にされ、記憶ノード２の
電位は第１の電源電位ノード、ビット線負荷トランジス
タＱ１、ビット線ＢＬ１及びアクセストランジスタ１の
経路に基づき電流が流れ、一旦、図４の曲線γR と曲線
αとの交点であるＣの電位ＶC になり、その後、選択さ
れたワード線ＷＬ１の電位が第２の電位である接地電位
にされてメモリセルＭＣ１のアクセストランジスタ１が
非導通状態にされると、負荷素子３を介して第１の電源
電位ノード４に接続される経路に基づき、記憶ノード２
の電位は図４の直線βと曲線αとの交点であるＡの電位
ＶA になり安定状態になる。このようにして、メモリセ
ルＭＣ１にはデータ“１”（Ｈレベル）が書き込まれる
ものであり、その後は、図５の波形図におけるＨ保持期
間２に示すように、消費電流が少なくして安定にデータ
“１”が維持され続けるものである。
タ線ＤＬと電気的に非接続状態にされ、記憶ノード２の
電位は第１の電源電位ノード、ビット線負荷トランジス
タＱ１、ビット線ＢＬ１及びアクセストランジスタ１の
経路に基づき電流が流れ、一旦、図４の曲線γR と曲線
αとの交点であるＣの電位ＶC になり、その後、選択さ
れたワード線ＷＬ１の電位が第２の電位である接地電位
にされてメモリセルＭＣ１のアクセストランジスタ１が
非導通状態にされると、負荷素子３を介して第１の電源
電位ノード４に接続される経路に基づき、記憶ノード２
の電位は図４の直線βと曲線αとの交点であるＡの電位
ＶA になり安定状態になる。このようにして、メモリセ
ルＭＣ１にはデータ“１”（Ｈレベル）が書き込まれる
ものであり、その後は、図５の波形図におけるＨ保持期
間２に示すように、消費電流が少なくして安定にデータ
“１”が維持され続けるものである。
【００４８】次に、メモリセルＭＣ１に記憶されたデー
タの読み出しについて説明する。まず、メモリセルＭＣ
１にデータ“０”（Ｌレベルであり、安定状態（保持状
態）で記憶ノード２の電位を図４の点Ｂの電位ＶB ）が
記憶されている場合について説明する。（図５の波形図
におけるＬ読み出し期間を参照）
タの読み出しについて説明する。まず、メモリセルＭＣ
１にデータ“０”（Ｌレベルであり、安定状態（保持状
態）で記憶ノード２の電位を図４の点Ｂの電位ＶB ）が
記憶されている場合について説明する。（図５の波形図
におけるＬ読み出し期間を参照）
【００４９】メモリセルＭＣ１が選択されると、まず、
行アドレスバッファＸＡＢ、行アドレスデコーダＸＡＤ
及びワード線ドライバＷＤによってワード線ＷＬ１がＨ
レベル（第１の電位ＶCC）にされる。この時、ワード線
ＷＬ２は非選択であるため、Ｌレベル（第２の電位であ
る接地電位）にされており、ワード線ＷＬ２に接続され
たメモリセルＭＣ３及びＭＣ４のアクセストランジスタ
１か非導通状態を維持し続けるので、メモリセルＭＣ３
及びＭＣ４の記憶ノード２はビット線ＢＬ１、ＢＬ２に
接続されず、何ら影響を受けることなく記憶状態を維持
し続ける。
行アドレスバッファＸＡＢ、行アドレスデコーダＸＡＤ
及びワード線ドライバＷＤによってワード線ＷＬ１がＨ
レベル（第１の電位ＶCC）にされる。この時、ワード線
ＷＬ２は非選択であるため、Ｌレベル（第２の電位であ
る接地電位）にされており、ワード線ＷＬ２に接続され
たメモリセルＭＣ３及びＭＣ４のアクセストランジスタ
１か非導通状態を維持し続けるので、メモリセルＭＣ３
及びＭＣ４の記憶ノード２はビット線ＢＬ１、ＢＬ２に
接続されず、何ら影響を受けることなく記憶状態を維持
し続ける。
【００５０】ワード線ＷＬ１がＨレベルにされるとメモ
リセルＭＣ１のアクセストランジスタ１は導通状態にな
り、記憶ノード２はビット線ＢＬ１に接続され、ビット
線負荷トランジスタＱ１を介して第１の電源電位ノード
に接続される。その結果、負荷素子３の抵抗値が非常に
高く、第１の電位ＶCCとビット線負荷トランジスタＱ１
のしきい値電圧Ｖth(B) との差（ＶCC−Ｖth(B) ）が負
性抵抗素子５のスイッチ開始電圧Ｖ0 より低いため、記
憶ノード２の電位は第１の電源電位ノード、ビット線負
荷トランジスタＱ１、ビット線ＢＬ１及びアクセストラ
ンジスタ１の経路に基づき、図４の曲線γR と曲線αと
の交点であるＤに対応する電流ＩD が流れる。そのた
め、アクセストランジスタ１の導通以前に、第１の電位
ＶCCとビット線負荷トランジスタＱ１のしきい値電圧Ｖ
th(B) との差（ＶCC−Ｖth(B) ）に等しい電位に充電さ
れていたビット線の電位は、この電流ＩD が流れること
により低下する。
リセルＭＣ１のアクセストランジスタ１は導通状態にな
り、記憶ノード２はビット線ＢＬ１に接続され、ビット
線負荷トランジスタＱ１を介して第１の電源電位ノード
に接続される。その結果、負荷素子３の抵抗値が非常に
高く、第１の電位ＶCCとビット線負荷トランジスタＱ１
のしきい値電圧Ｖth(B) との差（ＶCC−Ｖth(B) ）が負
性抵抗素子５のスイッチ開始電圧Ｖ0 より低いため、記
憶ノード２の電位は第１の電源電位ノード、ビット線負
荷トランジスタＱ１、ビット線ＢＬ１及びアクセストラ
ンジスタ１の経路に基づき、図４の曲線γR と曲線αと
の交点であるＤに対応する電流ＩD が流れる。そのた
め、アクセストランジスタ１の導通以前に、第１の電位
ＶCCとビット線負荷トランジスタＱ１のしきい値電圧Ｖ
th(B) との差（ＶCC−Ｖth(B) ）に等しい電位に充電さ
れていたビット線の電位は、この電流ＩD が流れること
により低下する。
【００５１】そして、列アドレスバッファＹＡＢ、列ア
ドレスデコーダＹＡＤ及び列選択スイッチＹＳにより、
ビット線ＢＬ１が選択され、ビット線ＢＬ１がデータ線
ＤＬと電気的に接続され、データ線ＤＬの電位をＶL に
する。すると、リード／ライトバッファＲＷＳからのリ
ード／ライト信号により活性化されている読み出し回路
ＳＡは読み出しデータ線ＤＲに現れた電位ＶL と比較電
圧発生回路ＤＣからの比較電位ＶR とを比較し、電位Ｖ
L が比較電位ＶR より低いと検知し、増幅し、その出力
としてデータ“０”に相当するＬレベル（この例におい
ては接地電位）を入出力バッファＩＯＢに出力し、入出
力バッファＩＯＢからデータ“０”が外部に出力される
ことになる。
ドレスデコーダＹＡＤ及び列選択スイッチＹＳにより、
ビット線ＢＬ１が選択され、ビット線ＢＬ１がデータ線
ＤＬと電気的に接続され、データ線ＤＬの電位をＶL に
する。すると、リード／ライトバッファＲＷＳからのリ
ード／ライト信号により活性化されている読み出し回路
ＳＡは読み出しデータ線ＤＲに現れた電位ＶL と比較電
圧発生回路ＤＣからの比較電位ＶR とを比較し、電位Ｖ
L が比較電位ＶR より低いと検知し、増幅し、その出力
としてデータ“０”に相当するＬレベル（この例におい
ては接地電位）を入出力バッファＩＯＢに出力し、入出
力バッファＩＯＢからデータ“０”が外部に出力される
ことになる。
【００５２】この時、選択されたワード線ＷＬ１に接続
されたメモリセルＭＣ２のアクセストランジスタ１も導
通状態になり、記憶ノード２とビット線ＢＬ２とが電気
的に接続状態になる。しかし、記憶ノード２が第１の電
源電位ノードにビット線負荷トランジスタＱ２を介して
電気的に接続されて電流が流れるものの、第１の電位Ｖ
CCとビット線負荷トランジスタＱ２のしきい値電圧Ｖth
(B) との差が負性抵抗素子５のスイッチ開始電圧Ｖ0 よ
り低いため、記憶ノード２の電位はＬレベルを記憶して
いる場合は一旦、図４の曲線γR と曲線αとの交点であ
るＣの電位ＶCになり、Ｈレベルを記憶している場合は
一旦、図４の曲線γR と曲線αとの交点であるＤの電位
ＶD になるが、データが反転することは全くないもので
ある。
されたメモリセルＭＣ２のアクセストランジスタ１も導
通状態になり、記憶ノード２とビット線ＢＬ２とが電気
的に接続状態になる。しかし、記憶ノード２が第１の電
源電位ノードにビット線負荷トランジスタＱ２を介して
電気的に接続されて電流が流れるものの、第１の電位Ｖ
CCとビット線負荷トランジスタＱ２のしきい値電圧Ｖth
(B) との差が負性抵抗素子５のスイッチ開始電圧Ｖ0 よ
り低いため、記憶ノード２の電位はＬレベルを記憶して
いる場合は一旦、図４の曲線γR と曲線αとの交点であ
るＣの電位ＶCになり、Ｈレベルを記憶している場合は
一旦、図４の曲線γR と曲線αとの交点であるＤの電位
ＶD になるが、データが反転することは全くないもので
ある。
【００５３】その後、選択されたビット線ＢＬ１はデー
タ線ＤＬと電気的に非接続状態にされ、選択されたワー
ド線ＷＬ１の電位が第２の電位である接地電位にされて
メモリセルＭＣ１のアクセストランジスタ１が非導通状
態にされると、負荷素子３を介して第１の電源電位ノー
ド４に接続される経路に基づき、記憶ノード２の電位は
図４の直線βと曲線αとの交点であるＢの電位ＶB にな
り安定状態になる。このようにして、メモリセルＭＣ１
に記憶されたデータ“０”（Ｌレベル）が読み出される
ものであり、その後は、図５の波形図におけるＬ保持期
間２に示すように、消費電流が少なくして安定にデータ
“０”が維持され続けるものである。
タ線ＤＬと電気的に非接続状態にされ、選択されたワー
ド線ＷＬ１の電位が第２の電位である接地電位にされて
メモリセルＭＣ１のアクセストランジスタ１が非導通状
態にされると、負荷素子３を介して第１の電源電位ノー
ド４に接続される経路に基づき、記憶ノード２の電位は
図４の直線βと曲線αとの交点であるＢの電位ＶB にな
り安定状態になる。このようにして、メモリセルＭＣ１
に記憶されたデータ“０”（Ｌレベル）が読み出される
ものであり、その後は、図５の波形図におけるＬ保持期
間２に示すように、消費電流が少なくして安定にデータ
“０”が維持され続けるものである。
【００５４】次に、メモリセルＭＣ１にデータ“１”
（Ｈレベルであり、安定状態（保持状態）で記憶ノード
２の電位を図４の点Ａの電位ＶA ）が記憶されている場
合について説明する。（図５の波形図におけるＨ読み出
し期間を参照）
（Ｈレベルであり、安定状態（保持状態）で記憶ノード
２の電位を図４の点Ａの電位ＶA ）が記憶されている場
合について説明する。（図５の波形図におけるＨ読み出
し期間を参照）
【００５５】メモリセルＭＣ１が選択されると、まず、
行アドレスバッファＸＡＢ、行アドレスデコーダＸＡＤ
及びワード線ドライバＷＤによってワード線ＷＬ１がＨ
レベル（第１の電位ＶCC）にされる。この時、ワード線
ＷＬ２は非選択であるため、Ｌレベル（第２の電位であ
る接地電位）にされており、ワード線ＷＬ２に接続され
たメモリセルＭＣ３及びＭＣ４のアクセストランジスタ
１か非導通状態を維持し続けるので、メモリセルＭＣ３
及びＭＣ４の記憶ノード２はビット線ＢＬ１、ＢＬ２に
接続されず、何ら影響を受けることなく記憶状態を維持
し続ける。
行アドレスバッファＸＡＢ、行アドレスデコーダＸＡＤ
及びワード線ドライバＷＤによってワード線ＷＬ１がＨ
レベル（第１の電位ＶCC）にされる。この時、ワード線
ＷＬ２は非選択であるため、Ｌレベル（第２の電位であ
る接地電位）にされており、ワード線ＷＬ２に接続され
たメモリセルＭＣ３及びＭＣ４のアクセストランジスタ
１か非導通状態を維持し続けるので、メモリセルＭＣ３
及びＭＣ４の記憶ノード２はビット線ＢＬ１、ＢＬ２に
接続されず、何ら影響を受けることなく記憶状態を維持
し続ける。
【００５６】ワード線ＷＬ１がＨレベルにされるとメモ
リセルＭＣ１のアクセストランジスタ１は導通状態にな
り、記憶ノード２はビット線ＢＬ１に接続され、ビット
線負荷トランジスタＱ１を介して第１の電源電位ノード
に接続される。その結果、負荷素子３の抵抗値が非常に
高く、第１の電位ＶCCとビット線負荷トランジスタＱ１
のしきい値電圧Ｖth(B) との差（ＶCC−Ｖth(B) ）が負
性抵抗素子５のスイッチ開始電圧Ｖ0 より低いため、記
憶ノード２の電位は第１の電源電位ノード、ビット線負
荷トランジスタＱ１、ビット線ＢＬ１及びアクセストラ
ンジスタ１の経路に基づき、図４の曲線γR と曲線αと
の交点であるＣに対応する極めて少ない電流ＩC が流れ
る。そのため、アクセストランジスタ１の導通以前に、
第１の電位ＶCCとビット線負荷トランジスタＱ１のしき
い値電圧Ｖth(B) との差（ＶCC−Ｖth(B) ）に等しい電
位に充電されていたビット線の電位は、このわずかな電
流ＩC が流れることによりほんの少しだけ低下する。
リセルＭＣ１のアクセストランジスタ１は導通状態にな
り、記憶ノード２はビット線ＢＬ１に接続され、ビット
線負荷トランジスタＱ１を介して第１の電源電位ノード
に接続される。その結果、負荷素子３の抵抗値が非常に
高く、第１の電位ＶCCとビット線負荷トランジスタＱ１
のしきい値電圧Ｖth(B) との差（ＶCC−Ｖth(B) ）が負
性抵抗素子５のスイッチ開始電圧Ｖ0 より低いため、記
憶ノード２の電位は第１の電源電位ノード、ビット線負
荷トランジスタＱ１、ビット線ＢＬ１及びアクセストラ
ンジスタ１の経路に基づき、図４の曲線γR と曲線αと
の交点であるＣに対応する極めて少ない電流ＩC が流れ
る。そのため、アクセストランジスタ１の導通以前に、
第１の電位ＶCCとビット線負荷トランジスタＱ１のしき
い値電圧Ｖth(B) との差（ＶCC−Ｖth(B) ）に等しい電
位に充電されていたビット線の電位は、このわずかな電
流ＩC が流れることによりほんの少しだけ低下する。
【００５７】そして、列アドレスバッファＹＡＢ、列ア
ドレスデコーダＹＡＤ及び列選択スイッチＹＳにより、
ビット線ＢＬ１が選択され、ビット線ＢＬ１がデータ線
ＤＬと電気的に接続され、データ線ＤＲの電位を上記第
１の電位ＶCCとビット線負荷トランジスタＱ１のしきい
値電圧Ｖth(B) との差（ＶCC−Ｖth(B) ）に等しい電位
とほぼ同じ電位ＶH にする。すると、リード／ライトバ
ッファＲＷＳからのリード／ライト信号により活性化さ
れている読み出し回路ＳＡはデータ線ＤＬに現れた電位
ＶH と比較電圧発生回路ＤＣからの比較電位ＶR とを比
較し、電位ＶH が比較電位ＶR より高いことを検知し、
増幅し、その出力としてデータ“１”に相当するＨレベ
ル（この例においては電源電位）を入出力バッファＩＯ
Ｂに出力し、入出力バッファＩＯＢからデータ“１”が
外部に出力されることになる。
ドレスデコーダＹＡＤ及び列選択スイッチＹＳにより、
ビット線ＢＬ１が選択され、ビット線ＢＬ１がデータ線
ＤＬと電気的に接続され、データ線ＤＲの電位を上記第
１の電位ＶCCとビット線負荷トランジスタＱ１のしきい
値電圧Ｖth(B) との差（ＶCC−Ｖth(B) ）に等しい電位
とほぼ同じ電位ＶH にする。すると、リード／ライトバ
ッファＲＷＳからのリード／ライト信号により活性化さ
れている読み出し回路ＳＡはデータ線ＤＬに現れた電位
ＶH と比較電圧発生回路ＤＣからの比較電位ＶR とを比
較し、電位ＶH が比較電位ＶR より高いことを検知し、
増幅し、その出力としてデータ“１”に相当するＨレベ
ル（この例においては電源電位）を入出力バッファＩＯ
Ｂに出力し、入出力バッファＩＯＢからデータ“１”が
外部に出力されることになる。
【００５８】この時、選択されたワード線ＷＬ１に接続
されたメモリセルＭＣ２のアクセストランジスタ１も導
通状態になり、記憶ノード２とビット線ＢＬ２とが電気
的に接続状態になる。しかし、記憶ノード２が第１の電
源電位ノードにビット線負荷トランジスタＱ２を介して
電気的に接続されて電流が流れるものの、第１の電位Ｖ
CCとビット線負荷トランジスタＱ２のしきい値電圧Ｖth
(B) との差が負性抵抗素子５のスイッチ開始電圧Ｖ0 よ
り低いため、記憶ノード２の電位はＬレベルを記憶して
いる場合は一旦、図４の曲線γR と曲線αとの交点であ
るＣの電位ＶCになり、Ｈレベルを記憶している場合は
一旦、図４の曲線γR と曲線αとの交点であるＤの電位
ＶD になるが、データが反転することは全くないもので
ある。
されたメモリセルＭＣ２のアクセストランジスタ１も導
通状態になり、記憶ノード２とビット線ＢＬ２とが電気
的に接続状態になる。しかし、記憶ノード２が第１の電
源電位ノードにビット線負荷トランジスタＱ２を介して
電気的に接続されて電流が流れるものの、第１の電位Ｖ
CCとビット線負荷トランジスタＱ２のしきい値電圧Ｖth
(B) との差が負性抵抗素子５のスイッチ開始電圧Ｖ0 よ
り低いため、記憶ノード２の電位はＬレベルを記憶して
いる場合は一旦、図４の曲線γR と曲線αとの交点であ
るＣの電位ＶCになり、Ｈレベルを記憶している場合は
一旦、図４の曲線γR と曲線αとの交点であるＤの電位
ＶD になるが、データが反転することは全くないもので
ある。
【００５９】その後、選択されたビット線ＢＬ１はデー
タ線ＤＬと電気的に非接続状態にされ、選択されたワー
ド線ＷＬ１の電位が第２の電位である接地電位にされて
メモリセルＭＣ１のアクセストランジスタ１が非導通状
態にされると、負荷素子３を介して第１の電源電位ノー
ド４に接続される経路に基づき、記憶ノード２の電位は
図４の直線βと曲線αとの交点であるＡの電位ＶA にな
り安定状態になる。このようにして、メモリセルＭＣ１
に記憶されたデータ“１”（Ｈレベル）が読み出される
ものであり、その後は、図５の波形図におけるＨ保持期
間２に示すように、消費電流が少なくして安定にデータ
“１”が維持され続けるものである。
タ線ＤＬと電気的に非接続状態にされ、選択されたワー
ド線ＷＬ１の電位が第２の電位である接地電位にされて
メモリセルＭＣ１のアクセストランジスタ１が非導通状
態にされると、負荷素子３を介して第１の電源電位ノー
ド４に接続される経路に基づき、記憶ノード２の電位は
図４の直線βと曲線αとの交点であるＡの電位ＶA にな
り安定状態になる。このようにして、メモリセルＭＣ１
に記憶されたデータ“１”（Ｈレベル）が読み出される
ものであり、その後は、図５の波形図におけるＨ保持期
間２に示すように、消費電流が少なくして安定にデータ
“１”が維持され続けるものである。
【００６０】このように構成された半導体記憶装置にあ
っては、負性抵抗素子５のスイッチ開始電圧Ｖ0 が第１
の電位ＶCCとビット線負荷トランジスタＱ２のしきい値
電圧Ｖth(B) との差より大きく、第１の電位ＶCCとアク
セストランジスタ１のしきい値電圧Ｖth(A) との差より
小さいものとしたので、電源系として第１の電位ＶCCと
接地電位となる第２の電位だけの供給、つまり単一の電
源によって選択されたメモリセルＭＣへのデータの書き
込みを非選択のメモリセルＭＣのデータの破壊を起こす
ことなく精度よく行えるとともに、選択されたメモリセ
ルＭＣからのデータの読み出しを精度よく行え、かつ、
メモリセルＭＣのデータの保持を少ない消費電流によっ
て維持できるものである。
っては、負性抵抗素子５のスイッチ開始電圧Ｖ0 が第１
の電位ＶCCとビット線負荷トランジスタＱ２のしきい値
電圧Ｖth(B) との差より大きく、第１の電位ＶCCとアク
セストランジスタ１のしきい値電圧Ｖth(A) との差より
小さいものとしたので、電源系として第１の電位ＶCCと
接地電位となる第２の電位だけの供給、つまり単一の電
源によって選択されたメモリセルＭＣへのデータの書き
込みを非選択のメモリセルＭＣのデータの破壊を起こす
ことなく精度よく行えるとともに、選択されたメモリセ
ルＭＣからのデータの読み出しを精度よく行え、かつ、
メモリセルＭＣのデータの保持を少ない消費電流によっ
て維持できるものである。
【００６１】さらに、負性抵抗素子５のスイッチ開始電
圧Ｖ0 が第１の電位ＶCCの１／２より大きいものとした
ので、直線βとの２つの交点Ａと交点Ｂをもつためのマ
ージンが大きくとれるため、負性抵抗素子５のトンネル
絶縁膜２０の膜厚、Ｐ型の半導体領域１８の不純物濃度
及び深さが製造に際して若干誤差を生じても、データの
“０”及び“１”を確実に記憶、保持できるものであ
る。
圧Ｖ0 が第１の電位ＶCCの１／２より大きいものとした
ので、直線βとの２つの交点Ａと交点Ｂをもつためのマ
ージンが大きくとれるため、負性抵抗素子５のトンネル
絶縁膜２０の膜厚、Ｐ型の半導体領域１８の不純物濃度
及び深さが製造に際して若干誤差を生じても、データの
“０”及び“１”を確実に記憶、保持できるものであ
る。
【００６２】またさらに、負性抵抗素子５のＰ型の半導
体領域１８を深さが０．０５μｍ〜１μｍであるととも
に不純物濃度が１×１０17／ｃｍ3 〜１×１０19／ｃｍ
3 である半導体領域とし、負性抵抗素子５のトンネル絶
縁膜を膜厚が２５Å〜５０Åのシリコン酸化膜、膜厚が
５０Å〜７０Åのシリコン窒化膜、あるいは膜厚が３０
Å〜６０Åのシリコン窒化酸化膜のいずれかからなるも
のとしたので、負性抵抗素子５にかかる電圧、つまり、
第１の電位ＶCCを１Ｖから６Ｖの範囲で安定に動作する
ものであった。したがって、第１の電位ＶCCを１Ｖから
３Ｖの範囲とする低電源でかつ単一電源によって動作す
る半導体記憶装置を得ることができるものである。
体領域１８を深さが０．０５μｍ〜１μｍであるととも
に不純物濃度が１×１０17／ｃｍ3 〜１×１０19／ｃｍ
3 である半導体領域とし、負性抵抗素子５のトンネル絶
縁膜を膜厚が２５Å〜５０Åのシリコン酸化膜、膜厚が
５０Å〜７０Åのシリコン窒化膜、あるいは膜厚が３０
Å〜６０Åのシリコン窒化酸化膜のいずれかからなるも
のとしたので、負性抵抗素子５にかかる電圧、つまり、
第１の電位ＶCCを１Ｖから６Ｖの範囲で安定に動作する
ものであった。したがって、第１の電位ＶCCを１Ｖから
３Ｖの範囲とする低電源でかつ単一電源によって動作す
る半導体記憶装置を得ることができるものである。
【００６３】さらに、負性抵抗素子５であるＭＩＳスイ
ッチングダイオードを半導体基板１０の一主面に形成し
ているため、製造が容易であり、しかも、アクセストラ
ンジスタ１のゲート電極を第１層の導電層にて、ＭＩＳ
スイッチングダイオード５の電極２１を第２層の導電体
層にて、負荷素子３を第３層の導電体層にてそれぞれ別
の層にて形成しているので、複雑な製造工程を必要とし
ないものである。
ッチングダイオードを半導体基板１０の一主面に形成し
ているため、製造が容易であり、しかも、アクセストラ
ンジスタ１のゲート電極を第１層の導電層にて、ＭＩＳ
スイッチングダイオード５の電極２１を第２層の導電体
層にて、負荷素子３を第３層の導電体層にてそれぞれ別
の層にて形成しているので、複雑な製造工程を必要とし
ないものである。
【００６４】また、ＭＩＳスイッチングダイオード５の
電極２１の厚さを１５００Å以上にしているので、第３
層の導電体層の低抵抗部２３と電気的に接続するため
に、第１の層間絶縁膜２２にコンタクトホール２２ｂを
形成した際に電極２１表面にエッチングによるダメージ
を受けたとしても、ＭＩＳスイッチングダイオードのト
ンネル絶縁膜２０へのダメージをなくすことができ、リ
ーク電流の増加を抑えることができ、ＭＩＳスイッチン
グダイオード５として性能のよいものが得られるもので
ある。
電極２１の厚さを１５００Å以上にしているので、第３
層の導電体層の低抵抗部２３と電気的に接続するため
に、第１の層間絶縁膜２２にコンタクトホール２２ｂを
形成した際に電極２１表面にエッチングによるダメージ
を受けたとしても、ＭＩＳスイッチングダイオードのト
ンネル絶縁膜２０へのダメージをなくすことができ、リ
ーク電流の増加を抑えることができ、ＭＩＳスイッチン
グダイオード５として性能のよいものが得られるもので
ある。
【００６５】実施例２．図６はこの発明の実施例２を示
すものであり、上記した実施例１に対して、メモリセル
ＭＣの構造、特に負性抵抗素子５であるＭＩＳスイッチ
ングダイオードのＰ型の半導体領域１８、トンネル絶縁
膜２０及び電極２１の構造と、第３ポリシリコン層の低
抵抗部２３と電極２１との接続位置が相違するだけであ
り、その他の点については上記した実施例１と同様であ
る。
すものであり、上記した実施例１に対して、メモリセル
ＭＣの構造、特に負性抵抗素子５であるＭＩＳスイッチ
ングダイオードのＰ型の半導体領域１８、トンネル絶縁
膜２０及び電極２１の構造と、第３ポリシリコン層の低
抵抗部２３と電極２１との接続位置が相違するだけであ
り、その他の点については上記した実施例１と同様であ
る。
【００６６】すなわち、図６はこの発明の実施例２にお
けるメモリセルＭＣを示す断面図であり、図６において
上記実施例１の図３に示した符号と同一符号は同一又は
相当部分を示すものであり、１８は半導体基板１０の第
２の形成領域１３ｂに露出面を有し、少なくとも一部が
分離絶縁膜１２の一部、この実施例２では第１の形成領
域１３ａと第２の形成領域１３ｂとの間に位置する分離
絶縁膜１２に接して形成され、深さが０．０５μｍ〜１
μｍであるとともに不純物濃度が１×１０17／ｃｍ3 〜
１×１０19／ｃｍ3 であるＰ型の半導体領域である。
けるメモリセルＭＣを示す断面図であり、図６において
上記実施例１の図３に示した符号と同一符号は同一又は
相当部分を示すものであり、１８は半導体基板１０の第
２の形成領域１３ｂに露出面を有し、少なくとも一部が
分離絶縁膜１２の一部、この実施例２では第１の形成領
域１３ａと第２の形成領域１３ｂとの間に位置する分離
絶縁膜１２に接して形成され、深さが０．０５μｍ〜１
μｍであるとともに不純物濃度が１×１０17／ｃｍ3 〜
１×１０19／ｃｍ3 であるＰ型の半導体領域である。
【００６７】２０は第２の形成領域１３ｂ上にＰ型の半
導体領域１８の露出面に接し、かつ、Ｐ型の半導体領域
１８と分離絶縁膜１２との接した部分から分離絶縁膜１
２上に延在して形成され、膜厚が２５Å〜５０Åのシリ
コン酸化膜、膜厚が５０Å〜７０Åのシリコン窒化膜、
あるいは膜厚が３０Å〜６０Åのシリコン窒化酸化膜の
いずれかからなるトンネル絶縁膜、２１はこのトンネル
絶縁膜の表面上に形成された第２層のポリシリコン層か
らなる導電体層にて形成される電極で、図２に示す記憶
ノード２に電気的に接続されるものであり、トンネル絶
縁膜２０と同様にＰ型の半導体領域１８と分離絶縁膜１
２との接した部分から分離絶縁膜１２上に延在して形成
されており、厚さが１５００Å以上、例えば２０００Å
にされているものである。
導体領域１８の露出面に接し、かつ、Ｐ型の半導体領域
１８と分離絶縁膜１２との接した部分から分離絶縁膜１
２上に延在して形成され、膜厚が２５Å〜５０Åのシリ
コン酸化膜、膜厚が５０Å〜７０Åのシリコン窒化膜、
あるいは膜厚が３０Å〜６０Åのシリコン窒化酸化膜の
いずれかからなるトンネル絶縁膜、２１はこのトンネル
絶縁膜の表面上に形成された第２層のポリシリコン層か
らなる導電体層にて形成される電極で、図２に示す記憶
ノード２に電気的に接続されるものであり、トンネル絶
縁膜２０と同様にＰ型の半導体領域１８と分離絶縁膜１
２との接した部分から分離絶縁膜１２上に延在して形成
されており、厚さが１５００Å以上、例えば２０００Å
にされているものである。
【００６８】２５はこの第１の層間絶縁膜上に形成さ
れ、上記第２層とは異なる上層の第３層のポリシリコン
層からなる導電体層にて形成される一対の低抵抗部２
３、２４の間に位置し、図２に示す負荷素子３に相当す
る高抵抗部であり、一方の低抵抗部２３は上記アクセス
トランジスタ１の一対のソース／ドレイン領域の一方の
ソース／ドレイン領域１５と第１の層間絶縁膜２２に設
けられたコンタクトホール２２ａを介して電気的に接続
されるとともに、ＭＩＳスイッチングダイオードの電極
２１における分離絶縁膜１２上に延在した部分と第１の
層間絶縁膜２２に設けられ分離絶縁膜１２上に形成され
たコンタクトホール２２ｂを介して電気的に接続されて
図２に示す記憶ノード２を構成するとともに、他方の低
抵抗部２４は図２に示す第１の電源電位ノード４に電気
的に接続されている。
れ、上記第２層とは異なる上層の第３層のポリシリコン
層からなる導電体層にて形成される一対の低抵抗部２
３、２４の間に位置し、図２に示す負荷素子３に相当す
る高抵抗部であり、一方の低抵抗部２３は上記アクセス
トランジスタ１の一対のソース／ドレイン領域の一方の
ソース／ドレイン領域１５と第１の層間絶縁膜２２に設
けられたコンタクトホール２２ａを介して電気的に接続
されるとともに、ＭＩＳスイッチングダイオードの電極
２１における分離絶縁膜１２上に延在した部分と第１の
層間絶縁膜２２に設けられ分離絶縁膜１２上に形成され
たコンタクトホール２２ｂを介して電気的に接続されて
図２に示す記憶ノード２を構成するとともに、他方の低
抵抗部２４は図２に示す第１の電源電位ノード４に電気
的に接続されている。
【００６９】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、上記実施例１と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、分離絶縁膜１２上でＭＩＳスイッチン
グダイオードの電極２１と負荷素子の低抵抗部２３とを
電気的に接続しているため、第３層の導電体層の低抵抗
部２３と電気的に接続するために、第１の層間絶縁膜２
２にコンタクトホール２２ｂを形成した際に電極２１表
面にエッチングによるダメージを受けたとしても、ＭＩ
Ｓスイッチングダイオードのトンネル絶縁膜２０へのダ
メージを全く無くすことができてトンネル絶縁膜２０の
信頼性を向上でき、リーク電流をさらに抑制できるもの
である。
する半導体記憶装置においても、上記実施例１と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、分離絶縁膜１２上でＭＩＳスイッチン
グダイオードの電極２１と負荷素子の低抵抗部２３とを
電気的に接続しているため、第３層の導電体層の低抵抗
部２３と電気的に接続するために、第１の層間絶縁膜２
２にコンタクトホール２２ｂを形成した際に電極２１表
面にエッチングによるダメージを受けたとしても、ＭＩ
Ｓスイッチングダイオードのトンネル絶縁膜２０へのダ
メージを全く無くすことができてトンネル絶縁膜２０の
信頼性を向上でき、リーク電流をさらに抑制できるもの
である。
【００７０】実施例３．図７はこの発明の実施例３を示
すものであり、上記した実施例１に対して、メモリセル
ＭＣの構造、特に負性抵抗素子５であるＭＩＳスイッチ
ングダイオードのＰ型の半導体領域１８、トンネル絶縁
膜２０及び電極２１の構造と、第３ポリシリコン層の低
抵抗部２３と電極２１との接続位置が相違するだけであ
り、その他の点については上記した実施例１と同様であ
る。
すものであり、上記した実施例１に対して、メモリセル
ＭＣの構造、特に負性抵抗素子５であるＭＩＳスイッチ
ングダイオードのＰ型の半導体領域１８、トンネル絶縁
膜２０及び電極２１の構造と、第３ポリシリコン層の低
抵抗部２３と電極２１との接続位置が相違するだけであ
り、その他の点については上記した実施例１と同様であ
る。
【００７１】すなわち、図７はこの発明の実施例３にお
けるメモリセルＭＣを示す断面図であり、図７において
上記実施例１の図３に示した符号と同一符号は同一又は
相当部分を示すものであり、１８は半導体基板１０の第
２の形成領域１３ｂに露出面を有し、その全周囲をＮ型
の半導体領域１９に囲まれており、深さが０．０５μｍ
〜１μｍであるとともに不純物濃度が１×１０17／ｃｍ
3 〜１×１０19／ｃｍ3 であるＰ型の半導体領域であ
る。
けるメモリセルＭＣを示す断面図であり、図７において
上記実施例１の図３に示した符号と同一符号は同一又は
相当部分を示すものであり、１８は半導体基板１０の第
２の形成領域１３ｂに露出面を有し、その全周囲をＮ型
の半導体領域１９に囲まれており、深さが０．０５μｍ
〜１μｍであるとともに不純物濃度が１×１０17／ｃｍ
3 〜１×１０19／ｃｍ3 であるＰ型の半導体領域であ
る。
【００７２】３０はアクセストランジスタ１を構成する
ゲート絶縁膜１７と同時に形成され、ＭＩＳスイッチン
グダイオードのＰ型の半導体領域１８の露出面の一部上
から、Ｐ型の半導体領域１８と第１の形成領域１３ａ側
に位置する分離絶縁膜１２との間に位置するＮ型の半導
体領域１９の露出面上及び第１の形成領域１３ａ側に位
置する分離絶縁膜１２上に延在して形成された絶縁膜で
ある。
ゲート絶縁膜１７と同時に形成され、ＭＩＳスイッチン
グダイオードのＰ型の半導体領域１８の露出面の一部上
から、Ｐ型の半導体領域１８と第１の形成領域１３ａ側
に位置する分離絶縁膜１２との間に位置するＮ型の半導
体領域１９の露出面上及び第１の形成領域１３ａ側に位
置する分離絶縁膜１２上に延在して形成された絶縁膜で
ある。
【００７３】３１はこの絶縁膜３０の表面上に、アクセ
ストランジスタ１のゲート電極１６と同時に形成された
第１層のポリシリコン層からなる導電体層にて形成され
たダミー層で、絶縁膜３０と同様にＭＩＳスイッチング
ダイオードのＰ型の半導体領域１８の露出面の一部上か
ら、Ｐ型の半導体領域１８と第１の形成領域１３ａ側に
位置する分離絶縁膜１２との間に位置するＮ型の半導体
領域１９の露出面上及び第１の形成領域１３ａ側に位置
する分離絶縁膜１２上に延在して形成されているもので
ある。
ストランジスタ１のゲート電極１６と同時に形成された
第１層のポリシリコン層からなる導電体層にて形成され
たダミー層で、絶縁膜３０と同様にＭＩＳスイッチング
ダイオードのＰ型の半導体領域１８の露出面の一部上か
ら、Ｐ型の半導体領域１８と第１の形成領域１３ａ側に
位置する分離絶縁膜１２との間に位置するＮ型の半導体
領域１９の露出面上及び第１の形成領域１３ａ側に位置
する分離絶縁膜１２上に延在して形成されているもので
ある。
【００７４】２０は第２の形成領域１３ｂ上にＰ型の半
導体領域１８の露出面に接し、かつ、ダミー層３１の表
面に接して第１の形成領域１３ａ側に位置する分離絶縁
膜１２上にに延在して形成され、膜厚が２５Å〜５０Å
のシリコン酸化膜、膜厚が５０Å〜７０Åのシリコン窒
化膜、あるいは膜厚が３０Å〜６０Åのシリコン窒化酸
化膜のいずれかからなるトンネル絶縁膜、２１はこのト
ンネル絶縁膜の表面上に形成された第２層のポリシリコ
ン層からなる導電層にて形成される電極で、図２に示す
記憶ノード２に電気的に接続されるものであり、トンネ
ル絶縁膜２０と同様に第１の形成領域１３ａ側に位置す
る分離絶縁膜１２上に延在して形成されており、厚さが
１５００Å以上、例えば２０００Åにされているもので
ある。
導体領域１８の露出面に接し、かつ、ダミー層３１の表
面に接して第１の形成領域１３ａ側に位置する分離絶縁
膜１２上にに延在して形成され、膜厚が２５Å〜５０Å
のシリコン酸化膜、膜厚が５０Å〜７０Åのシリコン窒
化膜、あるいは膜厚が３０Å〜６０Åのシリコン窒化酸
化膜のいずれかからなるトンネル絶縁膜、２１はこのト
ンネル絶縁膜の表面上に形成された第２層のポリシリコ
ン層からなる導電層にて形成される電極で、図２に示す
記憶ノード２に電気的に接続されるものであり、トンネ
ル絶縁膜２０と同様に第１の形成領域１３ａ側に位置す
る分離絶縁膜１２上に延在して形成されており、厚さが
１５００Å以上、例えば２０００Åにされているもので
ある。
【００７５】２５はこの第１の層間絶縁膜上に形成さ
れ、上記第２層とは異なる上層の第３層のポリシリコン
層からなる導電体層にて形成される一対の低抵抗部２
３、２４の間に位置し、図２に示す負荷素子３に相当す
る高抵抗部であり、一方の低抵抗部２３は上記アクセス
トランジスタ１の一対のソース／ドレイン領域の一方の
ソース／ドレイン領域１５と第１の層間絶縁膜２２に設
けられたコンタクトホール２２ａを介して電気的に接続
されるとともに、ＭＩＳスイッチングダイオードの電極
２１における分離絶縁膜１２上に延在した部分と第１の
層間絶縁膜２２に設けられ分離絶縁膜１２上に形成され
たコンタクトホール２２ｂを介して電気的に接続されて
図２に示す記憶ノード２を構成するとともに、他方の低
抵抗部２４は図２に示す第１の電源電位ノード４に電気
的に接続されている。
れ、上記第２層とは異なる上層の第３層のポリシリコン
層からなる導電体層にて形成される一対の低抵抗部２
３、２４の間に位置し、図２に示す負荷素子３に相当す
る高抵抗部であり、一方の低抵抗部２３は上記アクセス
トランジスタ１の一対のソース／ドレイン領域の一方の
ソース／ドレイン領域１５と第１の層間絶縁膜２２に設
けられたコンタクトホール２２ａを介して電気的に接続
されるとともに、ＭＩＳスイッチングダイオードの電極
２１における分離絶縁膜１２上に延在した部分と第１の
層間絶縁膜２２に設けられ分離絶縁膜１２上に形成され
たコンタクトホール２２ｂを介して電気的に接続されて
図２に示す記憶ノード２を構成するとともに、他方の低
抵抗部２４は図２に示す第１の電源電位ノード４に電気
的に接続されている。
【００７６】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、上記実施例１と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、Ｐ型の半導体領域１８の全周囲にＮ型
の半導体領域１９が存在し分離酸化膜１２と接すること
がないため、Ｐ型の半導体領域１８と分離酸化膜１２の
結晶構造の違いによる結晶欠陥により生ずるリーク電流
を抑制することができ、分離絶縁膜１２上でＭＩＳスイ
ッチングダイオードの電極２１と負荷素子の低抵抗部２
３とを電気的に接続しているため、ＭＩＳスイッチング
ダイオードのトンネル絶縁膜２０へのダメージを全く無
くすことができてトンネル絶縁膜２０の信頼性を向上で
き、リーク電流をさらに抑制できるものである。
する半導体記憶装置においても、上記実施例１と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、Ｐ型の半導体領域１８の全周囲にＮ型
の半導体領域１９が存在し分離酸化膜１２と接すること
がないため、Ｐ型の半導体領域１８と分離酸化膜１２の
結晶構造の違いによる結晶欠陥により生ずるリーク電流
を抑制することができ、分離絶縁膜１２上でＭＩＳスイ
ッチングダイオードの電極２１と負荷素子の低抵抗部２
３とを電気的に接続しているため、ＭＩＳスイッチング
ダイオードのトンネル絶縁膜２０へのダメージを全く無
くすことができてトンネル絶縁膜２０の信頼性を向上で
き、リーク電流をさらに抑制できるものである。
【００７７】実施例４．図８はこの発明の実施例４を示
すものであり、上記した実施例３に対して、メモリセル
ＭＣの構造、つまり、ダミー層３１が第３層の導電体層
の低抵抗部２３に電気的に接続されている点で相違する
だけであり、その他の点については上記した実施例３と
同様である。なお、図８において上記実施例３の図７に
示した符号と同一符号は同一又は相当部分を示すもので
ある。
すものであり、上記した実施例３に対して、メモリセル
ＭＣの構造、つまり、ダミー層３１が第３層の導電体層
の低抵抗部２３に電気的に接続されている点で相違する
だけであり、その他の点については上記した実施例３と
同様である。なお、図８において上記実施例３の図７に
示した符号と同一符号は同一又は相当部分を示すもので
ある。
【００７８】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、上記実施例３と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、ダミー層が分離絶縁膜１２上で第３層
の導電体層の低抵抗部２３に電気的に接続されているた
め、ダミー層によるノイズの発生を抑制できるものであ
る。
する半導体記憶装置においても、上記実施例３と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、ダミー層が分離絶縁膜１２上で第３層
の導電体層の低抵抗部２３に電気的に接続されているた
め、ダミー層によるノイズの発生を抑制できるものであ
る。
【００７９】実施例５．図９はこの発明の実施例５を示
すものであり、上記した実施例１に対して、メモリセル
ＭＣの構造、特に実施例１に示したものがトンネル絶縁
膜２０を形成するための絶縁膜及び電極２１を形成する
ための第２の導電体層を順次形成した後、絶縁膜及び第
２の導電体層をエッチングしてトンネル絶縁膜２０及び
電極２１を形成しているものであるのに対して、トンネ
ル電流が流れることのない十分な膜厚の層間絶縁膜３２
を形成し、この層間絶縁膜３２におけるＰ型の半導体領
域１８の表面上の所望箇所にコンタクトホール３２ａを
形成し、このコンタクトホール３２ａ内にトンネル絶縁
膜２０を成膜した後、層間絶縁膜３２及びトンネル絶縁
膜２０上に第２層の導電体層を形成し、第２層の導電体
層をエッチングして電極を得ている点で相違するだけで
あり、その他の点については上記した実施例１と同様で
ある。
すものであり、上記した実施例１に対して、メモリセル
ＭＣの構造、特に実施例１に示したものがトンネル絶縁
膜２０を形成するための絶縁膜及び電極２１を形成する
ための第２の導電体層を順次形成した後、絶縁膜及び第
２の導電体層をエッチングしてトンネル絶縁膜２０及び
電極２１を形成しているものであるのに対して、トンネ
ル電流が流れることのない十分な膜厚の層間絶縁膜３２
を形成し、この層間絶縁膜３２におけるＰ型の半導体領
域１８の表面上の所望箇所にコンタクトホール３２ａを
形成し、このコンタクトホール３２ａ内にトンネル絶縁
膜２０を成膜した後、層間絶縁膜３２及びトンネル絶縁
膜２０上に第２層の導電体層を形成し、第２層の導電体
層をエッチングして電極を得ている点で相違するだけで
あり、その他の点については上記した実施例１と同様で
ある。
【００８０】なお、３２ｂ〜３２ｄも層間絶縁膜３２に
形成されたコンタクトホールである。また層間絶縁膜３
２のコンタクトホール３２ａ内に成膜されたトンネル絶
縁膜２０は上記した実施例１と同じ、つまり、膜厚が２
５Å〜５０Åのシリコン酸化膜、膜厚が５０Å〜７０Å
のシリコン窒化膜、あるいは膜厚が３０Å〜６０Åのシ
リコン窒化酸化膜のいずれかからなるものである。この
ように構成されたメモリセルＭＣを有する半導体記憶装
置においても、上記実施例１と同様に、書き込み、読み
出し、データの保持ができ、同様の効果を奏する他、層
間絶縁膜３２のコンタクトホール３２ａ内にトンネル絶
縁膜２０が成膜されているため、メモリセルＭＣの占有
面積を縮小することができるものである。
形成されたコンタクトホールである。また層間絶縁膜３
２のコンタクトホール３２ａ内に成膜されたトンネル絶
縁膜２０は上記した実施例１と同じ、つまり、膜厚が２
５Å〜５０Åのシリコン酸化膜、膜厚が５０Å〜７０Å
のシリコン窒化膜、あるいは膜厚が３０Å〜６０Åのシ
リコン窒化酸化膜のいずれかからなるものである。この
ように構成されたメモリセルＭＣを有する半導体記憶装
置においても、上記実施例１と同様に、書き込み、読み
出し、データの保持ができ、同様の効果を奏する他、層
間絶縁膜３２のコンタクトホール３２ａ内にトンネル絶
縁膜２０が成膜されているため、メモリセルＭＣの占有
面積を縮小することができるものである。
【００８１】実施例６．図１０はこの発明の実施例６を
示すものであり、上記した実施例１に対して、メモリセ
ルＭＣの構造、特に実施例１に示したものが相関絶縁膜
２２を形成する以前にトンネル絶縁膜２０および電極２
１を形成しているものであるのに対して、基板１０の表
面上に所望の膜厚の相関絶縁膜２２を形成し、この層間
絶縁膜２２におけるＰ型の半導体領域１８の表面上の所
望箇所にコンタクトホール２２ｂを形成し、このコンタ
クトホール２２ｂ内にトンネル絶縁膜２０を成膜した
後、層間絶縁膜２２及びトンネル絶縁膜２０上に第２層
の導電体層を形成し、トンネル絶縁膜２０上の第２層の
導電体層を電極２１としている点で相違するだけであ
り、その他の点については上記した実施例１と同様であ
る。
示すものであり、上記した実施例１に対して、メモリセ
ルＭＣの構造、特に実施例１に示したものが相関絶縁膜
２２を形成する以前にトンネル絶縁膜２０および電極２
１を形成しているものであるのに対して、基板１０の表
面上に所望の膜厚の相関絶縁膜２２を形成し、この層間
絶縁膜２２におけるＰ型の半導体領域１８の表面上の所
望箇所にコンタクトホール２２ｂを形成し、このコンタ
クトホール２２ｂ内にトンネル絶縁膜２０を成膜した
後、層間絶縁膜２２及びトンネル絶縁膜２０上に第２層
の導電体層を形成し、トンネル絶縁膜２０上の第２層の
導電体層を電極２１としている点で相違するだけであ
り、その他の点については上記した実施例１と同様であ
る。
【００８２】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、上記実施例１と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、層間絶縁膜２２のコンタクトホール２
２ｂ内にトンネル絶縁膜２０が成膜されているため、メ
モリセルＭＣの占有面積を縮小することができ、さら
に、導電体層の枚数を３層から２層に削減できるため製
造工程数を減少できるものである。
する半導体記憶装置においても、上記実施例１と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、層間絶縁膜２２のコンタクトホール２
２ｂ内にトンネル絶縁膜２０が成膜されているため、メ
モリセルＭＣの占有面積を縮小することができ、さら
に、導電体層の枚数を３層から２層に削減できるため製
造工程数を減少できるものである。
【００８３】実施例７．図１１はこの発明の実施例７を
示すものであり、上記した実施例５に対して、メモリセ
ルＭＣの構造、特に実施例５に示したものがコンタクト
ホール３２ａ内にトンネル絶縁膜２０を成膜した後、層
間絶縁膜３２及びトンネル絶縁膜２０上に第２層の導電
体層を形成し、第２層の導電体層をエッチングして電極
を得ているのに対して、このコンタクトホール３２ａ内
に第２層の導電体層からなる電極２１も埋め込んでいる
点で相違するだけであり、その他の点については上記し
た実施例５と同様である。
示すものであり、上記した実施例５に対して、メモリセ
ルＭＣの構造、特に実施例５に示したものがコンタクト
ホール３２ａ内にトンネル絶縁膜２０を成膜した後、層
間絶縁膜３２及びトンネル絶縁膜２０上に第２層の導電
体層を形成し、第２層の導電体層をエッチングして電極
を得ているのに対して、このコンタクトホール３２ａ内
に第２層の導電体層からなる電極２１も埋め込んでいる
点で相違するだけであり、その他の点については上記し
た実施例５と同様である。
【００８４】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、上記実施例５と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、層間絶縁膜２２のコンタクトホール２
２ｂ内にトンネル絶縁膜２０が成膜されているため、メ
モリセルＭＣの占有面積を縮小することができ、さら
に、第２層の導電体層からなる電極２１を層間絶縁膜３
２のコンタクトホール３２ａに埋め込んでいるため、第
２層の導電体層による段差が減り電極２１形成以後の写
真製版工程においてフォーカスマージンを増大できるも
のである。
する半導体記憶装置においても、上記実施例５と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、層間絶縁膜２２のコンタクトホール２
２ｂ内にトンネル絶縁膜２０が成膜されているため、メ
モリセルＭＣの占有面積を縮小することができ、さら
に、第２層の導電体層からなる電極２１を層間絶縁膜３
２のコンタクトホール３２ａに埋め込んでいるため、第
２層の導電体層による段差が減り電極２１形成以後の写
真製版工程においてフォーカスマージンを増大できるも
のである。
【００８５】実施例８．
図１２はこの発明の実施例８を示すものであり、上記し
た実施例１に対して、メモリセルＭＣの構造、特に実施
例１に示したものがアクセストランジスタ１と負荷素子
３と負性抵抗素子５との３素子にて構成しているものに
対して、さらに記憶ノード２と第２の電位（接地電位）
が印加される第２の電源電位ノード６の間に容量性素子
３３を接続し、４素子にて構成している点で相違し、そ
れにともない、データの読み出し動作が実施例１と異な
るだけであり、その他の点については上記した実施例１
と同様である。本実施例における読み出し動作のうち実
施例１と異なる点は、メモリセルの選択以前において、
ビット線ＢＬの電位が電気的にフローティング状態とな
っていること、および、メモリセルが選択され記憶ノー
ド２がビット線ＢＬに接続されると、容量性素子３３が
保持しているデータに基づく電荷とビット線に充電され
ている電荷が互いの電位が等しくなるよう移動するた
め、メモリセルＭＣに保持されていたデータが“０”の
場合と“１”の場合で電荷の移動量が異なり、そのため
電荷移動後のビット線電位が異なる値になることを利用
してデータの読み出しを可能にしていることである。
た実施例１に対して、メモリセルＭＣの構造、特に実施
例１に示したものがアクセストランジスタ１と負荷素子
３と負性抵抗素子５との３素子にて構成しているものに
対して、さらに記憶ノード２と第２の電位（接地電位）
が印加される第２の電源電位ノード６の間に容量性素子
３３を接続し、４素子にて構成している点で相違し、そ
れにともない、データの読み出し動作が実施例１と異な
るだけであり、その他の点については上記した実施例１
と同様である。本実施例における読み出し動作のうち実
施例１と異なる点は、メモリセルの選択以前において、
ビット線ＢＬの電位が電気的にフローティング状態とな
っていること、および、メモリセルが選択され記憶ノー
ド２がビット線ＢＬに接続されると、容量性素子３３が
保持しているデータに基づく電荷とビット線に充電され
ている電荷が互いの電位が等しくなるよう移動するた
め、メモリセルＭＣに保持されていたデータが“０”の
場合と“１”の場合で電荷の移動量が異なり、そのため
電荷移動後のビット線電位が異なる値になることを利用
してデータの読み出しを可能にしていることである。
【００８６】このように構成されたメモリセルＭＣを有
する半導体記憶装置においては、実施例１と同様の効果
を奏するとともに、同様のデータの書き込み、保持動作
が可能であり、データの読み出し動作においては、負性
抵抗素子５に多量の電流が流れることがないため、トン
ネル酸化膜２０に電流が流れることにより発生する信頼
性の低下を防ぐことができるものである。
する半導体記憶装置においては、実施例１と同様の効果
を奏するとともに、同様のデータの書き込み、保持動作
が可能であり、データの読み出し動作においては、負性
抵抗素子５に多量の電流が流れることがないため、トン
ネル酸化膜２０に電流が流れることにより発生する信頼
性の低下を防ぐことができるものである。
【００８７】実施例９．図１３ないし図１４はこの発明
の実施例９を示すものであり、上記した実施例１に対し
て、メモリセルＭＣの構造、特に実施例１に示したもの
がアクセストランジスタ１と負荷素子３と負性抵抗素子
５との３素子にて構成しているものに対してアクセスト
ランジスタ１と負性抵抗素子５との２素子にて構成して
いる点で相違し、２素子にて構成したことによりそれに
付随する関連部分の構成が相違するだけであり、その他
の点については上記した実施例１と同様である。
の実施例９を示すものであり、上記した実施例１に対し
て、メモリセルＭＣの構造、特に実施例１に示したもの
がアクセストランジスタ１と負荷素子３と負性抵抗素子
５との３素子にて構成しているものに対してアクセスト
ランジスタ１と負性抵抗素子５との２素子にて構成して
いる点で相違し、２素子にて構成したことによりそれに
付随する関連部分の構成が相違するだけであり、その他
の点については上記した実施例１と同様である。
【００８８】すなわち、図１３及び図１４はこの発明の
実施例５におけるメモリセルＭＣを示す回路図及び断面
図であり、図１３及び図１４において上記実施例１の図
２及び図３に示した符号と同一符号は同一又は相当部分
を示すものであり、１はドレイン電極が対応した列のビ
ット線ＢＬに接続されるとともにソース電極が記憶ノー
ド２に接続され、ゲート電極が対応した行のワード線Ｗ
Ｌに接続され、しきい値電圧Ｖth(A) が上記ビット線負
荷トランジスタＱ１、Ｑ２のしきい値電圧Ｖth(B) より
小さいとともに、ゲート電極に第２の電位である接地電
位が印加されている場合において、第１の電源電位ノー
ドから第１のビット線負荷トランジスタＱ１、Ｑ２及び
ビット線ＢＬを介してドレイン領域に供給される電力に
基づいて記憶ノード２にサブスレッシュホールド電流
（上記実施例１における負荷素子に流れる電流と同じ程
度にすればさらに良い）を与えるＮ型ＭＯＳトランジス
タからなるアクセストランジスタである。
実施例５におけるメモリセルＭＣを示す回路図及び断面
図であり、図１３及び図１４において上記実施例１の図
２及び図３に示した符号と同一符号は同一又は相当部分
を示すものであり、１はドレイン電極が対応した列のビ
ット線ＢＬに接続されるとともにソース電極が記憶ノー
ド２に接続され、ゲート電極が対応した行のワード線Ｗ
Ｌに接続され、しきい値電圧Ｖth(A) が上記ビット線負
荷トランジスタＱ１、Ｑ２のしきい値電圧Ｖth(B) より
小さいとともに、ゲート電極に第２の電位である接地電
位が印加されている場合において、第１の電源電位ノー
ドから第１のビット線負荷トランジスタＱ１、Ｑ２及び
ビット線ＢＬを介してドレイン領域に供給される電力に
基づいて記憶ノード２にサブスレッシュホールド電流
（上記実施例１における負荷素子に流れる電流と同じ程
度にすればさらに良い）を与えるＮ型ＭＯＳトランジス
タからなるアクセストランジスタである。
【００８９】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、メモリセルの非選択時
及びデータの保持期間に、負性抵抗素子５に対して第１
の電源電位ノードから第１のビット線負荷トランジスタ
Ｑ１、Ｑ２及びビット線ＢＬからの電力に基づきアクセ
ストランジスタ１のサブスレッシュホールド電流が流さ
れるため、つまりアクセストランジスタ１により図４に
示す電圧−電流特性βが得られるため、実施例１と同様
の動作及び効果を奏するとともに、メモリセルＭＣが２
素子で形成できるので、占有面積の縮小及び製造工程の
簡略化がはかれるものである。
する半導体記憶装置においても、メモリセルの非選択時
及びデータの保持期間に、負性抵抗素子５に対して第１
の電源電位ノードから第１のビット線負荷トランジスタ
Ｑ１、Ｑ２及びビット線ＢＬからの電力に基づきアクセ
ストランジスタ１のサブスレッシュホールド電流が流さ
れるため、つまりアクセストランジスタ１により図４に
示す電圧−電流特性βが得られるため、実施例１と同様
の動作及び効果を奏するとともに、メモリセルＭＣが２
素子で形成できるので、占有面積の縮小及び製造工程の
簡略化がはかれるものである。
【００９０】実施例１０．図１５はこの発明の実施例１
０を示すものであり、上記した実施例９に対して、メモ
リセルＭＣの構造、つまり、アクセストランジスタ１を
上記した実施例９に示したものがプレーナ型のＮ型ＭＯ
Ｓトランジスタとしているのに対して、コンタクトホー
ル型トランジスタとしている点で相違するだけであり、
その他の点については上記した実施例９と同様である。
０を示すものであり、上記した実施例９に対して、メモ
リセルＭＣの構造、つまり、アクセストランジスタ１を
上記した実施例９に示したものがプレーナ型のＮ型ＭＯ
Ｓトランジスタとしているのに対して、コンタクトホー
ル型トランジスタとしている点で相違するだけであり、
その他の点については上記した実施例９と同様である。
【００９１】すなわち、図１５はこの発明の実施例１０
におけるメモリセルＭＣを示す断面図であり、図におい
て上記実施例９の図１４に示した符号と同一符号は同一
又は相当部分を示すものであり、２１はトンネル絶縁膜
２０の表面上に形成された第２層のＮ型の不純物が注入
されたポリシリコン層からなる導電体層にて形成される
電極で、アクセストランジスタ１の他方のソース／ドレ
イン領域１５と兼用してするものである。
におけるメモリセルＭＣを示す断面図であり、図におい
て上記実施例９の図１４に示した符号と同一符号は同一
又は相当部分を示すものであり、２１はトンネル絶縁膜
２０の表面上に形成された第２層のＮ型の不純物が注入
されたポリシリコン層からなる導電体層にて形成される
電極で、アクセストランジスタ１の他方のソース／ドレ
イン領域１５と兼用してするものである。
【００９２】３３は電極２０の表面上に形成された層間
絶縁膜３４、３５、３６のコンタクトホール内に埋め込
まれ、電極２０とＰＮ接合をなして形成されたＰ型の不
純物が注入されたポリシリコンからなるチャネル領域、
１６はこのチャネル領域の周囲をゲート絶縁膜１７を介
して囲うように形成されたポリシリコン層からなるゲー
ト電極、１４は層間絶縁膜３４上にチャネル領域３１と
ＰＮ接合をなして形成されたＮ型の不純物が注入された
ポリシリコンからなる一方のソース／ドレイン領域であ
る。なお、アクセストランジスタ１は、他方のソース／
ドレイン領域１５とチャネル領域３１とゲート電極１６
と一方のソース／ドレイン領域１４とによって構成され
ているものである。２７は層間絶縁膜３７上に一方のソ
ース／ドレイン領域１４と層間絶縁膜３７に形成された
コンタクトホールを介して電気的に接続されるように形
成されたビット線である。
絶縁膜３４、３５、３６のコンタクトホール内に埋め込
まれ、電極２０とＰＮ接合をなして形成されたＰ型の不
純物が注入されたポリシリコンからなるチャネル領域、
１６はこのチャネル領域の周囲をゲート絶縁膜１７を介
して囲うように形成されたポリシリコン層からなるゲー
ト電極、１４は層間絶縁膜３４上にチャネル領域３１と
ＰＮ接合をなして形成されたＮ型の不純物が注入された
ポリシリコンからなる一方のソース／ドレイン領域であ
る。なお、アクセストランジスタ１は、他方のソース／
ドレイン領域１５とチャネル領域３１とゲート電極１６
と一方のソース／ドレイン領域１４とによって構成され
ているものである。２７は層間絶縁膜３７上に一方のソ
ース／ドレイン領域１４と層間絶縁膜３７に形成された
コンタクトホールを介して電気的に接続されるように形
成されたビット線である。
【００９３】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、上記実施例９と同様の
効果を奏する他、アクセストランジスタ１をＭＩＳスイ
ッチングダイオード５上に形成できるため、メモリセル
ＭＣの占有面積をさらに縮小化できるものである。
する半導体記憶装置においても、上記実施例９と同様の
効果を奏する他、アクセストランジスタ１をＭＩＳスイ
ッチングダイオード５上に形成できるため、メモリセル
ＭＣの占有面積をさらに縮小化できるものである。
【００９４】実施例１１．図１６はこの発明の実施例１
１を示すものであり、上記した実施例１に対して、メモ
リセルＭＣの構造、特に実施例１に示したものが第１の
電源電位ノード４と記憶ノード２の間に接続されている
負荷素子３を高抵抗の抵抗素子としているものに対し
て、本実施例においてはこの負荷素子３を特に負性抵抗
素子３８としている点で相違し、それに付随する関連部
分の構成が相違するだけであり、その他の点については
上記した実施例１と同様である。図１７は上記のように
構成された負性抵抗素子３８である負荷素子３を用いた
メモリセルＭＣの電流−電圧特性を示すものであり、図
１７において、太実線にて示す曲線α1 は負性抵抗素子
５の電流−電圧特性（負性抵抗特性）、細実線にて示す
曲線α2 は負性抵抗素子３８の電流−電圧特性（負性抵
抗特性）をそれぞれ示し、点Ｆ1 ないしＦ3 は曲線α1
と曲線α2 との交点であり、データの保持状態における
安定点である。このように構成されたメモリセルＭＣを
有する半導体記憶装置においても、実施例１と同様に、
書き込み、読み出し、データの保持ができ、同様の効果
を奏するとともに、３つの安定点を持つため多値記憶が
可能となるものである。
１を示すものであり、上記した実施例１に対して、メモ
リセルＭＣの構造、特に実施例１に示したものが第１の
電源電位ノード４と記憶ノード２の間に接続されている
負荷素子３を高抵抗の抵抗素子としているものに対し
て、本実施例においてはこの負荷素子３を特に負性抵抗
素子３８としている点で相違し、それに付随する関連部
分の構成が相違するだけであり、その他の点については
上記した実施例１と同様である。図１７は上記のように
構成された負性抵抗素子３８である負荷素子３を用いた
メモリセルＭＣの電流−電圧特性を示すものであり、図
１７において、太実線にて示す曲線α1 は負性抵抗素子
５の電流−電圧特性（負性抵抗特性）、細実線にて示す
曲線α2 は負性抵抗素子３８の電流−電圧特性（負性抵
抗特性）をそれぞれ示し、点Ｆ1 ないしＦ3 は曲線α1
と曲線α2 との交点であり、データの保持状態における
安定点である。このように構成されたメモリセルＭＣを
有する半導体記憶装置においても、実施例１と同様に、
書き込み、読み出し、データの保持ができ、同様の効果
を奏するとともに、３つの安定点を持つため多値記憶が
可能となるものである。
【００９５】実施例１２．図１８、図１９はこの発明の
実施例１２を示すものであり、図１８において、ＭＣ１
ないしＭＣ４はそれぞれ複数行、複数列（説明の都合上
２行、２列分だけ図にて示す）の対応した行及び列に配
設されたメモリセルで、対応した行に配設された書き込
み用ワード線ＷＷＬと読み出し用ワード線ＲＷＬに接続
されるとともに、対応した列に配設された書き込み用ビ
ット線ＷＢＬと読み出し用ビット線ＲＢＬに接続され、
図１９に示す構成になっているものである。
実施例１２を示すものであり、図１８において、ＭＣ１
ないしＭＣ４はそれぞれ複数行、複数列（説明の都合上
２行、２列分だけ図にて示す）の対応した行及び列に配
設されたメモリセルで、対応した行に配設された書き込
み用ワード線ＷＷＬと読み出し用ワード線ＲＷＬに接続
されるとともに、対応した列に配設された書き込み用ビ
ット線ＷＢＬと読み出し用ビット線ＲＢＬに接続され、
図１９に示す構成になっているものである。
【００９６】ＷＷＬ１、ＷＷＬ２はそれぞれ複数行（説
明の都合上２行分だけ図にて示す）の対応した行に配設
された書き込み用ワード線、ＲＷＬ１、ＲＷＬ２はそれ
ぞれ複数行（説明の都合上２行分だけ図にて示す）の対
応した行に配設された読み出し用ワード線、ＷＢＬ１、
ＷＢＬ２はそれぞれ複数列（説明の都合上２列分だけ図
にて示す）の対応した列に配設された複数の書き込み用
ビット線、ＲＢＬ１、ＲＢＬ２はそれぞれ複数列（説明
の都合上２列分だけ図にて示す）の対応した列に配設さ
れた複数の読み出し用ビット線であり、書き込み用ワー
ド線ＷＷＬ１、ＷＷＬ２と読み出し用ワード線ＲＷＬ
１、ＲＷＬ２は各１本ずつ対をなし対応した行のメモリ
セルＭＣ１、ＭＣ２またはＭＣ３、ＭＣ４にそれぞれ接
続され、書き込み用ビット線ＷＢＬ１、ＷＢＬ２と読み
出し用ビット線ＲＢＬ１、ＲＢＬ２は各１本ずつ対をな
し対応した列のメモリセルＭＣ１，ＭＣ３またはＭＣ
２、ＭＣ４にそれぞれ接続されている。
明の都合上２行分だけ図にて示す）の対応した行に配設
された書き込み用ワード線、ＲＷＬ１、ＲＷＬ２はそれ
ぞれ複数行（説明の都合上２行分だけ図にて示す）の対
応した行に配設された読み出し用ワード線、ＷＢＬ１、
ＷＢＬ２はそれぞれ複数列（説明の都合上２列分だけ図
にて示す）の対応した列に配設された複数の書き込み用
ビット線、ＲＢＬ１、ＲＢＬ２はそれぞれ複数列（説明
の都合上２列分だけ図にて示す）の対応した列に配設さ
れた複数の読み出し用ビット線であり、書き込み用ワー
ド線ＷＷＬ１、ＷＷＬ２と読み出し用ワード線ＲＷＬ
１、ＲＷＬ２は各１本ずつ対をなし対応した行のメモリ
セルＭＣ１、ＭＣ２またはＭＣ３、ＭＣ４にそれぞれ接
続され、書き込み用ビット線ＷＢＬ１、ＷＢＬ２と読み
出し用ビット線ＲＢＬ１、ＲＢＬ２は各１本ずつ対をな
し対応した列のメモリセルＭＣ１，ＭＣ３またはＭＣ
２、ＭＣ４にそれぞれ接続されている。
【００９７】Ｑ１、Ｑ３はそれぞれこれら複数の書き込
み用ビット線ＷＢＬ１、ＷＢＬ２の対応したビット線Ｂ
Ｌに対して設けられ、第１の電位ＶCCが印加される第１
の電源電位ノードと対応したビット線ＢＬとの間に接続
されたＮ型ＭＯＳトランジスタからなるビット線負荷ト
ランジスタ、Ｑ２、Ｑ４はそれぞれこれら複数の読み出
し用ビット線ＲＢＬ１、ＲＢＬ２の対応したビット線Ｂ
Ｌに対して設けられ、第１の電位ＶCCが印加される第１
の電源電位ノードと対応したビット線ＢＬとの間に接続
されたＮ型ＭＯＳトランジスタからなるビット線負荷ト
ランジスタである。
み用ビット線ＷＢＬ１、ＷＢＬ２の対応したビット線Ｂ
Ｌに対して設けられ、第１の電位ＶCCが印加される第１
の電源電位ノードと対応したビット線ＢＬとの間に接続
されたＮ型ＭＯＳトランジスタからなるビット線負荷ト
ランジスタ、Ｑ２、Ｑ４はそれぞれこれら複数の読み出
し用ビット線ＲＢＬ１、ＲＢＬ２の対応したビット線Ｂ
Ｌに対して設けられ、第１の電位ＶCCが印加される第１
の電源電位ノードと対応したビット線ＢＬとの間に接続
されたＮ型ＭＯＳトランジスタからなるビット線負荷ト
ランジスタである。
【００９８】図１９において、１はドレイン電極が対応
した列の書き込み用ビット線ＷＢＬに接続されるととも
にソース電極が記憶ノード２に接続され、ゲート電極が
対応した行の書き込み用ワード線ＷＷＬに接続され、し
きい値電圧Ｖth(A)が上記ビット線負荷トランジスタＱ
１、Ｑ３のしきい値電圧Ｖth(B)より小さいＮ型ＭＯＳ
トランジスタからなる書き込み用アクセストランジス
タ、３は上記第１の電位Ｖccが印加される第１の電源電
位ノード４と上記記憶ノード２との間に接続された高抵
抗値の抵抗素子からなる負荷素子、５は上記記憶ノード
２と第２の電位である接地電位が印加される第２の電源
電位ノード６との間に接続され、スイッチ開始電圧Ｖ0
が上記第１の電位Ｖccと上記ビット線負荷トランジスタ
Ｑ１、Ｑ３のしきい値電圧Ｖth(B)との差より大きく、
上記第１の電位Ｖccと上記アクセストランジスタ１のし
きい値電圧Ｖth(A)との差より小さく、上記第１の電位
Ｖccの１／２より大きいＭＩＳスイッチングダイオード
からなる負性抵抗素子である。
した列の書き込み用ビット線ＷＢＬに接続されるととも
にソース電極が記憶ノード２に接続され、ゲート電極が
対応した行の書き込み用ワード線ＷＷＬに接続され、し
きい値電圧Ｖth(A)が上記ビット線負荷トランジスタＱ
１、Ｑ３のしきい値電圧Ｖth(B)より小さいＮ型ＭＯＳ
トランジスタからなる書き込み用アクセストランジス
タ、３は上記第１の電位Ｖccが印加される第１の電源電
位ノード４と上記記憶ノード２との間に接続された高抵
抗値の抵抗素子からなる負荷素子、５は上記記憶ノード
２と第２の電位である接地電位が印加される第２の電源
電位ノード６との間に接続され、スイッチ開始電圧Ｖ0
が上記第１の電位Ｖccと上記ビット線負荷トランジスタ
Ｑ１、Ｑ３のしきい値電圧Ｖth(B)との差より大きく、
上記第１の電位Ｖccと上記アクセストランジスタ１のし
きい値電圧Ｖth(A)との差より小さく、上記第１の電位
Ｖccの１／２より大きいＭＩＳスイッチングダイオード
からなる負性抵抗素子である。
【００９９】３９はドレイン電極が対応した列の読み出
し用ビット線ＲＢＬに接続されるとともに、ゲート電極
が対応した行の読み出し用ワード線ＲＷＬに接続された
Ｎ型ＭＯＳトランジスタからなる読み出し用アクセスト
ランジスタ、４０は読み出し用アクセストランジスタ３
９のソース電極と第３の電位であり、この実施例では接
地電位が印加される第３の電極電位ノードとの間に接続
され、ゲート電極が記憶ノード２に接続された読み出し
用トランジスタである。
し用ビット線ＲＢＬに接続されるとともに、ゲート電極
が対応した行の読み出し用ワード線ＲＷＬに接続された
Ｎ型ＭＯＳトランジスタからなる読み出し用アクセスト
ランジスタ、４０は読み出し用アクセストランジスタ３
９のソース電極と第３の電位であり、この実施例では接
地電位が印加される第３の電極電位ノードとの間に接続
され、ゲート電極が記憶ノード２に接続された読み出し
用トランジスタである。
【０１００】図１８に戻って、ＸＡＢは外部からの行ア
ドレス信号を受けて内部の行アドレス信号を出力する行
アドレスバッファ、ＸＡＤはこの行アドレスバッファか
らの内部行アドレス信号を受け、それぞれ一本づつの書
き込み用ワード線ＷＷＬと読み出し用ワード線ＲＷＬか
らなる複数のワード線対から所定のワード線対を選択す
るための行デコード信号を出力する行アドレスデコー
ダ、ＲＷＤはこの行アドレスデコーダからの行デコード
信号を受け、この受けた行デコード信号に基づき選択さ
れたワード線対の内読み出し用ワード線ＲＷＬに第１の
電位ＶCCを与え、非選択の読み出し用ワード線には第２
の電位（接地電位）を維持する読み出し用ワード線ドラ
イバである。
ドレス信号を受けて内部の行アドレス信号を出力する行
アドレスバッファ、ＸＡＤはこの行アドレスバッファか
らの内部行アドレス信号を受け、それぞれ一本づつの書
き込み用ワード線ＷＷＬと読み出し用ワード線ＲＷＬか
らなる複数のワード線対から所定のワード線対を選択す
るための行デコード信号を出力する行アドレスデコー
ダ、ＲＷＤはこの行アドレスデコーダからの行デコード
信号を受け、この受けた行デコード信号に基づき選択さ
れたワード線対の内読み出し用ワード線ＲＷＬに第１の
電位ＶCCを与え、非選択の読み出し用ワード線には第２
の電位（接地電位）を維持する読み出し用ワード線ドラ
イバである。
【０１０１】ＲＷＢは外部からのリード／ライト信号を
受けて内部のリード／ライト信号を出力するリード／ラ
イトバッファ、ＷＷＤはこの行アドレスデコーダからの
行デコード信号を受け、かつ、リード／ライトバッファ
ＲＷＢからの内部リード／ライト信号を受け、内部リー
ド／ライト信号が書き込みを示す場合、この実施例１２
においてはＬレベルの信号を示すと、受けた行デコード
信号に基づき選択されたワード線対の内書き込み用ワー
ド線ＷＷＬに第１の電位ＶCCを与え、非選択の書き込み
用ワード線には第２の電位（接地電位）を維持し、内部
リード／ライト信号が読み出しを示す場合、この実施例
１２においてはＨレベルの信号を示すと、すべての書き
込み用ワード線を非接続の状態にする書き込み用ワード
線ドライバである。
受けて内部のリード／ライト信号を出力するリード／ラ
イトバッファ、ＷＷＤはこの行アドレスデコーダからの
行デコード信号を受け、かつ、リード／ライトバッファ
ＲＷＢからの内部リード／ライト信号を受け、内部リー
ド／ライト信号が書き込みを示す場合、この実施例１２
においてはＬレベルの信号を示すと、受けた行デコード
信号に基づき選択されたワード線対の内書き込み用ワー
ド線ＷＷＬに第１の電位ＶCCを与え、非選択の書き込み
用ワード線には第２の電位（接地電位）を維持し、内部
リード／ライト信号が読み出しを示す場合、この実施例
１２においてはＨレベルの信号を示すと、すべての書き
込み用ワード線を非接続の状態にする書き込み用ワード
線ドライバである。
【０１０２】ＹＡＢは外部からの列アドレス信号を受け
て内部の列アドレス信号を出力する列アドレスバッフ
ァ、ＹＡＤはこの列アドレスバッファからの内部列アド
レス信号を受け、それぞれ一本づつの書き込み用ビット
線ＷＢＬと読み出し用ビット線ＲＢＬからなる複数のビ
ット線対から所定のビット線対を選択する列アドレスデ
コーダ、ＹＳはこの列アドレスデコーダからの列デコー
ド信号を受け、この受けたデコード信号に基づき選択さ
れたビット線対の内書き込みビット線ＷＢＬを書き込み
用データ線ＷＤＬに、読み出しビット線ＲＢＬを読み出
し用データ線ＲＤＬに接続する列選択スイッチで、非選
択のビット線ＢＬ対に対しては書き込み用データ線ＷＤ
Ｌ、読み出し用データ線ＲＤＬともに非接続の状態にし
てある。
て内部の列アドレス信号を出力する列アドレスバッフ
ァ、ＹＡＤはこの列アドレスバッファからの内部列アド
レス信号を受け、それぞれ一本づつの書き込み用ビット
線ＷＢＬと読み出し用ビット線ＲＢＬからなる複数のビ
ット線対から所定のビット線対を選択する列アドレスデ
コーダ、ＹＳはこの列アドレスデコーダからの列デコー
ド信号を受け、この受けたデコード信号に基づき選択さ
れたビット線対の内書き込みビット線ＷＢＬを書き込み
用データ線ＷＤＬに、読み出しビット線ＲＢＬを読み出
し用データ線ＲＤＬに接続する列選択スイッチで、非選
択のビット線ＢＬ対に対しては書き込み用データ線ＷＤ
Ｌ、読み出し用データ線ＲＤＬともに非接続の状態にし
てある。
【０１０３】ＷＤはこのリード／ライトバッファからの
内部リード／ライト信号を受け、内部リード／ライト信
号が書き込みを示す場合、この実施例１２においてはＨ
レベルの信号を示すと活性状態になり、入力された書き
込みデータに基づいたデータを上記書き込み用データ線
ＷＤＬに出力する書き込みドライバからなる書き込み回
路で、出力段にＰ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタとが直列接続されたＣＭＯＳインバータを有
し、このＣＭＯＳインバータにより、入力された書き込
みデータが０を示すと上記書き込み用データ線ＷＤＬに
選択された書き込み用ビット線ＷＢＬが第１の電位ＶCC
と同じ電位を示すようなデータを与え、入力された書き
込みデータが１を示すと上記書き込み用データ線ＷＤＬ
に第２の電位（接地電位）と同じ電位を示すようなデー
タを与えるものである。
内部リード／ライト信号を受け、内部リード／ライト信
号が書き込みを示す場合、この実施例１２においてはＨ
レベルの信号を示すと活性状態になり、入力された書き
込みデータに基づいたデータを上記書き込み用データ線
ＷＤＬに出力する書き込みドライバからなる書き込み回
路で、出力段にＰ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタとが直列接続されたＣＭＯＳインバータを有
し、このＣＭＯＳインバータにより、入力された書き込
みデータが０を示すと上記書き込み用データ線ＷＤＬに
選択された書き込み用ビット線ＷＢＬが第１の電位ＶCC
と同じ電位を示すようなデータを与え、入力された書き
込みデータが１を示すと上記書き込み用データ線ＷＤＬ
に第２の電位（接地電位）と同じ電位を示すようなデー
タを与えるものである。
【０１０４】ＳＡは上記リード／ライトバッファＲＷＢ
からの内部リード／ライト信号を受け、内部リード／ラ
イト信号が読み出しを示す場合、この実施例１２におい
てはＨレベルの信号を示すと活性状態になり、上記読み
出し用データ線ＲＤＬに現れた選択されたメモリセルＭ
Ｃから読み出されたデータに基づく電位と比較電位ＶR
とを比較して読み出しデータを出力するセンスアンプか
らなる読み出し回路で、出力する読み出しデータは上記
読み出し用データ線ＲＤＬに現れた電位が比較電位ＶR
より高いとＨ（１を示す）を示し、低いとＬ（０を示
す）を示すものである。ＤＣはこの読み出し回路ＳＡに
比較電位ＶR を与えるためのダミーセルからなる比較電
位発生回路で、上記比較電位ＶR は、メモリセルＭＣに
Ｈが記憶された場合の読み出し用ビット線ＲＢＬに読み
出された電位ＶH とＬが記憶された場合の読み出し用ビ
ット線ＲＢＬに読み出された電位ＶL との間の電位、最
適には（ＶH ＋ＶL ）／２の電位にされている。
からの内部リード／ライト信号を受け、内部リード／ラ
イト信号が読み出しを示す場合、この実施例１２におい
てはＨレベルの信号を示すと活性状態になり、上記読み
出し用データ線ＲＤＬに現れた選択されたメモリセルＭ
Ｃから読み出されたデータに基づく電位と比較電位ＶR
とを比較して読み出しデータを出力するセンスアンプか
らなる読み出し回路で、出力する読み出しデータは上記
読み出し用データ線ＲＤＬに現れた電位が比較電位ＶR
より高いとＨ（１を示す）を示し、低いとＬ（０を示
す）を示すものである。ＤＣはこの読み出し回路ＳＡに
比較電位ＶR を与えるためのダミーセルからなる比較電
位発生回路で、上記比較電位ＶR は、メモリセルＭＣに
Ｈが記憶された場合の読み出し用ビット線ＲＢＬに読み
出された電位ＶH とＬが記憶された場合の読み出し用ビ
ット線ＲＢＬに読み出された電位ＶL との間の電位、最
適には（ＶH ＋ＶL ）／２の電位にされている。
【０１０５】ＩＯＢは外部からの書き込みデータを受け
て上記書き込み回路に書き込みデータを与えるととも
に、上記読み出し回路からの読み出しデータを受けて外
部へ読み出しデータを出力するための入出力バッファで
ある。
て上記書き込み回路に書き込みデータを与えるととも
に、上記読み出し回路からの読み出しデータを受けて外
部へ読み出しデータを出力するための入出力バッファで
ある。
【０１０６】本実施例においては、記憶ノード２に第１
の電源電位ノードおよび負荷素子３の経路に基づきデー
タ保持電流を供給するので、実施例１と同様のデータ保
持動作を行うことができる。
の電源電位ノードおよび負荷素子３の経路に基づきデー
タ保持電流を供給するので、実施例１と同様のデータ保
持動作を行うことができる。
【０１０７】本実施例によるデータの書き込み動作は、
上記した実施例１に対して、ビット線ＢＬの代わりに書
き込みビット線ＷＢＬを、ワード線ＷＬの代わりに書き
込みワード線ＷＷＬを、ワード線ドライバＷＤの代わり
に書き込みワード線ドライバＷＷＤを、データ線ＤＬの
代わりに書き込み用データ線ＷＤＬを用いる点で相違す
るだけであり、その他の点については上記した実施例１
と同様に行うことができる。
上記した実施例１に対して、ビット線ＢＬの代わりに書
き込みビット線ＷＢＬを、ワード線ＷＬの代わりに書き
込みワード線ＷＷＬを、ワード線ドライバＷＤの代わり
に書き込みワード線ドライバＷＷＤを、データ線ＤＬの
代わりに書き込み用データ線ＷＤＬを用いる点で相違す
るだけであり、その他の点については上記した実施例１
と同様に行うことができる。
【０１０８】本実施例による読み出し動作は、読み出し
用ビット線ＲＢＬおよび読み出し用ワード線ＲＷＬを用
い、選択されたメモリセルＭＣ１のデータが“１”の場
合には、読み出し用トランジスタ４０のゲート電極に接
続される記憶ノード２の電位が高電位であるＶA を示し
ていることから、読み出し用アクセストランジスタ４０
には、第１の電源電位ノード、ビット線負荷トランジス
タＱ２、読み出し用ビット線ＲＢＬ１、読み出し用アク
セストランジスタ３９の経路に基づき電流が流れ、その
電流による読み出し用ビット線ＲＢＬ１の電位の低下
を、選択された読み出し用ビット線ＲＢＬ１が接続され
る読み出し用データ線ＲＤＬの電位を読み出し回路ＳＡ
を用いて検知することにより実現することができる。
用ビット線ＲＢＬおよび読み出し用ワード線ＲＷＬを用
い、選択されたメモリセルＭＣ１のデータが“１”の場
合には、読み出し用トランジスタ４０のゲート電極に接
続される記憶ノード２の電位が高電位であるＶA を示し
ていることから、読み出し用アクセストランジスタ４０
には、第１の電源電位ノード、ビット線負荷トランジス
タＱ２、読み出し用ビット線ＲＢＬ１、読み出し用アク
セストランジスタ３９の経路に基づき電流が流れ、その
電流による読み出し用ビット線ＲＢＬ１の電位の低下
を、選択された読み出し用ビット線ＲＢＬ１が接続され
る読み出し用データ線ＲＤＬの電位を読み出し回路ＳＡ
を用いて検知することにより実現することができる。
【０１０９】一方、選択されたメモリセルＭＣ１のデー
タが“０”の場合には、読み出し用トランジスタ４０の
ゲート電極に接続される記憶ノード２の電位が低電位で
あるＶB を示していることから、読み出し用アクセスト
ランジスタ４０はほとんど電流を通さず、読み出し用ビ
ット線ＲＢＬ１の電位はほとんど変化することがなく、
選択された読み出し用ビット線ＲＢＬ１が接続される読
み出し用データ線ＲＤＬの電位を読み出し回路ＳＡを用
いて検知することにより実現することができる。
タが“０”の場合には、読み出し用トランジスタ４０の
ゲート電極に接続される記憶ノード２の電位が低電位で
あるＶB を示していることから、読み出し用アクセスト
ランジスタ４０はほとんど電流を通さず、読み出し用ビ
ット線ＲＢＬ１の電位はほとんど変化することがなく、
選択された読み出し用ビット線ＲＢＬ１が接続される読
み出し用データ線ＲＤＬの電位を読み出し回路ＳＡを用
いて検知することにより実現することができる。
【０１１０】上記したように、このように構成された半
導体記憶装置においては、上記実施例１と同様にデータ
の保持ができ、書き込み動作もほとんど同様に行うこと
ができ、データの読み出し動作も実現可能である他、デ
ータの読み出し動作時においてＭＩＳスイッチングダイ
オードからなる負性抵抗素子５のトンネル絶縁膜２０に
電流が流れることがなく、トンネル絶縁膜２０の信頼性
を向上できる。
導体記憶装置においては、上記実施例１と同様にデータ
の保持ができ、書き込み動作もほとんど同様に行うこと
ができ、データの読み出し動作も実現可能である他、デ
ータの読み出し動作時においてＭＩＳスイッチングダイ
オードからなる負性抵抗素子５のトンネル絶縁膜２０に
電流が流れることがなく、トンネル絶縁膜２０の信頼性
を向上できる。
【０１１１】実施例１３．図２０はこの発明の実施例１
３を示すものであり、上記した実施例１２に対して、メ
モリセルＭＣの構造、特に実施例１２に示したものがア
クセストランジスタ１と負荷素子３と負性抵抗素子５と
読み出し用アクセストランジスタ３９と読み出し用トラ
ンジスタ４０の５素子にて構成しているものに対してア
クセストランジスタ１と負性抵抗素子５と読み出し用ア
クセストランジスタ３９と読み出し用トランジスタ４０
の４素子にて構成している点で相違し、４素子にて構成
したことによりそれに付随する関連部分の構成が相違す
るだけであり、その他の点については上記した実施例１
２と同様である。
３を示すものであり、上記した実施例１２に対して、メ
モリセルＭＣの構造、特に実施例１２に示したものがア
クセストランジスタ１と負荷素子３と負性抵抗素子５と
読み出し用アクセストランジスタ３９と読み出し用トラ
ンジスタ４０の５素子にて構成しているものに対してア
クセストランジスタ１と負性抵抗素子５と読み出し用ア
クセストランジスタ３９と読み出し用トランジスタ４０
の４素子にて構成している点で相違し、４素子にて構成
したことによりそれに付随する関連部分の構成が相違す
るだけであり、その他の点については上記した実施例１
２と同様である。
【０１１２】すなわち、図２０はこの発明の実施例５に
おけるメモリセルＭＣを示す回路図であり、図２０にお
いて上記実施例１２の図１９に示した符号と同一符号は
同一又は相当部分を示すものであり、１はドレイン電極
が対応した列の書き込み用ビット線ＷＢＬに接続される
とともにソース電極が記憶ノード２に接続され、ゲート
電極が対応した行の書き込み用ワード線ＷＷＬに接続さ
れ、しきい値電圧Ｖth(A) が上記ビット線負荷トランジ
スタＱ１、Ｑ３のしきい値電圧Ｖth(B) より小さいとと
もに、ゲート電極に第２の電位である接地電位が印加さ
れている場合において、第１の電源電位ノードから第１
のビット線負荷トランジスタＱ１、Ｑ２及び書き込み用
ビット線ＷＢＬを介してドレイン領域に供給される電力
に基づいて記憶ノード２にサブスレッシュホールド電流
（上記実施例１２における負荷素子に流れる電流と同じ
程度にすればさらに良い）を与えるＮ型ＭＯＳトランジ
スタからなるアクセストランジスタである。
おけるメモリセルＭＣを示す回路図であり、図２０にお
いて上記実施例１２の図１９に示した符号と同一符号は
同一又は相当部分を示すものであり、１はドレイン電極
が対応した列の書き込み用ビット線ＷＢＬに接続される
とともにソース電極が記憶ノード２に接続され、ゲート
電極が対応した行の書き込み用ワード線ＷＷＬに接続さ
れ、しきい値電圧Ｖth(A) が上記ビット線負荷トランジ
スタＱ１、Ｑ３のしきい値電圧Ｖth(B) より小さいとと
もに、ゲート電極に第２の電位である接地電位が印加さ
れている場合において、第１の電源電位ノードから第１
のビット線負荷トランジスタＱ１、Ｑ２及び書き込み用
ビット線ＷＢＬを介してドレイン領域に供給される電力
に基づいて記憶ノード２にサブスレッシュホールド電流
（上記実施例１２における負荷素子に流れる電流と同じ
程度にすればさらに良い）を与えるＮ型ＭＯＳトランジ
スタからなるアクセストランジスタである。
【０１１３】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、メモリセルの非選択時
及びデータの保持期間に、負性抵抗素子５に対して第１
の電源電位ノードから第１のビット線負荷トランジスタ
Ｑ１、Ｑ３及び書き込み用ビット線ＷＢＬからの電力に
基づきアクセストランジスタ１のサブスレッシュホール
ド電流が流されるため、つまりアクセストランジスタ１
により図４に示す電圧−電流特性βが得られるため、実
施例１２と同様の動作及び効果を奏するとともに、メモ
リセルＭＣが４素子で形成できるので、実施例１２に比
べ占有面積の縮小及び製造工程の簡略化がはかれるもの
である。
する半導体記憶装置においても、メモリセルの非選択時
及びデータの保持期間に、負性抵抗素子５に対して第１
の電源電位ノードから第１のビット線負荷トランジスタ
Ｑ１、Ｑ３及び書き込み用ビット線ＷＢＬからの電力に
基づきアクセストランジスタ１のサブスレッシュホール
ド電流が流されるため、つまりアクセストランジスタ１
により図４に示す電圧−電流特性βが得られるため、実
施例１２と同様の動作及び効果を奏するとともに、メモ
リセルＭＣが４素子で形成できるので、実施例１２に比
べ占有面積の縮小及び製造工程の簡略化がはかれるもの
である。
【０１１４】実施例１４．図２１はこの発明の実施例１
４を示すものであり、上記した実施例１２に対して、選
択された読み出し用ビット線ＲＢＬに接続される読み出
し用データ線ＲＤＬと、該ビット線と対をなしダミーメ
モリセルからなる比較電位発生回路ＤＣが接続されてい
る書き込み用ビット線ＷＢＬに接続される書き込み用デ
ータ線ＷＤＬのそれぞれが示す電位を比較することによ
りデータの読み出しを行っている点で相違するだけであ
り、その他の点については上記した実施例１２と同様で
ある。
４を示すものであり、上記した実施例１２に対して、選
択された読み出し用ビット線ＲＢＬに接続される読み出
し用データ線ＲＤＬと、該ビット線と対をなしダミーメ
モリセルからなる比較電位発生回路ＤＣが接続されてい
る書き込み用ビット線ＷＢＬに接続される書き込み用デ
ータ線ＷＤＬのそれぞれが示す電位を比較することによ
りデータの読み出しを行っている点で相違するだけであ
り、その他の点については上記した実施例１２と同様で
ある。
【０１１５】図２１において、上記実施例１２の図１８
に示した符号と同一符号は同一又は相当部分を示すもの
であり、ＤＷＤはリード／ライトバッファからの内部リ
ード／ライト信号を受け、内部リード／ライト信号が読
み出しを示す場合、この実施例１においてはＨレベルの
信号を示すと活性状態になり、接続されているダミーワ
ード線ＤＷＬに第１の電位ＶCCを与えるダミーワード線
ドライバ、ＤＣ１、ＤＣ２は各書き込み用ビット線ＷＢ
Ｌ１、ＢＬ２に１個ずつ接続され、ダミーワード線ドラ
イバＤＷＤに接続されている１本のダミーワード線ＤＷ
Ｌに接続されたダミーメモリセルからなる比較電位発生
回路である。
に示した符号と同一符号は同一又は相当部分を示すもの
であり、ＤＷＤはリード／ライトバッファからの内部リ
ード／ライト信号を受け、内部リード／ライト信号が読
み出しを示す場合、この実施例１においてはＨレベルの
信号を示すと活性状態になり、接続されているダミーワ
ード線ＤＷＬに第１の電位ＶCCを与えるダミーワード線
ドライバ、ＤＣ１、ＤＣ２は各書き込み用ビット線ＷＢ
Ｌ１、ＢＬ２に１個ずつ接続され、ダミーワード線ドラ
イバＤＷＤに接続されている１本のダミーワード線ＤＷ
Ｌに接続されたダミーメモリセルからなる比較電位発生
回路である。
【０１１６】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、上記実施例１２と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、データの読み出し時にノイズが発生し
た場合において、選択されたメモリセルＭＣが接続せれ
ている書き込み用ビット線ＷＢＬと読み出し用ビット線
ＲＢＬに現れるノイズは両ビット線においてほぼ同じも
のであるため、該ビット線対が接続される書き込み用デ
ータ線ＷＤＬと読み出し用データ線ＲＤＬの電位を読み
出し回路により比較検知する時点においてほとんど全て
キャンセルでき、読み出し誤差の低減を可能にするもの
である。
する半導体記憶装置においても、上記実施例１２と同様
に、書き込み、読み出し、データの保持ができ、同様の
効果を奏する他、データの読み出し時にノイズが発生し
た場合において、選択されたメモリセルＭＣが接続せれ
ている書き込み用ビット線ＷＢＬと読み出し用ビット線
ＲＢＬに現れるノイズは両ビット線においてほぼ同じも
のであるため、該ビット線対が接続される書き込み用デ
ータ線ＷＤＬと読み出し用データ線ＲＤＬの電位を読み
出し回路により比較検知する時点においてほとんど全て
キャンセルでき、読み出し誤差の低減を可能にするもの
である。
【０１１７】実施例１５．
図２２はこの発明の実施例１５に示す半導体記憶装置の
メモリセルＭＣの製造工程におけるＰ型の半導体領域１
８形成直後での断面図であり、上記実施例１ないし１４
のそれぞれに対し、Ｐ型の半導体領域１８をエピ層４１
を用いて形成している点において相違するだけであり、
その他の点については上記した実施例１ないし１４のそ
れぞれと同様である。
メモリセルＭＣの製造工程におけるＰ型の半導体領域１
８形成直後での断面図であり、上記実施例１ないし１４
のそれぞれに対し、Ｐ型の半導体領域１８をエピ層４１
を用いて形成している点において相違するだけであり、
その他の点については上記した実施例１ないし１４のそ
れぞれと同様である。
【０１１８】このように構成されたメモリセルＭＣを有
する半導体記憶装置においても、上記実施例１ないし１
４にそれぞれと同様に、書き込み、読み出し、データの
保持ができ、同様の効果を奏する他、他の方法（例えば
注入）で形成されたＰ型の半導体領域１８に比べ結晶欠
陥を生ずる可能性が減少しリーク電流を抑制できるもの
である。
する半導体記憶装置においても、上記実施例１ないし１
４にそれぞれと同様に、書き込み、読み出し、データの
保持ができ、同様の効果を奏する他、他の方法（例えば
注入）で形成されたＰ型の半導体領域１８に比べ結晶欠
陥を生ずる可能性が減少しリーク電流を抑制できるもの
である。
【０１１９】
【発明の効果】この発明の第１の発明は、マトリクス状
に配設された複数のメモリセルを有するものであり、各
ビット線に対応して設けられ、それぞれが第１の電位が
印加される第１の電源電位ノードと対応したビット線と
の間に接続されたＮ型ＭＯＳトランジスタからなる複数
のビット線負荷トランジスタを備え、上記複数のメモリ
セルそれぞれは、記憶ノードと対応した列のビット線と
の間に接続され、ゲート電極が対応した行のワード線に
接続され、しきい値電圧が上記ビット線負荷トランジス
タのしきい値電圧より小さいＮ型ＭＯＳトランジスタか
らなるアクセストランジスタと、上記記憶ノードと上記
第１の電位より低い第２の電位が印加される第２の電源
電位ノードとの間に接続され、スイッチ開始電圧が上記
第１の電位と上記ビット線負荷トランジスタのしきい値
電圧との差より大きく、上記第１の電位と上記アクセス
トランジスタのしきい値電圧との差より小さい負性抵抗
素子を有しているので、単一の電源によって選択された
メモリセルへのデータの書き込みを非選択のメモリセル
のデータの破壊を起こすことなく精度よく行えるととも
に、選択されたメモリセルからのデータの読み出しを精
度よく行え、かつ、メモリセルのデータの保持を少ない
消費電流によって維持できるという効果を有する。
に配設された複数のメモリセルを有するものであり、各
ビット線に対応して設けられ、それぞれが第１の電位が
印加される第１の電源電位ノードと対応したビット線と
の間に接続されたＮ型ＭＯＳトランジスタからなる複数
のビット線負荷トランジスタを備え、上記複数のメモリ
セルそれぞれは、記憶ノードと対応した列のビット線と
の間に接続され、ゲート電極が対応した行のワード線に
接続され、しきい値電圧が上記ビット線負荷トランジス
タのしきい値電圧より小さいＮ型ＭＯＳトランジスタか
らなるアクセストランジスタと、上記記憶ノードと上記
第１の電位より低い第２の電位が印加される第２の電源
電位ノードとの間に接続され、スイッチ開始電圧が上記
第１の電位と上記ビット線負荷トランジスタのしきい値
電圧との差より大きく、上記第１の電位と上記アクセス
トランジスタのしきい値電圧との差より小さい負性抵抗
素子を有しているので、単一の電源によって選択された
メモリセルへのデータの書き込みを非選択のメモリセル
のデータの破壊を起こすことなく精度よく行えるととも
に、選択されたメモリセルからのデータの読み出しを精
度よく行え、かつ、メモリセルのデータの保持を少ない
消費電流によって維持できるという効果を有する。
【０１２０】この発明の第２の発明は、ＭＩＳスイッチ
ングダイオードからなる負性抵抗素子を有するメモリセ
ルが半導体基板の一主面に形成されているものであり、
上記ＭＩＳスイッチングダイオードは、上記半導体基板
の一主面に露出面を有して形成され、深さが０．０５μ
ｍ〜１μｍであるとともに不純物濃度が１×１０17／ｃ
ｍ3 〜１×１０19／ｃｍ3 であるＰ型の半導体領域と、
上記半導体基板の一主面における上記Ｐ型の半導体領域
の下部に、上記Ｐ型の半導体領域とＰＮ接合をなして形
成され、上記第２の電源電位ノードに電気的に接続され
るＮ型の半導体領域と、上記半導体基板の一主面上に上
記Ｐ型の半導体領域の露出面に接して形成され、膜厚が
２５Å〜５０Åのシリコン酸化膜、膜厚が５０Å〜７０
Åのシリコン窒化膜、あるいは膜厚が３０Å〜６０Åの
シリコン窒化酸化膜のいずれかからなるトンネル絶縁膜
と、このトンネル絶縁膜の表面上に形成され、上記記憶
ノードに電気的に接続される導電体層からなる電極とを
有しているので、１Ｖから３Ｖの低電源でかつ単一電源
によって動作することができるという効果を有する。
ングダイオードからなる負性抵抗素子を有するメモリセ
ルが半導体基板の一主面に形成されているものであり、
上記ＭＩＳスイッチングダイオードは、上記半導体基板
の一主面に露出面を有して形成され、深さが０．０５μ
ｍ〜１μｍであるとともに不純物濃度が１×１０17／ｃ
ｍ3 〜１×１０19／ｃｍ3 であるＰ型の半導体領域と、
上記半導体基板の一主面における上記Ｐ型の半導体領域
の下部に、上記Ｐ型の半導体領域とＰＮ接合をなして形
成され、上記第２の電源電位ノードに電気的に接続され
るＮ型の半導体領域と、上記半導体基板の一主面上に上
記Ｐ型の半導体領域の露出面に接して形成され、膜厚が
２５Å〜５０Åのシリコン酸化膜、膜厚が５０Å〜７０
Åのシリコン窒化膜、あるいは膜厚が３０Å〜６０Åの
シリコン窒化酸化膜のいずれかからなるトンネル絶縁膜
と、このトンネル絶縁膜の表面上に形成され、上記記憶
ノードに電気的に接続される導電体層からなる電極とを
有しているので、１Ｖから３Ｖの低電源でかつ単一電源
によって動作することができるという効果を有する。
【０１２１】この発明の第３の発明は、アクセストラン
ジスタ、負荷素子およびＭＩＳスイッチングダイオード
からなる負性抵抗素子を有するメモリセルが半導体基板
の一主面に形成されているものであり、上記半導体基板
は、その一主面にそれぞれ分離絶縁膜にて囲まれた第１
の形成領域と第２の形成領域とを有し、上記アクセスト
ランジスタは、上記半導体基板の第１の形成領域に形成
され、一方が上記読み出し／書き込みノードに、電気的
に接続される、Ｎ型の不純物領域からなる一対のソース
／ドレイン領域と、これら一対のソース／ドレイン領域
間の上記第１の形成領域上にゲート絶縁膜を介して形成
された第１層の導電体層にて形成されるゲート電極とを
有し、上記ＭＩＳスイッチングダイオードは、上記半導
体基板の第２の形成領域に露出面を有して形成されるＰ
型の半導体領域と、上記第２の形成領域における上記Ｐ
型の半導体領域の下部に、上記Ｐ型の半導体領域とＰＮ
接合をなして形成され、上記第２の電源電位ノードに電
気的に接続されるＮ型の半導体領域と、上記第２の形成
領域上に上記Ｐ型の半導体領域の露出面に接して形成さ
れたトンネル絶縁膜と、このトンネル絶縁膜の表面上に
形成された上記第１層とは異なる第２層の導電体層にて
形成される電極とを有し、上記負荷素子は、上記第１層
及び第２層とは異なる第３層の導電体層にて形成される
一対の低抵抗部とこれら一対の低抵抗部との間に位置す
る高抵抗部とを有し、上記一対の低抵抗部の一方の低抵
抗部が上記アクセストランジスタの一対のソース／ドレ
イン領域の他方のソース／ドレイン領域と上記ＭＩＳス
イッチングダイオードの電極と電気的に接続され、上記
一対の低抵抗部の他方の低抵抗部が上記第１の電源電位
ノードに電気的に接続されているので、複雑な製造工程
を必要とせず、容易にかつ安価に製造することができる
という効果を有する。
ジスタ、負荷素子およびＭＩＳスイッチングダイオード
からなる負性抵抗素子を有するメモリセルが半導体基板
の一主面に形成されているものであり、上記半導体基板
は、その一主面にそれぞれ分離絶縁膜にて囲まれた第１
の形成領域と第２の形成領域とを有し、上記アクセスト
ランジスタは、上記半導体基板の第１の形成領域に形成
され、一方が上記読み出し／書き込みノードに、電気的
に接続される、Ｎ型の不純物領域からなる一対のソース
／ドレイン領域と、これら一対のソース／ドレイン領域
間の上記第１の形成領域上にゲート絶縁膜を介して形成
された第１層の導電体層にて形成されるゲート電極とを
有し、上記ＭＩＳスイッチングダイオードは、上記半導
体基板の第２の形成領域に露出面を有して形成されるＰ
型の半導体領域と、上記第２の形成領域における上記Ｐ
型の半導体領域の下部に、上記Ｐ型の半導体領域とＰＮ
接合をなして形成され、上記第２の電源電位ノードに電
気的に接続されるＮ型の半導体領域と、上記第２の形成
領域上に上記Ｐ型の半導体領域の露出面に接して形成さ
れたトンネル絶縁膜と、このトンネル絶縁膜の表面上に
形成された上記第１層とは異なる第２層の導電体層にて
形成される電極とを有し、上記負荷素子は、上記第１層
及び第２層とは異なる第３層の導電体層にて形成される
一対の低抵抗部とこれら一対の低抵抗部との間に位置す
る高抵抗部とを有し、上記一対の低抵抗部の一方の低抵
抗部が上記アクセストランジスタの一対のソース／ドレ
イン領域の他方のソース／ドレイン領域と上記ＭＩＳス
イッチングダイオードの電極と電気的に接続され、上記
一対の低抵抗部の他方の低抵抗部が上記第１の電源電位
ノードに電気的に接続されているので、複雑な製造工程
を必要とせず、容易にかつ安価に製造することができる
という効果を有する。
【図１】 この発明の実施例１を示す回路ブロックダイ
アグラムである。
アグラムである。
【図２】 この発明の実施例１におけるメモリセルの等
価回路図である。
価回路図である。
【図３】 この発明の実施例１におけるメモリセルの断
面図である。
面図である。
【図４】 この発明の実施例１におけるメモリセル内の
各素子の電流−電圧特性図である。
各素子の電流−電圧特性図である。
【図５】 この発明の実施例１における、選択ビット線
および選択ワード線の電位、および、選択されたメモリ
セルの記憶ノードの電位Ｖの各動作時における値を示す
波形図である。
および選択ワード線の電位、および、選択されたメモリ
セルの記憶ノードの電位Ｖの各動作時における値を示す
波形図である。
【図６】 この発明の実施例２におけるメモリセルの断
面図である。
面図である。
【図７】 この発明の実施例３におけるメモリセルの断
面図である。
面図である。
【図８】 この発明の実施例４におけるメモリセルの断
面図である。
面図である。
【図９】 この発明の実施例５におけるメモリセルの断
面図である。
面図である。
【図１０】 この発明の実施例６におけるメモリセルの
断面図である。
断面図である。
【図１１】 この発明の実施例７におけるメモリセルの
断面図である。
断面図である。
【図１２】 この発明の実施例８におけるメモリセルの
等価回路図である。
等価回路図である。
【図１３】 この発明の実施例９におけるメモリセルの
等価回路図である。
等価回路図である。
【図１４】 この発明の実施例９におけるメモリセルの
断面図である。
断面図である。
【図１５】 この発明の実施例１０におけるメモリセル
の断面図である。
の断面図である。
【図１６】 この発明の実施例１１におけるメモリセル
の等価回路図である。
の等価回路図である。
【図１７】 この発明の実施例１１におけるメモリセル
内の２つの負性抵抗素子の電流−電圧特性図である。
内の２つの負性抵抗素子の電流−電圧特性図である。
【図１８】 この発明の実施例１２を示す回路ブロック
ダイアグラムである。
ダイアグラムである。
【図１９】 この発明の実施例１２におけるメモリセル
の等価回路図である。
の等価回路図である。
【図２０】 この発明の実施例１３におけるメモリセル
の等価回路図である。
の等価回路図である。
【図２１】 この発明の実施例１４を示す回路ブロック
ダイアグラムである。
ダイアグラムである。
【図２２】 この発明の実施例１５を示す半導体基板の
断面図である。
断面図である。
【図２３】 従来のメモリセルの等価回路図である。
【図２４】 従来の負性抵抗素子の断面図である。
【図２５】 従来のメモリセル内の各素子の電流−電圧
特性図である。
特性図である。
ＭＣ（ＭＣ１〜ＭＣ４） メモリセル
ＷＬ（ＷＬ１、ＷＬ２） ワード線 ＢＬ（ＢＬ１、
ＢＬ２） ビット線 Ｑ１〜Ｑ４ ビット線負荷トランジスタ ＤＣ（ＤＣ１、ＤＣ２） 比較電位発生回路 ＤＬ
データ線 ＷＤ 書き込み回路 ＳＡ 読み出し回路 ＹＳ
列選択スイッチ ＷＷＬ 書き込み用ワード線 ＲＷＬ 読み出し用ワ
ード線 ＷＢＬ 書き込み用ビット線 ＲＢＬ 読み出し用ビ
ット線 ＷＤＬ 書き込み用データ線 ＲＤＬ 読み出し用デ
ータ線 １ アクセストランジスタ ２ 記憶ノード ３
負荷素子 ４ 第１の電源電位ノード ５ 負性抵抗素子 ６ 第２の電源電位ノード １０ 半導体基板 １
２ 分離絶縁膜 １３ａ 第１の形成領域 １３ｂ 第２の形成領域 １４、１５ ソース／ドレイン領域 １６ ゲート電
極 １８ Ｐ型の半導体領域 １９ Ｎ型の半導体領域 ２０ トンネル絶縁膜 ２１ 電極 ２３、２４ 一対の低抵抗部 ２５高抵抗部 ３０
絶縁膜 ３１ ダミー層 ３３ 容量素子 ３８ 負性抵抗
素子 ３９ 読み出し用アクセストランジスタ ４０ 読み
出し用トランジスタ
ＢＬ２） ビット線 Ｑ１〜Ｑ４ ビット線負荷トランジスタ ＤＣ（ＤＣ１、ＤＣ２） 比較電位発生回路 ＤＬ
データ線 ＷＤ 書き込み回路 ＳＡ 読み出し回路 ＹＳ
列選択スイッチ ＷＷＬ 書き込み用ワード線 ＲＷＬ 読み出し用ワ
ード線 ＷＢＬ 書き込み用ビット線 ＲＢＬ 読み出し用ビ
ット線 ＷＤＬ 書き込み用データ線 ＲＤＬ 読み出し用デ
ータ線 １ アクセストランジスタ ２ 記憶ノード ３
負荷素子 ４ 第１の電源電位ノード ５ 負性抵抗素子 ６ 第２の電源電位ノード １０ 半導体基板 １
２ 分離絶縁膜 １３ａ 第１の形成領域 １３ｂ 第２の形成領域 １４、１５ ソース／ドレイン領域 １６ ゲート電
極 １８ Ｐ型の半導体領域 １９ Ｎ型の半導体領域 ２０ トンネル絶縁膜 ２１ 電極 ２３、２４ 一対の低抵抗部 ２５高抵抗部 ３０
絶縁膜 ３１ ダミー層 ３３ 容量素子 ３８ 負性抵抗
素子 ３９ 読み出し用アクセストランジスタ ４０ 読み
出し用トランジスタ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10 451
G11C 11/41
Claims (18)
- 【請求項１】 複数行、複数列にマトリクス状に配設さ
れた複数のメモリセルと、 複数行に配設され、それぞれが対応した行に配設された
複数のメモリセルに接続された複数のワード線と、 複数列に配設され、それぞれが対応した列に配設された
複数のメモリセルに接続された複数のビット線と、 これら複数のビット線に対応して設けられ、それぞれが
第１の電位が印加される第１の電源電位ノードと対応し
たビット線との間に接続されたＮ型ＭＯＳトランジスタ
からなる複数のビット線負荷トランジスタとを備え、 上記複数のメモリセルそれぞれは、記憶ノードと対応し
た列のビット線との間に接続され、ゲート電極が対応し
た行のワード線に接続され、しきい値電圧が上記ビット
線負荷トランジスタのしきい値電圧より小さいＮ型ＭＯ
Ｓトランジスタからなるアクセストランジスタと、 上記記憶ノードと上記第１の電位より低い第２の電位が
印加される第２の電源電位ノードとの間に接続され、ス
イッチ開始電圧が上記第１の電位と上記ビット線負荷ト
ランジスタのしきい値電圧との差より大きく、上記第１
の電位と上記アクセストランジスタのしきい値電圧との
差より小さい負性抵抗素子を有していることを特徴とす
る半導体記憶装置。 - 【請求項２】 上記複数のメモリセルそれぞれは、さら
に、 上記第１の電源電位ノードと上記記憶ノードとの間に接
続された負荷素子を有していることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】 複数行、複数列にマトリクス状に配設さ
れた複数のメモリセルと、 複数行に配設され、それぞれが対応した行に配設された
複数のメモリセルに接続された複数のワード線と、 複数列に配設され、それぞれが対応した列に配設された
複数のメモリセルに接続された複数のビット線と、 上記複数のビット線に対応して設けられた複数のビット
線負荷トランジスタとを備え、 上記複数のメモリセルそれぞれは、 記憶ノードと対応した列のビット線との間に接続され、
ゲート電極が対応した行のワード線に接続されたＮ型Ｍ
ＯＳトランジスタからなるアクセストランジスタと、 第１の電位が印加される第１の電源電位ノードと上記記
憶ノードとの間に接続された負荷素子と、 上記記憶ノードと上記第１の電位より低い第２の電位が
印加される第２の電源電位ノードとの間に接続された負
性抵抗素子と、 上記記憶ノードと上記第２の電源電位ノードとの間に接
続された容量性素子とを有し、 上記複数のビット線負荷トランジスタそれぞれは、 上記第１の電源電位ノードと対応したビット線との間に
接続され、しきい値電圧が上記メモリセルのアクセスト
ランジスタのしきい値電圧より大きいＮ型ＭＯＳトラン
ジスタからなり、 上記複数のメモリセルの負性抵抗素子それぞれは、 そのスイッチ開始電圧が上記第１の電位と上記ビット線
負荷トランジスタのしきい値電圧との差より大きく、上
記第１の電位と上記アクセストランジスタのしきい値電
圧との差より小さいことを特徴とする半導体記憶装置。 - 【請求項４】 上記複数のメモリセルの負荷素子は負性
抵抗素子であることを特徴とする請求項２ないし請求項
３のいずれかに記載の半導体記憶装置。 - 【請求項５】 データ線と、 このデータ線に書き込みデータを出力する書き込み回路
と、 このデータ線に現れた読み出しデータに基づく電位と比
較電位との電位差を検知、増幅して出力する読み出し回
路と、 データ書き込み時に上記複数のビット線のうちの所定の
ビット線を選択し、選択したビット線に対して上記デー
タ線に現れた上記書き込み回路からの書き込みデータに
基づいた電位を与え、データ読み出し時に上記複数のビ
ット線のうちの所定のビット線を選択し、選択したビッ
ト線に現れた読み出しデータに基づく電位を上記データ
線に与える選択手段をさらに備えたことを特徴とする請
求項１ないし請求項４のいずれかに記載の半導体記憶装
置。 - 【請求項６】 複数行、複数列にマトリクス状に配設さ
れた複数のメモリセルと、 複数行に配設され、それぞれが対応した行に配設された
複数のメモリセルに接続された複数の書き込み用ワード
線と、 複数行に配設され、それぞれが対応した行に配設された
複数のメモリセルに接続された複数の読み出し用ワード
線と、 複数列に配設され、それぞれが対応した列に配設された
複数のメモリセルに接続された複数の書き込み用ビット
線と、 複数列に配設され、それぞれが対応した列に配設された
複数のメモリセルに接続された複数の読み出し用ビット
線と、 第１の電位が印加される第１の電源電位ノードとを備
え、 上記複数のメモリセルそれぞれは、 記憶ノードと対応した列の書き込み用ビット線との間に
接続され、ゲート電極が対応した行の書き込み用ワード
線に接続されたＮ型ＭＯＳトランジスタからなる書き込
み用アクセストランジスタと、 上記記憶ノードと上記第１の電位より低い第２の電位が
印加される第２の電源電位ノードとの間に接続された負
性抵抗素子と、 一方の主電極が対応した列の読み出し用ビット線に接続
されるとともにゲート電極が対応した行の読み出し用ワ
ード線に接続されたＮ型ＭＯＳトランジスタからなる読
み出し用アクセストランジスタと、 この読み出し用アクセストランジスタの他方の主電極と
上記第１の電位より低い第３の電位が印加される第３の
電源電位ノードとの間に接続され、ゲート電極が上記記
憶ノードに接続された読み出し用トランジスタとを有し
ていることを特徴とする半導体記憶装置。 - 【請求項７】 複数のメモリセルそれぞれは、さらに、 第１の電源電位ノードと記憶ノードとの間に接続された
負荷素子を有していることを特徴とする請求項６記載の
半導体記憶装置。 - 【請求項８】 複数のメモリセルの負荷素子は負性抵抗
素子であることを特徴とする請求項７記載の半導体記憶
装置。 - 【請求項９】 複数の書き込み用ビット線に対応して設
けられ、それぞれが第１の電源電位ノードと対応した書
き込み用ビット線との間に接続され、しきい値電圧がメ
モリセルの書き込み用アクセストランジスタのしきい値
電圧より大きいＮ型ＭＯＳトランジスタからなる複数の
書き込み用ビット線負荷トランジスタをさらに備え、 複数のメモリセルの負性抵抗素子それぞれは、そのスイ
ッチ開始電圧が第１の電位と書き込み用ビット線負荷ト
ランジスタのしきい値電圧との差より大きく、上記第１
の電位と上記書き込み用アクセストランジスタのしきい
値電圧との差より小さいことを特徴とする請求項６ない
し請求項８のいずれかに記載の半導体記憶装置。 - 【請求項１０】 書き込み用データ線と、 この書き込み用データ線に書き込みデータを出力する書
き込み回路と、 読み出し用データ線と、 読み出し用データ線に現れた読み出しデータに基づく電
位と比較電位との電位差を検知、増幅して出力する読み
出し回路と、 データ書き込み時に複数の書き込み用ビット線のうちの
所定の書き込み用ビット線を選択し、選択した書き込み
用ビット線に対して上記書き込み用データ線に現れた書
き込み回路からの書き込みデータに基づいた電位を与
え、データ読み出し時に複数の読み出し用ビット線のう
ちの所定の読み出し用ビット線を選択し、選択した読み
出し用ビット線に現れた読み出しデータに基づく電位を
読み出し用データ線に与える選択手段をさらに備えたこ
とを特徴とする請求項６ないし請求項９のいずれかに記
載の半導体記憶装置。 - 【請求項１１】 書き込み用データ線と、 この書き込み用データ線に書き込みデータを出力する書
き込み回路と、 一対の読み出し用データ線と、 一対の読み出し用データ線に現れた電位差を検知、増幅
して出力する読み出し回路と、 データ書き込み時に複数の書き込み用ビット線のうちの
所定の書き込み用ビット線を選択し、選択した書き込み
用ビット線に対して上記書き込み用データ線に現れた書
き込み回路からの書き込みデータに基づいた電位を与
え、データ読み出し時に複数の読み出し用ビット線のう
ちの所定の読み出し用ビット線を選択するとともに選択
した読み出し用ビット線と同じ列に配設された書き込み
用ビット線を選択し、選択した読み出し用ビット線に現
れた読み出しデータに基づく電位を一対の読み出し用デ
ータ線の一方の読み出し用データ線に、選択した書き込
み用ビット線に現れた電位に基づく比較電位を上記一対
の読み出し用データ線の他方の読み出し用データ線に与
える選択手段をさらに備えたことを特徴とする請求項６
ないし請求項９のいずれかに記載の半導体記憶装置。 - 【請求項１２】 読み出し／書き込みノードと記憶ノー
ドとの間に接続され、ゲート電極がセル選択ノードに接
続されたアクセストランジスタと、 上記記憶ノードと第１の電源電位ノードに印加される第
１の電位より低い第２の電位が印加される第２の電源電
位ノードとの間に接続されるＭＩＳスイッチングダイオ
ードからなる負性抵抗素子とを有するメモリセルが半導
体基板の一主面に形成されたものにおいて、 上記ＭＩＳスイッチングダイオードは、 上記半導体基板の一主面に露出面を有して形成され、深
さが０．０５μｍ〜１μｍであるとともに不純物濃度が
１×１０17／ｃｍ3 〜１×１０19／ｃｍ3 であるＰ型の
半導体領域と、 上記半導体基板の一主面における上記Ｐ型の半導体領域
の下部に、上記Ｐ型の半導体領域とＰＮ接合をなして形
成され、上記第２の電源電位ノードに電気的に接続され
るＮ型の半導体領域と、 上記半導体基板の一主面上に上記Ｐ型の半導体領域の露
出面に接して形成され、膜厚が２５Å〜５０Åのシリコ
ン酸化膜、膜厚が５０Å〜７０Åのシリコン窒化膜、あ
るいは膜厚が３０Å〜６０Åのシリコン窒化酸化膜のい
ずれかからなるトンネル絶縁膜と、 このトンネル絶縁膜の表面上に形成され、上記記憶ノー
ドに電気的に接続される導電体層からなる電極とを有し
ていることを特徴とする半導体集積回路装置。 - 【請求項１３】 読み出し／書き込みノードと記憶ノー
ドとの間に接続され、ゲート電極がセル選択ノードに接
続されたアクセストランジスタと、 上記記憶ノードと第１の電位が印加される第１の電源電
位ノードとの間に接続される負荷素子と、 上記記憶ノードと上記第１の電位より低い第２の電位が
印加される第２の電源電位ノードとの間に接続されるＭ
ＩＳスイッチングダイオードからなる負性抵抗素子とを
有するメモリセルが半導体基板の一主面に形成されたも
のにおいて、 上記半導体基板は、その一主面にそれぞれ分離絶縁膜に
て囲まれた第１の形成領域と第２の形成領域とを有し、 上記アクセストランジスタは、 上記半導体基板の第１の形成領域に形成され、一方が上
記読み出し／書き込みノードに、電気的に接続される、
Ｎ型の不純物領域からなる一対のソース／ドレイン領域
と、 これら一対のソース／ドレイン領域間の上記第１の形成
領域上にゲート絶縁膜を介して形成された第１層の導電
体層にて形成されるゲート電極とを有し、 上記ＭＩＳスイッチングダイオードは、 上記半導体基板の第２の形成領域に露出面を有して形成
されるＰ型の半導体領域と、 上記第２の形成領域における上記Ｐ型の半導体領域の下
部に、上記Ｐ型の半導体領域とＰＮ接合をなして形成さ
れ、上記第２の電源電位ノードに電気的に接続されるＮ
型の半導体領域と、 上記第２の形成領域上に上記Ｐ型の半導体領域の露出面
に接して形成されたトンネル絶縁膜と、 このトンネル絶縁膜の表面上に形成された上記第１層と
は異なる第２層の導電体層にて形成される電極とを有
し、 上記負荷素子は、 上記第１層及び第２層とは異なる第３層の導電体層にて
形成される一対の低抵抗部とこれら一対の低抵抗部との
間に位置する高抵抗部とを有し、上記一対の低抵抗部の
一方の低抵抗部が上記アクセストランジスタの一対のソ
ース／ドレイン領域の他方のソース／ドレイン領域と上
記ＭＩＳスイッチングダイオードの電極と電気的に接続
され、上記一対の低抵抗部の他方の低抵抗部が上記第１
の電源電位ノードに電気的に接続されることを特徴とす
る半導体集積回路装置。 - 【請求項１４】 読み出し／書き込みノードと記憶ノー
ドとの間に接続され、ゲート電極がセル選択ノードに接
続されたアクセストランジスタと、上記記憶ノードと第
１の電位が印加される第１の電源電位ノードとの間に接
続される負荷素子と、上記記憶ノードと上記第１の電位
より低い第２の電位が印加される第２の電源電位ノード
との間に接続されるＭＩＳスイッチングダイオードから
なる負性抵抗素子とを有するメモリセルが半導体基板の
一主面に形成されたものにおいて、 上記半導体基板は、その一主面にそれぞれ分離絶縁膜に
て囲まれた第１の形成領域と第２の形成領域とを有し、 上記アクセストランジスタは、 上記半導体基板の第１の形成領域に形成され、一方が上
記読み出し／書き込みノードに、電気的に接続される、
Ｎ型の不純物領域からなる一対のソース／ドレイン領域
と、 これら一対のソース／ドレイン領域間の上記第１の形成
領域上にゲート絶縁膜を介して形成された第１層の導電
体層にて形成されるゲート電極とを有し、 上記ＭＩＳスイッチングダイオードは、 上記半導体基板の第２の形成領域に露出面を有して形成
されるＰ型の半導体領域と、 上記第２の形成領域における上記Ｐ型の半導体領域の下
部に、上記Ｐ型の半導体領域とＰＮ接合をなして形成さ
れ、上記第２の電源電位ノードに電気的に接続されるＮ
型の半導体領域と、 上記第２の形成領域上に上記Ｐ型の半導体領域の露出面
に接して形成されたトンネル絶縁膜と、 このトンネル絶縁膜の表面上に形成されるとともに、上
記分離絶縁膜上に延在して形成された上記第１層とは異
なる第２層の導電体層にて形成される電極とを有し、 上記負荷素子は、 上記第１層及び第２層とは異なる第３層の導電体層にて
形成される一対の低抵抗部とこれら一対の低抵抗部との
間に位置する高抵抗部とを有し、上記一対の低抵抗部の
一方の低抵抗部が上記アクセストランジスタの一対のソ
ース／ドレイン領域の他方のソース／ドレインと電気的
に接続されるとともに上記ＭＩＳスイッチングダイオー
ドの電極と上記分離絶縁膜上にて電気的に接続され、上
記一対の低抵抗部の他方の抵抗部が上記第１の電源電位
ノードに電気的に接続されることを特徴とする半導体集
積回路装置。 - 【請求項１５】 上記ＭＩＳスイッチングダイオードの
Ｐ型の半導体領域は、その少なくとも一部が上記分離絶
縁膜に接して形成され、 上記電極はこのＰ型の半導体領域と分離絶縁膜との接し
た部分から分離絶縁膜上に延在していることを特徴とす
る請求項１４記載の半導体集積回路装置。 - 【請求項１６】 上記ＭＩＳスイッチングダイオードの
Ｐ型の半導体領域は、その全周囲をＮ型の半導体領域に
囲まれており、 上記Ｎ型の半導体領域の露出面におけるすくなくとも一
部上に絶縁膜を介して形成されるとともに、上記分離絶
縁膜上に延在して形成された第１の導電体層にて形成さ
れるダミー層をさらに有し、 上記ＭＩＳスイッチングダイオードの電極は上記ダミー
層上に延在していることを特徴とする請求項１４記載の
半導体集積回路装置。 - 【請求項１７】 上記第１層、第２層及び第３層の導電
体層はポリシリコン層であることを特徴とする請求項１
３ないし請求項１６のいずれかに記載の半導体集積回路
装置。 - 【請求項１８】 読み出し／書き込みノードと記憶ノー
ドとの間に接続され、ゲート電極がセル選択ノードに接
続されたアクセストランジスタと、上記記憶ノードと第
１の電位が印加される第１の電源電位ノードとの間に接
続される負荷素子と、上記記憶ノードと上記第１の電位
より低い第２の電位が印加される第２の電源電位ノード
との間に接続されるＭＩＳスイッチングダイオードから
なる負性抵抗素子とを有するメモリセルが半導体基板の
一主面に形成されたものにおいて、 上記半導体基板は、その一主面にそれぞれ分離絶縁膜に
て囲まれた第１の形成領域と第２の形成領域とを有し、 上記アクセストランジスタは、 上記半導体基板の第１の形成領域に形成され、一方が上
記読み出し／書き込みノードに、電気的に接続される、
Ｎ型の不純物領域からなる一対のソース／ドレイン領域
と、 これら一対のソース／ドレイン領域間の上記第１の形成
領域上にゲート絶縁膜を介して形成された第１層の導電
体層にて形成されるゲート電極とを有し、 上記ＭＩＳスイッチングダイオードは、 上記半導体基板の第２の形成領域に露出面を有して形成
されるＰ型の半導体領域と、上記第２の形成領域におけ
る上記Ｐ型の半導体領域の下部に、上記Ｐ型の半導体領
域とＰＮ接合をなして形成され、上記第２の電源電位ノ
ードに電気的に接続されるＮ型の半導体領域と、 上記第２の形成領域上に上記Ｐ型の半導体領域の露出面
に接して形成されたトンネル絶縁膜と、 このトンネル絶縁膜の表面上に形成されるとともに、上
記第１層とは異なる第２層の導電体層にて形成される電
極とを有し、 上記負荷素子は、 上記第２層の導電体層にて形成される一対の低抵抗部と
これら一対の低抵抗部との間に位置する高抵抗部とを有
し、上記一対の低抵抗部の一方の抵抗部が上記アクセス
トランジスタの一対のソース／ドレイン領域の他方のソ
ース／ドレインと電気的に接続されるとともに上記ＭＩ
Ｓスイッチングダイオードの電極と一体的に形成され、
上記一対の低抵抗部の他方の抵抗部が上記第１の電源電
位ノードに電気的に接続されることを特徴とする半導体
集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14178995A JP3397516B2 (ja) | 1995-06-08 | 1995-06-08 | 半導体記憶装置及び半導体集積回路装置 |
| US08/628,200 US5689458A (en) | 1995-06-08 | 1996-04-05 | Semiconductor memory device having negative resistance element operated stably with single low power source |
| KR1019960020384A KR970004021A (ko) | 1995-06-08 | 1996-06-07 | 반도체 기억장치 및 반도체 집적회로장치 |
| US08/925,140 US5838609A (en) | 1995-06-08 | 1997-09-08 | Integrated semiconductor device having negative resistance formed of MIS switching diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14178995A JP3397516B2 (ja) | 1995-06-08 | 1995-06-08 | 半導体記憶装置及び半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335671A JPH08335671A (ja) | 1996-12-17 |
| JP3397516B2 true JP3397516B2 (ja) | 2003-04-14 |
Family
ID=15300196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14178995A Expired - Fee Related JP3397516B2 (ja) | 1995-06-08 | 1995-06-08 | 半導体記憶装置及び半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5689458A (ja) |
| JP (1) | JP3397516B2 (ja) |
| KR (1) | KR970004021A (ja) |
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-
1995
- 1995-06-08 JP JP14178995A patent/JP3397516B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-05 US US08/628,200 patent/US5689458A/en not_active Expired - Fee Related
- 1996-06-07 KR KR1019960020384A patent/KR970004021A/ko not_active Application Discontinuation
-
1997
- 1997-09-08 US US08/925,140 patent/US5838609A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08335671A (ja) | 1996-12-17 |
| US5689458A (en) | 1997-11-18 |
| KR970004021A (ko) | 1997-01-29 |
| US5838609A (en) | 1998-11-17 |
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