KR960010736B1

KR960010736B1 - 마스크 rom 및 그 제조방법

Info

Publication number: KR960010736B1
Application number: KR1019920002310A
Authority: KR
Inventors: 신이찌 모리; 오사메 우에다; 마사유구 야마시다
Original assignee: 미쓰비시뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1991-02-19
Filing date: 1992-02-17
Publication date: 1996-08-07
Also published as: US5464989A; US5580809A; DE4205044C2; DE4205044A1

Abstract

내용 없음.

Description

마스크 ROM 및 그 제조방법

제1도는 본 발명의 제1실시예의 마스크 ROM의 메모리셀 어레이의 구조를 나타낸 평면도 및 단면도.

제2도는 상기한 제1실시예의 마스크 ROM의 전체구성을 개략적으로 나타낸 블럭도.

제3도는 상기한 제1실시예의 마스크 ROM에서의 터널산화막을 갖는 메모리셀과 터널산화막을 터널산화막을 갖지 않는 메모리셀과의 전기적 특성의 차이를 나타낸 표.

제4도는 제2도에서의 고전압 인가회로의 구체적 구성의 일예를 나타낸 회로도.

제5도는 상기한 제1실시예의 마스크 ROM의 제2의 제조방법예에 포함된 제조공정의 일부를 나타낸 단면도.

제6도는 상기한 제1의 제조방법예에 포함된 다른 제조공정을 나타내 단면도.

제7도는 상기한 제1의 제조방법예에 포함된 또 다른 제조공정을 나타낸 단면도.

제8도는 상기한 제1실시예에 마스크 ROM의 제1의 제조방법예에 포함된 제조공정의 일부를 나타낸 단면도.

제9도는 상기한 제2의 제조방법예에 포함된 다른 제조공정을 나타낸 단면도.

제10도는 상기한 제2의 제조방법예에 포함된 또 다른 제조공정을 나타낸 단면도.

제11도는 상기한 제1실시예에 있어서의 터널산화막의 형성방법의 한 예를 나타낸 단면도.

제12도는 PN 접합을 메모리셀로서 사용한 마스크 ROM의 메모리 어레이 구조를 나타낸 평면도 및 단면도.

제13도 내지 제15도는 PN 접합을 메모리셀로서 사용한 마스크 ROM의 제조방법에 포함된 제조공정의 일부를 나타낸 단면도.

제16도는 본 발명의 제2실시예의 마스크 ROM에 있어서 메모리셀 어레이 및 각 메모리셀 어레이 및 각 메모리셀의 구조를 나타낸 단면도 및 평면도.

제17도는 상기한 제2실시예의 마스크 ROM에 있어서 메모리셀의 동작원리를 설명하기 위한 도면.

제18도는 1개의 MOS 트랜지스터를 1개의 메모리셀로서 사용하는 종래의 다치(multivalue) 메모리에 있어서 각 메모리셀의 구조를 나타낸 단면도.

제19도는 제18도에서 표시되는 구조의 메모리셀의 동작원리를 설명하기 위한 도면.

제20도는 비탄성 터널효과를 이용한 종래의 다치메모리에 있어서, 각 메모리셀의 구조를 표시하는 단면도 및 메모리 어레이의 구조를 나타낸 평면도.

제21도는 비탄성 터널효과를 이용한 종래의 다치메모리에 있어 각 메모리셀의 동작원리를 설명하기 위한 도면.

* 도면의 주요 부분에 대한 부호의 설명

1 : 단결정 실리콘 기판 2 : 분리층

3 : 비트선을 형성하는 띠모양 도전층 4,113 : 산화막

5 : 메모리셀 5a : 터널산화막을 갖는 메모리셀

5b : 터널산화막을 갖지 않는 메모리셀 6 : 워드선을 형성하는 띠모양 도전층

11 : P^-형 반도체 기판 12 : 제1도전층

13 : 제2도전층 15 : 터널산화막

111 : 불순물 농도가 낮은 P형 반도체 기판

112 : N웰 115 : 폴리 실리콘층

116 : 금속층

117 : MOS 트랜지스터의 소오스 및 드레인을 형성하는 N형 불순물 확산층

118 : MOS 트랜지스터 소오스 및 드레인을 형성하는 P형 불순물 확산층

114,119 : 절연막 120 : 콘택호울

122 : 비트선을 형성하는 N형 불순물 확산층

123 : 터널산화막 121,124 : 배선용 도전층

200 : 2층 구조의 도전층

본 발명은 마스크 ROM 및 그 제조방법에 관한 것으로, 특히 고집적화에 유리하고 1개의 메모리셀에 복수의 비트 즉, 다비트의 정보를 기억시킬 수 있는 마스크 ROM 및 그 제조방법에 관한 것이다.

현재 사용되고 있는 메모리 IC를 기입기능에 의해서 크게 분류한다면 제조후 판독과 동시에 자유롭게 기입이 되어지는 RWM(Read Write Memory)과, 제조후 기입이 되지 않은 판독전용으로 사용되는 ROM(Read Only Memory)으로 나누어진다.

이 가운데 ROM은 전원을 끊어도 기억정보가 지워지지 않고 남아있기 때문에 문자패턴 등과 같은 고정정보의 기억에 사용된다.

ROR은 다시 제조후 전기적으로 기억정보를 변경할 수 있을 뿐만 아니라 자외선조사 등에 의하여 기억정보의 지움이 가능한 EPROM(Erasable and Programmable ROM)과, 제조공정에서 정보를 기입하여 제조후에는 그 기억정보를 변경할 수가 없는 마스크 ROM을 포함한다.

마스크 ROM은 CRT 디스플레이의 문자패턴이나 퍼스널 컴퓨터의 BASIC의 프로그램과 같은 고정된 데이터를 기억시키기 위한 수단으로서 잘 사용된다.

현재 이미 상품화 되어 있는 마스크 ROM의 메모리 어레이부는 일반적으로 매트릭스 모양으로 배열된 MOS 트랜지스터를 포함는데, 이 MOS 트랜지스터가 메모리셀로서 사용된다.

한편, MOS 트랜지스터를 반도체 기판상에 형성할 경우에는 소오스, 드레인 및 게이트의 3영역이 필요하게 되는데, 이 3가지의 영역의 치수는 MOS 트랜지스터로서의 기능을 완수하는데 충분한 값이어야 하고, 무제한으로 작게할 수가 없다.

그 때문에, 근년의 반도체 집적회로장치의 미세화에의 요구에 역행하여, 메모리셀로서 MOS 트랜지스터가 사용되고 있는 이상은 메모리 어레이부 전체의 면적 미소화 그 자체에 한계가 있었다.

특히, 마스크 ROM의 기억용량이 증대됨에 따라 그 문제는 더욱 심각한 양상을 띄게 된다.

한편, 마스크 ROM을 포함한 메모리 IC의 기억용량의 대용량화에 대한 요구는 오늘날 점차 그 강도가 높아지고 있다.

그래서, 메모리 IC를 포함한 여러 가지의 반도체 집적회로장치의 미소화와, 메모리 IC의 기억용량의 대용량화라고 하는 상반된 요구에 응하기 위한 개량된 마스크 ROM이 이미 발표되어 있다.

이러한 개량된 마스크 ROM에 의하면 다이오드 구조의 소자가 MOS 트랜지스터 구조의 소자에 대신하여 메모리셀로서 사용된다.

제12도는 일본국 특공소 61-1904에서 개시되어 있는 개량된 마스크 ROM의 메모리 어레이의 구조를 나타낸 도면이다.

도면에서, 제12도의 (a)는 평면도이고, 제12도의 (b) 및 (c)는 각각 제12도의 (a)에 도시된 메모리 어레이의 파선 A 및 B에 따라 각각 자른 단면도이다.

제12에서, 메모리셀 어레이는 단결정 실리콘의 반도체 기판(40)상에 형성된다.

기판(40)은 그 표면에 실리콘 산화막에 의해 형성된 절연막(도시하지 않음)을 갖는다.

이 기판(40)상에는 복수의 띠모양의 N형 폴리실리콘층(42)이 평행으로 형성된다.

다시 폴리실리콘층(42)을 포함하는 반도체 기판(40)의 전체면에 절연층(41)이 적층된다.

이 절연층(41)에는 개구(opening), 즉 콘택호울(44)이 선택적으로 형성된다.

콘택호울(44)의 하부의 폴리실리콘층(42)에 불순물을 주입함으로써 P형 폴리실리콘층 영역(45)이 형성된다.

절연층(41) 및 콘택호울(44)상에는 폴리실리콘층(42)과 교차되게 복수의 평행한 띠모양의 도전층(43)이 형성된다.

콘택호울(44)은 폴리실리콘층(42)과 도전층(43)의 교점에 선택적으로 형성된다.

나아가, 띠모양의 폴리실리콘층(42) 각각은 서로 다른 워드선에 대응하고, 띠모양의 도전층(43) 각각은 서로 다른 비트선에 대응한다.

제12도의 (a)에서 알 수 있는 바와같이, 복수의 띠모양 폴리실리콘층(42)과 복수의 띠모양의 도전층(43)의 교점은 매트릭스를 구성한다.

다시 제12도 (b) 및 (c)에서는 그 교점 가운데 콘택호울(44)이 설치되어 있는 교점에서만 콘택호울(44) 하부의 폴리실리콘층(42)에 PN 접합이 형성된다.

따라서, 콘택호울(44)이 형성되어 있는 교점의 도전층(43)에 순방향 전압을 인가하면 폴리실리콘층(42)으로 전류가 흐른다.

한편, 콘택호울(44)이 형성되어 있지 않은 교점의 도전층(43)에 순방향 전압을 인가하더라도 도전층(43)과 폴리실리콘층(42)은 절연층(41)에 의해 절연되어 있기 때문에 폴리실리콘층(42)으로 전류가 흐르지 않는다.

그래서, 어느 비트선을 선택하여 그것에 소정의 전압을 인가하고, 어느 워드선을 선택하여 그것에 흐르는 전류의 유무를 판단하면 선택된 비트선에 대응하는 도전층(43)과 선택된 워드선에 대응하는 폴리실리콘층(42)의 교점에 콘택호울이 설치되어 있는지 여부가 판정된다.

따라서, 콘택호울의 유무를 논리치 1 및 0에 각각 대응시켜 마스크 ROM에 기억시켜서 나가야 할 정보에 따라 콘택호울의 형성패턴을 결정하면 종래와 같이 ROM의 제조가 완료된 후에 마스크 ROM에서 기억정보를 판독하는 것이 가능하게 된다.

결국, 종래와 같이 하나의 메모리셀로서 하나의 MOS 트랜지스터가 사용되어지는 것이 아니고 단순한 하나의 PN 접합, 즉 하나의 다이오드가 사용된다.

이 때문에, 하나의 메모리셀에 필요한 면적은 도전층(43) 및 폴리실리콘층(42)의 폭의 최소치는 현재의 제조기술에 있어서의 라인 스페이스의 한계치로 결정된다.

따라서, 이들의 폭을 작게하는 것에 의해 콘택호울(44)을 형성하여 생기는 범위에서 하나의 메모리셀이 기판상에 점유하는 면적이 종래보다 훨씬 작게 된다.

따라서, 종래와 같이 메모리셀로서 MOS 트랜지스터가 사용되는 경우보다는 훨씬 미소한 마스크 ROM을 얻을 수가 있다.

다음에는, 제12도에 도시된 바와같은 메모리셀 어레이를 지닌 마스크 ROM의 제조공정에 대하여, 제13도 내지 제15도를 참조하면서 설명한다.

제13도 내지 제15도는 이러한 마스크 ROM 제조공정의 일례를 나타낸 단면도이다.

우선, 제13도의 (a)에 도시된 바와같이, 불순물 농도가 낮은 P형 기판(111)의 주면(主面)상에 N형 불순물을 선택적으로 확산시켜 아이랜드(island)인 N웰 영역(112)이 형성된다.

다음에, N웰 영역(112)상을 포함하는 기판(111)의 주면상에 산화막(113)이 형성된다[제13도의 (b) 참조].

이 산화막(113)은 메모리셀 어레이부 A, 메모리셀 어레이부 A의 주변부를 구성하는 P채널 MOS 트랜지스터 영역 B, 및 N채널 MOS 트랜지스터 영역 C 사이의 경계부에 있어서, 소자분리용 산화막으로서 두껍게 형성되고, 영역 A, B 및 C의 각각에 있어서는, 불순물의 투과성이 손상되지 않도록 얇게 형성된다.

다음에, 메모리셀 어레이부 A에 상당하는 기판(111)의 주면상에, 제12도에서 N형 폴리실리콘층(42)으로 도시된 도전층(114)이 형성된다.

도전층(114)은 지면(紙面)에 수직인 복수의 띠모양 도전층으로서 배치되어 워드선을 형성한다.

이어서, 주변부인 P채널 MOS 트랜지스터 영역 B와 N채널 MOS 트랜지스터 영역 C에 대한 게이트 및 배선층으로서, 제14도의 (a)에 도시된 바와같이, 폴리실리콘층(115) 및 금속층(116)에 의해 구성된 도전층이 기판(111)의 주면상에 형성되고, 다시 기판(111)의 주면상에 절연용의 산화막(113)의 재형성된다.

다음에, 제14도의 (b)에 도시된 바와같이, 메모리셀 어레이부 A에 있어서, 산화막(113)과 산화막(113)상에 적층된 레지스터제(劑) (202)에 선택적으로 개구부(201)가 형성된다.

이 개구부(201) 하부의 폴리실리콘층(114)에 P형 불순물을 도입함으로써, P형 폴리실리콘층 영역(203)이 형성된다.

이어서, N채널 MOS 트랜지스터 영역 C에 드레인 및 소오스를 형성하는 N형 영역(117)이, 기판(111)의 주면상에 N형 불순물이 선택적으로 확산되는 것에 의해 형성된다.

다음에, N웰(112)상에 P형 불순물이 선택적으로 확산되는 것에 의해 P채널 MOS 트랜지스터의 소오스 및 드레인으로 되는 P형 영역(118)이 형성된다.

그후, 기판(111)의 주면 전체의 단차를 메워서 평탄화하기 위해, 기판(111)의 주면상 전체에 절연막(119)이 형성된다.

다음에, 제14도의 (d)에 도시된 바와같이, 절연막(119) 및 산화막(113)에 의해 구성되는 절연층에 선택적으로 콘택호울(120)이 개공된다.

콘택호울(120)은, 메모리셀 어레이부 A에 대해서는 P형 폴리실리콘층 영역(203), N채널 MOS 트랜지스터 영역 C에 대해서는 N형 영역(117), P채널 MOS 트랜지스터 영역 B에 대해서는 P형 영역(118) 각각의 표면이 노출되도록 형성된다.

이어서, 제15도에 도시된 바와같이, 알루미늄 금속으로 이루어진 도전층(121)이 콘택호울(120)에 들어가도록 절연막(119)상에 선택적으로 형성된다.

메모리셀 어레이부 A에 있어서, 도전층(121)은 워드선을 형성하는 N형 폴리실리콘층(114) 각각과 직교하도록 절연막(119)상에 복수개의 띠모양으로 형성된다.

이들 복수개의 도전층(121)이 각각 1개의 비트선에 대응한다.

한편, P채널 MOS 트랜지스터 영역 B, N채널 MOS 트랜지스터 영역 C에 있어서는, 도전층(121)은 MOS 트랜지스터의 소오스 및 드레인에 접속되는 배선을 형성한다.

이렇게 하여 제조된 마스크 ROM의 경우에는, 각각이 1개의 비트선을 형성하는 복수개의 띠모양의 도전층(121) 중에서, 데이타를 판독하려는 메모리셀 MC에 대응하는 것에만 정전압이 인가되고, 각각이 1개의 워드선을 형성하는 복수개의 띠모양의 도전층(114) 중에서 이 메모리셀 MC에 대응하는 워드선을 선택하여 이것에 흐르는 전류의 유무를 판단하면, 전류의 유무에 따라 이 메모리셀 MC의 기억 데이타가 논리치 0인가 1인가가 판별된다.

이 메모리셀 MC에 있어서, N형 영역(114) 및 P형 영역(203)에 의해 형성된 PN 접합이 존재하면, 비트선인 도전층(121)에의 전압인가에 응답하여 이 PN 접합이 순바이어스 상태로 되어, 대응하는 워드선을 형성하는 도전층(114)에 전류가 흐르게 된다.

선택된 워드선에는 선택되지 않은 다른 비트선과의 교점 부분에 콘택호울(120)이 존재할 가능성이 있는데, 콘택호울(20) 부분에는 각각 PN 접합이 존재하므로, 이들이 역바이어스 상태로 되기 때문에, 워드선(114)을 흐르는 전류가 선택되지 않은 다른 비트선으로 유출되어 나가는 경우는 없다.

또한, 메모리셀 MC에 PN 접합이 없으면, 대응하는 비트선과의 사이에 콘택호울(120)이 형성되지 않기 때문에, 이 메모리셀 MC에는 전류가 흐르지 않게 된다.

이상과 같이 고집적화에 유리한 마스크 ROM으로서 제안되어 있는 것에 있어서는 각각이 하나의 워드선을 형성하는 복수의 띠모양의 제1의 도전층과, 이들 제1의 도전층과 직교하도록 설치된 각각이 하나의 비트선을 형성하는 복수의 띠모양의 제2도전층의 교점에 대응하는 부분에 선택적으로 제1의 도전층과 제2의 도전층을 전기적으로 접속하기 위한 PN 접합이 형성된다.

각 교점의 PN 접합 각각은 하나의 메모리셀로서 기능한다.

이러한 마스크 ROM에 의하면 메모리셀의 미세화를 도모할 수 있게 되어 집적화에 유리하게 되는데, 선택적으로 PN 접합을 형성할 필요가 있어서 그 제조공정은 반드시 간단하지는 않다.

현재 이미 상품화되어 있는 마스크 ROM과는 전혀 다른 집적화에 유리한 간단한 구조의 메모리셀을 사용하는 마스크 ROM으로서 제안되어 있는 것의 대부분을 이와같이 하나의 메모리셀이 하나의 PN 접합에 의해서 형성되는 마스크 ROM이다.

제18도 및 제20(a)도는 각 메모리셀에 기억시키는 데이타의 다비트화라는 관점에서 고안된 종래의 마스크 ROM의 각 메모리셀의 구조를 표시하는 단면도이다.

제18도는 각 메모리셀이 1개의 MOS 트랜지스터에 의해 구성되는 종래의 마스크 ROM의 메모리셀 구조를 사용해서, 각 메모리셀에 복수비트의 정보를 기억시키는 다치레벨 방식의 반도체 기억장치를 실현했을 경우를 표시하는 것이다.

제18도에 도시된 바와같이, 각 메모리셀은 반도체 기판(31)상에 드레인 및 소오스로서 각각 형성되고 반도체 기판(31)과는 반대의 역극성을 갖는 불순물 확산층(32a) 및 (32b)와, 이들 불순물 확산층(32a) 및 (32b)사이에 겹쳐지도록 반도체 기판(31)상에 절연막(34)를 통해서 형성된 게이트전극(33)을 포함한다.

반도체 기판(31)은 예를들면, 불순물 농도의 얇은 P^-형 반도체 기판이며, 게이트전극(33)은 예를들면, 폴리실리콘층 등에 의해 형성된다.

1비트의 데이터를 기억하는 종래의 마스크 ROM의 경우와는 달리, 각 메모리셀에 있어서 반도체 기판(31)의 표면의 소오스(32b) 및 드레인(32a) 사이에 상호대응하는 부분, 즉 채널 영역(35)에, 그 메모리셀에 기억되어야 할 데이터에 상응한 농도로, 드레인(32a 및 소오스(32b)에 첨가되어 있는 불순물과 동일한 극성의 불순물이 이온주입 등에 의해 첨가된다.

1개의 메모리 어레이를 구성하는 메모리셀의 채널 영역(35)에 첨가되는 불순물의 농도는 다양하게 변화될 수 있다.

MOS 트랜지스터의 한계치전압은 채널 영역(35)에 반도체 기판(31)과 역극성의 소위 반전층을 생기게 하는데 필요한 게이트전압이 높을수록 높아진다.

채널 영역(35)에 있어서 불순물 농도가 높을수록, 채널 영역(35)의 전기적 극성은 소오스(32b) 및 드레인(32a)의 극성에 가까워지므로, 게이트전극(33)의 정극성(반도체 기판(31)이 P형의 경우) 또는 부극성(반도체 기판(31)이 N형의 경우)의 인가전압은 그렇게 크게하지 않아도 채널 영역(35)에 반전층이 생긴다.

따라서, 채널영역(35)에 첨가되는 불순물의 농도를 메모리마다 달리함으로써, 1개의 메모리 어레이에 포함되는 메모리셀을 각각 구성하는 MOS 트랜지스터들의 전기적 특성은 각각 다르게 설정될 수 있다.

즉, 채널영역(35)에 첨가되는 불순물의 농도가 m종류이라면, 1개의 메모리 어레이에 포함되는 메모리셀은, 채널 영역(35)의 불순물 농도가 가장 높기 때문에 한계치전압이 가장 낮은 제1의 메모리셀군, 채널 영역(35)의 불순물 농도가 상기한 제1의 메모리군의 불순물 농도보다 다소 낮기 때문에 한계치전압이 제1의 메모리셀군의 한계치전압보다도 다소 높은 제2의 메모리셀군,……, 채널 영역(35)의 상기한 불순물 농도가 가장 낮기 때문에 한계치전압이 가장 높은 제m의 메모리군으로 분류될 수 있다.

제19도는, 4종류의 서로 다른 한계치전압 V_THI,V_TH2,V_TH3,및 V_TH4를 각각 가진 MOS 트랜지스터에 있어서 게이트전위와, 드레인(32a) 및 소오스(32b)간에 흐르는 전류 Ids와의 관계를 표시하는 그래프이다.

제19도에 있어서, 곡선(541),(542),(543) 및 (544)는 각각, 한계치전압 V_TH1을 가진 MOS 트랜지스터, 한계치전압 V_TH1보다도 높은 한계치전압 V_TH2를 가진 MOS 트랜지스터, 한계치전압 V_TH2보다도 더욱 높은 한계치전압 V_TH3을 가진 MOS 트랜지스터 및 한계치전압 V_TH3보다도 더욱 높은 한계치전압 V_TH4를 가진 MOS 트랜지스터의 전류 Ids와 게이트전위 V_G와의 관계를 나타낸 것이다.

더우기 제19도에는, 드레인(32a) 및 소오스(32b)가 각각 5V 및 0V인 경우가 표시된다.

곡선 541∼544로부터 명백히 알 수 있는 바와같이, 채널 영역(35)의 불순물 농도가 낮을수록, MOS 트랜지스터의 전기적 특성은 보다 인핸스먼트형(enhancement type)에 가까워지며, 전기불순물 농도가 높을수록, MOS 트랜지스터의 전기적 특성은 보다 공핍형(depletion type)에 가까워진다.

따라서, 이들의 4종류의 MOS 트랜지스터의 게이트전위 V_G를 같은 전위 Vob로 설정하면, 드레인(32a) 및 소오스(32b)간에 흐르는 전류 Ids의 크기는, 한계치전압 V_TH1을 가진 MOS 트랜지스터에 있어서 가장 큰값 11이 되며, 한계치전압 V_TH2를 가진 MOS 트랜지스터에 있어서 11보다 적은 값 12로 되고, 한계치전압 V_TH3를 가진 MOS 트랜지스터에 있어서 12보다도 더욱 적은 값 13로 되고, 한계치전압 V_TH4를 가진 MOS 트랜지스터에 있어서 0이 된다.

결국, 이들 4종류의 MOS 트랜지스터들에서 드레인(32a) 및 소오스(32b)간에 흐르는 전류 Ids의 크기는 각각 다르다.

그래서, 이들 4종류의 MOS 트랜지스터의 기억데이터를 게이트전위 V_G드레인(32a)의 전위, 및 소오스(32b)의 전위를 각각 Vob, 5V, 0V로 했을 때 흐르는 전류의 크기 I1,I2,I3,0에 따라서 서로 다른 4종류의 데이터를 대응시키면, 1개의 메모리셀에 2비트의 정보가 사전에 기억된 마스크 ROM이 실현된다.

결국, 기억데이터를 읽어내고 싶은 메모리셀의 드레인(32a), 소오스(32b) 및 게이트(33)의 전위를 각각 5B,0V 및 Vob로 하여 드레인(32a) 및 소오스(32b)간에 흐르는 전류 Ids의 크기를 검출하면, 이 메모리셀의 기억데이터는 상기한 4종류의 데이터중 어느것인가를 판별할 수가 있다.

또, 이와같은 종래의 일반적인 마스크 ROM의 메모리셀 구조를 사용하지 않고 얻어지는 다치메모리가 일본국 특개소 58-122694호에 개시되어 있다.

제20(a)도는, 특개소 58-122694호에 개시된 다치메모리에 있어서 메모리셀의 구조를 나타낸 단면도이다.

제21도는,제20(a)도에 도시된 구조를 갖는 메모리셀의 전기적 특성을 나타낸 그래프이다.

제20(b)도는 이 다치메모리의 메모리셀 어레이의 구조를 나타낸 평면도이다.

제20(b)도에 도시된 바와같이, 전극도체(51)는 띠모양(대상)으로 복수의 가닥으로 형성되어, 전극도체(53)는, 이들 복수가닥의 전극도체(51)와 교차하도록 역시 띠모양으로 복수가닥 형성된다.

이들 복수가닥의 전극도체(51) 및 (53)의 교점(500)의 각각은 1개의 메모리셀로서 사용된다.

제20(a)도는 이들의 교점(500)중의 1개에 대응하는 부분의 단면구조를 나타낸 것이다.

제20도에 도시된 바와같이, 각 메모리셀은 알루미늄(A1)에 의해 형성되는 전극도체(51)와, 이 전극도체(51)상에 형성되는 절연체(52)와, 절연체(52)상에 납(Pb)에 의해 형성되는 전극도체(53)를 포함한다.

절연체(52)는 AI₂O₅에 의해서 형성된다.

절연체(52)와 전극도체(53) 사이의 경계부분에는, 이 메모리셀의 기억데이터에 사응하게, 벤젠, 안식향산(benzoic acid) 등의 첨가물질(54)이 부가되어 있다.

제21도에 도시된 바와같이, 전극도체(51) 및 (53)간에 인가되는 전압 V를 점차 증가시켜, 전압 V가 첨가물질(54) 특유의 여기모드(excitation mode)의 에너지에 해당하는 크기 V_t에 이르게 되면, 비탄성 터널효과에 의해 전극도체(51) 및 (53)간에 흐르는 전류 I가 급증한다.

전압 V_T는 예를들면, 첨가물질(54)이 벤젠인 경우에는 0.36V이며, 첨가물질(54)이 안식향산인 경우에는 0.4V이다.

이와같이, 절연체(52)와 전극도체(53) 사이의 경계부분에 첨가되는 물질(54)의 종류에 따라서 전극도체(51) 및 (53)간에 흐르는 전류 I의 급증점 V_T가 달라지게 된다.

절연체(52)와 전극도체(53) 사이의 경계부분에 이와같은 첨가물질(54)이 부가되어 있지 않으면, 이와같은 비탄성 터널효과는 생기지 않으므로, 전극도체(51) 및 (53)간에의 인가전압을 상승시켜도 전류 I는 급증하지 않는다.

따라서, 전극도체(51) 및 (53)간에 흐르는 전류 I의 전극도체(51) 및 (53)간에의 인가전압 V에 대한 증가율 dI/dV를 검출하면, 전류 I의 급증점 V_T가 존재하느냐 아니냐 및 이 급증점 V_T에서의 전압 V의 크기에 의해, 메모리셀의 절연체(52) 및 전극도체(53)간에 있어서 첨가물질의 유무 및 그 종류를 판별할 수 있다.

그래서, 첨가물질(54)로서 사용되는 물질을 2종류 이상으로 설정하면, 1개의 메모리셀로 복수비트의 데이터를 기억시킬 수가 있다.

예를들면, 첨가물질(54)로서 벤젠 및 안식향산의 2종류가 사용되는 경우 1개의 메모리셀 어레이는, 첨가물질(54)를 부가시키지 않는 메모리셀과, 첨가물질(54)로서 벤젠이 부가된 메모리셀 및, 첨가물질(54)로서 안식향산이 부가된 메모리셀의 3종류의 메모리셀을 포함한다.

그래서, 이들 3종류의 메모리셀의 기억데이터를, 절연체(52)와 전극도체(53)와의 경계부분에 있어서 첨가물질(54)의 유무 및 첨가물질(54)의 종류에 따라서 3종류의 데이터에 대응시키면, 각 메모리셀의 전기증가를 dI/dV를 검출함으로써, 각 메모리셀의 기억데이터가 상기한 3종류의 데이터중 어느것인가를 전류 I의 급중점 V_T의 유무 및 이 급증점 V_T에 있어서 전극도체(51) 및 (53) 사이의 전압 V의 크기에 근거하여 판별할 수가 있다.

즉, 제20(a)도에 있어서 절연체(52)와 전극도체(53)와의 경계부분에 첨가물질(54)로서 2종류 이상의 물질을 부가하면, 전극도체(51) 및 (53)간에 흐르는 전류가 급증하는 장소가 2곳 이상에서 생기게 되므로, 전극도체(51)와 전극도체(53)와의 교점에 대응하는 부분에 2비트 이상의 정보를 저장할 수가 있어 다치(multi-value) 메모리가 실현된다.

이상과 같이, 종래의 다치메모리는, MOS 트랜지스터의 드레인 및 소오스간에 흐르는 전류의 크기가 채널 영역의 불순물 농도에 의해 가변되는 것을 이용하거나, 절연체를 낀 2개의 도체간에 흐르는 전류의 비탄성 터널효과에 의한 급증점이 절연체와 한편의 도체 사이의 경계부분에 첨가되는 물질의 종류에 의해 가변되는 것을 이용하여 실현된다.

이와같은 종래의 다치메모리는 다음과 같은 문제점이 있다.

우선 채널 영역에 있어서 불순물 농도를 다단계를 설정함으로써 1개의 메모리셀에 복수비트의 데이터를 기억시킬 경우, 각 메모리셀의 구조가 제18도에 표시된 것 같은 전계효과 트랜지스터형이 된다.

따라서, 각 메모리셀은, 반도체 기판상에, 게이트, 드레인 및 소오스에 해당하는 영역들을 필요로 한다.

이 때문에, 각 메모리셀에 기억시킬 수가 있는 정보량이 증대하는 것만큼 1개의 칩상에 형성할 수 있는 메모리셀의 수를 증대시킬 수가 없어, 기억장치의 집적도의 향상이라는 점에서 한계가 있다.

또한, 동일 칩상의 메모리셀의 채널 영역(35)에 있어서 불순물 농도를 각각 다른 3종류 이상으로 만들어 나누어야 하기 때문에, 채널 영역(35)에 대한 이온주입공정이 복잡하게 된다.

한편, 비탄성 터널효과를 이용하는 다치메모리(제20도 참조)에 있어서는, 절연체(52)를 끼고 형성된 띠모양의 도체(51) 및 (53)의 교점(500)의 각각의 1개의 메모리셀로서 사용되므로, 각 메모리셀이 필요로 하는 면적은 도체(51) 및(53)의 폭에 의해서만 결정된다.

따라서, 이들의 폭을 작게함으로써, 각 메모리셀의 점유면적은 각 메모리셀로서 MOS 트랜지스터가 사용될 경우보다도 훨씬 작게하는 것이 가능하다.

따라서, 이와같은 다치메모리는, 기억장치의 집적도의 향상이라는 점에서는, 상슬한 다치메모리보다 우수한 집적도를 갖는다.

그러나, 메모리셀을, 절연체(52)와 도체(53) 사이의 계면에 부가된 첨가물질(54)의 종류가 다른 복수종류(첨가물질(54)의 포함되지 않은 것을 포함함)로 만들어 나눠야 하므로, 절연체(52)와 도체(53)와의 계면첨가물질(54)를 선택적으로 부가하지 않으면 안된다.

이 때문에, 1개의 메모리셀에 의해서 많은 정보를 기억시키려 한다면, 절연체(52)와 도체(53) 사이의 계면에 첨가하는 물질의 종류를 증가시켜야 하므로, 상기한 계면에 대한 첨가물질(54)의 부가 때문에, 제조단계에 있어서 제어가 곤란하게 된다.

본 발명의 목적은 각 메모리셀이 PN 접합을 사용하지 않고도 형성되는 간단한 구조를 갖고 고집적화에 유리한 새로운 마스크 ROM을 제공하는 것이다.

본 발명의 다른 목적은 칩상에 있어서 메모리셀의 집적밀도를 향상시킬 수 있고, 또한,1개의 메모리셀에 기억되는 정보량을 증가시킬 수가 있는 대용량의 마스크 ROM을 제공하는 것이다.

상기와 같은 목적들을 달성하기 위하여 본 발명에 관계된 마스크 ROM은 주면을 갖는 반도체 기판과, 이 주면상에 서로 간격을 두어서 형성된 복수의 제1의 띠모양 도전층과, 이 복수으 제1의 띠모양 도전층에 각 부분의 두께를 이 마스크 ROM에 기억시켜야 할 데이터에 따라서 조절되어 형성된 절연막과 이 절연막상에 형성된 복수의 제2의 띠모양 도전층을 포함한다.

이 복수의 제2의 띠모양의 도전층들은 복수의 제1의 띠모양의 도전층들 각각과 교차되도록 서로 간격을 두고서 배열된다.

상기한 절연막은 복수의 제1의 띠모양 도전층들과 복수의 제2의 띠모양 도전층들의 교점들 중 소정수의 대응하는 부분의 각각에 있어서는 터널현상이 발생될 수 있는 적어도 2종류 이상의 두께들 중 소정 하나의 두께로 형성되고, 이 소정수를 제외한 타의 교점에 대응하는 부분의 각각에 있어서는 터널현상이 발생되지 않는 두께로 형성된다.

복수의 제1의 띠모양 도전층과 복수의 제2의 띠모양 도전층의 교점들 중 어느 교점들이 상기한 소정수의 교점들로서 선정될 것인지의 여부는 이 마스크 ROM에 기억되어야 할 데이터에 따라서 결정된다.

상기와 같은 목적을 달성하기 위하여 본 발명에 관계된 마스크 ROM의 제조방법은 반도체 기판의 주면상에 서로 간격을 두어서 복수의 제1의 띠모양 도전층을 형성하는 스텝과, 이 제1의 띠모양 도전층에 절연막을 형성하는 스텝과, 이 복수의 제1의 띠모양 도전층상에 복수의 제2의 띠모양 도전층을 형성하는 스텝을 포함한다.

복수의 제2의 띠모양 도전층은 복수의 제1의 띠모양 도전층의 각각과 교차하도록 서로 간격을 띄워서 배열된다.

절연막을 형성하는 스텝은 다시 이 절연막의 복수의 제1의 띠모양 도전층과 복수의 제2의 띠모양 도전층의 교점에 대응하는 부분의 각각의 두께를 이 마스크 ROM에 기억시켜야 할 데이터에 따라서 터널현상이 생길 수 있는 정도의 두께와 터널현상이 생기지 않을 정도의 두께로 형성하는 스텝을 포함한다.

본 발명에 관계된 마스크 ROM 및 그 제조방법은 상기와 같이 구성되는데, 두값의 데이터 0, 1중 어느 한쪽을 터널현상이 발생될 수 있을 정도의 두께를 갖는 절연막에 대응시키고, 다른 한쪽을 터널현상이 발생되지 않을 정도의 두께를 갖는 절연막에 대응시키면, 복수의 제1의 띠모양 도전층과 복수의 제2의 띠모양 도전층과의 교점의 각각의 1비트의 데이터를 기억시킬 수 있게 된다.

즉, 이들 교점의 각각이 하나의 메모리를 구성한다.

그리하여, 제1의 띠모양 도전층중 하나와 제2의 띠모양 도전층중 하나 사이에 고전압을 인가하면 이 하나의 제1의 띠모양 도전층과 이 하나의 제2띠모양 도전층의 교점에서 절연막의 두께가 터널현상이 생기게 하는 것인 경우에만 상기한 하나의 제1띠모양 도전층 및 상기한 하나의 제2띠모양 도전층 사이에 터널전류가 흐른다.

따라서, 임의의 제1띠모양 도전층 및 임의의 제2띠모양 도전층 사이에 고전압을 인가했을 때, 이들의 사이에 흐르는 전류의 유무를 판별하는 것에 의해서 제1의 띠모양 도전층과 제2의 띠모양 도전층의 임의의 교점에서 절연막의 두께를 판벌할 수도 있다.

결국, 제1의 띠모양 도전층과 제2의 띠모양 도전층의 교점의 각각이 형성하는 메모리셀에서는 데이터를 판독하는 것도 가능하게 되는데 이들 교점의 각각은 마스크 ROM의 메모리셀로서 충분한 기능을 발휘한다.

(제1실시예)

제1도는 본 발명의 일 실시예인 마스크 ROM의 메모리셀 어레이부의 구조를 나타낸 도면이다.

제1도의 (a)는 평면도이고, 제1도의 (b) 및 (c)는 각각 제1도의 (a)에 나타내어지는 메모리셀 어레이를 파선 A 및 B를 따라 절단한 경우의 단면도이다.

제1도의 (b) 및 (c)에는 메모리셀 어레이의 단면구조가 실제보다 약간 간략하게 도시되어 있다.

제1도에 도시된 바와같이, 이 마스크 ROM의 메모리 어레이는 단결정 실리콘 기판(1)상에 서로 평행으로 형성되는 복수의 띠모양 도전층(3)과, 이 복수의 띠모양 도전층(3)에 직교하도록 도전층(3)상에 산화막(4)를 끼워서 서로 평행으로 형성되는 복수의 띠모양 도전층(6)을 포함한다.

한쪽의 띠모양 도전층(3)의 각각의 하나의 비트선에 대응하고, 다른 한쪽의 띠모양 도전층(6)의 각각이 하나의 워드선에 대응한다.

도전층 3은 불순물 확산층에 의해서 형성되고, 도전층 6은 폴리실리콘층등에 의해서 형성된다.

제12도에 나타낸 마스크 ROM의 경우와 마찬가지로 비트선을 형성하는 띠모양 도전층(3)과 워드선을 형성하는 띠모양 도전층(6)의 교점(5)의 각각이 하나의 메모리셀(5)에 대응한다.

그러나, 본 실시예에서는 각 메모리셀(5)에 PN 접합은 포함되지 않는다.

본 실시예에서는 각 메모리셀의 기억 데이터가 그 메모리셀의 영역에 있어서의 도전층 3 및 도전층 6 사이의 산화막 4의 두께에 따라서 미리 결정되어 있다.

즉, 메모리셀 어래이 내의 메모리셀(5)은 도전층 3 및 도전층 6 사이에 얇은 산화막을 갖는 것의 마스크 ROM(5a)과 도전층 3 및 도전층 6 사이에 두꺼운 산화막(4)를 갖는 메모리셀(5b)로 분류된다.

메모리셀(5a)에서의 도전층 3 및 6 사이의 산화막(4)의 두께는, 도전층(6)으로 인가되는 고전압에 응답하여 도전층 3에서 도전층 6에 이 산화막(4)를 따라 전자가 이동하는 현상, 이른바 터널현상이 생기는 정도로 얇다.

한편, 메모리셀(5b)에서의 도전층 3 및 6 사이의 산화막(4)의 두께는 이러한 터널현상이 생기지 않을 정도록 두껍다.

메모리셀(5a)에서의 산화막(4)의 두께는 예를들면 수 Å 정도이고, 메모리셀(5b)에서의 산화막(4)의 두께는 예를들면 400Å∼500Å 정도이다.

더욱이, 산호막(4) 아래는 이들의 메모리셀(5) 끼리를 전기적으로 분리하기 위한 분리층(2)이 형성된다.

따라서, 복수의 띠모양 도전층(6) 가운데 어느 하나에 고전압을 인가하고, 복수의 띠모양 도전층(3)의 가운데 어느 하나를 접지하면 이 하나의 띠모양 도전층(3)과 이 하나의 띠모양 도전층(6)의 교점에서 도전층(3) 및 도전층(6) 사이에 존재하는 산화막(4)의 두께가 얇으면 상기한 하나의 도전층(6)에서 상기한 하나의 도전층(3)에 터널현상에 의해 전류(터널전류)가 흐른다.

그러나, 이 교점에서 도전층(3) 및 도전층(6) 사이에 존재하는 산화막(4)이 두꺼우면 터널현상이 생기지 않게 되어 상기한 하나의 도전층(3)에 전류는 흐르지 않는다.

결국, 각 메모리셀에서 터널산화막의 유무에 따라서 그 메모리셀에 대응하는 띠모양 도전층(3)에 흐르는 전류의 유무가 결정된다.

그래서, 각 메모리셀에 있어서의 터널산화막 유무에 데이터 0,1을 대응시키면 각 메모리셀(5)에서 데이터를 판독할 수가 있다.

따라서, 메모리셀 어레이에 기억시키고자 하는 데이터 패턴에 따라서 띠모양 도전층(3)과 띠모양 도전층(6)의 교점에 미리 선택적으로 터널산화막을 설치해 두면, 이 메모리셀 어레이는 판독전용 메모리로서 기능을 한다.

더욱이, 터널전류에 관해서는 예들들면 문헌 전자재료 시리즈「서브 미크론 디바이스Ⅱ P.27」P.34에서 설명되어 있다.

제2도는 본 실시예의 마스크 ROM의 전체구성을 나타낸 블럭도이다.

제2도에서는, 간단히 하기 위해, 메모리셀 어레이의 메모리셀이 3행×3열의 매트릭스 모양으로 배열되는 경우가 나타내어져 있다.

다시, 제2도에서는 제1도에서의 터널산화막을 갖는 메모리셀(5a) 및 터널산화막을 갖지 않는 메모리셀(5b)이 각각 기호화하여 표시된다.

제2도를 참조하면, 메모리셀 어레이(300)는 3개의 비트선 B1∼B3과, 3개의 워드선 W1∼W3과, 비트선 B1∼B3과 워드선 W1∼W3과의 교점에 각각 설치되는 메모리셀 Mij(i=1,2,3 : j=1,2,3)를 포함한다.

비트선 B1∼B3 및 워드선 W1∼W3은 제1도에서의 띠모양 도전층(3) 및 띠모양 도전층(6)에 각각 대응 한다.

메모리셀 M12,M21 및 M23은 터널산화막을 갖지 않는 메모리셀(제1도에서의 메모리셀 5b)이고, 나머지의 메모리셀 M11,M13,M22,M31,M32 및 M33은 터널산화막을 갖는 메모리셀(제1도에서의 메모리셀 5a)이다.

이 메모리셀 어레이(300)에서 데이터를 판독하기 위하여 어드레스 버퍼(310), X디코더(320), 제어회로(330), Y디코더(340), Y게이트(350), 센스회로(36), 출력버퍼(370) 및 고전압 인가회로 381∼383이 설치된다.

고전압 인가회로 381,382 및 383은 X디코더(320)와 워드선 W1,W2 및 W3 사이에 각각 설치된다.

센스회로(360)는 3개의 센스앰프(361)∼(363)을 포함한다.

Y게이트(350)는, 비트선 B1과 센스엠프 361 사이에 접속된 N채널 MOS 트랜지스터 YG1과, 비트선 B2와 센스회로(362) 사이에 접속되는 N채널 MOS 트랜지스터 YG2와, 비트선 B3과 센스앰프(363) 사이에 접속되는 N채널 MOS 트랜지스터 YG3을 포함한다.

트랜지스터 YG1,YG2,YG3의 ON/OFF는 각각 Y디코더(340)의 출력신호 Y1,Y2 및 Y3에 의해서 제어된다.

고전압 인가회로 381,382 및 383을 각각 X리코더(320)의 출력신호 X1,X2 및 X3에 의해 제어된다.

어드레스 버퍼(310)는 어드레스 단자 A0∼Am에 외부에서 주어지는 어드레스신호를 버퍼링하여 X디코더(320) 및 Y디코더(340)에 주어진다.

X디코더(320)는 어드레스 버퍼(310)에서의 어드레스신호를 해독하여 3개의 워드선 W1∼W3 가운데 어느 1개에 대응하여 설치된 고전압 인가회로(381∼383 가운데 어느 하나)에 주어져야 할 제어신호(X1∼X3의 어느 하나)의 전위레벨만을 그 고전압 인가회로가 능동화되는 레벨로 설정한다.

능동화된 고전압 인가회로 381∼383은 각각 대응하는 워드선 W1∼W3에 예를들면 20∼25V 정도의 고전압을 인가한다.

따라서, 워드선 W1∼W3 가운데 어드레스신호에 대응하는 하나의 워드선에만 고전압이 인가된다.

Y디코더(340)는 어드레스 버퍼(310)에서의 어드레스신호를 해독하여 비트선 B1∼B3중 하나에 접속되는 Y게이트(350)내의 트랜지스터(YG1∼YG3 가운데 어느것)의 통전상태를 제어하는 제어신호(Y1∼Y3 가운데의 어느것)의 전위만을 N채널 MOS 트랜지스터를 ON 상태를 할 수가 있는 전위까지 승압한다.

따라서, 트랜지스터 YG1∼YG3 중에서 어드레스신호에 대응하는 비트선에 접속된 것만이 ON 상태가 된다.

이것에 의해, 어드레스신호에 대응하는 하나의 비트선만이 센스회로(360)내의 대응하는 센스앰프에 전기적으로 접속된다.

센스앰프 361,362 및 363은 각각 트랜지스터 YG1,YG2 및 YG3에 흐르는 전류의 유무를 검출하고, 이 검출결과에 따른 데이터신호를 출력버퍼(370)에 제공한다.

출력버퍼(370)는 센스앰프(361∼363)가 출력하는 데이터신호를 버퍼링하여 데이터 출력단자 OUT0∼OUTn에 공급한다.

제어회로(330)는 이 마스크 ROM 칩이 동작해야 할 것인가 아닌가를 지시하는 비능동(inactive)의 칩 인에이블신호 CE 및, 출력버퍼(370)에서 데이터 출력단자 OUT0∼OUTn로 데이터신호를 출력하는 것을 금지 할 것인지 허가할 것인지를 지시하는 비능동의 출력 인에이블신호 OE를 버퍼링한다.

다시, 제어회로(330)는 버퍼링한 이들의 신호에 의거하여 Y디코더(340) 및 출력버퍼(370)의 각각의 동작을 능동화하거나 비능동화하기 위한 제어신호를 출력한다.

비트선 B1∼B3은 각각 Y게이트(350)내의 대응하는 트랜지스터 YG1∼YG3이 ON 상태인 기간에 대응하는 센스앰프(361∼363)에서 접지한다.

이와같이, 이 마스크 ROM에 있어서는 데이타 판독을 위하여 데이타를 판독하고자 하는 메모리셀에 접속되는 워드선 및 비트선에 각각 고전압 및 접기전위가 부여된다.

다음에, 제3도를 참조하여 마스크 ROM에 있어서의 데이타 판독원리에 관하여 설명한다.

제3도는 터널산화막을 갖는 메모리셀과 터널산화막을 갖지 않는 메모리셀의 전기적인 특성의 상이함을 나타낸 도면이다.

제3도에는 터널산화막을 갖는 메모리셀(5a)에 접속되는 비트선에 흐르는 전류의 크기 및 터널산화막을 갖지 않는 메모리셀(5b)에 접속되는 비트선에 흐르는 전류의 크기가 표 형식으로 도시되어 있다.

이 표에서 V_L은 0∼15V 범위의 전위를 나타내고, V_H는 20∼25V 범위의 전위를 나타낸다.

제1도 및 제3도를 참조하여, 터널산화막을 갖는 메모리셀(5a)에 대응하는 비트선(도전층 3) 및 워드선(도전층 6)에 각각 접지전위 및 고전압이 인가되면, 대응하는 워드선에서 터널산화막(4) 및 대응하는 비트선을 통하여 접지로 흐르는 전류가 생긴다.

이 전류의 크기는 수십 μA 정도이다.

그러나, 터널산화막을 갖는 메모리셀(5a)에 접속되는 워드선의 전위가 이러한 고전압이 아니 15V 이하이면 산화막(4)에 터널현상을 생기게 하는 고전계가 인가하지 않아서 터널전류는 흐르지 않게 된다.

따라서, 이러한 경우에는 대응하는 비트선에 전류는 흐르지 않는다.

다음에, 대응하는 비트선이 플로팅인 경우에 대하여 설명한다.

이러한 경우에는 대응하는 비트선이 어디에도 전기적으로 접속되지 않기 때문에 대응하는 워드선의 전위에 불구하고 대응하는 비트선에는 전류가 흐르지 않는다.

한편, 터널산화막을 갖지 않는 메모리셀(5b)에 대응하는 비트선 및 워드선에 각각 접지전위 및 고전위가 부여되더라도 도전층 3 및 도전층 6 사이에는 두꺼운 산화막(4)이 존재하기 때문에 이들의 사이에 터널전류는 흐르지 않는다.

결국, 터널산화막을 갖지 않는 메모리셀(5b)에 대응하는 비트선에는 이 메모리셀(5b)에 대응하는 워드선의 전위에 불구하고 전류는 흐르지 않는다.

또한, 터널산화막을 갖지 않는 메모리셀(5b)에 관해서도 대응하는 비트선이 플로팅 상태이면 대응하는 워드선의 전위에도 불구하고 비트선에 흐르는 전류는 생기지 않는다.

그러므로, 메모리셀 어레이에서 데이터를 판독하기 위한 주변회로를 제2도에 나타내어진 것처럼 구성함으로써 메모리셀 어레이내의 소망의 메모리셀에서만이 데이터를 판독할 수가 있다.

예를들면, 제2도에 있어서 어드레스 단자 A0∼Am에 메모리셀 M22의 어드레스를 지정하는 외부 어드레스신호가 주어진 경우를 설명한다.

이 경우 X디코더(320)에 의해서 고전압 인가회로(383)가 능동화되는 한편, Y디코더(340)에 의해서 트랜지스터 YG2가 ON 상태가 된다.

그 결과, 워드선 W2의 전위만이 20∼25V 정도의 고전위가 되고 나머지 워드선 W1 및 W3의 전위는 15V 이하의 저전위가 됨은 물론, 비트선 B2에만 접지전위가 부여되고 나머지 비트선 B1 및 B3은 어느것이나 플로팅 상태가 된다.

따라서, 고전위가 부여되어 있지 않는 워드선(이하 비선택 상태의 워드선이라 칭함) W1 및 W3에 접속된다.

6개의 메모리셀 M11∼M13 및 M31∼M33은 어느것도 그것이 터널산화막을 갖는가 갖지 않는가에 상관없이 대응하는 비트선 B1∼B3에 전류가 흐르게 할 수는 없다.

또한, Y게이트(350)에 포함되는 트랜지스터 YG1∼YG3 가운데 OFF 상태에 있는 트랜지스터 YG1 및 YG3에 접속되는 비트선(이하 비선택 상태의 비트선이라 칭함) B1 및 B3에는 이것들에 각각 접속되는 메모리셀 M11,M21,M31 및 M13,M23,M33이 터널산화막을 갖는가 갖지 않는가에 상관없이 전류는 흐르지 않는다.

그러므로, 고전위에 있는 워드선(이하 선택 상태의 워드선이라 칭함) W2와 Y게이트(350)내의 ON 상태의 트랜지스터 YG2에 접속되는 비트선(이하 선택 상태의 비트선이라 칭함) B2와의 교점에 대응하여 설치된 메모리셀(이하 선택된 메모리셀이라 칭함) M22의 구조(터널산화막을 갖고 있는지의 여부)만이 선택 상태의 비트선 B2에 흐르는 전류의 유무를 결정한다.

메모리셀 M22는 터널산화막을 갖고 있는데, 비트선 B2에 전류가 흐른다.

센스회로(362)는 이 전류를 검지하여 논리치 0 또는 1에 대응하는 데이터신호를 출력한다.

역으로 선택된 메모리셀이 터널산화막을 갖고 있지 않으면 선택 상태의 비트선에 전류는 흐르지 않는데, 센스앰프(361∼363)은 전류를 검지한 때에 출력하는 데이터신호의 논리치와는 역의 논리치에 대응하는 데이터신호를 출력한다.

따라서, 출력버퍼(30)에서는 어드레스신호가 나타내는 어드레스에 위치하는 메모리셀의 기억 데이터가 출력된다.

제4도는 고전압 인가회로(381∼383)의 구성의 일예를 나타낸 회로도이다.

제4도에는 고전압 인가회로(381)을 대표적으로 나타낸 것이다.

제4도에 나타낸 바와같이, 고전압 인가회로(381)는 X 디코더(320)에 대응하는 출력신호 X1을 게이트에서 받는 P채널 MOS 트랜지스터(400) 및 N채널 MOS 트랜지스터(410)와, 고전압원 Vpp와 트랜지스터(400) 및 (410)의 게이트와의 사이에 설치되는 P채널 MOS 트랜지스터(420)을 포함한다.

트랜지스터(400) 및 (410)은 20V∼25V 정도의 고전압을 공급하는 고전압원 Vpp와 접지와의 사이에 직렬로 접촉되어서 인버터를 구성한다.

트랜지스터(400) 및 (410)이 접촉점은 대응하는 워드선 W1 및 트랜지스터(420)의 게이트에 접속된다.

고전압 Vpp에는 20∼25V 정도의 고전압이 출력된다.

제어신호 X1의 논리레벨이 하이레벨이면 트랜지스터(410)이 도통되어 워드선 W1에는 접지전위가 공급된다.

동시에 트랜지스터(420)도 도통되어, 고전원 Vpp에서 트랜지스터(420)을 통해서 트랜지스터(410)의 게이트에 공급되어지는 고전위는 트랜지스터(410)의 ON 상태가 지속되게 한다.

그러나, 신호 X1의 논리레벨이 로우레벨이 되면 트랜지스터(400)가 도통되어 워드선 W1에는 고전압원 Vpp에서 20∼25V의 고전위가 공급된다.

동시에 트랜지스터(420)이 OFF 상태로 되는데, 트랜지스터(400)의 게이트에 고전압원 Vpp로부터 고전위가 부여되지 않게 되기 때문에 트랜지스터(400)의 ON 상태가 유지된다.

고전압 인가회로(383) 및 (383)에도 제4도에서 나타낸 구성의 회로가 사용되는 것이 바람직하다.

고전압 인가회로 381∼383의 각각에 제4도에서 나타낸 구성의 회로가 사용되는 경우, X디코더(320)는 어드레스 버퍼(310)에서의 어드레스신호가 지정하는 메모리셀에 접속된 워드선에 대응하는 고전압 인가회로에만 로우레벨의 신호를 출력하고 나머지 고전압 인가회로들에는 하이레벨의 신호를 각각 출력한다.

그 결과, 어드레스신호가 지정하는 메모리셀에 대응하는 워드선에만 고전압이 인가된다.

이상과 같이, 본 실시예의 마스크 ROM의 메모리셀 어레이에 있어서는, 비트선을 형성하는 제1의 띠모양 도전층과, 워드선을 형성하는 제2의 띠모양 도전층이 상하로 겹치는 부분의 하나하나가 하나의 메모리셀을 형성한다.

그리하여 각 메모리셀의 기억데이터는 그 영역에 있어서의 제1의 띠모양 도전층과 제2의 띠모양 도전층 상이에 존재하는 산화막의 두께에 의해서 결정된다.

따라서, 하나의 메모리셀에 필요한 면적은 제1의 띠모양 도전층 및 제2의 띠모양 도전층의 폭에 의해서 결정된다.

이들 폭의 최소치는 현재의 제조기술에 있어서 라인 스페이스의 한계치에 의해 결정된다.

따라서, 하나의 메모리셀이 하나의 PN 접합에 의해 형성되는 종래의 마스크 ROM의 경우와 마찬가지로 도전층들의 폭을 작게 함으로써 하나의 메모리셀이 반도체 기판상에 점유하는 면적을 매우 작게할 수가 있다.

결국, 본 실시예의 마스크 ROM에 의하면 메모리셀로서 MOS 트랜지스터가 사용되는 경우보다도 훨씬 고집적화에 유리한 미소 마스크 ROM을 얻을 수 있다.

이제부터 본 실시예의 마스크 ROM 제조방법을 제5도 내지 제10도를 참조하면서 설명한다.

제5도 내지 제7도는 본 실시예의 마스크 ROM의 제조공정의 제1의 예를 나타낸 부분 단면도이다.

제8도 내지 제10도는 본 실시예의 마스크 ROM 제조공정의 제2의 예를 나타낸 부분 단면도이다.

제5도 내지 제10도에는 본 실시예의 마스크 ROM을 제1도에 도시된 파선 A를 따라 절단한 경우의 단면도를 나타낸 것이다.

먼저 제5(a)도에 도시된 것처럼 불순물 농도가 엷은 P형 기판(111)의 주면 중에서 메모리셀 어레이가 형성되어야 할 메모리셀 어레이부 A 이외의 주변부 B 및 C에 대응하는 부분에 N형 불순물을 선택적으로 도핑하여 아이랜드인 N웰(112)을 형성한다.

N웰(112)은 주변부 B 및 C 가운데 P채널 MOS 트랜지스터가 형성되어야 할 P채널 MOS 트랜지스터 영역 B에 형성된다.

다음에, N웰(112)상을 포함한 기판(111)의 주면상에 선택적산화(LOCOS)법 등에 의해서 산화막(113)을 형성한다.

산화막(113)은 제5(b)도에 나타낸 것처럼 메모리셀 어레이부 A, P채널 MOS 트랜지스터 영역 B 및 N채널 MOS 트랜지스터가 형성되어야 할 N채널 MOS 트랜지스터 영역 C 사이와, 메모리셀 어레이에 있어서 각 메모리가 형성되어야 할 영역 MC 사이에서 소자분리용 산화막으로 두껍게 형성되고, 그외의 영역에 있어서는 불순물의 투과성을 손상하지 않도록 얇게 형성된다.

다음에, 주변부 B 및 C에 대응하는 기판(111)의 주면상에 폴리실리콘층(115) 및 금속층(116)에 의해서 형성되는 도전층(200)이 선택적으로 형성된다(제5(c)도 참조).

도전층(200)은 P채널 MOS 트랜지스터 영역 B 및 N채널 MOS 트랜지스터 영역 C의 각각에서 게이트로 사용된다.

이어서, 메모리셀 어레이부 A 및 N채널 MOS 트랜지스터 영역 C에 대응하는 기판(111)의 주면상에 N형 불순물을 선택적으로 주입하고, P채널 MOS 트랜지스터 영역 B에 대응하는 기판(111)의 주면상에 P형 불순물을 선택적으로 주입한다.

이것에 의해서 메모리셀 어레이부 A, P채널 MOS 트래지스터 영역 B 및 N채널 MOS 트랜지스터 영역 C에서 각각 지면에 대하여 수직의 방향으로 이어진 복수의 띠모양의 N형 불순물 확산층(122), P채널 MOS 트랜지스터의 소오스 및 드레인으로서 가능하는 P형 불순물 확산층(118), 및 N채널 MOS 트랜지스터의 소오스 및 드레인으로서 기능하는 N형 불순물 확산층(117)이 형성된다.

N형 확산층(122)의 각각은 하나의 비트선으로 사용된다.

다음에, 주변부 B 및 C 표면의 단차를 없애고 평탄화하기 위해서 산화막(113) 및 도전층(200)을 포함한 기판(111)의 주면 가운데 주변부 B 및 C에 대응하는 부분에만 절연막(119)을 형성한다(제6(a)도 참조).

다음에, 제6(b)도에 나타낸 것처럼 절연막(119)에 선택적으로 콘택호울(120)을 형성한다.

P채널 MOS 트랜지스터 영역 B에서는 P형 불순물 확산층(118)이 노출되게 콘택호울(120)을 형성하고, N채널 MOS 트랜지스터 영역 C에서는 N형 불순물 확산층(117)이 노출되도록 콘택호울(120)을 형성한다.

다음에, 제6(c)도에 나타낸 것처럼 산화막(113) 가운데 메모리셀이 형성되어야 할 영역 MC가 각각에 대응하는 부분은 그 기억 데이터에 따라서 선택적으로 터널현상이 생길 수 있는 정도의 두께가 되도록 처리된다.

이것에 의해서 메모리셀 어레이의 기억 데이터에 따른 소정의 위치에 터널산화막(123)이 형성된다.

최후에, 산화막(113) 및 터널산화막(123) 및 절연막(119)상에 알미늄 등의 금속에서 이룬 도전층(124)가 선택적으로 형성된다.

제7도에 도시된 바와같이, 복수의 도전층(124)는 메모리셀 어레이부 A에서 N형 불순물 확산층(122)의 각각과 직교하도록 띠모양으로 형성된다.

메모리셀 어레이부 A에서 하나의 도전층(124)는 하나의 비트선으로 사용된다.

주변부 B 및 C에서 도전층(124)는 MOS 트랜지스터의 소오스 및 드레인에 접속되는 배선으로서 사용되어진다.

이와같은 제조방법에 따르면, 메모리셀 어레이에 데이터를 기억시키기 위한 공정, 즉 각 메모리셀이 형성되어야 할 영역에 터널산화막을 선택적으로 형성하는 공정이 마스크 ROM의 제조공정 전체의 후반에 짜넣는다.

한편 메모리셀 어레이내의 어느 메모리셀에 터널산화막을 형성하는가는 마스크 ROM에 기억되어야 할 데이터에 따라서 달라진다.

이 때문에, 이용자로부터 데이터의 지정을 받아서(마스크 ROM 제조의 주문을 받은 후) 주문된 제품을 이용자에 납품할 때까지의 기간(턴 어라운드 타임)의 단축이라는 관점에서는 터널산화막을 형성하는 공정은 상기 예와 같이 마스크 ROM 칩의 제조공정의 후반에 짜넣는 쪽이 유리하다.

다음은 다른 제조방법에 관하여 설명한다.

먼저 앞서 공정의 제조방법예의 경우와 마찬가지 순서로 불순물 농도가 P형 기판(111)의 주면상에 N웰(112) 및 산화막(113)을 형성한다(제8(a),(b)도 참조).

다음에, 기판(111)의 주면안에 메모리셀 어레이부 A에 대응하는 부분에만 N형 불순물을 선택적으로 주입한다.

이것에 의하여 제8(c)도에 도시된 것처럼 각각이 하나의 워드선으로서 사용되는 지면에 대하여 수직되는 방향으로 이어진 복수의 띠모양이 N형 불순물 확산층(122)을 형성한다.

다음에, 산화막(113)의 안에 메모리셀이 형성되어야 할 영역 MC의 각각에 대응하는 부분만이 이 메모리셀 어레이부 A에 기억시켜야 할 데이터에 따라서 선택적으로 터널현상이 생길 수 있을 정도의 두께가 되도록 처리된다.

그 결과, 제9(a)도에 나타낸 것처럼 메모리셀이 형성되어야 할 영역 MC중 몇 개에 터널산화막(123)을 형성한다.

그후, 터널산화막(123)을 포함한 산화막(113) 위에 폴리실리콘층(115) 및 금속층(116)에 의한 2층 구조의 도전층(200)이 선택적으로 형성된다(제9(b)도 참조).

메모리셀 어레이부 A에서는 복수의 도전층(200)들이 N형 불순물 확산층(122)의 각각과 직교하도록 띠모양으로 형성된다.

이들 띠모양의 도전층(200)의 각각은 하나의 워드선으로서 사용된다.

다음에 기판(111)의 주면의 안에 P채널 MOS 트랜지스터 영역 B에 대응하는 부분에 P형 불순물을 선택적으로 주입하고, 기판(111)의 주면의 안에 N채널 MOS 트랜지스터 영역 C에 대응하는 부분에 N형 불순물을 선택적으로 주입한다.

그 결과, 제9(c)도에 나타낸 것처럼 P채널 MOS 트랜지스터 영역 B에 소오스 및 드레인으로서 사용되어지는 P형 불순물 확산층(118)이 형성되고, N채널 MOS 트랜지스터 C에서도 소오스 및 드레인으로서 사용되어지는 N형 불순물 확산층(117)이 형성된다.

다음에, 메모리셀 어레이부 A와 주변부 B 및 C의 표면의 단차를 완화하기 위하여 기판(111)의 주면 전체에 절연막(119)를 형성한다.

다음에,제10(a)도에 나타낸 것처럼 절연막(119)에 선택적으로 콘택호울(120)을 형성한다.

메모리셀 어레이부 A에서 콘택호울(120)은 도전층(200)이 노출하도록 형성된다.

P채널 MOS 트랜지스터 영역 B에서 콘택호울(120)은 P형 불순물 확산층(118)이 노출되도록 형성된다.

N채널 MOS 트랜지스터 영역 C에서 콘택호울(120)은 N형 불순물 확산층(117)이 노출되도록 형성된다.

마지막으로, 제10(b)도에 나타낸 것처럼 알미늄 등의 금속에 의한 도전층(121)이 콘택호울(120)을 메우도록 절연막(119)상에 선택적으로 형성된다.

메모리셀 어레이부 A에서 도전층(121)은 워드선인 2층 구조의 도전층(200)에 각각 접속되는 배선으로서 형성된다.

주변부 B 및 C에서 도전층(121)은 MOS 트랜지스터의 소오스 및 드레인에 접속되는 배선으로서 사용된다.

이와같은 제조방법에 의하면, 메모리셀 어레이에 데이터를 기억시키기 위하여 터널산화막을 형성하는 공정이 마스크 ROM 제조공정의 초기에 수행된다.

그러나, 기판의 표면을 평탄화하기 위한 절연막을 일부의 영역에만 선택적으로 형성할 필요가 없음은 물론, 워드선과 MOS 트랜지스터의 게이트전극을 동시에 형성할 수가 있다고 하는 이점도 있다.

이상과 같이, 본 실시예의 마스크 ROM의 제조방법을 달리함으로써 제품구조상의 조건이나 목적에 상응하는 제조방법을 적절하게 선택하여 마스크 ROM을 제조할 수 있다.

다음은, 제7도나 제9(a)도에 나타낸 공정에 있어서 터널산화막을 형성하는 방법의 구체예로서 2가지의 방법을 설명한다.

제1의 방법은 제7도 및 제9(a)도에서 산화막(113)의 안에 터널산화막을 갖는 메모리셀이 형성되어야 할 영역에 대응하는 부분만을 에칭처리에 의해 터널현상이 생길 수 있는 두께가 될 때까지 제거하는 방법이다.

제11도는 제2의 방법을 설명하기 위한 단면도이다.

제11도는 터널산화막을 갖는 하나의 메모리셀이 형성되어야 할 영역에 대응하는 부분의 단면도를 나타낸 것이다.

제2의 방법에 의하면, 먼저 워드선인 N형 불순물 확산층(122)이 노출하도록 산화막(113)에 콘택호울 모양의 열린 곳을 형성한다(제11(a),(b),(c)도 참조).

그후, 제11(c)도에 나타낸 것처럼, 노출한 N형 확산층(122) 표면 및 산화막(113)의 표면 전체를 얇게 산화시킨다.

그 결과, N형 확산층(122)내에 열린 곳이 설치된 부분에만 터널현상이 생겨서 얻게 되는 두께의 얇은 산화막(123)이 형성된다.

이제부터, 본 발명에 의한 마스크 ROM의 제2실시예에 대하여 설명한다.

제16(a)도는, 본 발명의 다른 실시예의 마스크 ROM에 있어서, 임의의 메모리셀의 구조를 표시하는 단면도이다.

제16(b)도는 본 발명의 다른 실시예의 마스크 ROM에 있어서 메모리셀 어레이의 구조를 표시하는 평면도 및 단면도이다.

제16(a)도에 도시된 바와같이, 본 발명의 다른 실시예의 마스크 ROM에 있어서, 각 메모리셀은 P^-형의 반도체 기판(11)상에 N형 불순물 확산층에 의해 형성된 제1도전층(12)와, 이 제1도전층(12)상에 실리콘산화물 등에 의해 형성된 절연막(14), 절연막(14)상에 금속이나 폴리실리콘 등에 의해 형성된 제2도전층(13)을 포함한다.

N형 불순물 확산층(12)상에 있어서 절연막(14)의 두께는 도전층(13)에 고전압이 인가됨으로써 도전층(13)에서 이 절연막(14)를 통해서 N형 불순물 확산층(12)에 전자가 이동하는 소위 터널현상이 생길 정도로 얇다.

막두께가 이와같은 두께로 조정되어 있는 부분(도면에서 파선으로 둘러싸인 부분:15)은 터널산화막이라 부른다.

각 메모리셀에 있어서 터널산화막의 두께는 그 메모리셀에 기억되어야 할 데이터에 따라서 결정된다.

다음에 메모리셀 어레이의 구조에 앞서, 본 실시예의 마스크 ROM에 있어서 메모리셀의 동작원리에 대해서 제17도를 참조하면서 설명한다.

제17도는 터널산화막(15)의 막두께 t_TUN과, 도전층(12) 및 (13) 사이에 일정한 고전계를 인가했을 때에 터널현상에 의해 도전층(12) 및 (13)간에 흐르는 전류(이하 터널전류라 부른다) J_TUN와의 관계를 표시하는 그래프이다.

터널전류에 대해서는, 예를들면 문헌 Analysis and Modeling of Floating-Gate EEPROM Cells(IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL, ED-33, NO. 6, JUNE 1986, P835∼844)에서 설명하고 있다.

상기 문헌에 따르면, 도전층(12) 및 (13) 사이에 E_TUN로 표시되는 크기의 전계가 인가될 경우에 도전층(12) 및 (13) 사이에 터널산화막(15)를 통해서 흐르는 전류의 크기 J_TUN은 다음 식으로 표시된다.

상기 식(1)에 있어서 α 및 β는 정수이다.

여기서, 전체 E_TUN은, 터널산화막(15)의 막두께 t_TUN과 도전층(13)에의 인가전압 V_TUN과를 사용하여, 다음식으로 표시된다.

따라서, 상기 식(1) 및 (2)에서 도전층(13)에 전압 V_TUN을 인가했을 경우에 흐르는 터널전류 J_TUN의 크기는, 터널산화막(15)의 막두게 t_TUN마다 구할 수가 있다.

제18도에는 상기 식(1) 및 (2)에 근거해서 참조된, 터널산화막의 막두께 t_TUN과 터널전류 J_TUN과의 관계가 표시된다.

제18도에서 알 수 있는 바와같이, 터널산화막의 막두께 t_TUN이대단히 두꺼울 경우에는, 터널전류 J_TUN의 크기는 터널산화막의 막두께 t_TUN에 거의 영향을 받지 않으며 극히 적은 값이 된다.

그러나, 막두께 t_TUN이 충분하게 얇으면, 터널전류 J_TUN은 충분히 커지며, 터널산화막(5)의 막두께 t_TUN에 따라서 크게 변화한다.

예를들면, 도전층(13)으로 인가되는 전압 V_TUN이 약 25V일 때 막두께 t_TUN이 10nm의 터널산화막(15)를 통해서 도전층(12) 및 (13) 사이에 흐르는 전류 J_TUN은 약 수십 μA이다.

따라서, 임의의 메모리셀에 있어서,도전층(13)에 소정의 크기의 전압을 인가하고, 이때 흐르는 터널전류의 크기를 검출하면, 이 메모리셀에 있어서 터널산화막(15)의 막두께를 판별할 수가 있다.

그래서, 메모리셀 어레이내의 메모리셀을, 터널산화막(15)의 막두께가 다른 3종류 이상으로 만들어 나누면, 하나의 메모리셀로 복수비트의 데이터가 기억된다.

예를들면, 메모리셀의 터널산화막(15)의 막두께가 다른 3종류로 만들어 나눌 경우에 있어서, 이들 3종류의 메모리셀의 기억데이터를 터널산화막(15)의 막두께에 따라서 3종류의 데이터에 대응시키면, 기억데이터를 읽어내고 싶은 메모리셀의 도전층(13)에 소정의 크기(예를들면 25V)의 전압을 인가했을 때에 이 메모리셀의 도전층(12) 및 (13) 사이에 흐르는 터널전류의 크기를 검지함으로써, 이 메모리셀의 기억데이터는 상기 한 종류의 데이터중 어느것인가를 판별할 수가 있다.

구체적으로는 제18도에서 알 수 있는 바와같이, 도전층(13)에의 인가전압 V_TUN의 크기가 같으면, 터널산화막(15)의 막두께 t_TUN의 엷은 메모리셀만큼, 터널전류 J_TUN은 크다.

따라서, 상기한 3종류의 메모리셀중 가장 엷은 막두께 t_TUN의 터널산화막(15)를 가진 메모리셀에 흐르는 터널전류의 크기 I_TUN1와, 가장 두꺼운 막두께 t_TUN3의 터널산화막(15)를 가진 메모리셀에 흐르는 터널전류의 크기 I_TUN3및, 이들의 중간에 막두께 t_TUN2의 산화막(15)를 가진 메모리셀에 흐르는 터널전류의 크기 I_TUN2중 어느 하나와 검지한 터널전류의 크기가 일치하느냐를 판별하면, 원하는 메모리셀의 터널산화막(15)의 두께, 즉 기억데이터를 읽어낼 수가 있다.

다음은, 제16(b)도를 참조하면서, 본 실시예의 마스크 ROM에 있어서 메모리셀 어레이의 구조를 설명한다.

제16(b)도에는, 각 메모리셀에 기억할 수 있는 데이터가 3종류인 경우가 예시되어 있다.

메모리셀 어레이는 P^-형의 반도체 기판(11)상에 띠모양 혹은, 대상(帶狀)으로 형성된 복수의 제1도전층(12)와 이들 복수의 대상의 제1도전층(12)상을 포함하는 반도체 기판(11)상 전면에 형성된 절연막(14)과 절연막(14)상에, 복수의 제1도전층(12)의 각각에 직교하도록 서로 평행으로 형성된, 복수의 대상의 제2도전층(13)을 포함한다.

제1도전층(12)과 제2도전층(13)과의 교점(100)에 있어서 절연막(14)의 막두께가, 예를들면 제18도에 있어서 t_TUN1, t_TUN2, 및 t_TUN3의 3종류로 제조시에 사전에 만들어 나뉘어진다.

그리고, 이들 교점(100)의 각각은 1개의 메모리셀로서 사용된다.

제16(a)도에는 이들의 교점(100)중의 임의의 1개의 단면도가 도시되어 있다.

따라서, 이 메모리셀 어레이는 t_TUN1의 막두께의 터널산화막(15)를 가진 메모리셀 어레이(100a)와, t_TUN2의 막두께의 터널산화막(15)를 가진 메모리셀(100b)과, t_TUN3의 막두께의 터널산화막(15)를 가진 메모리셀(100c)을 포함한다.

메모리셀 어레이내의 어느것인가 1개의 메모리셀의 기억데이터를 읽어내기 위해서는, 복수의 제1도전층(12)중 이 메모리셀에 대응하는 1개의 전위 및, 복수의 제2도전층(13)중 이 메모리셀에 대응하는 1개의 전위를 각각, 소정의 고전위(예를들면 25V 정도) 및 0V로 하고, 이때, 이 메모리셀에 대응하는 제1도전층(12) 또는 제2도전층(13)에 흐르는 전류를 상술한 터널전류 J_TUN으로서 검지하면 된다.

이와같이, 본 실시예에 의하면, 터널산화막의 막두께에 의해 터널전류의 크기가 다른 것을 이용해서, 하나의 메모리셀에 기억되는 데이터량은 다비트화된다.

터널산화막(15)은, 예를들면, 전기적으로 기입 및 소거가능한 읽어내기전용 기억장치인 EEPROM(Electrically Erasable and reprogrammable Read Only Memory)의 제조공정에 있어서 메모리셀을 형성하는 사이에 종래부터 사용되고 있는 기술을 적용함으로써 형성할 수가 있다.

따라서, 본 실시예의 메모리셀 어레이는, 종래의 제조기술을 이용한 비교적 간단한 제조공정에 의해 실현된다.

또, 각 메모리셀의 반도체 기판(11)상에 있어서 점유면적은, 제1도전층(12) 및 제2도전층(13)의 폭에 의해 결정된다.

따라서, 상기한 점유면적의 최소치는, 현재의 제조기술에 있어서 라인앤드 스페이스의 한계치에 의해 결정되기 때문에, 본 실시예에 의한 마스크 ROM의 각 메모리셀은 전계효과 트랜지스터형의 메모리셀보다도 훨씬 미세화 할 수 있다.

이와같은 실시예에 따르면, 각 메모리셀에 복수비트의 데이터가 사전에 기억되어 있어, 또한 칩상에 있어서 메모리셀의 고집적화에 유리한, 메모리셀 어레이를 간단한 제조공정을 얻는 것이 가능하다.

따라서, 반도체 기억장치에 있어서 종래의 제조기술의 응용으로 동일면적내에 기억할 수 있는 정보량이 비약적으로 증가될 수 있는, 대용량의 마스크 ROM이 실현된다.

상기 실시예에서는, P^-형 반도체 기판상에 제1도전층(12), 제2도전층(13) 및 절연막(14)이 형성되는 경우를 표시했지만 N^-형의 반도체 기판상에 이들이 형성되더라도, 같은 효과가 얻어진다.

또, 불순물 확산층, 금속이나, 폴리실리콘 및 실리콘 산화물에 의해, 반드시 형성되지 않아도 되고, 전술한 것 같은 원리의 데이터 읽어내기가 가능하면, 다른 재료에 의해 형성되어도 좋다.

또한, 상기 실시예의 메모리셀 어레이에 있어서, 메모리셀의 터널산화막의 막두께는 3종류였지만, 메모리셀의 터널산화막은 4종류 이상으로 만들어 나눌 경우에도, 상기 실시예와 같은 효과를 얻는다.

더구나, 상기 실시예의 설명에 있어서 표시된 전압치, 전류치 등의 구체적인 수치는, 현재의 제조기술이나 실험데이터 등에 근거해서 얻어진 표준적인 값이며, 실시에 있어서는 여러 가지의 조건에 따라 변동해도 좋다.

이상과 같이 본 발명에 의하면, 첫째 각 메모리셀의 미세화 및 구조의 단순화가 가능하며, 제1띠모양 도전층과 제2띠모양 도전층과의 교점에 있어서 절연막의 두께를 3종류 이상으로 함에 따라 고집적화 및 기억용량의 대용량화에 대단히 유리한 마스크 ROM이 얻어진다.

또한, 종래의 제조기술의 적용에 의해 1개의 메모리셀에 기억되는 정보량이 증대됨으로써 마스크 ROM의 기억용량은 비약적으로 증대된다.

Claims

소정의 데이타를 제조시에 미리 기억시키는 마스크 ROM에 있어서, 주면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 주면상에 서로 간격을 두어서 형성된 복수의 제1띠모양 도전층과, 상기 복수의 제1띠모양 도전층상에 형성된 절연막과, 상기 절연막상에 형성되는 복수의 제2띠모양 도전층을 포함하되, 상기 복수의 제2띠모양 도전층은 상기 복수의 제1띠모양 도전층의 각각과 교차하도록 서로가 간격을 띄워서 배열되고, 상기 절연막은 상기 복수의 제1띠모양 도전층과 상기 복수의 제2띠모양 도전층의 교점중 상기 데이타에 대응하는 소정수의 부분의 각각에 있어서는, 터널현상이 생길 수 있는 두께로 형성되고, 상기한 소정수 이외의 타 교점에 대응하는 부분의 각각에 있어서는, 터널현상이 생기지 않는 두께로 형성된 것을 특징으로 하는 마스크 ROM.
소정의 데이타를 제조시에 미리 기억시키는 마스크 ROM의 제조방법에 있어서, 반도체 기판의 주면상에 서로 간격을 두고서 복수의 제1띠모양 도전층을 형성하는 스텝과, 상기 복수의 제1띠모양 도전층 위에 절연막을 형성하는 스텝과, 상기 절연막상에 상기 복수의 제1띠모양 도전층의 각각과 교차하도록 서로 간격을 두어서 복수의 제2띠모양 도전층을 형성하는 스텝을 포함하되, 상기 절연막을 형성하는 스텝은, 상기 복수의 제1띠모양 도전층과 상기 복수의 제2띠모양 도전층의 교점에 대응하는 상기 절연막의 각 부분을, 상기 데이타에 대응하는 터널현상이 생길 수 있는 두께 또는 상기 터널현상이 생기지 않는 두께로 형성하는 스텝을 포함하는 것을 특징으로 하는 마스크 ROM의 제조방법.