[go: up one dir, main page]

KR960008739B1 - 1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 - Google Patents

1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 Download PDF

Info

Publication number
KR960008739B1
KR960008739B1 KR1019910018581A KR910018581A KR960008739B1 KR 960008739 B1 KR960008739 B1 KR 960008739B1 KR 1019910018581 A KR1019910018581 A KR 1019910018581A KR 910018581 A KR910018581 A KR 910018581A KR 960008739 B1 KR960008739 B1 KR 960008739B1
Authority
KR
South Korea
Prior art keywords
transistor
drain
electrically erasable
memory cell
programmable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019910018581A
Other languages
English (en)
Other versions
KR920008928A (ko
Inventor
데쯔오 엔도
리이찌로 쇼로따
Original Assignee
가부시끼가이샤 도시바
아오이 죠이찌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바, 아오이 죠이찌 filed Critical 가부시끼가이샤 도시바
Publication of KR920008928A publication Critical patent/KR920008928A/ko
Application granted granted Critical
Publication of KR960008739B1 publication Critical patent/KR960008739B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

내용없음.

Description

1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리
제1도는 본 발명의 실시예에 따른 NAND 셀 EEPROM에 적합한 메모리 셀 트랜지스터의 개략적인 평면도.
제2도는 제1도의 라인 Ⅱ-Ⅱ를 따른 메모리 셀 트랜지스터의 단면도.
제3도는 제1도의 라인 Ⅲ-Ⅲ을 따른 메모리 셀 트랜지스터의 단면도.
제4도는 기록 모드 또는 소거 모드시에 있어서 본 발명의 메모리 셀 트랜지스터의 기판 내부의 전위분포를 종래의 메모리 셀 트랜지스터의 전위 분포와 비교하여 도시한 도면.
제5도는 본 발명이 메모리 셀 트랜지스터의 임계치(내구성)의 측정 변화를 종래의 메모리셀 트랜지스터와 비교하여 도시한 도면.
제6도는 제1도 내지 제3도에 도시된 메모리 셀 트랜지스터 구조를 각각 갖고 있으며 행렬로 배열되어 있는 메모리 셀 어레이를 포함하는 NAND 셀 EEPROM의 주요부의 회로 구성을 도시한 도면.
제7도는 소거 주기 중에 제6도에 NAND 셀 EEPROM내의 선택된 셀 블럭의 주요부에 인가된 전압 신호 파형을 도시한 타이밍도.
제8도는 제1도 내지 제3도에 도시된 메모리 셀 트랜지스터의 구조를 각각 갖고 있으며 행렬로 배열되어 있는 메모리 셀 어레이를 포함하는 NAND 셀 EEPROM의 주요부의 회로 구성을 도시한 도면.
제9도는 소거 주기 중에 제8도의 NAND 셀 EEPROM내의 선택된 셀 블럭의 주요부에 인가된 전압 신호 파형을 도시한 타이밍도.
제10도는 본 발명의 다른 실시예에 따른 NAND 셀 EEPROM을 도시한 회로도.
제11도는 제10도에 도시된 실시예의 소거 동작에 대한 펄스 시퀀스를 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 기판(절연층)
14 : 도전층 16 : 유전층
18 : 절연막 20 : 제어 게이트
22 : 드레인 24 : 소오스
44, 62 : 행 디코더 회로 46 : 감지 증폭기 회로
48 : 열 디코더 회로 M : 메모리 셀
BL : 비트 라인(데이타 전송 라인) CG : 제어 라인
R : NOR 셀 유니트 S : 선택 트랜지스터
SL : 배선 라인(소오스 라인) U : NAND 셀 유니트
본 발명은 일반적으로 비휘발성 반도체 메모리에 관한 것으로, 특히 전하 저장층 및 제어 게이트를 갖는 금속 산화물 반도체(MOS) 트랜지스터 구조를 각각 갖고 있는 메모리 셀 어레이를 포함하는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM) 디바이스에 관한 것이다.
최근에, 메모리 집적도를 향상시키기 위해 1개의 금속 산화물 반도체(MOS) 트랜지스터로 각각 구성되는 메모리 셀 어레이를 갖는 비휘발성 반도체 메모리가 개발되어 왔다. 각각의 메모리 셀은 전하 저장층으로서 작용하는 부동 게이트 전극과, 관련된 프로그램 라인에 접속될 제어 게이트 전극을 갖고 있는 이중 게이트 구조를 갖는 MOS 트랜지스터이다. 미리 선택된 수의 메모리 셀 트랜지스터는 서로 직렬로 접속되어 메모리 셀 그룹으로 함께 모여 있다. 이 셀 그룹은 그와 관련된 대응 데이타 전송 라인에 접속된다. 이러한 셀 그룹을 일반적으로 NAND 셀 유니트라 부른다. 다수의 NAND 셀 유니트는 메모리 셀 매트릭스 구성을 달성하기 위해 칩 기판 상에 배열된다. 이러한 비휘발성 메모리 디바이스 때문에, 메모리 셀 매트릭스를 형성하기 위해 요구되는 트랜지스터의 수가 최소화될 수 있어서 제한된 표면적의 칩 기판 상에 최대 메모리 집적도를 달성할 수 있다. 이러한 기술적 장점 때문에, 이 형태의 비휘발성 반도체 메모리 디바이스는 산업분야에서 상당한 관심을 갖게 되었다.
NAND 셀형 EEPROM은 상기 형태의 가장 전형적인 비휘발성 반도체 메모리 디바이스들 중 한 디바이스이다. 상기 메모리에서, 다수의 NAND 셀 유니트의 각각은 선택 트랜지스터로서 작용하는 절연 게이트 MOS 트랜지스터를 구비한다. 선택 트랜지스터를 턴온 시킴으로써, NAND 셀 유니트는 그와 관련된 비트라인이라 불리는 대응 데이타 전송 라인에 선택적으로 결합될 수 있다. NAND 셀 유니트 내의 트랜지스터들 중에서 선택된 타겟 메모리 셀 트랜지스터에 데이타를 기록(프로그램)하기 위해, 적당한 제어 전압이 주 NAND 셀 유니트의 메모리 셀 트랜지스터에 인가되어, 타겟 셀 트랜지스터 내에서만 부동 게이트를 향해 전하 입자(전자)를 터널링 시키므로, 선택된 셀 트랜지스터의 임계치가 변화된다. 주 NAND 셀 유니트와 관련된 비트 라인에 의해 제공되는 논리 1 또는 0이 타겟 메모리 셀 내에 선택적으로 프로그램된다.
부동 게이트 전극 또는 전극들의 전하 저장 상태가 기록 동작시의 것과 반대가 되도록 NAND 셀 유니트에 상이한 종류의 제어 전압을 인가하여 소거 동작을 수행함으로써, 부동 게이트 전극으로부터 기판으로 전하 입자가 터널링되어 방전된다. 이러한 제어 전압 인가 구조를 사용하면, EEPROM내의 메모리 셀들 사이에 선택적으로 또는 전체적으로 전기 소거 기능을 확실히 할 수 있다.
최근, 보다 큰 저장 용량을 달성하기 위해 NAND 셀 EEPROM내에서 조차 메모리 집적도를 더 개량하기 위한 강력한 욕구가 대두된다. 메모리 셀 트랜지스터의 소형화는 NAND 셀 EEPROM의 동작 신뢰도 감소에 대한 위험에도 불구하고 긍정적으로 끊임없이 추구되어 왔다. 결점에 대한 주원인은 게이트 절연막내로의 원하지 않는 핫 홀(hot hole)의 인입이다.
상세하게는, 메모리 셀의 집적도가 높아짐에 따라, 기판 상의 각각의 메모리 셀이 점유 면적이 감소된다. 따라서 기판과 부동 게이트 전극 사이에 놓인 게이트 절연막이 명백히 더 얇아지도록 요구된다. 메모리 셀 트랜지스터의 얇은 게이트 절연막의 사용은 소거 동작시 드레인 근처에서 비정상적으로 높은 전체를 발생킨다. 그러므로, 핫 홀이 발생된다. 이러한 핫 홀이 바람직하지 않게 게이트 절연막에 인입하면, 메모리 셀 트랜지스터의 기본 특성이 물리적으로 변화하여 NAND 셀 유니트 내의 셀의 특성을 변화시킨다. 이것은 EEPROM의 동작 신뢰도를 저하시킨다. 최악의 경우에는 디바이스의 수명이 심각하게 짧아질 수 있다.
그러므로, 본 발명의 목적은 큰 메모리 용량 및 우수한 동작 신뢰도를 갖는 개량된 비휘발성 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 트랜지스터는 새로운 전기적으로 소거가능하고 프로그램가능한 반도체 메모리의 단일 셀로서 유용하다. 이 트랜지스터는 기판 내의 소오스와 드레인 사이에 채널 영역을 정하기 위해 떨어진 소오스 및 드레인을 갖도록 반도체 기판 상에 형성된다. 절연 도전층은 채널 영역 위에 최소한 부분적으로 놓여 있고 기판과 용량적으로 결합되어 있다. 제어 게이트는 도전층 위에 절연적으로 배치되고 채널 영역에 걸쳐 있다. 드레인이 내전압은 특히 판독 동작 중에 상기 드레인에 인가되기에 적합한 제1전압에서부터 상기 도전층을 방전시키기 위해 드레인에 인가되는 제2전압까지의 범위로 설정된다.
본 발명의 상기 목적, 및 또 다른 목적, 특징 및 장점은 첨부된 도면과 본 발명의 양호한 실시예의 설명으로부터 명백히 알 수 있다.
제1도를 참조하면, 본 발명의 양호한 실시예에 따라서 NAND 셀 EEPROM에 사용되는 메모리 셀 트랜지스터의 평면도가 통상적으로 참조 부호 M으로 표시된다. 트랜지스터(M)의 서로 상이한 2개의 단면도가 서로 수직으로 교차하는 선을 따라 절취하여 도시한 제2도 및 제3도에 각각 도시되어 있다. 주로, 상기 트랜지스터는 부동 게이트 터널링 반도체 전계 효과 트랜지스터이다.
제2도에 도시된 바와 같이, 메모리 셀 트랜지스터(M)는 실리콘 기판 상에 형성된다. 상기 기판은 P형 도전율을 갖는 실리콘 층이다. 선정된 영역의 소자 형성 영역을 정하기 위해 패턴화된 두꺼운 절연 또는 유전층(12)은 기판(10)의 상부 표면 상에 형성된다. 상기 절연층(12)은 소자 분리층으로 작용한다. 얇은 절연 또는 유전막(14)은 소자·분리층(12)로 둘러싸인 기판(10)의 선택된 상부 표면 상에 피착된다. 절연막(14)은 11 나노미터의 두께로, 예를 들어, 메모리 셀 트랜지스터(M)의 제1게이트 절연막으로 작용한다.
다결정 실리콘 층(16)은 제1게이트 절연막(14)상에 형성된다. 상기 층(16)은 제2도에 도시된 바와 같이 2개의 대향 단부에서 절연층(12)위에 놓여 있다. 제2게이트 절연막(18)은 층(16)을 덮기 위해 층(16) 상에 적층된다. 다른 얇은 다결정 실리콘층(20)이 막(18) 상에 쌓여 층(18)을 덮는다. 층(16)은 트랜지스터(M)용 전하 저장 층, 즉 부동 게이트로 작용하고, 상부 층(20)은 트랜지스터(M)의 제어 게이트 전극으로 가능하다. 농후하게 도핑된 P형 반도체 층(들)은 채널 스토퍼로서 소자 분리층(12)의 하단에 형성되는데, 이는 제2도에 도시되지 않았다.
제3도에 도시된 바와 같이, 층(14,16,18 및 20)의 라미네이션 구조물은 제1도의 수직 방향을 따라서, 즉 라인 Ⅲ-Ⅲ을 따른 방향으로 일정한 폭을 갖도록 패터닝 처리된다. P형 기판(10)은 공지된 이온 주입기술에 의해 평방 센티미터당 1×1015원자의 N형 불순물로 도핑되어, 2개의 공간적으로 분리된 N형 반도체 층(22 및 24)을 제공한다. 상기 층들은 메모리 셀 트랜지스터(M)의 소오스 및 드레인으로 각각 작용한다. 소오스 및 드레인 층(22 및 24)는 게이트 전극(16 및 20)과 자기-정렬된다. 층들(22 및 24) 사이의 거리는 트랜지스터(M)의 유효 채널 길이를 정한다. 본 실시예에서, 채널 길이는 고집적도를 달성하기 위해, 예를 들어, 약 0.2 마이크로미터 이하의 서브미크론 정도로까지 짧게 설정된다.
제1도로부터 명백히 알 수 있는 바와 같이, 제어 게이트 전극(20)은 기판(10)상의 메모리 셀 트랜지스터들(도시되지 않음) 중 인접한 트랜지스터의 제어 게이트 전극과 일체로 결합되도록 선형으로 연장된다. 트랜지스터(M)의 부동 게이트(16)는 제어 게이트(20)의 하단에서 짧게 절단되고, 트랜지스터(M)의 모든 구성 부품으로 부터 전기적으로 분리, 즉 전기적으로 부동(floating)이 된다. 다른 말로, 부동 게이트(16)은 서로 다른 용량으로 기판(10) 및 제어 게이트 전극(20)과 용량적으로 결합된다.
매우 중요하게도, 메모리 셀 트랜지스터(M)는 구체적으로 다음 2가지 요구 조건을 만족시키도록 배열된다. 즉, (1) L 레벨 전압(예를 들어, 0 볼트)이 기판(10) 및 제어 게이트 전극(20)에 인가될 때, 드레인 층(22)의 내전압은 메모리 셀들 중 한 셀로서 트랜지스터(M)를 사용하면 EEPROM의 판독 모드시에 상기 드레인 층(22)에 인가될 전압보다 전위적으로 크다; (2) 전자가 부동 게이트(16)으로부터 드레인 층(22)로 방전될 때 드레인(22)의 내전압은 드레인에 인가될 전압보다 전위적으로 작다. 이러한 드레인 내전압 장치는 소정의 특정 제조 기술을 사용하지 않고도 본 분야에 숙련된 기술자들에 의해 쉽게 달성될 수 있다. 전형적으로, 내전압 장치는 상술된 도즈 조건 하에서 기판(10) 내로의 불순물 도핑 프로세스를 실행하므로써 달성된다.
특징 드레인 내전압 특징으로 인해, H 레벨 전압(예를 들어 20볼트)이 소거 주기 내에서 드레인층(22)에 인가될 때, 드레인(22)과 소오스(24) 사이의 기판 표면 부분이 그 안에 공핍층을 형성하기 위해 공핍된다. 달리 말하면, 공핍층은 메모리 셀 트랜지스터(M)의 채널 영역을 통해 확장된다. 그러므로, 핀치 스루 현상이 발생하여 소오스 전위를 양으로 상승시킨다. 소오스 전위의 상승은 측방향을 따라 트랜지스터(M)의 드레인(22) 근처에서 발생되는 내부 전계의 세기를 감소시킨다. 그러므로, 종래 기술에서 문제점인 핫 홀의 발생을 방지하거나 억제하는 것이 가능하다. 이것은 EEPROM의 동작 신뢰도를 상당히 증진시킬 수 있다.
제4a도는 펀치 스루 현상 하에서의 메모리 셀 트랜지스터(M)의 기판(10) 내부의 전위 분포 모델을 도시하고 있다. 이 전위 분포는 본 발명가에 의한 측정에 기초한다. 각각의 얇은 라인은 동일한 전위점을 연결한 곡선을 나타내기 위해 부가되었다. 전압 Vd는 드레인(22)에 인가될 양(+)의 전압을 표시한다. 소오스 전위는 OPEN으로 표시되어 소오스가 다른 부분으로부터 전위적으로 분리되어 있는 것을 나타낸다. 제4b도는 2.0 마이크로미터의 긴 채널 길이를 갖으며, 제4a도와 같은 조건에서 본 발명의 상기 드레인 내전압 특징을 갖지 않는 종래의 메모리 셀 트랜지스터의 기판 내의 전위분포를 도시하고 있다. 이들 도면의 전위 분포 사이의 비교로부터 분명한 바와 같이, 트랜지스터(M)의 기판 내부의 전위 분포는 소오스 및 드레인과 관련하여 양호하게 대칭이 되도록 도시되었다.
특히, 본 발명가는 본 발명에 따른 메모리 셀 트랜지스터 구조의 내구성 및 종래의 메모리 셀 트랜지스터의 내구성을 측정하였다. 그 결과가 제5도에 도시되었다. 제5도의 그래프의 수평 눈금은 기록/소거 사이클의 반복 횟수를 표시하는 반면, 수직 눈금은 메모리 셀 트랜지스터의 전위 임계치, Vth를 표시한다. 임계치 Vth의 변동 범위가 0.5 볼트라면, 통상적으로, 임계치의 특성은 곡선(30)으로부터 알 수 있듯이 기록/소거 동작이 약 105번 반복된 후, 급격히 하강하는 경향이 있다. 달리 말하면, 임계치는 0.5볼트의 허용 변동 범위를 넘어서 변화하는 경향이 있으며, 결코 정상 조건으로 복귀되지 않는다. 기록/소거 사이클의 보증된 반복 횟수는 약 105를 유지한다.
이에 비하여, 본 발명의 메모리 셀 트랜지스터(M)를 사용하는 EEPROM은 기록/소거 동작이 약 107번까지 반복될 때도 거의 정상적으로 동작할 수 있다. 즉, 동작의 보증된 반복 횟수는 종래의 횟수와 비교하여, 두 자릿수의 인수로 증가된다. 이 결과는 메모리 셀 트랜지스터(M)의 내구성이 상당히 증진되었음을 나타내고 있다.
제6도를 참조하면, 각 셀에 대한 상기 트랜지스터 구조를 사용하는 NAND 셀형 EEPROM(40)의 메모리 셀 트랜지스터의 행 및 열의 어레이가 도시되었다. 메모리 셀 블럭(42)은 다수의 메모리 셀 유니트(U)를 포함한다. 각 셀 유니트(Ui)(i=1,2,…)는 각각 제1도 내지 제3도를 참조하여 상세히 기술된 MOS 트랜지스터 구조를 각각 갖고 있는 미리 선택된 수(본 발명의 실시예에서는 4개)의 메모리 셀 트랜지스터(M)의 직렬 회로를 포함한다. 예를 들어, 셀 유니트(U1)는 메모리 셀 트랜지스터(M11,M12,M13 및 M14)를 갖는다. 각 유니트 내의 메모리셀 트랜지스터의 수는 4개로 제한되지 않는데, 이는 요구되는 메모리 용량에 따라 8,16등으로 증가될 수 있다. 메모리 셀 트랜지스터의 직렬 회로에 있어서, 각 활성층(22 또는 24)는 통상 2개의 인접 셀 트랜지스터에 의해 공유된다. 예를 들어, 셀 트랜지스터(M11)의 소오스로서 작용하는 층(제3도의 24)는 또한 인접하는 셀 트랜지스터(M12)의 드레인으로서 작용한다.
제6도에 도시된 바와 같이, 개개의 셀 유니트(Ui)는 2개의 대향 단부에 각각 2개의 절연 게이트 MOS 트랜지스터(S1 및 S2)를 구비한다. 제1트랜지스터(S1)는 셀 유니트(U1)와 이와 관련된 대응하는 데이타 전송 라인(비트 라인)(BLi) 사이에 배치된다. 셀 유니트(U)의 제2트랜지스터(S2)는 소오스 전위(즉, 그라운드 전위)에 공통으로 접속된다. 제어 게이트 라인(CG1,CG2,CG3 및 CG4)는 비트 라인(BL)을 절연적으로 수직으로 가로질러 연장한다. 각 제어 게이트 라인[CGj(j=1,2,3 또는 4)]는 메모리 셀의 대응 행의 제어 게이트 전극에 전기적으로 접속한다. 예를 들어, 제어 게이트 라인(CG2)은 메모리 셀 트랜지스터(M12,M22,M23 및 M24)와 관련되어 있다. 제어 게이트 라인(CG)은 프로그램 라인, 즉 EEPROM(40) 내의 워드 라인으로 작용한다.
유니트(U) 내의 제1트랜지스터(S1)는 그의 게이트 전극에서 배선 라인(SG1)에 접속된다. 제2트랜지스터(S2)의 게이트 전극은 또 다른 배선 라인(SG2)에 접속된다. 이 라인(SG1 및 SG2)는 워드라인(CG)와 병렬로 동작한다. 모든 셀 유니트(Ui) 내의 트랜지스터(S1 및 S2)는 스위칭 동작을 실행하도록 라인(SG1 및 SG2)상의 전위 변화에 응답한다. 이와 관련하여, 트랜지스터(S1 및 S2)는 제1 및 제2선택 트랜지스터으로 작용한다. 라인(SG1 및 SG2)는 이후 선택 게이트 라인이라 불린다.
행 디코더 회로(44)는 워드 라인(CG) 및 선택 게이트 라인(SG)에 접속된다. 회로(44)는 보통 NAND 셀 EEPROM 내에서와 유사하게 배열된다. 감지 증폭기 회로(46)는 열 디코더 회로(48)의 열 디코더 출력에 응답한다. 메모리 셀(M) 사이의 바람직한 소자의 셀 어드레스는 행 디코더(44) 및 열 디코더(48)의 결합에 의해 지정될 수 있다. 감지 증폭기(46)는 지정된 선택 메모리 셀에서 기억 데이타를 증폭한다.
선택된 메모리 셀 블럭(42) 내에서 데이타를 소거하기 위해서, 제7도에 도시된 전압이 비트 라인(BL), 워드 라인(CG) 및 선택 게이트 라인(SG)에 인가된다. 선택 블럭에서 소거 동작 중에, 나머지 비선택 메모리 셀 블럭들(제6도에 도시되지 않음)과 관련된 모든 라인(SG,CG,BL)은 일정하게 L 레벨 전압으로 유지된다. 결과적으로, 선택 블럭(42) 내의 모든 메모리 셀 트랜지스터(M)는 변화되지 않은 나머지 셀 블럭들(제6도에 도시되지 않음) 내에 메모리 기억 상태를 유지하면서 동시에 소거될 수 있다. 이것을 소위 블럭 소거 동작이라 부른다.
더욱 구체적으로, 소거 모드시에 제1선택 게이트 라인(SG1)은 H 레벨 전위(즉, 20볼트)로 유지되는 반면 제2선택 게이트 라인(SG2)는 L 레벨 전위(즉, 0볼트)로 유지된다. 전압 인가에 응답하여, 선택 트랜지스터(S2)가 턴 오프될 때 선택 트랜지스터(S1)는 턴 온되어 NAND 셀 유니트(U)를 비트 라인(BL)에 전기적으로 결합시킨다. 이러한 상태하에서, 모든 워드라인(CG1 내지 CG4)는 행 디코더(44)의 출력에 응답하여 L 레벨 전위로 설정된다. H 또는 L 레벨 전위 중 하나가 열 디코더(48)의 출력에 응답하여 비트 라인(BL)에 인가되고, 소거가 실행될 때 H 레벨 전위가 비트 라인(BL)에 인가된다. 결과적으로, 펀치 스루가 셀 블럭(42) 내의 모든 메모리 셀 트랜지스터(M) 내에서 동시에 발생되어, 모든 부동게이트 전극을 발생시킨다. 이것은 메모리 셀 트랜지스터(M)의 동시 소거를 의미한다.
소거 동작 중에, L 레벨 전위가 다른 비선택 셀 블럭(제6도에 도시되지 않음)과 관련된 제1선택 게이트 라인에 인가될때, 상기 소거가 다음의 이유 때문에 이들 블럭에서 발생하지 않는다. 비선택 블럭 내에서, 모든 제1선택 트랜지스터(S1)는 턴 오프되어 거기에 접속된 비트 라인(BL)상에 나타나는 전위가 비선택 블럭 내의 NAND 셀 유니트에 전송되는 것이 방지된다.
소정의 부가적인 회로를 사용하지 않고 블럭 소거 동작을 제공하는 이점은 본 발명의 상기 드레인 내전압 특징의 기대하지 않은 결과 중의 하나이다. 이외에도, 최소의 전력을 소모하여 선택된 블럭(들)만 선택적으로 소거하는 블럭 소거 동작을 실행할 수 있다. 그 이유는 비선택 셀 블럭 내의 제1선택 트랜지스터(S1)를 턴오프되게 함으로써 소거 주기 중 발생되는 스루 전류의 흐름이 최소화될 수 있기 때문이다. 이는 대용량 NAND 셀 EEPROM의 응용 범위를 상당히 넓힌다.
본 발명의 또 다른 실시예에 따른 제8도의 NOR 셀형 EEPROM(50)은 각각의 메모리 셀 트랜지스터에 대해 제1도 내지 제3도를 참조하여 전술된 트랜지스터 구조를 사용하는 메모리 셀 어레이부를 포함하고 있다. 메모리 셀 어레이부는 다수의 NOR 셀 유니트[R1,R2,…,R(n=1),Rn]을 포함한다. 각 NOR 셀 유니트(Ri) 내의 모든 2개의 인접 NOR 셀은 1개의 메모리 셀 트랜지스터의 드레인 및 다른 셀 트랜지스터의 소오스가 함께 접속되어 있는 회로 노드에서 대응 비트 라인(Bli)에 접속된다. 이들 셀 트랜지스터의 다른 소오스 및 드레인은 제8도에 도시된 여분의 배선 라인(SL)에 함께 결합된다. 소오스 라인(SL)은 선택 트랜지스터(SG)를 구비한다. 이 트랜지스터는 공지된 절연 게이트 MOS 트랜지스터이다. 개개의 NOR 셀 유니트(Ri)가 8개의 메모리 셀 트랜지스터(M)는 제1도 내지 제3도에 도시된 것과 유사하다. 각 유니트(Ri)내의 각 메모리 셀 트랜지스터(M)를 포함하는 경우에, 4개의 소오스 라인(SL1,…,SLk)가 요구된다. 메모리 셀 트랜지스터(M)의 각 행은 그들의 제어기 게이트에서 워드 라인(WL)에 접속된다.
NOR 셀 EEPROM(50) 내의 블럭 소거 동작은 다음과 같다. 제9도에 도시된 바와 같이, L 레벨 전위(0볼트)가, 모두 선택 셀 블럭에 관련되는 워드 라인(WL1,WL2…,WLn), 소오스 선택 트랜지스터의 게이트 전극(SG1,…,SGk), 및 소오스라인(SL1,…,SLk)에 인가된다. 또한, H 레벨 전위(즉, 18볼트)가 비트 라인[BL1,BL2,…BL(n-1),BLn]에 인가된다. 결과적으로, 펀치 스루가 전술된 실시예에서와 유사한 방식으로 선택 셀 블럭 내의 메모리 셀 트랜지스터에서 발생한다. 그러므로, 이 메모리 셀 트랜지스터가 동시에 소거된다. 소오스 선택 트랜지스터(SG)가 강제적으로 턴 오프됨에 따라, 스루 전류의 흐름이 모든 NOR 셀 유니트(Ri)에서 방지될 수 있다. 그러므로, 최소의 전력 소모 및 최대의 동작 신뢰도로 블럭 소거동작이 수행될 수 있다. 이는 소위 NOR 셀형 플래시 EEPROM 성능의 더 많은 향상에 기여한다. 상기 소오스 선택 트랜지스터(SG)는 소오스 라인(SL)과 공통으로 접속되어 있는 단일 트랜지스터로 대체될 수 있다.
블럭 소거 동작이 선택 메모리 셀 블럭(42), 제1 및 제2선택 게이트 라인(SG1 및 SG2), 제어 게이트(워드) 라인(CG1 내지 CG4) 및 그 나머지와 관련된 비트라인(BL)에서 실행되는 동안, 기판(10) 상의 비선택 메모리 셀 블럭은 L레벨 전압(0볼트)를 유지시키는 것이 또한 EEPROM(50)의 중요한 특성이다. 비선택 블럭내의 이러한 L 전압 인가 특성은 중요한 이점을 NAND 셀형 EEPROM에 제공하는데, 그것은 저 전력 소모이다. 이 이점은 현재 시판 중인 NAND 셀형 EEPROM과 달리, 오류 소거 동작의 발생을 방지하기 위해 비선택 블럭의 소정의 라인들에 H 레벨전압을 인가하는 것을 더 이상 요구하지 않는다는 사실 때문에 달성될 수 있다.
또 다른 NAND 셀 EEPROM(60)이 제10도에 도시되었다. 이 실시예는 제2선택 트랜지스터(S2)가, 최종단의 메모리 셀 트랜지스터(M4)의 소오스와 거기에 관련된 대응 비트 라인(BLi) 사이에 각각 배열된 절연 게이트 MOS 트랜지스터(T2)로 대체되는 점을 제외하고는 제6도의 것과 비숫하다. 제2선택 트랜지스터(T2)는 각기 단자 전압(W)에 접속되는 게이트 전극을 갖는다.
제10도에 도시된 것처럼, 행 디코더 회로(62)는 제1선택 게이트 라인(SD1) 및 제어 게이트 라인(CG1 내지 CG4)[워드 라인(WL1 내지 WL4)]에 접속된다. 각각의 비트 라인(BLi)는 중간 전압 발생기 회로(64) 및 제어 회로(66)에 관련되어 있다. 중간 전압 발생기(64)는 대응 비트 라인(BL)의 한 단부에 접속되어 있는 반면, 회로(66)는 그것의 다른 단부에 접속되어 있다. 전압 발생기(64)는 비트 라인(BLi)에 접속되어 있는, 공통 접속 노드(68)를 갖는 한 쌍의 직렬 접속된 MOS 트랜지스터(Q1 및 Q2)를 포함한다. 트랜지스터(Q1)는 10볼트 DC 전압과 같은 부스트된 전압 Vpp가 공급되는, 드레인에 접속된 게이트 전극을 갖는다. 트랜지스터(Q2)는 단자(E)에 접속된 게이트 전극을 갖는다.
각각의 제어 회로(66)는 감지 증폭기 회로부(70), 데이타 판별 회로부(72) 및 기록 제어 회로부(74)를 포함한다. 이 부분들은 제10도에 도시된 바와 같이 상호 접속된 MOS 트랜지스터(Q3 내지 Q7), 캐패시터(C) 및 NOR 게이트(G)를 사용하여 구성된다. 또 다른 중간 전압 발생기 회로(76)가 각각의 비트 라인(BLi)에 대하여 배열된다. 회로(76)는 정전압원(78) 및 한 쌍의 병렬 접속 MOS 트랜지스터(Q8 및 Q9)를 포함한다. 이들 트랜지스터들은 제1 및 제2 모드 제어 신호(MOD1 및 MOD2)에 각각 접속되는 게이트 전극을 갖는다. 트랜지스터(Q8 및 Q9)의 소오스들은 회로(76)의 출력으로 작용하도록 함께 접속된다. 이 회로의 구성은 3종류의 중간 전압, 즉 각각의 제어 회로(66) 내에서 트랜지스터(Q3)의 드레인에 인가되는 제1중간 전압(Vm1), 행 디코더(62)에 인가되는 제2전압(Vm2) 및 회로(76)의 출력인 제3전압(Vm3)을 사용한다.
제11도는 제10도에 도시된 메모리 셀 어레이의 관련 펄스 시퀀스이다. 선택블럭 내의 모든 메모리 셀(M)을 동시에 소거하기 위해서, 제1선택 게이트 라인(SD), 제2선택 트랜지스터(T2)의 게이트 단자(Vs) 및 비트 라인(BL)이 전위적으로 H레벨(=18볼트)로 상승되는 반면, 제어 게이트 라인(CG)[워드 라인(WL)]은 0볼트와 같은 L 레벨 전위로 유지된다. 이때에, 기판 전압은 L 레벨 전위이다. 이러한 전압 인가에 따라, NAND 셀 유니트(U1,U2,…)가 전압(Vs)에 응답하여 턴온되어지는 제2전압(T2)에 의해 비트 라인(BL)에 접속되는 블럭 소자는 연속적으로 실행될 수 있다.
본 발명은 상기 특정 실시예에 제한되지 않으며 본 분야에 숙련된 기술자들은 본 발명의 원리 및 기본 특성으로부터 벗어나지 않고 본 발명을 여러가지 방법으로 실시할 수 있다.

Claims (19)

  1. 전기적으로 소거가능하고 프로그램가능한 트랜지스터에 있어서, 반도체 기판(10), 상기 기판 내의 소오스와 드레인 사이에 채널 영역을 정하기 위해 서로 떨어져 있는 소오수스(24) 및 드레인(22), 적어도 부분적으로 상기 채널 영역 위에 놓여 있고 상기 기판과 용량적으로 결합되어 있는 절연 도전층(16), 및 상기 도전층 위에 절연적으로 배치되고 상기 채널 영역에 걸쳐 있는 제어 게이트(20)를 포함하고, 상기 드레인은 특별히 선택된 농도의 불순물로 도프되어 상기 드레인의 내전압이, 판독 동작 중에 상기 드레인에 인가된 제1전압보다 전위적으로 높고 상기 도전층을 방전시키기 위해 상기 드레인에 인가된 제2전압보다 낮게 설정하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  2. 제1항에 있어서, 상기 드레인(22)은 특정 온도의 불순물로 도프되어 상기 내전압이 상기 제1전압보다 전위적으로 높게 하고 상기 제2전압보다 낮게 설정하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  3. 제2항에 있어서, 상기 소오스(24) 및 상기 드레인(22)은 상기 기판(12)과 도전 형태가 반대인 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  4. 제3항에 있어서, 상기 소오스(24) 및 상기 드레인(22)이 서브미크론 정도의 소정 거리로 떨어져 있는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  5. 제4항에 있어서, 상기 기판(12)과 상기 도전층(14) 사이에 있고, 전하입자를 상기 도전층(16)으로 또는 상기 도전층(16)으로부터 터널링시킬 수 있을 만큼 충분히 얇은 유전층(16)을 더 포함하고 있는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  6. 제5항에 있어서, 상기 소오스 및 상기 드레인은 실제로 상기 도전층(16) 및 상기 제어 게이트(20)와 직각으로 교차하여 자기 정렬(self-align)되는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 트랜지스터.
  7. 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스에 있어서, 반도체 기판(12), 반도체 기판(12) 상에 행렬로 배열된 메모리 셀 어레이로서, 각각 드레인측 노드 및 소오스측 노드와 직렬 접속된 미리 선택된 수의 메모리셀(M11,M12,M13 및 M14)의 서브어레이를 각각 포함하는 다수의 블럭으로 분할되는 메모리셀(M) 어레이, 상기 메모리 셀의 열과 관련된 데이타 전송 라인(BL), 상기 메모리 셀의 행과 관련된 제어 라인(CG) 및 상기 데이타 전송 라인들 중 1개의 라인 및 상기 제어 라인들 중 1개의 라인을 각각 선택함으로써 메모리 어드레스를 지정하기 위한 어드레싱 수단(44,46 및 62)를 포함하고, 상기 메모리 셀의 각각은 본질적으로 금속 산화물 반도체 트랜지스터로 구성되는데, 상기 금속 산화물 반도체 트랜지스터는 상기 기판 내에세 서로 떨어져 있는 소오스(24) 및 드레인(22), 상기 기판 위의 절연 부동 캐리어 저장층(16), 및 상기 캐리어 저장층 위에 절연적으로 배치된 제어 게이트(20)를 포함하며, 상기 드레인은 특별히 선택된 농도의 불순물로 도프되어 상기 드레인의 내전압이, 판독 동작 중에 상기 드레인에 인가된 제1전압보다 전위적으로 높고 상기 도전층을 방전시키기 위해 상기 드레인에 인가된 제2전압보다 낮게 설정하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  8. 제7항에 있어서, 상기 직렬 접속된 메모리 셀(M11,M12,M13 및 M14)의 드레인측 노드와 상기 데이타 전송 라인(BL) 사이에 배열되어 선택적으로 턴 온하여 상기 서브어레이를 상기 데이타 전송 라인에 접속시키는 제1선택 수단(S1)을 더 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  9. 제6항에 있어서, 상기 서브어레이의 소스측 노드와 공통 소오스 전압 사이에 결합되어 선택적으로 턴온하여 상기 서브어레이를 상기 공통 소오스 전압에 접속시키는 제2선택 수단(S2)을 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  10. 제9항에 있어서, 각각의 상기 서브어레이가 메모리셀 트랜지스터의 직렬 회로를 포함하여서 NAND 셀 유니트(U)를 구성하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  11. 제10항에 있어서, 각각의 상기 메모리 셀 트랜지스터가 부동 게이트 터널링 반도체 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  12. 제9항에 있어서, 각각의 상기 서브어레이는 다수의 셀이 상기 데이타 전송 라인들 중의 대응하는 라인과 소스 라인 사이에서 서로 병렬로 접속되도록 배열된 메모리 셀 트랜지스터를 포함하여서 NOR 셀 유니트(R)를 구성하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  13. 제10항에 있어서, 펀치 스루 현상을 상기 블럭들 중 선택된 블럭 내의 메모리 셀 트랜지스터 내에서 발생시킴으로써 상기 선택된 블럭을 소거하기 위해 상기 데이타 전송 라인(BL) 및 상기 제어 라인(CG)에 접속되는 소거 수단(44,48,62,64,66 및 76)을 더 포함하는데, 상기 블럭들 중 나머지 블럭이 소거로부터 방지되는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  14. 제13항에 있어서, 상기 소거 수단은 제1DC 전위 및 상기 제1전위보다 높은 제2DC 전위를 발생하고, 상기 제2전위는 관련된 상기 데이타전송 라인(BL)을 통해 상기 NAND 셀 유니트의 드레인측 노드에 인가되는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  15. 제14항에 있어서, 상기 소거 수단은 제1전위를 상기 제어 라인(CG)에 인가하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  16. 제15항에 있어서, 상기 소거 수단은 상기 제2전위를 선택적으로 발생시키는 행 디코더 회로(44,62)를 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  17. 제12항에 있어서, 상기 소오스 라인을 선택하기 위한 트랜지스터를 더 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  18. 제12항에 있어서, L 또는 로우 레벨 전압을 상기 기판, 상기 소오스 라인, 및 선택된 메모리 셀 트랜지스터의 제어 게이트에 인가하면서, H 또는 하이 레벨 전압을 상기 선택된 메모리 셀 트랜지스터와 관련된 상기 데이타 전송 라인들 중의 한 라인에 인가함으로써 상기 선택된 메모리 셀 트랜지스터를 소거하는 소거 수단을 더 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
  19. 제10항에 있어서, L 또는 로우 레벨 전압을 (i) 상기 제2선택 수단, (ii) 선택된 메모리 셀 트랜지스터의 제어 게이트, 및 (iii) 비선택된 메모리 셀 트랜지스터와 관련된 상기 제1선택 수단에 인가하면서, H 또는 하이 레벨 전압을 상기 선택된 메모리 셀 트랜지스터와 관련된 데이타 전송 라인, 및 상기 선택된 메모리 셀 트랜지스터와 관련된 상기 제1선택 수단에 인가함으로써 상기 선택된 메모리 셀 트랜지스터를 소거하는 소거 수단을 더 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스.
KR1019910018581A 1990-10-23 1991-10-22 1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 Expired - Fee Related KR960008739B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP90-283296 1990-10-23
JP28329690A JP3004043B2 (ja) 1990-10-23 1990-10-23 不揮発性半導体メモリ装置

Publications (2)

Publication Number Publication Date
KR920008928A KR920008928A (ko) 1992-05-28
KR960008739B1 true KR960008739B1 (ko) 1996-06-29

Family

ID=17663615

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910018581A Expired - Fee Related KR960008739B1 (ko) 1990-10-23 1991-10-22 1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리

Country Status (3)

Country Link
US (2) US5483484A (ko)
JP (1) JP3004043B2 (ko)
KR (1) KR960008739B1 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3004043B2 (ja) * 1990-10-23 2000-01-31 株式会社東芝 不揮発性半導体メモリ装置
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
KR0170296B1 (ko) * 1995-09-19 1999-03-30 김광호 비휘발성 메모리소자
US5814853A (en) * 1996-01-22 1998-09-29 Advanced Micro Devices, Inc. Sourceless floating gate memory device and method of storing data
KR100217900B1 (ko) * 1996-04-01 1999-09-01 김영환 플래쉬 메모리 셀의 프로그램 방법
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
US5963824A (en) * 1997-07-09 1999-10-05 Advanced Micro Devices, Inc. Method of making a semiconductor device with adjustable threshold voltage
KR100295150B1 (ko) * 1997-12-31 2001-07-12 윤종용 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법
JPH11330426A (ja) * 1998-05-12 1999-11-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6087695A (en) * 1999-08-20 2000-07-11 Worldwide Semiconductor Mfg Source side injection flash EEPROM memory cell with dielectric pillar and operation
US6366501B1 (en) * 2000-02-29 2002-04-02 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
KR100341843B1 (ko) * 2000-04-12 2002-06-24 황정남 자성체내의 자화 용이축 회전 및 다중 자화축 물질 제조방법
RU2227938C2 (ru) * 2001-11-02 2004-04-27 Общество с ограниченной ответственностью "ЛабИНТЕХ" (Лаборатория ионных нанотехнологий) Способ получения многослойного магнитного носителя для цифровой записи
TW578271B (en) * 2002-12-18 2004-03-01 Ememory Technology Inc Fabrication method for flash memory having single poly and two same channel type transistors
JP3920827B2 (ja) * 2003-09-08 2007-05-30 三洋電機株式会社 半導体記憶装置
TWI233691B (en) * 2004-05-12 2005-06-01 Powerchip Semiconductor Corp Nonvolatile memory, nonvolatile memory array and manufacturing method thereof
US7327611B2 (en) * 2004-09-09 2008-02-05 Macronix International Co., Ltd. Method and apparatus for operating charge trapping nonvolatile memory
US7170785B2 (en) * 2004-09-09 2007-01-30 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
US7345920B2 (en) 2004-09-09 2008-03-18 Macronix International Co., Ltd. Method and apparatus for sensing in charge trapping non-volatile memory
JP4750530B2 (ja) * 2005-10-27 2011-08-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置及びそれを用いた非接触電子装置
US7269062B2 (en) * 2005-12-09 2007-09-11 Macronix International Co., Ltd. Gated diode nonvolatile memory cell
US7491599B2 (en) * 2005-12-09 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7272038B2 (en) * 2005-12-09 2007-09-18 Macronix International Co., Ltd. Method for operating gated diode nonvolatile memory cell
US7283389B2 (en) * 2005-12-09 2007-10-16 Macronix International Co., Ltd. Gated diode nonvolatile memory cell array
US7888707B2 (en) * 2005-12-09 2011-02-15 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US8265724B2 (en) * 2007-03-09 2012-09-11 Nellcor Puritan Bennett Llc Cancellation of light shunting
WO2009137065A1 (en) 2008-05-07 2009-11-12 Aplus Flash Technology, Inc. A nand based nmos nor flash memory cell/array and a method of forming same
US8072811B2 (en) * 2008-05-07 2011-12-06 Aplus Flash Technology, Inc, NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array
US7995384B2 (en) 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
US8120966B2 (en) * 2009-02-05 2012-02-21 Aplus Flash Technology, Inc. Method and apparatus for management of over-erasure in NAND-based NOR-type flash memory
US9552716B1 (en) 2015-12-22 2017-01-24 Jerry Scarborough Sinkhole detector

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2555027B2 (ja) * 1986-05-26 1996-11-20 株式会社日立製作所 半導体記憶装置
US4979005A (en) * 1986-07-23 1990-12-18 Texas Instruments Incorporated Floating-gate memory cell with tailored doping profile
JPH02126498A (ja) * 1988-07-08 1990-05-15 Hitachi Ltd 不揮発性半導体記憶装置
KR920009054B1 (ko) * 1988-12-28 1992-10-13 가부시키가이샤 도시바 불휘발성 반도체메모리
JP2875544B2 (ja) * 1989-03-20 1999-03-31 富士通株式会社 半導体記憶装置
US5075890A (en) * 1989-05-02 1991-12-24 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with nand cell
JPH03102878A (ja) * 1989-09-18 1991-04-30 Seiko Instr Inc 電気的消去可能半導体不揮発性メモリ
US5355332A (en) * 1990-10-23 1994-10-11 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with an array of one-transistor memory cells
JP3004043B2 (ja) * 1990-10-23 2000-01-31 株式会社東芝 不揮発性半導体メモリ装置
JP3342730B2 (ja) * 1993-03-17 2002-11-11 富士通株式会社 不揮発性半導体記憶装置
US5416738A (en) * 1994-05-27 1995-05-16 Alliance Semiconductor Corporation Single transistor flash EPROM cell and method of operation

Also Published As

Publication number Publication date
JPH04158582A (ja) 1992-06-01
KR920008928A (ko) 1992-05-28
US5483484A (en) 1996-01-09
JP3004043B2 (ja) 2000-01-31
US5596523A (en) 1997-01-21

Similar Documents

Publication Publication Date Title
KR960008739B1 (ko) 1개의 트랜지스터 메모리 셀의 어레이를 갖고 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리
KR100355662B1 (ko) 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
US5677867A (en) Memory with isolatable expandable bit lines
US5077691A (en) Flash EEPROM array with negative gate voltage erase operation
US5422844A (en) Memory array with field oxide islands eliminated and method
KR920002122B1 (ko) 불휘발성 반도체 기억장치
KR0159457B1 (ko) 반도체 메모리장치
US6819590B2 (en) Semiconductor memory
US4336603A (en) Three terminal electrically erasable programmable read only memory
US6487117B1 (en) Method for programming NAND-type flash memory device using bulk bias
KR19980017439A (ko) 플래쉬 메모리장치 및 그 구동방법
KR20040068552A (ko) 반도체 디바이스
KR20010024178A (ko) 플래쉬 메모리 어레이
JPH09181283A (ja) Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法
KR19990060302A (ko) 비휘발성 메모리 장치의 동작방법, 그리고 상기 동작을 구현할수 있는 장치 및 그 제조방법
US20040238880A1 (en) Nonvolatile semiconductor memory device including MOS transistors each having a floating gate and control gate
EP1884956A1 (en) Non-volatile memory device having pass transistors and method of operating the same
CN114616625B (zh) 具有字节擦除操作的四栅分栅式闪存存储器阵列
US5576993A (en) Flash memory array with self-limiting erase
JPH1187660A (ja) 不揮発性半導体記憶装置
KR100379553B1 (ko) 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법
US5355332A (en) Electrically erasable programmable read-only memory with an array of one-transistor memory cells
US20080130367A1 (en) Byte-Erasable Nonvolatile Memory Devices
US20080079055A1 (en) Non-volatile memory device
KR100219475B1 (ko) 플래쉬 메로리 셀과 그 제조방법 및 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

FPAY Annual fee payment

Payment date: 20090527

Year of fee payment: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20100630

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20100630

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000