JP2509706B2 - マスクｒｏｍの製造方法 - Google Patents
マスクｒｏｍの製造方法Info
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
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- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置の製造方法に関
し、特にマスクROMの製造方法に係わる。
し、特にマスクROMの製造方法に係わる。
（従来の技術） 不揮発性半導体記憶装置の一つとしてマスクROMが知
られている。マスクROMとは、その製造工程中に、マス
ク合わせにより選択的にイオン注入を行なって導通、非
常通のセルトランジスタを形成することで、これを記憶
データに置き換えるというものである。
られている。マスクROMとは、その製造工程中に、マス
ク合わせにより選択的にイオン注入を行なって導通、非
常通のセルトランジスタを形成することで、これを記憶
データに置き換えるというものである。
ところで、現在、半導体装置や、半導体記憶装置の高
集積化が進んでおり、当然ながら、マスクROMにおいて
も高集積化が著しく進んでいる。高集積化を図ったマス
クROMの代表的な例を第２図に示す。この第２図に示す
マスクROMはNAND形のセルであり、セル構造としては、
いわゆる２層ゲート電極方式と呼ばれているものであ
る。
集積化が進んでおり、当然ながら、マスクROMにおいて
も高集積化が著しく進んでいる。高集積化を図ったマス
クROMの代表的な例を第２図に示す。この第２図に示す
マスクROMはNAND形のセルであり、セル構造としては、
いわゆる２層ゲート電極方式と呼ばれているものであ
る。
第２図に示す２層ゲート電極方式セル構造のマスクRO
Mについて説明すると、例えばｐ型半導体基板101には素
子分離領域102が形成され、素子分離が行なわれてい
る。そして素子領域には、ｎ型であるソース拡散層103
と、ドレイン拡散層104とが形成され、これらには、そ
れぞれ例えば接地GND、およびビット線BLが接続されて
いる。ソース拡散層103とドレイン拡散層104との相互間
に存在するチャネル領域上には、第１層ポリシリコン層
からなる第１のゲート電極105（1051,1053,1055）およ
び第２ポリシリコン層からなる第２のゲート電極106（1
062,1064,1066）が形成されている。これら第１、第２
のゲート電極105、106は、一つの素子領域内にｎ個存在
し、ｎ個目のゲート電極を106nとして図示する。ゲート
電極105,106には、それぞれワード線WL1〜WLnが接続さ
れている。これら第１、第２のゲート電極105、106直下
のチャネル領域には、個々のゲート電極105、106の領域
に対応して選択的にｐ型不純物がイオン注入されたｐ型
ショート領域107（1072,1073,1076）が形成されてい
る。このｐ型ショート領域107は、記憶されたデータに
対応する。
Mについて説明すると、例えばｐ型半導体基板101には素
子分離領域102が形成され、素子分離が行なわれてい
る。そして素子領域には、ｎ型であるソース拡散層103
と、ドレイン拡散層104とが形成され、これらには、そ
れぞれ例えば接地GND、およびビット線BLが接続されて
いる。ソース拡散層103とドレイン拡散層104との相互間
に存在するチャネル領域上には、第１層ポリシリコン層
からなる第１のゲート電極105（1051,1053,1055）およ
び第２ポリシリコン層からなる第２のゲート電極106（1
062,1064,1066）が形成されている。これら第１、第２
のゲート電極105、106は、一つの素子領域内にｎ個存在
し、ｎ個目のゲート電極を106nとして図示する。ゲート
電極105,106には、それぞれワード線WL1〜WLnが接続さ
れている。これら第１、第２のゲート電極105、106直下
のチャネル領域には、個々のゲート電極105、106の領域
に対応して選択的にｐ型不純物がイオン注入されたｐ型
ショート領域107（1072,1073,1076）が形成されてい
る。このｐ型ショート領域107は、記憶されたデータに
対応する。
この２層ゲート電極方式のセル構造の特徴としては、
第１層ポリシリコン層からなる第１のゲート電極105の
相互間に、第２層ポリシリコン層からなる第２のゲート
電極106を配置し、特に装置の平面方向における集積度
の向上を図った点にある。
第１層ポリシリコン層からなる第１のゲート電極105の
相互間に、第２層ポリシリコン層からなる第２のゲート
電極106を配置し、特に装置の平面方向における集積度
の向上を図った点にある。
確かに構造的に見ると、平面方向の集積度向上が図ら
れてはいるが、その製造方法において、平面方向におけ
る集積度の低下を招く弊害があり、平面方向の集積度向
上という特徴が充分に生かされているとは言えなかっ
た。
れてはいるが、その製造方法において、平面方向におけ
る集積度の低下を招く弊害があり、平面方向の集積度向
上という特徴が充分に生かされているとは言えなかっ
た。
製造方法における集積度向上の弊害とは、以下に述べ
る点である。すなわち、基板101内に形成されるｐ型シ
ョート領域107に対するイオン注入（ROMインプラとも言
う）は、ゲート電極105の形成以前に、マスク合わせに
より選択的に行なう。そしてｐ型ショート領域107に対
してイオン注入が行なわれているから、続いて形成され
た第１層ポリシリコン層を、再度マスク合わせによって
第１ゲート電極105を形成する。
る点である。すなわち、基板101内に形成されるｐ型シ
ョート領域107に対するイオン注入（ROMインプラとも言
う）は、ゲート電極105の形成以前に、マスク合わせに
より選択的に行なう。そしてｐ型ショート領域107に対
してイオン注入が行なわれているから、続いて形成され
た第１層ポリシリコン層を、再度マスク合わせによって
第１ゲート電極105を形成する。
つまり、ｐ型ショート領域107と、第１ゲート電極105
とは、それぞれ異なるマスク合わせ工程にて形成される
という点に、従来の製造方法の問題がある。
とは、それぞれ異なるマスク合わせ工程にて形成される
という点に、従来の製造方法の問題がある。
これらのマスクのパターンの合わせは、それぞれ素子
分離領域102のパターンに合わせられる。すなわち、互
いのマスクが間接的に素子分離領域102のパターンに合
わせられるため、マスクの合わせズレ余裕は大きく取る
必要があり、マスクROMの平面方向における集積度向上
の妨げとなっている。
分離領域102のパターンに合わせられる。すなわち、互
いのマスクが間接的に素子分離領域102のパターンに合
わせられるため、マスクの合わせズレ余裕は大きく取る
必要があり、マスクROMの平面方向における集積度向上
の妨げとなっている。
尚、現在のリソグラフィ技術では、リソグラフィの最
小寸法に対し、合わせズレ余裕は20％以上必要とされて
いる。
小寸法に対し、合わせズレ余裕は20％以上必要とされて
いる。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、
その目的は、いっそうの高集積化を可能とするマスクRO
Mの製造方法を提供することにある。
その目的は、いっそうの高集積化を可能とするマスクRO
Mの製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、第１導電
難の半導体基板上に、ゲート絶縁膜となる第１の絶縁膜
を形成し、この１の絶縁膜上に、第１の導電体膜を形成
し、この第１の導電体膜上に、耐酸化性膜を形成し、こ
の耐酸化性膜上に、酸化性膜を形成し、この酸化性膜の
選ばれた部分を除去し、酸化性膜パターンを形成し、前
記耐酸化性膜を酸化障壁に用いて、前記酸化性膜パター
ンを酸化し、この酸化性膜パターンを第１の酸化膜パタ
ーンに変化させ、この第１の酸化膜パターンをエッチン
グの障壁に用いて、前記耐酸化性膜を除去し、この耐酸
化性膜にデータ書き込み用の第１の窓を形成し、書き込
むべきデータに応じて選ばれた前記第１の窓から、前記
第１の導電体膜および前記第１の絶縁膜を介して前記半
導体基板に第２導電型の第１の不純物を導入し、前記第
１の酸化膜パターンを除去し、前記耐酸化性膜を酸化障
壁に用いて、前記第１の導電体膜の前記第１の窓の底に
露出した表面部分を酸化し、前記第１の導電体膜に第２
の酸化膜パターンを形成し、前記耐酸化性膜を除去し、
前記第２の酸化膜パターンをエッチングの障壁に用い
て、前記第１の導電体膜を除去し、前記第１の導電体膜
にデータ書き込み用の第２の窓を形成するとともに、前
記第１の導電体膜を、ワード線となる第１のゲート電極
群形状に加工し、書き込むべきデータに応じて選ばれた
前記第２の窓から、前記第１の絶縁膜を介して前記半導
体基板に第２導電型の不純物を導入し、前記第２の酸化
膜パターンおよび前記第２の窓の底に露出する前記第１
の絶縁膜を除去し、前記第１のゲート電極群の表面を覆
うとともに、前記第２の窓の底に露出した前記基板の表
面を覆い、前記第２の窓の底でゲート絶縁膜となる第２
の絶縁膜を形成し、前記第１のゲート電極群間の第２の
絶縁膜上にそれぞれ、第２の導電体膜からなり、ワード
線となる第２のゲート電極群を形成することを特徴とし
ている。
難の半導体基板上に、ゲート絶縁膜となる第１の絶縁膜
を形成し、この１の絶縁膜上に、第１の導電体膜を形成
し、この第１の導電体膜上に、耐酸化性膜を形成し、こ
の耐酸化性膜上に、酸化性膜を形成し、この酸化性膜の
選ばれた部分を除去し、酸化性膜パターンを形成し、前
記耐酸化性膜を酸化障壁に用いて、前記酸化性膜パター
ンを酸化し、この酸化性膜パターンを第１の酸化膜パタ
ーンに変化させ、この第１の酸化膜パターンをエッチン
グの障壁に用いて、前記耐酸化性膜を除去し、この耐酸
化性膜にデータ書き込み用の第１の窓を形成し、書き込
むべきデータに応じて選ばれた前記第１の窓から、前記
第１の導電体膜および前記第１の絶縁膜を介して前記半
導体基板に第２導電型の第１の不純物を導入し、前記第
１の酸化膜パターンを除去し、前記耐酸化性膜を酸化障
壁に用いて、前記第１の導電体膜の前記第１の窓の底に
露出した表面部分を酸化し、前記第１の導電体膜に第２
の酸化膜パターンを形成し、前記耐酸化性膜を除去し、
前記第２の酸化膜パターンをエッチングの障壁に用い
て、前記第１の導電体膜を除去し、前記第１の導電体膜
にデータ書き込み用の第２の窓を形成するとともに、前
記第１の導電体膜を、ワード線となる第１のゲート電極
群形状に加工し、書き込むべきデータに応じて選ばれた
前記第２の窓から、前記第１の絶縁膜を介して前記半導
体基板に第２導電型の不純物を導入し、前記第２の酸化
膜パターンおよび前記第２の窓の底に露出する前記第１
の絶縁膜を除去し、前記第１のゲート電極群の表面を覆
うとともに、前記第２の窓の底に露出した前記基板の表
面を覆い、前記第２の窓の底でゲート絶縁膜となる第２
の絶縁膜を形成し、前記第１のゲート電極群間の第２の
絶縁膜上にそれぞれ、第２の導電体膜からなり、ワード
線となる第２のゲート電極群を形成することを特徴とし
ている。
（作 用） 上記のような不揮発性半導体記憶装置の製造方法にあ
っては、従来、第１のゲート電極と、ショート領域（デ
ータ書き込む用イオン注入（ROMインプラ）パターンに
対応する）とが、異なるマスク合わせ工程で行なわれて
いた点が解決され、１回のマスク合わせ工程で、双方を
形成できるようになる。すなわち、写真蝕刻法を用い
て、耐酸化性膜上に形成された酸化性膜の選ばれた部分
を除去し、酸化性膜パターンを形成し、上記耐酸化性膜
を酸化障壁に用いて、酸化性膜パターンを酸化し、酸化
性膜パターンを第１の酸化膜パターンに変化させる。
っては、従来、第１のゲート電極と、ショート領域（デ
ータ書き込む用イオン注入（ROMインプラ）パターンに
対応する）とが、異なるマスク合わせ工程で行なわれて
いた点が解決され、１回のマスク合わせ工程で、双方を
形成できるようになる。すなわち、写真蝕刻法を用い
て、耐酸化性膜上に形成された酸化性膜の選ばれた部分
を除去し、酸化性膜パターンを形成し、上記耐酸化性膜
を酸化障壁に用いて、酸化性膜パターンを酸化し、酸化
性膜パターンを第１の酸化膜パターンに変化させる。
次に、この第１の酸化膜パターンをエッチングの障壁
に用いて、前記耐酸化性膜を除去すると、第１の酸化膜
パターンに自己整合されて、データ書き込み用の第１の
窓が耐酸化性膜に形成される。この後、書き込むべきデ
ータに応じて選ばれた第１の窓から、第１の導電体膜お
よび第１の絶縁膜を介して基板に第２導電型の第１の不
純物を導入する。
に用いて、前記耐酸化性膜を除去すると、第１の酸化膜
パターンに自己整合されて、データ書き込み用の第１の
窓が耐酸化性膜に形成される。この後、書き込むべきデ
ータに応じて選ばれた第１の窓から、第１の導電体膜お
よび第１の絶縁膜を介して基板に第２導電型の第１の不
純物を導入する。
次に、上記第１の酸化膜パターンを除去した後、第１
の窓が形成された耐酸化性膜を酸化障壁に用いて、第１
の導電体膜の、第１の窓の底に露出した表面部分を酸化
すると、上記第１の窓に自己整合されて、第２の酸化膜
パターンが第１の導電体膜の表面に形成される。
の窓が形成された耐酸化性膜を酸化障壁に用いて、第１
の導電体膜の、第１の窓の底に露出した表面部分を酸化
すると、上記第１の窓に自己整合されて、第２の酸化膜
パターンが第１の導電体膜の表面に形成される。
次に、耐酸化性膜を除去した後、第２の酸化膜パター
ンをエッチングの障壁に用いて、第１の導電体膜を除去
すると、第１の窓に自己整合された第２の酸化膜パター
ンにさらに自己整合されて、データ書き込み用の第２の
窓が第１の導電体膜に形成される。同時に、第１の導電
体膜が、上記の第２の酸化膜パターンに自己整合され
て、ワード線となる第１のゲート電極群に加工される。
この後、書き込むべきデータに応じて選ばれた第２の窓
から、第１の絶縁膜を介して半導体基板に第２導電型の
不純物を導入する。
ンをエッチングの障壁に用いて、第１の導電体膜を除去
すると、第１の窓に自己整合された第２の酸化膜パター
ンにさらに自己整合されて、データ書き込み用の第２の
窓が第１の導電体膜に形成される。同時に、第１の導電
体膜が、上記の第２の酸化膜パターンに自己整合され
て、ワード線となる第１のゲート電極群に加工される。
この後、書き込むべきデータに応じて選ばれた第２の窓
から、第１の絶縁膜を介して半導体基板に第２導電型の
不純物を導入する。
次に、第２の酸化膜パターンおよび第２の窓の底に露
出する第１の絶縁膜を除去し、第１のゲート電極群の表
面を覆うとともに、第２の窓の底に露出した基板の表面
を覆い、第２の窓の底でゲート絶縁膜となる第２の絶縁
膜を形成し、第１のゲート電極群間の第２の絶縁膜上に
ワード線となる第２のゲート電極群を形成する。
出する第１の絶縁膜を除去し、第１のゲート電極群の表
面を覆うとともに、第２の窓の底に露出した基板の表面
を覆い、第２の窓の底でゲート絶縁膜となる第２の絶縁
膜を形成し、第１のゲート電極群間の第２の絶縁膜上に
ワード線となる第２のゲート電極群を形成する。
以上のように、写真蝕刻法を用いて、耐酸化性膜上に
形成された酸化性膜の選ばれた部分を除去し、この酸化
性膜パターンを第１の酸化膜パターンに変化させるだけ
で、第１の酸化膜パターンに直接的に自己整合されて、
データ書き込み用の第１の窓が形成され、さらには、第
１の窓に間接的に自己整合されてデータ書き込み用の第
２の窓が形成される。このため、１回の写真蝕刻法を用
いるだけで、第１のゲート電極群の下の基板、および第
２のゲート電極下の基板にそれぞれ、書き込むべきデー
タに応じて第１、第２の不純物を導入することができ
る。よって、写真蝕刻法に必要な合わせズレ余裕を減ら
すことができ、マスクROMの、いっそうの高集積化が可
能となる。
形成された酸化性膜の選ばれた部分を除去し、この酸化
性膜パターンを第１の酸化膜パターンに変化させるだけ
で、第１の酸化膜パターンに直接的に自己整合されて、
データ書き込み用の第１の窓が形成され、さらには、第
１の窓に間接的に自己整合されてデータ書き込み用の第
２の窓が形成される。このため、１回の写真蝕刻法を用
いるだけで、第１のゲート電極群の下の基板、および第
２のゲート電極下の基板にそれぞれ、書き込むべきデー
タに応じて第１、第２の不純物を導入することができ
る。よって、写真蝕刻法に必要な合わせズレ余裕を減ら
すことができ、マスクROMの、いっそうの高集積化が可
能となる。
尚、書き込むべきデータに応じて第１の窓、あるいは
第２の窓を選ぶ際には、写真蝕刻法が用いられるが、こ
れら写真蝕刻法の合わせズレ余裕は、第１の酸化膜パタ
ーン上、あるいは第２の酸化膜パターン上に含むことが
でき、マスクROMの、高集積化を妨げることはない。
第２の窓を選ぶ際には、写真蝕刻法が用いられるが、こ
れら写真蝕刻法の合わせズレ余裕は、第１の酸化膜パタ
ーン上、あるいは第２の酸化膜パターン上に含むことが
でき、マスクROMの、高集積化を妨げることはない。
（実施例） 以下、図面を参照してこの発明の一実施例について説
明する。
明する。
第１図（ａ）ないし第１図（ｉ）は、この発明の一実
施例に係わるマスクROMの製造方法を、特にこれのメモ
リセル部に着目して製造工程順に示した断面図である。
この製造方法によって製造されるメモリセルは、例えば
第２図に示す従来のマスクROMのメモリセル部と類似す
るものであり、第１図（ａ）ないし第１図（ｉ）の断面
は、第２図中のゲート電極1062および1053付近の断面に
相当するものと考えて良い。
施例に係わるマスクROMの製造方法を、特にこれのメモ
リセル部に着目して製造工程順に示した断面図である。
この製造方法によって製造されるメモリセルは、例えば
第２図に示す従来のマスクROMのメモリセル部と類似す
るものであり、第１図（ａ）ないし第１図（ｉ）の断面
は、第２図中のゲート電極1062および1053付近の断面に
相当するものと考えて良い。
第１図（ａ）ないし第１図（ｉ）を参照し、この発明
の一実施例にかかるマスクROMの製造方法を、NAND形マ
スクROMセルを例にとり説明する。
の一実施例にかかるマスクROMの製造方法を、NAND形マ
スクROMセルを例にとり説明する。
まず、第１図（ａ）に示すように、例えばｐ型半導体
基板１表面に、例えばLOCOS法により、選択的に素子分
離領域（図示せず）を形成する。次いで、露出している
ｐ型半導体基板１表面に、例えば熱酸化法により、第１
のゲート絶縁膜となる第１の熱酸化膜２を形成する。次
いで、全面に、例えばCVD法により、第１のゲート電極
となる第１層ポリシリコン層３を、約4000Åの厚みに堆
積形成する。次いで、この第１層ポリシリコン層３に対
し、例えば塩化ホスホリル（POCl3）によるリン拡散を
行ない導体化（ｎ型化）する。次いで、第１層ポリシリ
コン層３上に、例えば熱酸化法により、第２の熱酸化膜
４を、約200Åの厚みに形成し、さらに、例えばCVD法に
より、耐酸化性膜である窒化膜５を、約1500Åの厚みに
堆積形成する。次いで、この窒化膜５上に、例えばCVD
法により、第２層ポリシリコン層６を、約2000Åの厚み
に堆積形成する。次いで、全面に第１のホトレジスト７
を塗布し、マスクを用いた写真蝕刻法により、このホト
レジスト７に対し、所定のパターンを形成する。このパ
ターンは、第１ゲート電極パターンとほぼ一致するもの
であるが、後の工程（例えば第２層ポリシリコン層６の
酸化工程等）を考慮し、適切な寸法のパターンとする。
また、マスクに描かれる上記パターンは、リソグラフィ
の最小寸法で構わない。
基板１表面に、例えばLOCOS法により、選択的に素子分
離領域（図示せず）を形成する。次いで、露出している
ｐ型半導体基板１表面に、例えば熱酸化法により、第１
のゲート絶縁膜となる第１の熱酸化膜２を形成する。次
いで、全面に、例えばCVD法により、第１のゲート電極
となる第１層ポリシリコン層３を、約4000Åの厚みに堆
積形成する。次いで、この第１層ポリシリコン層３に対
し、例えば塩化ホスホリル（POCl3）によるリン拡散を
行ない導体化（ｎ型化）する。次いで、第１層ポリシリ
コン層３上に、例えば熱酸化法により、第２の熱酸化膜
４を、約200Åの厚みに形成し、さらに、例えばCVD法に
より、耐酸化性膜である窒化膜５を、約1500Åの厚みに
堆積形成する。次いで、この窒化膜５上に、例えばCVD
法により、第２層ポリシリコン層６を、約2000Åの厚み
に堆積形成する。次いで、全面に第１のホトレジスト７
を塗布し、マスクを用いた写真蝕刻法により、このホト
レジスト７に対し、所定のパターンを形成する。このパ
ターンは、第１ゲート電極パターンとほぼ一致するもの
であるが、後の工程（例えば第２層ポリシリコン層６の
酸化工程等）を考慮し、適切な寸法のパターンとする。
また、マスクに描かれる上記パターンは、リソグラフィ
の最小寸法で構わない。
次に、第１図（ｂ）に示すように、ホトレジスト７パ
ターンをマスクとして、第２層ポリシリコン層６を、例
えばRIE法により、選択的にエッチングし、第２層ポリ
シリコン層61、62をパターン形成する。
ターンをマスクとして、第２層ポリシリコン層６を、例
えばRIE法により、選択的にエッチングし、第２層ポリ
シリコン層61、62をパターン形成する。
次に、第１図（ｃ）に示すように、パターン形成され
た第２層ポリシリコン層61、62を、例えば温度1000℃で
熱酸化することにより、第３の熱酸化膜81、82パターン
を形成する。
た第２層ポリシリコン層61、62を、例えば温度1000℃で
熱酸化することにより、第３の熱酸化膜81、82パターン
を形成する。
次に、第１図（ｄ）に示すように、パターン形成され
た第３の熱酸化膜81、82をマスクとして、窒化膜５を、
例えばRIE法により、選択的にエッチングする。これに
よって形成される開孔部８′内に、第２の熱酸化膜４を
露出させる。この形成された開孔部８′は、第１のROM
インプラ用の、いわゆる“窓”となる。次いで、全面に
第２のホトレジスト９を塗布し、マスクを用いた写真蝕
刻法により、このホトレジスト９に対し、記憶したいデ
ータに応じたパターンを形成し、選択的に上記開孔部
８′をマスクする。このとき、ホトレジスト９パターン
の端は、第３の熱酸化膜81、82パターン上に合わせる。
これにより、マスクの合わせズレ余裕は、残存している
第３熱酸化膜81、82パターン上に含まれるので、格別合
わせズレ余裕を取る必要はない。また、マスクに描かれ
るパターンも、既にROMインプラ用窓（開孔部８′）が
形成されているので、必ずしもリソグラフィの最小寸法
にする必要はない。次いで、第３の熱酸化膜81、82パタ
ーンと、ホトレジスト９パターンとをマスクとして、第
１回のデータ書き込み用イオン注入（ROMインプラ）
を、例えばｎ型不純物であるヒ素10を用いて行なう。こ
こで、ヒ素イオ10は、第１層ポリシリコン層３を通し
て、基板１のセルトランジスタのチャンネル領域対し打
ち込まれる。図中の11は、打ち込まれたヒ素イオン10に
よって形成された第１のｎ型ショート領域を示してい
る。
た第３の熱酸化膜81、82をマスクとして、窒化膜５を、
例えばRIE法により、選択的にエッチングする。これに
よって形成される開孔部８′内に、第２の熱酸化膜４を
露出させる。この形成された開孔部８′は、第１のROM
インプラ用の、いわゆる“窓”となる。次いで、全面に
第２のホトレジスト９を塗布し、マスクを用いた写真蝕
刻法により、このホトレジスト９に対し、記憶したいデ
ータに応じたパターンを形成し、選択的に上記開孔部
８′をマスクする。このとき、ホトレジスト９パターン
の端は、第３の熱酸化膜81、82パターン上に合わせる。
これにより、マスクの合わせズレ余裕は、残存している
第３熱酸化膜81、82パターン上に含まれるので、格別合
わせズレ余裕を取る必要はない。また、マスクに描かれ
るパターンも、既にROMインプラ用窓（開孔部８′）が
形成されているので、必ずしもリソグラフィの最小寸法
にする必要はない。次いで、第３の熱酸化膜81、82パタ
ーンと、ホトレジスト９パターンとをマスクとして、第
１回のデータ書き込み用イオン注入（ROMインプラ）
を、例えばｎ型不純物であるヒ素10を用いて行なう。こ
こで、ヒ素イオ10は、第１層ポリシリコン層３を通し
て、基板１のセルトランジスタのチャンネル領域対し打
ち込まれる。図中の11は、打ち込まれたヒ素イオン10に
よって形成された第１のｎ型ショート領域を示してい
る。
次に、第１図（ｅ）に示すように、ホトレジスト９お
よび第３の熱酸化膜81、82を除去し、窒化膜５を露出さ
せる。次いで、露出した窒化膜５をマスクにして、これ
の下層に位置する第１層ポリシリコン層３を選択酸化
し、第４の熱酸化膜12を、約1000Åの厚みにパターン形
成する。
よび第３の熱酸化膜81、82を除去し、窒化膜５を露出さ
せる。次いで、露出した窒化膜５をマスクにして、これ
の下層に位置する第１層ポリシリコン層３を選択酸化
し、第４の熱酸化膜12を、約1000Åの厚みにパターン形
成する。
次に、第１図（ｆ）に示すように、窒化膜５を除去
し、続いて露出する第２の熱酸化膜４を除去して第１層
ポリシリコン層３を選択的に露出させる。
し、続いて露出する第２の熱酸化膜４を除去して第１層
ポリシリコン層３を選択的に露出させる。
次に、第１図（ｇ）に示すように、残存している第４
の熱酸化膜12パターンをマスクとして、第１層ポリシリ
コン層３を、例えばRIE法により、選択的にエッチング
し、第１のゲート電極３（31、32）パターンを形成す
る。このパターン形成の際、形成される開孔部３′内
に、第１の熱酸化膜３を露出させる。この形成された開
孔部３′は、第２のROMインプラ用の、いわゆる“窓”
となる。次いで、全面に第３のホトレジスト13を塗布
し、マスクを用いた写真蝕刻法により、このホトレシス
ト13に対して記憶したいデータに応じたパターンを形成
し、選択的に上記開孔部３′をマスクする。このとき、
ホトレジスト13パターンの端は、第４の熱酸化膜12パタ
ーン上に合わせる。これにより、マスクの合わせズレ余
裕は、残存している第４熱酸化膜12パターン上に含まれ
るので、格別合わせズレ余裕を取る必要はない。また、
マスクに描かれるパターンも、既にROMインプラ用窓
（開孔部３′）が形成されているので、必ずしもリソグ
ラフィの最小寸法にする必要はない。次いで、第４の熱
酸化膜12パターンと、ホトレジスト13パターンとをマス
クとして、第２回のデータ書き込み用イオン注入（ROM
インプラ）を、例えばｎ型不純物であるヒ素14を用いて
行なう。ここで、ヒ素イオン14は、基板１内のセルトラ
ンジスタのチャネル領域対し打ち込まれる。図中の15
は、打ち込まれたヒ素イオン14によって形成された第２
のｎ型ショート領域を示している。
の熱酸化膜12パターンをマスクとして、第１層ポリシリ
コン層３を、例えばRIE法により、選択的にエッチング
し、第１のゲート電極３（31、32）パターンを形成す
る。このパターン形成の際、形成される開孔部３′内
に、第１の熱酸化膜３を露出させる。この形成された開
孔部３′は、第２のROMインプラ用の、いわゆる“窓”
となる。次いで、全面に第３のホトレジスト13を塗布
し、マスクを用いた写真蝕刻法により、このホトレシス
ト13に対して記憶したいデータに応じたパターンを形成
し、選択的に上記開孔部３′をマスクする。このとき、
ホトレジスト13パターンの端は、第４の熱酸化膜12パタ
ーン上に合わせる。これにより、マスクの合わせズレ余
裕は、残存している第４熱酸化膜12パターン上に含まれ
るので、格別合わせズレ余裕を取る必要はない。また、
マスクに描かれるパターンも、既にROMインプラ用窓
（開孔部３′）が形成されているので、必ずしもリソグ
ラフィの最小寸法にする必要はない。次いで、第４の熱
酸化膜12パターンと、ホトレジスト13パターンとをマス
クとして、第２回のデータ書き込み用イオン注入（ROM
インプラ）を、例えばｎ型不純物であるヒ素14を用いて
行なう。ここで、ヒ素イオン14は、基板１内のセルトラ
ンジスタのチャネル領域対し打ち込まれる。図中の15
は、打ち込まれたヒ素イオン14によって形成された第２
のｎ型ショート領域を示している。
次に、第１図（ｈ）に示すように、ホトレジスト13を
除去し、続いて第４の熱酸化膜12および開孔部３′内に
露出している第１の熱酸化膜２を除去する。そして、基
板１の表面と、第１ゲート電極31および32の表面とを露
出させる。
除去し、続いて第４の熱酸化膜12および開孔部３′内に
露出している第１の熱酸化膜２を除去する。そして、基
板１の表面と、第１ゲート電極31および32の表面とを露
出させる。
次に、第１図（ｉ）に示すように、露出した基板１の
表面と、第１ゲート電極31および32の表面とに第２のゲ
ート絶縁膜となる第５の熱酸化膜16を形成する。次い
で、全面に、例えばCVD法により、第３層ポリシリコン
層を形成し、この第３のポリシリコン層に対して、例え
ば塩化ホスホリル（PCCl3）によるリン拡散を行ない導
体化（ｎ型化）する。次いで、第３層ポリシリコン層
を、ホトレジストを用いた写真蝕刻法により、第２のゲ
ート電極171、172パターンにパターン形成する。
表面と、第１ゲート電極31および32の表面とに第２のゲ
ート絶縁膜となる第５の熱酸化膜16を形成する。次い
で、全面に、例えばCVD法により、第３層ポリシリコン
層を形成し、この第３のポリシリコン層に対して、例え
ば塩化ホスホリル（PCCl3）によるリン拡散を行ない導
体化（ｎ型化）する。次いで、第３層ポリシリコン層
を、ホトレジストを用いた写真蝕刻法により、第２のゲ
ート電極171、172パターンにパターン形成する。
このようにして、一実施例にかかるマスクROMの製造
方法により、NAND形マスクROMセルが製造される。
方法により、NAND形マスクROMセルが製造される。
このような製造方法によると、データ書き込みのイオ
ン注入、いわゆるROMインプラが、自己整合的に形成で
き、第１のゲート電極31、32と、ROMインプラにより形
成されるｎ型ショート領域11、15とが、１回のマスク合
わせで形成できる。したがって、例えばNAND形マスクRO
MようなマスクROMを、いっそうの高集積化を可能として
製造することができるようになる。
ン注入、いわゆるROMインプラが、自己整合的に形成で
き、第１のゲート電極31、32と、ROMインプラにより形
成されるｎ型ショート領域11、15とが、１回のマスク合
わせで形成できる。したがって、例えばNAND形マスクRO
MようなマスクROMを、いっそうの高集積化を可能として
製造することができるようになる。
尚、上記実施例中、第１層ポリシリコン層３上に形成
される第２の熱酸化膜４は、別に形成しなくても構わな
い。しかし、さらに上部に形成される窒化膜５を除去し
やすくするには、第２の熱酸化膜４を形成した方が良
い。
される第２の熱酸化膜４は、別に形成しなくても構わな
い。しかし、さらに上部に形成される窒化膜５を除去し
やすくするには、第２の熱酸化膜４を形成した方が良
い。
また、第１のゲート電極31、32となる第１層ポリシリ
コン層、および第２のゲート電極171、172となる第３層
ポリシリコン層は、他の導電膜であっても良い。例えば
タングステン等の高融点金属シリサイドや、あるいはこ
の高融点金属シリサイドと、ポリシリコンとの積層構造
膜、いわゆるポリサイド膜であっても構わない。
コン層、および第２のゲート電極171、172となる第３層
ポリシリコン層は、他の導電膜であっても良い。例えば
タングステン等の高融点金属シリサイドや、あるいはこ
の高融点金属シリサイドと、ポリシリコンとの積層構造
膜、いわゆるポリサイド膜であっても構わない。
［発明の効果］ 以上説明したように、この発明によれば、いっそうの
高集積化を可能とするマスクROMの製造方法を提供でき
る。
高集積化を可能とするマスクROMの製造方法を提供でき
る。
第１図（ａ）ないし第１図（ｉ）はこの発明の一実施例
に係わるマスクROMの製造方法を説明する製造工程順に
示した断面図、第２図は従来のマスクROMの断面図であ
る。 １……ｐ型半導体基板、２……第１の熱酸化膜、３……
第１層ポリシリコン層、31,32……第１のゲート電極、
４……第２の熱酸化膜、５……窒化膜、６……第２層ポ
リシリコン層、７……ホトレジスト、８……第３の熱酸
化膜、９……ホトレジスト、10……ヒ素イオン、11……
ｎ型ショート領域、12……第４の熱酸化膜、13……ホト
レジスト、14……ヒ素イオン、15……ショート領域、16
……第５の熱酸化膜、171,172……第２ゲート電極。
に係わるマスクROMの製造方法を説明する製造工程順に
示した断面図、第２図は従来のマスクROMの断面図であ
る。 １……ｐ型半導体基板、２……第１の熱酸化膜、３……
第１層ポリシリコン層、31,32……第１のゲート電極、
４……第２の熱酸化膜、５……窒化膜、６……第２層ポ
リシリコン層、７……ホトレジスト、８……第３の熱酸
化膜、９……ホトレジスト、10……ヒ素イオン、11……
ｎ型ショート領域、12……第４の熱酸化膜、13……ホト
レジスト、14……ヒ素イオン、15……ショート領域、16
……第５の熱酸化膜、171,172……第２ゲート電極。
Claims (5)
- 【請求項１】第１導電型の半導体基板上に、ゲート絶縁
膜となる第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に、第１の導電体膜を形成する工程
と、 前記第１の導電体膜上に、耐酸化性膜を形成する工程
と、 前記耐酸化性膜上に、酸化性膜を形成する工程と、 写真蝕刻法を用いて、前記酸化性膜の選ばれた部分を除
去し、酸化性膜パターンを形成する工程と、 前記耐酸化性膜を酸化障壁に用いて、前記酸化性膜パタ
ーンを酸化し、前記酸化性膜パターンを第１の酸化膜パ
ターンに変化させる工程と、 前記第１の酸化膜パターンをエッチングの障壁に用い
て、前記耐酸化性膜を除去し、前記耐酸化性膜にデータ
書き込み用の第１の窓を形成する工程と、 写真蝕刻法を用いて、書き込むべきデータに応じて選ば
れた前記第１の窓から、前記第１の導電体膜および前記
第１の絶縁膜を介して前記半導体基板に第２導電型の第
１の不純物を導入する工程と、 前記第１の酸化膜パターンを除去する工程と、 前記第１の窓が形成された耐酸化性膜を酸化障壁に用い
て、前記第１の導電体膜の、前記第１の窓の底に露出し
た表面部分を酸化し、前記第１の導電体膜に第２の酸化
膜パターンを形成する工程と、 前記耐酸化性膜を除去する工程と、 前記第２の酸化膜パターンをエッチングの障壁に用い
て、前記第１の導電体膜を除去し、前記第１の導電体膜
にデータ書き込み用の第２の窓を形成するとともに、前
記第１の導電体膜を、ワード線となる第１のゲート電極
群形状に加工する工程と、 写真蝕刻法を用いて、書き込むべきデータに応じて選ば
れた前記第２の窓から、前記第１の絶縁膜を介して前記
半導体基板に第２導電型の第２の不純物を導入する工程
と、 前記第２の酸化膜パターンおよび前記第２の窓の底に露
出する前記第１の絶縁膜を除去する工程と、 前記第１のゲート電極群の表面を覆うとともに、前記第
２の窓の底に露出した前記基板の表面を覆い、前記第２
の窓の底でゲート絶縁膜となる第２の絶縁膜を形成する
工程と、 前記第１のゲート電極群間の第２の絶縁膜上にそれぞ
れ、第２の導電体膜からなり、ワード線となる第２のゲ
ート電極群を形成する工程と を具備することを特徴とするマスクROMの製造方法。 - 【請求項２】前記第１の導電体膜を形成する工程と、前
記耐酸化性膜を形成する工程との間に、前記第１の導電
体膜上に、酸化膜を形成する工程を、さらに具備するこ
とを特徴とする請求項（１）に記載のマスクROMの製造
方法。 - 【請求項３】前記第１、第２の導電体膜を、ポリシリコ
ン膜、高融点金属シリサイド膜、および高融点金属シリ
サイドとポリシリコンとの積層構造膜のいずれかとする
ことを特徴とする請求項（１）および（２）いずれかに
記載のマスクROMの製造方法。 - 【請求項４】前記耐酸化性膜をシリコン窒化膜、前記酸
化性膜をポリシリコン膜とすることを特徴とする請求項
（１）乃至（３）いずれか一項に記載のマスクROMの製
造方法。 - 【請求項５】前記書き込むべきデータに応じて選ばれた
前記第１の窓から、前記第１の導電体膜および前記第１
の絶縁膜を介して前記半導体基板に第２導電型の不純物
を導入する工程は、選ばれた第１の窓が露出する開孔部
を有するホトレジストをマスクに用いて、前記第１の導
電体膜および前記第１の絶縁膜を介して前記基板に第２
導電型の不純物イオンを注入する工程であり、 前記書き込むべきデータに応じて選ばれた前記第２の窓
から、前記半導体基板に第２導電型の不純物を導入する
工程は、選ばれた第２の窓が露出する開孔部を有するホ
トレジストをマスクに用いて、前記基板に第２導電型の
不純物イオンを注入する工程であることを特徴とする請
求項（１）乃至（４）いずれか一項に記載のマスクROM
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212522A JP2509706B2 (ja) | 1989-08-18 | 1989-08-18 | マスクｒｏｍの製造方法 |
| US07/567,797 US5002896A (en) | 1989-08-18 | 1990-08-15 | Mask-ROM manufacturing method that enhances integration density |
| EP90115805A EP0413353B1 (en) | 1989-08-18 | 1990-08-17 | Mask-ROM manufacturing method |
| DE69023423T DE69023423T2 (de) | 1989-08-18 | 1990-08-17 | Masken-ROM-Herstellungsverfahren. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212522A JP2509706B2 (ja) | 1989-08-18 | 1989-08-18 | マスクｒｏｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376266A JPH0376266A (ja) | 1991-04-02 |
| JP2509706B2 true JP2509706B2 (ja) | 1996-06-26 |
Family
ID=16624065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212522A Expired - Lifetime JP2509706B2 (ja) | 1989-08-18 | 1989-08-18 | マスクｒｏｍの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5002896A (ja) |
| EP (1) | EP0413353B1 (ja) |
| JP (1) | JP2509706B2 (ja) |
| DE (1) | DE69023423T2 (ja) |
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