JP3854348B2

JP3854348B2 - Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法

Info

Publication number: JP3854348B2
Application number: JP30322796A
Authority: JP
Inventors: 正達崔; 東浚金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-11-29
Filing date: 1996-11-14
Publication date: 2006-12-06
Anticipated expiration: 2016-11-14
Also published as: KR0170707B1; JPH09181283A; KR970029859A; US5734609A

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ素子及びその駆動方法に係り、特にＮＡＮＤ型のフラッシュメモリ素子及びその駆動方法に関する。
【０００２】
【従来の技術】
半導体記憶素子の種類には、電源供給が遮断されてもメモリセルに貯蔵された情報を消去されないＲＯＭ素子（Read Only Memory Device ）及び電源供給が遮断されれば、メモリセルに貯蔵された情報が消去されるＲＡＭ素子（Random Access Memory）がある。前記ＲＯＭ素子の種類には様々なものがある。そのうち、メモリセルに情報を電気的にプログラムさせるか、消去する不揮発性メモリ素子、すなわち、フラッシュメモリ素子はコンピュータまたはメモリカードなどに多用されている。
【０００３】
このフラッシュメモリ素子は一般の半導体素子と共に高集積化されつつある。一般に、フラッシュメモリ素子のセルに該当するセルトランジスタは、電荷を貯蔵させるフローティングゲートと前記フローティングゲートに所定の電圧を誘起させるコントローラゲートを有し、情報を伝送する手段であるビットラインに連結される。前記フラッシュメモリ素子はビットラインの連結型に応じてＮＯＲ型とＮＡＮＤ型に大別される。
【０００４】
前記ＮＯＲ型のフラッシュメモリ素子は一本のビットラインに多数のメモリセルが並列に連結された構造を有し、メモリセルに情報を貯蔵（プログラム）させる場合にはチャンネルホット電子（channel hot electron）現象を用い、情報を消去する場合にはＦ−Ｎトンネル（Fowler-Nordheim tunneling)現象を用いる。このようにＮＯＲ型のフラッシュメモリ素子のビットラインは各々のメモリセルと並列に連結されているため、高いセル電流が得られるが、セルアレイ領域が大きい面積を占める。したがって、ＮＯＲ型のフラッシュメモリ素子は動作速度は速いが、高集積のフラッシュメモリ素子に不向きである。
【０００５】
一方、前記ＮＡＮＤ型のフラッシュメモリ素子は一本のビットラインに複数のセルストリングが連結され、一つのセルストリングには複数のセルトランジスタが直列に連結される。前記ＮＡＮＤ型のフラッシュメモリ素子はコントロールゲート及び基板、すなわちウェル領域に印加される電圧の極性に応じて電荷が基板とフローティングゲートとの間に介されたトンネル酸化膜を通るＦ−Ｎトンネル現象を用いて情報を貯蔵または消去する。
【０００６】
前記ＮＡＮＤ型のフラッシュメモリ素子はビットラインに複数のセルトランジスタが直列に連結されているため、ＮＯＲ型のフラッシュメモリ素子に比べてセル電流が低い。したがって、ＮＯＲ型のフラッシュメモリ素子より動作速度が遅いが、集積度は向上させることができる。
結論的に、ＮＡＮＤ型のフラッシュメモリ素子はＮＯＲ型のフラッシュメモリ素子に比べて集積度を増加させ得るため、高集積のフラッシュメモリ素子に好適である。
【０００７】
以下、通常のＮＡＮＤ型のフラッシュメモリ素子のセルストリング構造を添付した図面に基づき詳しく説明する。
図１は一つのストリングのレイアウトを示す平面図であり、図２は図１の等価回路図である。かつ、図３Ａはセルトランジスタの平面図であり、図３Ｂは図３Ａの切断線ＸーＸによる断面図である。
【０００８】
図３Ａ及び図３Ｂを参照すれば、前記ストリングに情報を貯蔵するための各々のセルトランジスタＣ１，……，Ｃｎは、Ｐ型のシリコン基板２１０またはＰ型のウェル領域上にトンネル酸化膜により離隔されるフローティングゲート２２０と、前記フローティングゲート２２０上に誘電膜、例えば酸化膜により離隔されたコントロールゲート２３０と、前記フローティングゲート２２０の両側のシリコン基板は２１０の表面に形成され、前記フローティングゲート２３０の下方のＰ型のシリコン基板２１０の表面にチャンネル領域を限定するＮ⁺型のソース／ドレイン領域２４０とよりなる。
【０００９】
このような構造のセルトランジスタのうち、選択されたセルトランジスタをプログラムさせる動作を調べる。第１セルトランジスタＣ１に選択的に情報をプログラムさせる場合、先ず、前記ストリング選択トランジスタＳ１のゲートにＶｃｃを印加して“オン”させ、前記ソース選択トランジスタＳ２のゲートに０〔Ｖ〕を印加して“オフ”させる。さらに、前記第１セルトランジスタＣ１のコントロールゲート２３０に所定のプログラム電圧Ｖｐｇｍを印加して前記基板（図３の２１０）のチャンネル領域からフローティングゲート（図３の２２０）に電子を移動させることにより、前記第１セルトランジスタＣ１のスレショルド電圧Ｖｔｈを増加させる。
【００１０】
一方、読出し動作は選択されたセルトランジスタが“オン”または“オフ”状態であるかを感知することである。例えば、第１セルトランジスタＣ１に貯蔵された情報を読出すとき、ビットラインＢ／Ｌは特定の電圧（１Ｖ〜Ｖｃｃ）で充電させ、前記ストリング選択トランジスタＳ１のゲート電極、ソース選択トランジスタＳ２のゲート電極及び選択されないセルトランジスタＣ２，……，ＣｎのコントロールゲートにはＶｃｃを印加してストリング選択トランジスタＳ１、ソース選択トランジスタＳ２及び選択されないセルトランジスタＣ２，……，Ｃｎを“オン”させる。さらに、前記選択された第１セルトランジスタＣ１のコントロールゲートにはプログラムされたセルトランジスタのスレショルド電圧と消去されたセルトランジスタのスレショルド電圧の間の電圧、例えば０〔Ｖ〕を印加する。その結果、前記第１セルトランジスタＣ１が“オン”されてビットラインＢ／ＬからソースラインＳ／Ｌへの電流の流れが感知されると、情報が消去された状態、例えば、論理“１”と判断する。前記第１セルトランジスタＣ１が“オフ”されてビットラインＢ／ＬからソースラインＳ／Ｌへの電流の流れが感知されなければ、情報がプログラムされた状態、例えば、論理“０”と判断する。
【００１１】
一方、前記第１セルトランジスタＣ１に貯蔵された情報を消去させる動作は、ビットラインＢ／Ｌ、ソースラインＳ／Ｌ、ストリング選択トランジスタＳ１のゲート電極及びソース選択トランジスタＳ２のゲートはフローティングさせ、前記選択された第１セルトランジスタＣ１のコントロールゲート（図３の２３０）及びＰ型のシリコン基板（図３の２１０）にそれぞれ０〔Ｖ〕及び消去電圧を印加させることにより、前記フローティングゲート（図３の２２０）内に貯蔵された電荷を前記基板（図３の２１０）に移動させてスレショルド電圧を負（−）の値に変化させる。
【００１２】
以下、従来の技術によるフラッシュメモリ素子を添付した図面に基づき詳しく説明する。
図４は従来の技術によるＮＡＮＤ型のフラッシュメモリ素子のセルアレイ領域の一部を示す等価回路図であり、図５は選択されないセルトランジスタのスレショルド電圧Ｖｔｈの変化をパス電圧Ｖｐａｓｓに応じて示したグラフである。
【００１３】
図４を参照すれば、従来の技術によるフラッシュメモリ素子の第１ストリング１１０は、第１ビットラインＢ／Ｌ１、共通ソースラインＳ／Ｌ、前記第１ビットラインＢ／Ｌ１と前記共通ソースラインＳ／Ｌの間に直列に連結されたストリング選択トランジスタＳ１、複数のセルトランジスタＣ１，……，Ｃｎ及びソース選択トランジスタＳ２で構成される。さらに、第２ストリング１２０は、第２ビットラインＢ／Ｌ２、前記共通ソースラインＳ／Ｌ、前記第１ビットラインＢ／Ｌ１と前記共通ソースラインＳ／Ｌの間に直列に連結されたストリング選択トランジスタＳ１′、複数のセルトランジスタＣ１′，……，Ｃｎ′及びソース選択トランジスタＳ２′で構成される。ここで、前記第１ストリング１１０及び前記第２ストリング１２０は互いに隣接するように配置されて共通ソースラインＳ／Ｌを共有する。そして、前記第１ストリング１１０を構成するストリング選択トランジスタＳ１のゲート電極と第２ストリング１２０を構成するストリング選択トランジスタＳ１′のゲート電極はストリング選択ラインＳＳＬ１により連結される。ここで、第１ストリング１１０を構成する複数のセルトランジスタＣ１，……，Ｃｎのコントロールゲートと第２ストリング１２０を構成する複数のセルトランジスタＣ１′，……，Ｃｎ′のコントロールゲートは第１ワードラインＷ／Ｌ１乃至ｎ番目のワードラインＷ／Ｌｎにより１：１に連結される。さらに、第１ストリング１１０を構成するソース選択トランジスタＳ２のゲート電極と第２ストリング１２０を構成するソース選択トランジスタＳ２′のゲート電極はソース選択ラインＳＳＬ２により連結される。
【００１４】
前記ストリング選択トランジスタＳ１，Ｓ１′及びソース選択トランジスタＳ２，Ｓ２′はチャンネル増加型のＮＭＯＳトランジスタで構成される。
上述した従来のフラッシュメモリ素子は一つのボディー、すなわち一つのＰウェル領域上に形成されて全てのストリング１１０，１２０が前記一つのボディーを共通に用い、前記ストリング１１０，１２０のソースは互いに連結される。ここで、一つのＰウェル領域にウェルピックアップラインＷＰＬを通して所定の電圧が印加される。
【００１５】
以下、上述した従来のＮＡＮＤ型のフラッシュメモリ素子の動作を詳しく説明する。
従来のセルトランジスタから選択された一つのセルトランジスタ、例えば第１ストリング１１０のセルトランジスタＣ１をプログラムさせる動作を調べる。先ず、第１ビットラインＢ／Ｌ１及び第２ビットラインＢ／Ｌ２にそれぞれ０〔Ｖ〕及び電源電圧Ｖｃｃを印加し、ストリング選択ラインＳＳＬ１に電源電圧Ｖｃｃを印加することにより、前記ストリング選択トランジスタＳ１を“オン”させる。さらに、前記ソース選択ラインＳＳＬ２に０〔Ｖ〕を印加して前記ソース選択トランジスタＳ２，Ｓ２′を“オフ”させる。
【００１６】
その後、第１ワードラインＷ／Ｌ１を通して選択されたセルトランジスタＣ１のコントロールゲートに約１８〔Ｖ〕のプログラム電圧を印加し、前記ウェルピックアップラインＷＰＬを通してボディーには０〔Ｖ〕を印加することにより、前記セルトランジスタＣ１のチャンネル領域からフローティングゲートに電子を移動させるＦ−Ｎトンネル効果を発生させる。
【００１７】
ここで、選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌｎには約１０〔Ｖ〕程度のパス電圧Ｖｐａｓｓを印加する。この際、第１ストリング１１０を構成するセルトランジスタＣ１，……，Ｃｎのチャンネル領域には０〔Ｖ〕の電圧が印加されて選択されないセルトランジスタＣ２，……，Ｃｎのチャンネル領域からフローティングゲートに小量の電子が流れ込む微細なＦ−Ｎトンネル電流が発生する。これにより、第１ストリング１１０内の選択されないセルトランジスタＣ２，……，Ｃｎのスレショルド電圧Ｖｔｈは、図５の曲線（ａ）のように一定の電圧以上でパス電圧Ｖｐａｓｓが増えるほど、急激に増える。
【００１８】
一方、第２ストリング１２０を構成するストリング選択トランジスタＳ１′とこれに隣接するセルトランジスタＣ１′の間のソース／ドレイン領域、すなわち、ノードＮは初期の電圧が〔電源電圧Ｖｃｃ−ソース選択トランジスタＳ２′のスレショルド電圧〕の値を示す。その後、選択された第１ワードラインＷ／Ｌ１及び選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌｎにそれぞれプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓが印加されると、前記ノードＮは第２ストリング１２０を構成するセルトランジスタＣ１′，……，Ｃｎのソース／ドレイン領域及びチャンネル領域と共に第２ストリング１２０のセルトランジスタのゲートキャパシタンスによる容量性結合により前記パス電圧Ｖｐａｓｓとプログラム電圧Ｖｐｇｍの間の値を有するブスート電圧Ｖｂｏｏｓｔに増える。これに対する測定結果は図５の曲線（ｂ）のように示された。
【００１９】
結果的に、選択されないセルトランジスタのスレショルド電圧の変化量を極小とするためには、図５からパス電圧Ｖｐａｓｓが１０〔Ｖ〕〜１２〔Ｖ〕の値でなければならないということがわかる。
さらに、前記ブスート電圧Ｖｂｏｏｓｔは電源電圧Ｖｃｃが減少すると、これと共に減少する。これにより、低電力フラッシュメモリ素子に適するように電源電圧を減少させると、前記セルトランジスタＣ１′のスレショルド電圧がより増える問題点が発生する。
【００２０】
その上、一つのストリングがより多いセルトランジスタで構成される場合には、容量性結合が変化して第２ストリング１２０内のセルトランジスタのチャンネル領域及びソース／ドレイン領域の電圧、すなわち、ブスート電圧Ｖｂｏｏｓｔはパス電圧Ｖｐａｓｓにより近い値を有するため、セルトランジスタＣ１′のスレショルド電圧をさらに立上げる。
【００２１】
従来の技術によるＮＡＮＤ型のフラッシュメモリ素子の読出し動作を説明すると、次のとおりである。例えば、第１ストリング１１０のセルトランジスタＣ１に貯蔵された情報を読出すためには、先ず、ストリング選択ラインＳＳＬ１及びソース選択ラインＳＳＬ２にはいずれも電源電圧Ｖｃｃを印加して前記ストリング選択トランジスタＳ１及びソース選択トランジスタＳ２を“オン”させ、共通ソースラインＳ／Ｌに０〔Ｖ〕を印加する。
【００２２】
その後、選択された第１ワードラインＷ／Ｌ１及び選択されないワードラインＷ／Ｌ２，……，Ｗ／ｎにはそれぞれ０〔Ｖ〕及び電源電圧Ｖｃｃを印加し、ボディーには０〔Ｖ〕を印加する。選択された第１ビットラインＢ／Ｌ１には所定の読出し電圧Ｖｒｅａｄを印加してセルトランジスタＣ１を通して流れる電流を感知して論理“１”または論理“０”の状態を判別する。
【００２３】
従来の技術による消去動作は、例えば、第１ストリング１１０のセルトランジスタＣ１に貯蔵された情報を消去する場合、前記選択されたセルトランジスタＣ１のコントロールゲートに連結される第１ワードラインＷ／Ｌ１には０〔Ｖ〕を印加し、ボディーにはウェルピックアップラインＷＰＬを通して２０Ｖの消去電圧を印加し、全ての他のラインはフローティングさせて前記選択されたセルトランジスタＣ１のフローティングゲートからチャンネル領域にＦ−Ｎトンネル現象により電子を注入させることによりなる。この際、全てのストリングは一つのボディーを共有するため、前記選択された第１ワードラインＷ／Ｌ１に連結された非選択されたトランジスタＣ１′の情報も消去される問題点がある。
【００２４】
一方、従来の技術によるスタンバイ動作は、ボディーには０〔Ｖ〕を印加し、他の全てのラインはフローティングさせることにより現在の状態を保つ。
上述した動作の従来の技術によるフラッシュメモリ素子は、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓにより選択されないセルトランジスタのスレショルド電圧が変化する。ストリング内のセルトランジスタの数が増えるほど、容量性結合の効率が減少することを防止するために低い電源電圧を用いにくいので、最近の低電力素子の具現には不向きである。
【００２５】
さらに、ボディーが共通に連結されるため、消去動作時に選択されたワードラインに連結された全てのセルトランジスタの情報が同時に消去されて望まないセルトランジスタの情報も消去されるという問題点がある。
【００２６】
【発明が解決しようとする課題】
したがって、本発明は上述した問題点を解決するために案出されたものであり、互いに独立したボディー上に各々のストリングを形成し、独立したボディーとそのボディーに形成されたストリングのソース領域をソースボディーラインで連結させることにより、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓによるストレスを最小化して選択されないセルトランジスタのスレショルド電圧が変化する現象を極小とし、所望のストリング内の選択されたセルトランジスタのみを消去させるのみならず、ストリング内のセルトランジスタの数を増やしても、安定するプログラム動作を実現することのできるフラッシュメモリ素子を提供することを目的とする。
【００２７】
本発明の他の目的は前記フラッシュメモリ素子の正確な動作遂行に好適なフラッシュメモリ素子の駆動方法を提供することにある。
【００２８】
【課題を解決するための手段】
前記目的を達成するために本発明のフラッシュメモリ素子は、順次に直列に連結された第１選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ及び第２選択トランジスタで構成されて第１ボディーに形成された第１ストリングと、順次に直列に連結された第３選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ及び第４選択トランジスタで構成されて前記第１ボディーから独立した第２ボディーに形成された第２ストリングとよりなる一対のストリングがマトリックス状に配列されたセルアレイ領域を備えるフラッシュメモリ素子において、前記第１選択トランジスタのソース領域と前記第１ボディーを連結する第１ソースボディーラインと、前記第２選択トランジスタのドレイン領域と前記第３選択トランジスタのドレイン領域を連結する一本のビットラインと、前記第４選択トランジスタのソース領域と前記第２ボディーを連結する第２ソースボディーラインと、前記第１選択トランジスタのゲート電極と前記第３選択トランジスタのゲート電極を連結する第１ストリング選択ラインと、前記第２選択トランジスタのゲート電極と前記第４選択トランジスタのゲート電極を連結する第２ストリング選択ラインと、前記第１ストリングを構成する各々のセルトランジスタのコントロールゲート電極と前記第２ストリングを構成する各々のセルトランジスタのコントロールゲート電極を１：１に連結させる複数本のワードラインとを含むことを特徴とする。
【００２９】
前記目的を達成するために本発明のさらに他のフラッシュメモリ素子は、順次に直列に連結された第１選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ、第２選択トランジスタ及び第３選択トランジスタで構成されて第１ボディーに形成された第１ストリングと、順次に直列に連結された第４選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ、第５選択トランジスタ及び第６選択トランジスタで構成されて前記第１ボディーから隔離された第２ボディーに形成された第２ストリングとよりなる一対のストリングがマトリックス状に配列されたセルアレイ領域を備えるフラッシュメモリ素子である。
【００３０】
前記第１選択トランジスタのソース領域と前記第１ボディーを連結する第１ソースボディーラインと、前記第３選択トランジスタのドレイン領域と前記第４選択トランジスタのドレイン領域を連結する一本のビットラインと、前記第６選択トランジスタのソース領域と前記第２ボディーを連結する第２ソースボディーラインと、前記第１選択トランジスタのゲート電極と前記第４選択トランジスタのゲート電極を連結する第１ストリング選択ラインと、前記第２選択トランジスタのゲート電極と前記第５選択トランジスタのゲート電極を連結する第２ストリング選択ラインと、前記第３選択トランジスタのゲート電極と前記第６選択トランジスタのゲート電極を連結する第３ストリング選択ラインと、前記第１ストリングを備える各々のセルトランジスタのコントロールゲート電極と前記第２ストリングを構成する各々のセルトランジスタのコントロールゲート電極を１：１に連結させる複数本のワードラインとを含むことを特徴とする。
【００３１】
前記他の目的を達成するための本発明のフラッシュメモリ素子の駆動方法は、第１ボディーに順次に直列連結された第１選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ及び前記第１選択トランジスタと異なるスレショルド電圧を有する第２選択トランジスタで構成された第１ストリングと、前記第１ボディーから隔離された第２ボディーに順次に直列連結された第３選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ及び前記第３選択トランジスタと異なるスレショルド電圧を有する第４選択トランジスタで構成された第２ストリングと、前記第１選択トランジスタのソース領域と前記第１ボディーを連結する第１ソースボディーラインと、前第２選択トランジスタのドレイン領域と前記第３選択トランジスタのドレイン領域を連結する一本のビットラインと、前記第４選択トランジスタのソース領域と前記第２ボディーを連結する第２ソースボディーラインと、前記第１選択トランジスタのゲート電極と前記第３選択トランジスタのゲート電極を連結する第１ストリング選択ラインと、前記第２選択トランジスタのゲート電極と前記第４選択トランジスタのゲート電極を連結する第２ストリング選択ラインと、前記第１ストリングを構成する各々のセルトランジスタのコントロールゲート電極と前記第２ストリングを構成する各々のセルトランジスタのコントロールゲート電極を１：１に連結する複数本のワードラインとを備えるフラッシュメモリ素子の駆動方法である。
【００３２】
前記ビットラインに０Ｖを印加し、前記第１及び第２ストリング選択ラインに相異なる第１及び第２電圧を印加して一つのストリングを選択し、前記複数本のワードラインのうち、選択されたワードライン及び選択されないワードラインにそれぞれプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを印加し、前記選択されたストリングに連結されるソースボディーライン及び前記選択されないストリングに連結されるソースボディーラインにそれぞれ０Ｖ及びプログラム防止電圧Ｖｐｉを印加することにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタを選択的にプログラムさせる動作と、前記複数本のワードラインのうち、選択されたワードラインに０Ｖを印加し、前記一対のストリングのうち、選択されたストリングに連結されたソースボディーラインに消去電圧Ｖｅｒａｓｅを印加し、前記複数本のワードラインのうち、前記選択されたワードラインを除いた選択されないワードラインはフローティングさせるか、消去防止電圧Ｖｅｉを印加し、前記ビットライン、前記第１及び第２ストリング選択ライン及び前記選択されないストリングに連結されたソースボディーラインはフローティングさせることにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタを選択的に消去させる動作と、前記ビットラインにＶｃｃを印加し、前記第１及び第２ストリング選択ラインに相異なる第３及び第４電圧を印加して一つのストリングを選択し、前記複数本のワードラインのうち、選択されたワードライン及び選択されないワードラインにそれぞれ０Ｖ及び読出し電圧Ｖｒｅａｄを印加し、前記第１及び第２ソースボディーラインに０Ｖを印加することにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタの情報を選択的に読出す動作のうち、少なくともいずれか一つの動作を行うことを特徴とする。
【００３３】
前記他の目的を達成するための本発明のさらに他のフラッシュメモリ素子の駆動方法は、第１ボディーに順次に直列連結された第１選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ、第２選択トランジスタ及び第３選択トランジスタで構成された第１ストリングと、前記第１ボディーから隔離された第２ボディーに順次に直列連結された第４選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ、第５選択トランジスタ及び第６選択トランジスタで構成された第２ストリングと、前記第１選択トランジスタのソース領域と前記第１ボディーを連結する第１ソースボディーラインと、前記第３選択トランジスタのドレイン領域と前記第４選択トランジスタのドレイン領域を連結する一本のビットラインと、前記第６選択トランジスタのソース領域と前記第２ボディーを連結する第２ソースボディーラインと、前記第１選択トランジスタのゲート電極と前記第４選択トランジスタのゲート電極を連結する第１ストリング選択ラインと、前記第２選択トランジスタのゲート電極と前記第５選択トランジスタのゲート電極を連結する第２ストリング選択ラインと、前記第３選択トランジスタのゲート電極と前記第６選択トランジスタのゲート電極を連結する第３ストリング選択ラインと、前記第１ストリングを構成する各々のセルトランジスタのコントロールゲート電極と前記第２ストリングを構成する各々のセルトランジスタのコントロールゲート電極を１：１に連結させる複数本のワードラインを備えるフラッシュメモリ素子の駆動方法である。
【００３４】
前記ビットラインに０Ｖを印加し、前記各々のストリング選択ラインに０Ｖ及びＶｃｃのうち、いずれか一つの電圧を印加して一つのストリングを選択し、前記複数本のワードラインのうち、選択されたワードライン及び選択さらないワードラインにそれぞれプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを印加し、前記選択されたストリングに連結されるソースボディーライン及び前記選択されないストリングに連結されるソースボディーラインにそれぞれ０Ｖ及びプログラム防止電圧Ｖｐｉを印加することにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタを選択的にプログラムさせる動作と、前記複数本のワードラインのうち、選択されたワードラインに０Ｖを印加し、前記一対のストリングのうち、選択されたストリングに連結されたソースボディーラインに消去電圧Ｖｅｒａｓｅを印加し、前記複数本のワードラインのうち、前記選択されたワードラインを除いた選択されないワードラインはフローティングさせるか、消去防止電圧Ｖｅｉを印加し、前記ビットライン、前記第１乃至第３ストリング選択ライン及び前記選択されないストリングに連結されたソースボディーラインはフローティングさせることにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタを選択的に消去させる動作と、前記ビットラインにＶｃｃを印加し、前記各々のストリング選択ラインに読出し電圧Ｖｒｅａｄ及び０Ｖのうち、いずれか一つの電圧を印加してストリングを選択し、前記複数本のワードラインのうち、選択されたワードライン及び選択されないワードラインにそれぞれ０Ｖ及び読出し電圧Ｖｒｅａｄを印加し、前記第１及び第２ソースボディーラインに０Ｖを印加することにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタの情報を選択的に読出す動作のうち、いずれか一つの動作を行うことを特徴とする。
【００３５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
図６及び図７はそれぞれ本発明の第１実施例によるフラッシュメモリ素子のストリングブロック及び第２実施例によるフラッシュメモリ素子のストリングブロックを示す等価回路図であり、図８は本発明によるセルトランジスタのスレショルド電圧Ｖｔｈの特性をプログラム防止電圧Ｖｐｉに対して示すグラフである。
【００３６】
（第１実施例）
図６を参照すれば、本発明の第１実施例によるフラッシュメモリ素子の一対のストリングブロックは、一本のビットラインＢ／Ｌ、前記ビットラインＢ／Ｌを共有しつつ相異なるボディー、例えば互いに隣接する第１Ｐウェル領域及び第２Ｐウェル領域にそれぞれ形成された第１ストリング１０及び第２ストリング２０で構成される。前記第１ストリング１０は前記ビットラインＢ／Ｌに連結された第２選択トランジスタ部、前記第２選択トランジスタ部に連結された第１セルトランジスタ部及び前記第１セルトランジスタ部に連結された第１選択トランジスタ部で構成される。ここで、前記第１選択トランジスタ部は一つの第１選択トランジスタ１１で構成され、前記第１選択トランジスタ１１のソース領域と前記第１Ｐウェル領域は第１ソースボディーラインＳＢＬ１を通して互いに連結される。かつ、前記第２選択トランジスタ部は一つの第２選択トランジスタ１２で構成され、前記第１セルトランジスタ部は直列に連結された複数のセルトランジスタＣｎ，……，Ｃ１で構成される。
【００３７】
さらに、前記第２ストリング２０は前記ビットラインＢ／Ｌに連結された第３選択トランジスタ部、前記第３選択トランジスタ部に連結された第２セルトランジスタ部及び前記第２セルトランジスタ部に連結された第４選択トランジスタ部で構成される。ここで、前記第３選択トランジスタ部は一つの第３選択トランジスタ２１で構成され、前記第４選択トランジスタ部は一つの第４選択トランジスタ２２で形成される。前記第４選択トランジスタ２２のソース領域と前記第２Ｐウェル領域は第２ソースボディーラインＳＢＬ２を通して互いに連結される。ここで、前記第２セルトランジスタ部は直列に連結された複数のセルトランジスタＣ１′，……，Ｃｎ′で構成される。
【００３８】
このように構成された第１ストリング１０及び第２ストリング２０は、第１ストリング１０の第１選択トランジスタ１１と第２ストリング２０の第３選択トランジスタ２１が互いに隣接し、第１ストリング１０の第２選択トランジスタ１２と第２ストリング２０の第４選択トランジスタ２２が互いに隣接するように配置される。前記第１選択トランジスタ１１のゲート電極及び第３選択トランジスタ２１のゲート電極は第１ストリング選択ラインＳＳＬ１により連結される。前記第２選択トランジスタ１２のゲート電極及び第４選択トランジスタ２２のゲート電極は第２ストリング選択ラインＳＳＬ２により連結される。前記第１ストリング１０を構成するセルトランジスタＣ１，……，Ｃｎのコントロールゲート電極及び前記第２ストリング２０を構成するセルトランジスタＣ１′，……，Ｃｎ′のコントロールゲート電極は前記第１及び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２に平行に配置された第１ワードライン乃至ｎ番目のワードラインＷ／Ｌ１，……Ｗ／Ｌｎを通して１：１に連結される。
【００３９】
前記第１ストリン１０及び第２ストリング２０の各選択トランジスタ１１，１２，２１，２２はチャンネル増加型のＮＭＯＳトランジスタで構成される。前記第１及び第２ソースボディーラインＳＢＬ１，ＳＢＬ２はビットラインＢ／Ｌとは相異なる配線層で形成される。
本発明において、前記選択トランジスタ及びセルトランジスタのソース／ドレイン領域はＮ型の不純物でドーピングされ、前記ボディーはＰ型領域、例えばＰウェル領域である。かつ、前記ビットラインＢ／Ｌ及び前記ソースボディラインＳＢＬ１，ＳＢＬ２はそれぞれポリサイドなどの耐熱性金属及びアルミニウムで形成することが望ましい。
【００４０】
さらに、第１及び第２選択トランジスタ１１，１２は相異なるスレショルド電圧を有するように形成することが望ましい。同様に第３及び第４選択トランジスタ２１，２２も相異なるスレショルド電圧を有するように形成することが望ましい。より具体的に説明すると、第１及び第４選択トランジスタ１１，２２のスレショルド電圧は２〔Ｖ〕であり、第２及び第３選択トランジスタ１２，２１のスレショルド電圧は０．５〔Ｖ〕であることが望ましい。
【００４１】
このような構成を有する本発明によるフラッシュメモリ素子の選択されたセルトランジスタ、例えばセルトランジスタＣ１にのみ選択的に情報を貯蔵させるプログラム動作について説明する。先ず、前記第１及び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２にそれぞれ０〔Ｖ〕及び電源電圧Ｖｃｃを印加して第１及び第２選択トランジスタ１１，１２をそれぞれ“オフ”及び“オン”させ、第３及び第４選択トランジスタ２１，２２をそれぞれ“オフ”及び“オン”させることにより、第１ストリング１０を選択する。ここで、第２ストリング２０を選択する場合には、第１及び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２にそれぞれ電源電圧Ｖｃｃ及び０〔Ｖ〕を印加する。引き続き、ビットラインＢ／Ｌ及び選択された第１ワードラインＷ／Ｌ１にそれぞれ０〔Ｖ〕及び１５〔Ｖ〕〜２０〔Ｖ〕程度のプログラム電圧Ｖｐｇｍを印加し、選択されない第２ストリング２０の第２ソースボディーラインＳＢＬ２には第２ストリング２０のセルトランジスタＣ１′，……，Ｃｎ′がプログラムされる現象を防止するため、電源電圧Ｖｃｃ〜７〔Ｖ〕のプログラム防止電圧Ｖｐｉを印加する。そして、選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌｎには選択されないセルトランジスタをターンオンさせることのできる低い電圧、例えば１〔Ｖ〕〜電源電圧Ｖｃｃのパス電圧Ｖｐａｓｓを印加する。かつ、第１ソースボディーラインＳＢＬ１には０〔Ｖ〕を印加する。
【００４２】
上述したように、各々の制御ラインに所定の電圧を加えると、選択されたセルトランジスタＣ１のチャンネル領域はターンオンされた第２選択トランジスタ１２及びターンオンされた複数のセルトランジスタＣ２，……，Ｃｎを通して０〔Ｖ〕が印加されたビットラインＢ／Ｌに電気的に連結された状態であるため、ビットラインＢ／Ｌと同一な０〔Ｖ〕の電圧を有する。前記選択されたセルトランジスタＣ１のコントロールゲートには第１ワードラインＷ／Ｌ１を通して１５〔Ｖ〕〜２０〔Ｖ〕の高いプログラム電圧Ｖｐｇｍが印加されるため、前記選択されたセルトランジスタＣ１のチャンネル領域からフローティングゲートにトンネル酸化膜を通過するトンネル電子が注入される。これにより、選択されたセルトランジスタＣ１は少なくとも１〔Ｖ〕以上のスレショルド電圧を有する。この際、前記第１ワードラインＷ／Ｌ１に印加されるプログラム電圧Ｖｐｇｍにより前記第２ストリング２０のセルトランジスタＣ１′がプログラムされる現象を防止するため、上述したように第２ソースボディーラインＳＢＬ２には電源電圧Ｖｃｃ〜７〔Ｖ〕のプログラム防止電圧Ｖｐｉを印加する。これにより、前記プログラム防止電圧Ｖｐｉはターンオンされた第４選択トランジスタ２２及びこれに連結されてパス電圧Ｖｐａｓｓによりターンオンされた複数のセルトランジスタＣ２′，……，Ｃｎ′を通して前記セルトランジスタＣ１′のチャンネル領域に印加される。その結果、前記セルトランジスタＣ１′のコントロールゲート電極とチャンネル領域との間にはプログラム電圧Ｖｐｇｍとプログラム防止電圧Ｖｐｉとの差に該当する電界が形成される。この電界はセルトランジスタＣ１′のフローティングゲートの下方に形成されたトンネル酸化膜を通して電子のトンネル現象を発生させるには充分でない。かつ、前記選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌｎに加えられたパス電圧Ｖｐａｓｓが変化しても、セルトランジスタＣ１′のチャンネル領域に印加されたプログラム防止電圧Ｖｐｉは変化しない。したがって、パス電圧Ｖｐａｓｓの変化は選択されないセルトランジスタＣ１′のスレショルド電圧の変化に影響を及ぼさない。これに対する結果が図８に示され、本発明の効果の説明時に詳しく説明する。
【００４３】
上述したように前記選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌｎには１〔Ｖ〕〜電源電圧Ｖｃｃの低いパス電圧Ｖｐａｓｓが加えられるため、前記パス電圧Ｖｐａｓｓが電源電圧Ｖｃｃ以下の範囲で変化しても、前記第１ストリング１０内の選択されないセルトランジスタＣ２，Ｃ３，．，ＣｎはＦ−Ｎトンネル現象を発生しない。
【００４４】
さらに、第２ストリング２０内の選択されないセルトランジスタＣ２′，……，Ｃｎ′はコントロールゲートに印加されたパス電圧Ｖｐａｓｓとチャンネル領域に印加されたプログラム防止電圧Ｖｐｉとの差が少なくてフローティングゲートからチャンネル領域へのＦ−Ｎトンネル現象は発生しない。
一方、本発明の消去動作は、選択されたワードラインに０〔Ｖ〕を印加し、選択されたストリングのソースボディーラインには消去電圧を印加することにより行われる。
【００４５】
前記消去動作時、選択されないワードラインにはフローティングゲートからチャンネル領域へのトンネル現象が発生しないようにする消去防止電圧Ｖｅｉを印加するか、フローティングさせる。この際、前記消去防止電圧Ｖｅｉとしては、Ｖｃｃ乃至１０〔Ｖ〕を用いる。
例えば、前記第１ストリング１０のセルトランジスタＣ１に貯蔵された情報を消去させる場合、第１ワードラインＷ／Ｌ１に０〔Ｖ〕を印加すると共に、前記第１ソースボディーラインＳＢＬ１には前記セルトランジスタＣ１のフローティングゲートからチャンネル領域にＦ−Ｎトンネル現象を発生させるために１５〔Ｖ〕〜２０〔Ｖ〕程度の消去電圧を印加する。この際、前記第１ワードラインＷ／Ｌ１を除く選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌｎには、選択されないセルトランジスタＣ２，……，Ｃｎの情報が消去される現象を発生しないように５Ｖ〜１０Ｖの消去防止電圧Ｖｅｉを印加することが望ましくい。この際、その他の制御ライン、例えば第１及び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２、第２ソースボディーラインＳＢＬ２及びビットラインＢ／Ｌはフローティングさせる。このように各々のストリングごとに独立的にソースボディーラインを備えて選択されないストリングのソースボディーラインをフローティングさせることにより、選択されたワードラインに連結され、選択されないストリングに含まれたセルトランジスタが消去される現象を防止することができる。上述したように消去動作を行うと、選択されたセルトランジスタのスレショルド電圧は−３〔Ｖ〕以下の値を有する。
【００４６】
一方、本発明の読だし動作を説明すると、次のとおりである。例えば、第１ストリング１０のセルトランジスタＣ１に貯蔵された情報を読出すためには、先ず、第１ストリング選択ラインＳＳＬ１には第１読出し電圧Ｖｒｅａｄ１、例えば電源電圧Ｖｃｃと等しいか、高い電圧を印加し、第２ストリング選択ラインＳＳＬ２には第２読出し電圧Ｖｒｅａｄ２、例えば第２及び第３選択トランジスタ１２，２１のスレショルド電圧より大きく、第１及び第４選択トランジスタ１１，２２のスレショルド電圧よりは小さい電圧を印加する。その結果、前記第１、第２及び第３選択トランジスタ１１，１２，３１はターンオンされ、前記第４選択トランジスタ２２はターンオフされる。したがって、選択されたセルトランジスタＣ１を備える第１ストリング１０の第１及び第２選択トランジスタ１１，１２はいずれもターンオンされるが、第２ストリング２０の第４選択トランジスタ２２はターンオフされて第１ストリング１０が選択される。第２ストリング２０を選択しようとする場合には第１ストリング選択ラインＳＳＬ１には第２読出し電圧Ｖｒｅａｄ２を印加し、第２ストリング選択ラインＳＳＬ２には第１読出し電圧Ｖｒｅａｄ１を印加する。
【００４７】
引き続き、ビットラインＢ／Ｌには電源電圧Ｖｃｃを印加し、選択された第１ワードラインＷ／Ｌ１には０〔Ｖ〕を印加し、選択されないワードラインＷ／Ｌ２，……，Ｗ／Ｌｎには所定の電圧、例えば２〔Ｖ〕〜電源電圧Ｖｃｃの読出し電圧Ｖｒｅａｄを印加する。そして、第１及び第２ソースボディーラインＳＢＬ１，ＳＢＬ２には０〔Ｖ〕を印加する。
【００４８】
このように選択されたセルトランジスタＣ１に貯蔵された情報を読出すため、各々の制御ラインに所定の電圧を印加すると、前記選択されたセルトランジスタＣ１がプログラムされて１〔Ｖ〕より高いスレショルド電圧を有する場合、前記ビットラインＢ／Ｌと前記第１ソースボディーラインＳＢＬ１との間には電流が流れない。一方、前記選択されたセルトランジスタＣ１が消去されて−３〔Ｖ〕以下の低いスレショルド電圧を有する場合、前記ビットラインＢ／Ｌと前記第１ソースボディーラインＳＢＬ１との間には電流が流れる。したがって、ビットラインＢ／Ｌに流れる電流を感知することにより、選択されたセルトランジスタＣ１の情報を判断することができる。
【００４９】
一方、本発明の第１実施例によるフラッシュメモリ素子のスタンバイ動作は、全てのソースボディーライン、すなわち第１及び第２ソースボディーラインＳＢＬ１，ＳＢＬ２に０〔Ｖ〕を印加し、その他の制御ラインはフローティングさせることにより行われる。
上述した本発明の動作は下記の表１のように要約できる。
【００５０】
【表１】

【００５１】
表１で選択されないビットラインは図６に示された一対のストリングの周辺に配置された他のビットライン（図示せず）を指す。
（第２実施例）
図７を参照すれば、本発明の第２実施例によるフラッシュメモリ素子の一対のストリングブロックは、一本のビットラインＢ／Ｌ、前記ビットラインＢ／Ｌを共有しつつ、相異なるボディー、例えば互いに隣接する第１Ｐウェル領域及び第２Ｐウェル領域にそれぞれ形成された第１ストリング１０及び第２ストリング２０で構成される。前記第１ストリング１０は前記ビットラインＢ／Ｌに連結された第２選択トランジスタ部、前記第２選択トランジスタ部に連結された第１セルトランジスタ部及び前記第１セルトランジスタ部に連結された第１選択トランジスタ部で構成される。ここで、前記第１選択トランジスタ部は一つの第１選択トランジスタ１１で構成され、前記第２選択トランジスタ部は互いに直立に連結された第２及び第３選択トランジスタ１２，１３で構成される。前記第２選択トランジスタ１２は前記第１セルトランジスタ部に連結され、前記第３選択トランジスタ１３は前記ビットラインＢ／Ｌに連結される。かつ、前記第１セルトランジスタ部は複数のセルトランジスタＣｎ，……，Ｃ１で構成され、前記第１選択トランジスタ１１のソース領域と前記第１Ｐウェル領域は第１ソースボディーラインＳＢＬ１を通して互いに連結される。
【００５２】
さらに、前記第２ストリング２０は前記ビットラインＢ／Ｌに連結された第３選択トランジスタ部、前記第３選択トランジスタ部に連結された第２セルトランジスタ部及び前第２セルトランジスタ部に連結された第４選択トランジスタ部で構成される。ここで、前記第３選択トランジスタ部は一つの第４選択トランジスタ２１で構成され、前記第４選択トランジスタ部は互いに直列に連結された第５及び第６選択トランジスタ２２，２３で構成される。前記第５選択トランジスタ２２は前記第２セルトランジスタ部に連結され、前記第６選択トランジスタ２３は前記ビットラインＢ／Ｌに連結される。かつ、前記第２セルトランジスタ部は複数のセルトランジスタＣ１′，……，Ｃｎ′で構成され、前記６選択トランジスタ２３のソース領域と前記第２Ｐウェル領域は第２ソースボディーラインＳＢＬ２を通して互いに連結される。
【００５３】
このように構成された第１ストリング１０及び第２ストリング２０は、第１ストリング１０の第１選択トランジスタ１１と第２ストリング２０の第４選択トランジスタ２１が互いに隣接し、第１ストリング１０の第３選択トランジスタ１３と第２ストリング２０の第６選択トランジスタ２３が互いに隣接するように配置される。前記第１選択トランジスタ１１のゲート電極及び第４選択トランジスタ２１のゲート電極は第１ストリング選択ラインＳＳＬ１により連結される。前記第２選択トランジスタ１２のゲート電極及び第５選択トランジスタ２２のゲート電極は第２ストリング選択ラインＳＳＬ２により連結される。前記第３選択トランジスタ１３のゲート電極及び前記第６選択トランジスタ２３のゲート電極は第３ストリング選択ラインＳＳＬ３により互いに連結される。ここで、前記第２及び第６選択トランジスタ１２，２３はチャンネル空乏型のＮＭＯＳトランジスタであり、前記第１及び第３選択トランジスタ１１，１３と前記第４及び第５選択トランジスタ２１，２２はチャンネル増加型のＮＭＯＳトランジスタであることが望ましい。一方、前記第３及び第５選択トランジスタ１３，２２はチャンネル空乏型のトランジスタであり、前記第１及び第２選択トランジスタと前記第４及び第６選択トランジスタ２１，２３はチャンネル増加型のＮＭＯＳトランジスタであってもよい。
【００５４】
前記第１ストリング１０を構成するセルトランジスタＣ１，……，Ｃｎのコントロールゲート電極及び前記第２ストリング２０を構成するセルトランジスタＣ１′，……，Ｃｎ′のコントロールゲート電極は前記第１、第２及び第３ストリング選択ラインＳＳＬ１，ＳＳＬ２，ＳＳＬ３に平行に配置された第１ワードライン乃至ｎ番目のワードラインＷ／Ｌ１，……Ｗ／Ｌｎを通して互いに１：１に連結される。
【００５５】
前記第１及び第２ソースボディーラインＳＢＬ１，ＳＢＬ２はビットラインＢ／Ｌと相異なる配線層で形成される。
本発明において、前記選択トランジスタ及びセルトランジスタのソース／ドレイン領域はＮ型の不純物でドーピングされ、前記ボディーはＰ型領域、例えばＰウェル領域である。かつ、前記ビットラインＢ／Ｌ及び前記ソースボディーラインＳＢＬ１，ＳＢＬ２はそれぞれポリサイドなどの耐熱性金属及びアルミニウムで形成することが望ましい。
【００５６】
前記のような構成を有する本発明の第２実施例によるフラッシュメモリ素子の選択されたセルトランジスタ、例えばセルトランジスタＣ１にのみ選択的に情報を貯蔵させるプログラム動作においては、図６における第１実施例とは所望のストリングを選択するため、各々のストリング選択ラトンイＳＳＬ１，ＳＳＬ２，ＳＳＬ３に電圧を印加する方法のみが異なり、ほかの制御ラインに印加する電圧及びこれによる動作原理は同様である。したがって、ここでは所望のストリングを選択する方法のみを説明する。さらに、この説明は前記第２及び第６選択トランジスタ１２，２３がチャンネル空乏型のＮＭＯＳトランジスタの場合に限る。第３及び第５選択トランジスタ１３，２２がチャンネル空乏型のトランジスタの場合には、第２及び第３ストリング選択ラインＳＳＬ２，ＳＳＬ３に印加する電圧を互いに取り替えればよい。
【００５７】
前記選択されたセルトランジスタＣ１にのみ情報を貯蔵させるためには第１ストリング１０を選択すべきである。このため、第１及び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２には０〔Ｖ〕を印加し、第３ストリング選択ラインＳＳＬ３には電源電圧Ｖｃｃを印加する。これにより、第１ソースボディーラインＳＢＬ１に連結された第１選択トランジスタ１１はターンオフされるが、ビットラインＢ／Ｌに連結された第３選択トランジスタ１３及び前記第３選択トランジスタ１３に連結された第２選択トランジスタ１２はいずれもターンオンされて第１ストリング１０が選択される。この際、ビットラインＢ／Ｌに連結された第４選択トランジスタ２１はターンオフされて第２ストリングは選択されない。第２ストリング２０を選択しようとする場合には、第１ストリング選択ラトンシＳＳＬ１には電源電圧Ｖｃｃを印加し、第２及び第３ストリング選択ラインＳＳＬ２，ＳＳＬ３には０〔Ｖ〕を印加することにより、ビットラインＢ／Ｌに連結された第４選択トランジスタ２１をターンオンさせ、第５選択トランジスタ２２をターンオンさせて第２ストリング２０を選択する。この際、ビットラインＢ／Ｌに連結された第３選択トランジスタ１３はターンオフされて第１ストリング１０は選択されない。
【００５８】
一方、本発明の第２実施例によるフラッシュメモリ素子の選択されたセルトランジスタ、例えばセルトランジスタＣ１に貯蔵された情報のみを選択的に消去する消去動作は、図６における第１実施例と同様である。この際、第１実施例よりさらに配置された第３ストリング選択ラインＳＳＬ３は第１及び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２と共にフローティングされる。
【００５９】
さらに、本発明の第２実施例によるフラッシュメモリ素子の選択されたセルトランジスタ、例えばセルトランジスタＣ１に貯蔵された情報のみを選択的に読出すための動作においては、図６における第１実施例とは所望のストリングを選択するため、各々のストリング選択ラインＳＳＬ１，ＳＳＬ２，ＳＳＬ３に電圧を印加する方法のみが異なり、前記第１乃至第３ストリング選択ラインＳＳＬ１，ＳＳＬ２，ＳＳＬ３のほかの制御ラインに印加する電圧及びこれによる動作原理は同様である。したがって、ここでは所望のストリングを選択する方法のみを説明する。
【００６０】
前記選択されたセルトランジスタＣ１に貯蔵された情報のみを選択的に読出すためには第ストリング１０を選択すべきである。このため、第１及び第３ストリング選択ラインＳＳＬ１，ＳＳＬ３には所定の電圧、例えば２〔Ｖ〕乃至電源電圧Ｖｃｃの読出し電圧Ｖｒｅａｄを印加し、第２ストリング選択ラインＳＳＬ２には０〔Ｖ〕を印加する。これにより、第１乃至第３選択トランジスタ１１，１２，１３はいずれもターンオンされて第１ストリング１０が選択される。この際、第５選択トランジスタ２２はターンオフされて第２ストリング２０は選択されない。
【００６１】
第２ストリング２０を選択しようとする場合には、第１及び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２に前記読出し電圧Ｖｒｅａｄを印加し、第３ストリング選択ラインＳＳＬ３には０〔Ｖ〕を印加する。これにより、第４乃至第６選択トランジスタ２１，２２，２３はいずれもターンオンされて第２ストリング２０が選択される。この際、第３選択トランジスタ１３はターンオフされて第１ストリング１０は選択されない。
【００６２】
一方、本発明の第２実施例によるフラッシュメモリ素子のスタンバイ動作は、図６における第１実施例と同様である。この際、第１実施例よりさらに配置された第３ストリング選択ラインＳＳＬ３は第１及び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２と共にフローティングされる。
上述したように本発明の第２実施例によるフラッシュメモリ素子を駆動させるための条件は第１実施例に類似しており、下記の表２のように要約できる。
【００６３】
Ｌ１，ＳＢＬ２に０〔Ｖ〕を印加し、その他の制御ラインはフローティングさせることにより行われる。
【００６４】
【表２】

【００６５】
上述したように、本発明によるフラッシュメモリ素子は、各々のストリングが互いに独立した各々のボディー内に形成され、一つのストリングの共通ソース領域はそのストリングが形成された独立したボディーに互いに連結される。したがって、所望のストリングが選択されたセルトランジスタに貯蔵された情報のみを選択的に消去させることができる。さらに、選択されたセルトランジスタに情報を貯蔵させるプログラムの動作時、選択されないセルトランジスタのスレショルド電圧が変化する現象を大幅に低減させ得る。これに対する測定結果が図８に示された。
【００６６】
図８を参照すれば、横軸はプログラム防止電圧Ｖｐｉを、縦軸は選択されないセルトランジスタのスレショルド電圧Ｖｔｈを示す。参照符号ａ，ｂで示された曲線は、それぞれ選択されたセルトランジスタに情報を貯蔵させた後、選択されないセルトランジスタのうち、既にプログラムされたセルトランジスタのスレショルド電圧及び既に情報が消去されたセルトランジスタのスレショルド電圧を測定した結果を示す。さらに、選択されないワードラインに印加するパス電圧Ｖｐａｓｓを１〔Ｖ〕から５〔Ｖ〕まで変化させつつ、選択されないセルトランジスタのスレショルド電圧の変化を測定して示した。図８から、１〔Ｖ〕から５〔Ｖ〕範囲のパス電圧Ｖｐａｓｓを選択されないワードラインに印加する場合、プログラム防止電圧Ｖｐｉを４〔Ｖ〕から１７〔Ｖ〕まで変化させても、選択されないセルトランジスタのスレショルド電圧はほぼ変わらないことがわかる。したがって、プログラム動作時に優れる信頼性を有するフラッシュメモリ素子を具現することができる。
【００６７】
【発明の効果】
上述したように、プログラム防止電圧Ｖｐｉ及びパス電圧Ｖｐａｓｓによるストレスを最小とするため、ＮＡＮＤ型のフラッシュメモリ素子の場合、一つのストリング内に直列に連結されるセルトランジスタの数を増やせることができる。これにより、高集積のフラッシュメモリ素子の容易な具現が可能になる。
【００６８】
かつ、互いに隣接する一対のストリングごとに一本のビットラインが配置されるため、ビットラインの幅をより広く形成することができる。これにより、ビットラインによるＲＣ遅延時間を減少させ得るため、素子の動作速度を向上させることができる。
【図面の簡単な説明】
【図１】従来のＮＡＮＤ型のフラッシュメモリ素子を構成する一つのストリングを示すレイアウトの平面図である。
【図２】図１の等価回路図である。
【図３】図１の一つのセルトランジスタを示す図面であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ線による断面図である。
【図４】従来の技術によるＮＡＮＤ型のフラッシュメモリ素子の一部を示す等価回路図である。
【図５】従来の技術による選択されないセルトランジスタのスレショルド電圧Ｖｔｈの変化をパス電圧Ｖｐａｓｓに応じて示すグラフである。
【図６】本発明の第１実施例によるＮＡＮＤ型のフラッシュメモリ素子の一部を示す等価回路図である。
【図７】本発明の第２実施例によるＮＡＮＤ型のフラッシュメモリ素子の一部を示す等価回路図である。
【図８】本発明による選択されないセルトランジスタのスレショルド電圧Ｖｔｈの変化をプログラム防止電圧Ｖｐｉ及びパス電圧Ｖｐａｓｓに応じて示すグラフである。
【符号の説明】
１０，２０ストリング
１１，１２，１３選択トランジスタ
２１，２２，２３選択トランジスタ
Ｂ／Ｌビットライン
Ｃ１，……，Ｃｎセルトランジスタ
Ｃ１′，……，Ｃｎ′ セルトランジスタ
ＳＢＬ１，ＳＢＬ２ソースボディーライン
ＳＳＬ１，ＳＳＬ２，ＳＳＬ３ストリング選択ライン
Ｗ／Ｌ１，……，Ｗ／Ｌｎワードライン

Claims

順次に直列に連結された第１選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ及び第２選択トランジスタで構成されて第１ボディーに形成された第１ストリングと、順次に直列に連結された第３選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ及び第４選択トランジスタで構成されて前記第１ボディーから電気的に隔離された第２ボディーに形成された第２ストリングとよりなる一対のストリングがマトリックス状に配列されたセルアレイ領域を備えるフラッシュメモリ素子において、
前記第１選択トランジスタのソース領域と前記第１ボディーを連結し、可変電圧が印加される第１ソースボディーラインと、
前記第２選択トランジスタのドレイン領域と前記第３選択トランジスタのドレイン領域を連結する一本のビットラインと、
前記第４選択トランジスタのソース領域と前記第２ボディーを連結し、可変電圧が印加される第２ソースボディーラインと、
前記第１選択トランジスタのゲート電極と前記第３選択トランジスタのゲート電極を連結する第１ストリング選択ラインと、
前記第２選択トランジスタのゲート電極と前記第４選択トランジスタのゲート電極を連結する第２ストリング選択ラインと、
前記第１ストリングを構成する各々のセルトランジスタのコントロールゲート電極と前記第２ストリングを構成する各々のセルトランジスタのコントロールゲート電極を１：１に連結させる複数本のワードラインとを含むことを特徴とするフラッシュメモリ素子。
前記第１乃至第４選択トランジスタはいずれもチャンネル増加型のＮＭＯＳトランジスタであることを特徴とする請求項１に記載のフラッシュメモリ素子。
前記第１ボディー及び第２ボディーはＰウェル領域であることを特徴とする請求項１に記載のフラッシュメモリ素子。
前記ビットラインは耐熱性金属シリサイド膜を含むポリサイド膜で形成されることを特徴とする請求項１に記載のフラッシュメモリ素子。
前記耐熱性金属シリサイド膜はタングステンシリサイド膜であることを特徴とする請求項４に記載のフラッシュメモリ素子。
前記第１及び第２ソースボディーラインはアルミニウム膜で形成されることを特徴とする請求項１に記載のフラッシュメモリ素子。
前記第１及び第４選択トランジスタのスレショルド電圧は、前記第２及び第３選択トランジスタのスレショルド電圧よりも高いことを特徴とする請求項１に記載のフラッシュメモリ素子。
前記第１及び第４選択トランジスタのスレショルド電圧は２〔Ｖ〕であり、前記第２及び第３選択トランジスタのスレショルド電圧は０．５〔Ｖ〕であることを特徴とする請求項７に記載のフラッシュメモリ素子。
順次に直列に連結された第１選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ、第２選択トランジスタ及び第３選択トランジスタで構成されて第１ボディーに形成された第１ストリングと、順次に直列に連結された第４選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ、第５選択トランジスタ及び第６選択トランジスタで構成されて前記第１ボディーから電気的に隔離された第２ボディーに形成された第２ストリングとよりなる一対のストリングがマトリックス状に配列されたセルアレイ領域を備えるフラッシュメモリ素子において、
前記第１選択トランジスタのソース領域と前記第１ボディーを連結し、可変電圧が印加される第１ソースボディーラインと、
前記第３選択トランジスタのドレイン領域と前記第４選択トランジスタのドレイン領域を連結する一本のビットラインと、
前記第６選択トランジスタのソース領域と前記第２ボディーを連結し、可変電圧が印加される第２ソースボディーラインと、
前記第１選択トランジスタのゲート電極と前記第４選択トランジスタのゲート電極を連結する第１ストリング選択ラインと、
前記第２選択トランジスタのゲート電極と前記第５選択トランジスタのゲート電極を連結する第２ストリング選択ラインと、
前記第３選択トランジスタのゲート電極と前記第６選択トランジスタのゲート電極を連結する第３ストリング選択ラインと、
前記第１ストリングを備える各々のセルトランジスタのコントロールゲート電極と前記第２ストリングを構成する各々のセルトランジスタのコントロールゲート電極を１：１に連結させる複数本のワードラインとを含むことを特徴とするフラッシュメモリ素子。
前記第１及び第４選択トランジスタはチャンネル増加型のＮＭＯＳトランジスタであることを特徴とする請求項９に記載のフラッシュメモリ素子。
前記第２選択トランジスタ及び前記第６選択トランジスタはチャンネル空乏型のＮＭＯＳトランジスタであり、前記第３選択トランジスタ及び前記第５選択トランジスタはチャンネル増加型のＮＭＯＳトランジスタであることを特徴とする請求項１０に記載のフラッシュメモリ素子。
前記第３選択トランジスタ及び前記第５選択トランジスタはチャンネル空乏型のＮＭＯＳトランジスタであり、前記第２選択トランジスタ及び前記第６選択トランジスタはチャンネル増加型のＮＭＯＳトランジスタであることを特徴とする請求項１０に記載のフラッシュメモリ素子。
前記第１ボディー及び第２ボディーはＰウェル領域であることを特徴とする請求項９に記載のフラッシュメモリ素子。
前記ビットラインは耐熱性金属シリサイド膜を含むポリサイド膜で形成されることを特徴とする請求項９に記載のフラッシュメモリ素子。
前記耐熱性金属シリサイド膜はタングステンシリサイド膜であることを特徴とする請求項１４に記載のフラッシュメモリ素子。
前記第１及び第２ソースボディーラインはアルミニウム膜で形成されることを特徴とする請求項９に記載のフラッシュメモリ素子。
第１ボディーに形成され順次に直列連結された第１選択トランジスタ、各々がフローティングゲートとコントロールゲート電極とを有する複数のセルトランジスタ及び前記第１選択トランジスタより低いスレショルド電圧を有する第２選択トランジスタで構成された第１ストリングと、前記第１ボディーから電気的に隔離された第２ボディーに形成され順次に直列連結された第３選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ及び前記第３選択トランジスタより高いスレショルド電圧を有する第４選択トランジスタで構成された第２ストリングと、前記第１選択トランジスタのソース領域と前記第１ボディーを連結する第１ソースボディーラインと、前第２選択トランジスタのドレイン領域と前記第３選択トランジスタのドレイン領域を連結する一本のビットラインと、前記第４選択トランジスタのソース領域と前記第２ボディーを連結する第２ソースボディーラインと、前記第１選択トランジスタのゲート電極と前記第３選択トランジスタのゲート電極を連結する第１ストリング選択ラインと、前記第２選択トランジスタのゲート電極と前記第４選択トランジスタのゲート電極を連結する第２ストリング選択ラインと、前記第１ストリングを構成する各々のセルトランジスタのコントロールゲート電極と前記第２ストリングを構成する各々のセルトランジスタのコントロールゲート電極を１：１に連結する複数本のワードラインとを備えるフラッシュメモリ素子の駆動方法において、
前記ビットラインに０Ｖを印加し、前記第１及び第２ストリング選択ラインに相異なる第１及び第２電圧を印加して一つのストリングを選択し、前記複数本のワードラインのうち、選択されたワードライン及び選択されないワードラインにそれぞれプログラム電圧及びパス電圧を印加し、前記選択されたストリングに連結されるソースボディーライン及び前記選択されないストリングに連結されるソースボディーラインにそれぞれ０Ｖ及びプログラム防止電圧を印加することにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタを選択的にプログラムさせる動作と、
前記複数本のワードラインのうち、選択されたワードラインに０Ｖを印加し、前記一対のストリングのうち、選択されたストリングに連結されたソースボディーラインに消去電圧を印加し、前記複数本のワードラインのうち、前記選択されたワードラインを除いた選択されないワードラインはフローティングさせるか、消去防止電圧を印加し、前記ビットライン、前記第１及び第２ストリング選択ライン及び前記選択されないストリングに連結されたソースボディーラインはフローティングさせることにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタを選択的に消去させる動作と、
前記ビットラインに電源電圧Ｖｃｃを印加し、前記第１及び第２ストリング選択ラインに相異なる第３及び第４電圧を印加して一つのストリングを選択し、前記複数本のワードラインのうち、選択されたワードライン及び選択されないワードラインにそれぞれ０Ｖ及び読出し電圧を印加し、前記第１及び第２ソースボディーラインに０Ｖを印加することにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタの情報を選択的に読出す動作のうち、少なくともいずれか一つの動作を行うことを特徴とするフラッシュメモリ素子の駆動方法。
前記第１及び第４選択トランジスタのスレショルド電圧は２Ｖであり、前記第２及び第３選択トランジスタのスレショルド電圧は０．５Ｖであることを特徴とする請求項１７に記載のフラッシュメモリ素子の駆動方法。
前記第１電圧及び第２電圧がそれぞれ０Ｖ及びＶｃｃの場合は、前記第１ストリングが選択されることを特徴とする請求項１７に記載のフラッシュメモリ素子の駆動方法。
前記第１電圧及び第２電圧がそれぞれＶｃｃ及び０Ｖの場合は、前記第２ストリングが選択されることを特徴とする請求項１７に記載のフラッシュメモリ素子の駆動方法。
前記プログラム電圧は１５Ｖ〜２０Ｖであることを特徴とする請求項１７に記載のフラッシュメモリ素子の駆動方法。
前記パス電圧は１Ｖ〜Ｖｃｃであることを特徴とする請求項１７に記載のフラッシュメモリ素子の駆動方法。
前記プログラム防止電圧はＶｃｃ〜７Ｖであることを特徴とする請求項１７に記載のフラッシュメモリ素子の駆動方法。
前記消去電圧及び前記消去防止電圧はそれぞれ１５Ｖ〜２０Ｖ及びＶｃｃ〜１０Ｖであることを特徴とする請求項１７に記載のフラッシュメモリ素子の駆動方法。
前記第３及び第４電圧は第１及び第２読出し電圧であることを特徴とする請求項１８に記載のフラッシュメモリ素子の駆動方法。
前記第１及び第２読出し電圧はそれぞれＶｃｃ以上及び０．５Ｖ〜２Ｖであることを特徴とする請求項２５に記載のフラッシュメモリ素子の駆動方法。
前記読出し電圧は２Ｖ〜Ｖｃｃであることを特徴とする請求項１８に記載のフラッシュメモリ素子の駆動方法。
第１ボディーに形成され順次に直列連結された第１選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ、第２選択トランジスタ及び第３選択トランジスタで構成された第１ストリングと、前記第１ボディーから電気的に隔離された第２ボディーに形成され順次に直列連結された第４選択トランジスタ、各々がフローティングゲート及びコントロールゲート電極を有する複数のセルトランジスタ、第５選択トランジスタ及び第６選択トランジスタで構成された第２ストリングと、前記第１選択トランジスタのソース領域と前記第１ボディーを連結する第１ソースボディーラインと、前記第３選択トランジスタのドレイン領域と前記第４選択トランジスタのドレイン領域を連結する一本のビットラインと、前記第６選択トランジスタのソース領域と前記第２ボディーを連結する第２ソースボディーラインと、前記第１選択トランジスタのゲート電極と前記第４選択トランジスタのゲート電極を連結する第１ストリング選択ラインと、前記第２選択トランジスタのゲート電極と前記第５選択トランジスタのゲート電極を連結する第２ストリング選択ラインと、前記第３選択トランジスタのゲート電極と前記第６選択トランジスタのゲート電極を連結する第３ストリング選択ラインと、前記第１ストリングを構成する各々のセルトランジスタのコントロールゲート電極と前記第２ストリングを構成する各々のセルトランジスタのコントロールゲート電極を１：１に連結させる複数本のワードラインを備えるフラッシュメモリ素子の駆動方法において、
前記ビットラインに０Ｖを印加し、前記各々のストリング選択ラインに０Ｖ及び電源電圧Ｖｃｃのうち、いずれか一つの電圧を印加して一つのストリングを選択し、前記複数本のワードラインのうち、選択されたワードライン及び選択されないワードラインにそれぞれプログラム電圧及びパス電圧を印加し、前記選択されたストリングに連結されるソースボディーライン及び前記選択されないストリングに連結されるソースボディーラインにそれぞれ０Ｖ及びプログラム防止電圧を印加することにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタを選択的にプログラムさせる動作と、
前記複数本のワードラインのうち、選択されたワードラインに０Ｖを印加し、前記一対のストリングのうち、選択されたストリングに連結されたソースボディーラインに消去電圧を印加し、前記複数本のワードラインのうち、前記選択されたワードラインを除いた選択されないワードラインはフローティングさせるか、消去防止電圧を印加し、前記ビットライン、前記第１乃至第３ストリング選択ライン及び前記選択されないストリングに連結されたソースボディーラインはフローティングさせることにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタを選択的に消去させる動作と、
前記ビットラインにＶｃｃを印加し、前記各々のストリング選択ラインに読出し電圧及び０Ｖのうち、いずれか一つの電圧を印加して一つのストリングを選択し、前記複数本のワードラインのうち、選択されたワードライン及び選択されないワードラインにそれぞれ０Ｖ及び読出し電圧を印加し、前記第１及び第２ソースボディーラインに０Ｖを印加することにより、前記選択されたストリングのセルトランジスタのうち、前記選択されたワードラインと交叉するセルトランジスタの情報を選択的に読出す動作のうち、いずれか一つの動作を行うことを特徴とするフラッシュメモリ素子の駆動方法。
前記第１選択トランジスタ、前記第３選択トランジスタ乃至前記第５選択トランジスタはチャンネル増加型のＮＭＯＳトランジスタであり、前記第２選択トランジスタ及び前記第６選択トランジスタはチャンネル空乏型のＮＭＯＳトランジスタであることを特徴とする請求項２８に記載のフラッシュメモリ素子の駆動方法。
前記プログラムさせる動作において、前記第１及び第２ストリング選択ラインに０Ｖを印加し、前記第３ストリング選択ラインにＶｃｃを印加する場合には前記第１ストリングが選択され、前記第１ストリング選択ラインにＶｃｃを印加し、前記第２及び第３ストリング選択ラインに０Ｖを印加する場合には前記第２ストリングが選択されることを特徴とする請求項２９に記載のフラッシュメモリ素子の駆動方法。
前記プログラム電圧は１５Ｖ〜２０Ｖであることを特徴とする請求項２９に記載のフラッシュメモリ素子の駆動方法。
前記パス電圧は１Ｖ〜Ｖｃｃであることを特徴とする請求項２９に記載のフラッシュメモリ素子の駆動方法。
前記プログラム防止電圧はＶｃｃ〜７Ｖであることを特徴とする請求項２９に記載のフラッシュメモリ素子の駆動方法。
前記消去電圧及び前記消去防止電圧はそれぞれ１５Ｖ〜２０Ｖ及びＶｃｃ〜１０Ｖであることを特徴とする請求項２８に記載のフラッシュメモリ素子の駆動方法。
前記読出す動作において、前記第１及び第３ストリング選択ラインに読出し電圧を印加し、前記第２ストリング選択ラインに０Ｖを印加する場合には第１ストリングが選択され、前記第１及び第２ストリング選択ラインに読出し電圧を印加し、前記第３ストリング選択ラインに０Ｖを印加する場合には第２ストリングが選択されることを特徴とする請求項２８に記載のフラッシュメモリ素子の駆動方法。
前記読出し電圧は２Ｖ〜Ｖｃｃであることを特徴とする請求項２８に記載のフラッシュメモリ素子の駆動方法。