KR100190089B1 - 플래쉬 메모리장치 및 그 구동방법 - Google Patents

Abstract

본 발명은 플레쉬 메모리장치 및 그 구동방법에 관한 것이다. 본 발명에 따른 플레쉬 메모리장치는, 메탈과 같은 전도체가 비트라인 콘택과 이웃한 스트링 블락의 소오스라인 콘택 사이에 트위스트 형태로 연결되는 선택적인 비트라인(Alternative Bitline)으로 구성되어 있으므로, 소오스라인의 엑티브 저항을 제거할 수 있고, 별도의 소오스라인용 메탈영역이 필요치않아 칩 면적을 감소시킬 수 있는 장점이 있다. 또한 본 발명에 따른 플레쉬 메모리장치는, 모든 비트라인 콘택영역에 PNP형 바이폴라 트랜지스터가 형성되어 있으므로, 소오스라인으로 셀전류가 흐를 경우, 상기 바이폴라 트랜지스터의 베이스에 베이스전류가 흐르게 되어 바이폴라 트랜지스터의 게인에 의하여 증폭된 컬렉터전류가 발생되게 되며, 이에 따라 셀전류가 증가되는 장점이 있다. 따라서 셀전류가 증가됨으로써 소오스라인으로 흐르는 센싱전류가 줄어들 수 있으므로, 단위 스트링내의 셀 수가 확장될 수 있으며 집적도를 향상시킬 수 있는 장점이 있다.

Description

플래쉬 메모리 장치 및 그 구동방법

본 발명은 플레쉬 메모리장치 및 그 구동방법에 관한 것으로, 특히 소오스라인의 저항이 감소되고 셀 전류가 증폭될 수 있으며 또한 셀 면적이 감소되는 플레쉬 메모리장치 및 그 구동방법에 관한 것이다.

최근 전기적으로 데이타의 소거 및 개서가 가능한 비휘발성 메모리장치는 점점 고집적화되고 대용량화되는 추세이다. 일반적으로 비휘발성 메모리장치를 이루는 셀 트랜지스터는 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)를 가지며, 연결형태에 따라 크게 NOR형과 NAND형으로 나누어진다.

상기 NOR형 비휘발성 메모리장치는 하나의 비트라인 콘택과 소오스라인을 2개의 메모리 셀이 마주보며 공유하여 하나의 비트라인에 여러개의 메모리 셀이 병렬로 연결되도록 구성된다. 상기의 NOR형 비휘발성 메모리장치에서는 데이터를 저장시키는 경우에 채널 핫 일렉트론 (channel hot electron) 방식이 사용되고, 데이터를 소거시키는 경우에는 F-N 터널링(Fowler-Nordheim tunneling) 방식이 사용된다. 상기와 같은 동작을 위해 큰 셀전류를 사용함으로써 고집적화에 불리한 단점이 있으나 고속화에 용이하게 대응할 수 있는 장점이 있다.

한편, 상기 NAND형 비휘발성 메모리장치는 하나의 비트라인 콘택과 소오스라인을 2개의 셀 스트링(cell string)이 공유하며, 하나의 셀 스트링은 복수개의 셀트랜지스터가 비트라인과 직렬로 연결되도록 구성된다. 상기 NAND형 비휘발성 메모리장치에서는 콘트롤 게이트 또는 기판에 인가되는 전압에 따라 기판과 플로팅 게이트 사이에 F-N 터널링이 발생되어 데이터의 저장과 소거가 실시된다. 상기의 동작에서는 적은 셀전류를 사용하게 되어 고속화에 불리한 점이 있으나 고집적화에 유리한 장점이 있다.

결론적으로, NAND형 비휘발성 메모리 셀은 NOR형에 비해 집적도가 높기 때문에, 메모리장치의 대용량화를 위해서는 NAND형 메모리가 바람직하다.

도 1은 종래기술에 따른 싱글 비트라인 NAND형 플레쉬 메모리장치의 단위 스트링(String)의 수직구조(Vertical Structure)를 나타낸다.

도 1을 참조하면, 종래기술에 따른 싱글 비트라인 NAND형 플레쉬 메모리장치의 형성과정은 다음과 같다.

p형 기판(Substrate)(1)에 n-웰(Well)(3)(또는 n형 기판(Substrate)에 P-웰)을 형성한 후, 상기 n-웰(3)안에 p-웰(5)(이하 포켓(Pocket) p-웰로 표시함)을 형성한다. 다음에 상기 포켓 p-웰(5)을 형성한 벌크(Bulk)위에 엑티브 영역 및 필드절연 영역(도시되지 않았음)을 일반적인 LOCOS 기술등으로 형성하고, 셀의 데이터 저장 및 소거를 위해 전자를 입출입시키기 위한 터널 옥사이드(Tunnel Oxide)(도시되지 않았음)를 80Å 내지 100Å 정도 엑티브 영역에 형성한다. 이후 상기 셀마다 분리된 플로우팅 게이트용 폴리실리콘(Polysilicon)(7)을 형성하고 또한 인터폴리(Interpoly) 절연막으로서 ONO (Oxide-Nitride-Oxide)막(9)을 150Å 내지 200Å 정도 형성한다. 다음에 상기 셀의 콘트롤 게이트로 사용되는 워드라인 및 선택라인 용으로 폴리사이드(Polycide)(11)의 적층구조를 형성하고, 소오스/드레인(13) 이온주입을 한 다음, 마지막으로 비트라인용 메탈(Metal) 배선(15)을 형성한다.

상기 NAND형 플레쉬 메모리장치에서 단위 셀의 동작은 터널 옥사이드를 통해 F-N 터널링에 의한 전자의 이동을 이용한다. 콘트롤 게이트와 벌크실리콘(셀 어레이가 형성된 포켓 p-웰) 사이에 동작전압이 인가되면, 콘트롤 게이트 및 플로우팅 게이트 사이의 인터폴리 절연막으로 구성되는 커패시터(Capacitor)(Ci)와 벌크실리콘 및 플로우팅 게이트 사이의 터널옥사이트 커패시터(Ct)의 비(Coupling Ratio)에 의해 플로우팅 게이트에 일정전압이 유도된다. 즉 프로그램시에는 Vf=(Ci*Vpgm)/(Ct+Ci), 소거시에는 Vf=(Ct*Vers)/(Ct+Ci)의 전압이 유도된다. 여기에서 Vf는 플로우팅 게이트에 유도되는 전압이고, Vpgm은 콘트롤 게이트에 인가되는 프로그램 전압이며, Vers는 콘트롤 게이트에 인가되는 소거전압이다.

이에 따라 플로우팅 게이트와 벌크실리콘 사이의 전압에 의해서, 터널 옥사이드를 통해 F-N 터널링에 의한 전자의 이동이 발생하게 된다.

셀 어레이가 포켓 P-웰(5) 내에 형성되는 이유는, 셀의 소거 동작시 벌크에 인가되는 20V 내외의 전압을 주변회로의 벌크 동작 영역과 분리시키기 위해서이다.

도 2는 도 1의 종래기술에 따른 싱글 비트라인 NAND형 플레쉬 메모리장치의 회로도를 나타낸다. 여기에서는 2개의 각 비트라인(BL1,BL2)에 연결된 2개의 스트링(20)만이 도시되어 있다.

도 2를 참조하면, 각 비트라인(B/L1,B/L2))과 소오스라인(CSL)을 단위 셀(MC1 내지 MC16)과 연결시키기 위하여, 게이트에 비트라인 선택라인(SSL)이 접속되는 비트라인 선택 트랜지스터(M1)와 게이트에 소오스라인 선택라인(GSL)이 접속되는 소오스라인 선택 트랜지스터(M2) 사이에, 복수개의 단위 셀(MC1 내지 MC16)들이 직렬연결됨으로써 단위 스트링(10)이 구성되어 있다. 또한 상기 단위 스트링(10)이 각 비트라인(B/L1,B/L2)에 병렬연결되어 있다.

도 3에 상기 종래기술에 따른 싱글 비트라인 NAND형 플레쉬 메모리장치의 구동방법을 나타내는 타이밍도가 도시되어 있다. 도 3을 참조하여 도 2의 종래기술에 따른 싱글 비트라인 NAND형 플레쉬 메모리장치의 동작을 살펴보면 다음과 같다.

셀의 플로우팅 게이트에 전자를 저장하는 프로그램 동작은, 선택된 셀, 예컨데 도 2의 셀 A의 워드라인(W/L3)에 프로그램 전압(Vpgm)을, 비선택 워드라인(W/Ln, n은 1 내지 16, n≠3) 및 비트라인 선택라인(SSL)에 Vpass전압을, 선택 비트라인(B/L1) 및 소오스라인 선택라인(GSL)에 접지전압(0V)을, 비선택 비트라인(B/L2)에 Vpi전압을 인가함으로써 이루어진다. 이에 따라 선택된 셀 A의 프로그램 전압(Vpgm)에 의해 벌크실리콘으로 부터 전자가 터널 옥사이드를 통해 플로우팅 게이트로 주입됨으로써 프로그램이 이루어 진다.

이때 선택 워드라인(W/L3)에 접속된 셀들중 비선택 비트라인(B/L2)에 접속된 셀 B는 다음과 같은 이유에 의해 프로그램되지 않는다. 즉 비트라인 선택라인(SSL) 및 비선택 워드라인(W/Ln, n은 1 내지 16, n≠3)에 Vpass전압이 인가되므로 상기 비선택 비트라인(B/L2)에 인가된 Vpi전압이 상기 셀 B의 채널(Channel)에 유도되고, 이에 따라 워드라인(W/L3)의 Vpgm전압에 의한 전계(Electrical Field)가 감소되어 전자의 터널링이 억제됨으로써 프로그램되지 않는다.

셀의 플로우팅 게이트의 전자를 제거하는 소거 동작은, 선택 워드라인(W/L3)에 접지전압(0V)을 인가하고, 벌크실리콘에 소거전압(Vers)을 인가함으로써 이루어진다. 이에 따라 상기 소거전압(Vers)에 의한 전계에 의해 플로우팅 게이트의 전자가 제거되고 홀(Hole)이 주입됨으로써 소거가 이루어진다.

또한 셀에서 데이터를 독출하는 리드(Read) 동작은, 셀의 플로우팅 게이트에 전자가 저장되어 있을 경우 셀의 Vth가 +1V가 되고, 셀의 플로우팅 게이트에 홀이 저장되어 있을 경우 셀의 Vth가 -3V가 되는 것을 이용한다. 즉 리드동작은 선택 워드라인(W/L3)에 접지전압(0V)을 인가함으로써 선택 셀을 통한 전류 패쓰(Path)의 유무에 따라 로직0 또는 로직1의 데이터를 판독해 낸다.

상술한 종래의 싱글 비트라인 NAND형 플레쉬 메모리장치의 동작 스킴(Scheme)을 사용할 경우에는, 고집적(High Density) 플레쉬 메모리장치에 있어서 프로그램 디스터브(Disturb) 방지를 위해 비트라인에 인가되는 Vpi전압이 공급전압(Vcc) 보다 높은 고전압이어야 한다. 따라서 고전압인 Vpi전압을 생성하기 위해, 통상적으로 커패시터(Capacitor)를 이용하여 공급전압(Vcc)을 전하펌핑(Charge pumping)하는 기술이 사용된다.

이때 필요한 커패시터의 크기는 비트라인 커패시턴스(Capacitance)에 따라 결정되게 되므로, 고집적화에 따라 비트라인 커패시턴스가 증가하게 되면 역시 전하펌핑을 위한 커패시터의 크기도 증가하여야 한다. 이에 따라 전하펌핑용 커패시터가 차지하는 칩 면적이 증가하게 되고, 또한 비트라인을 Vpi로 충전(Charging)시키는 시간이 길어지게 되어 프로그램 시간이 길어지는 문제점이 있다.

따라서 상기 문제점을 개선하기 위한 셀프 부스팅(Self-boosting) 기술이 1995년 ISSCC pp128-129 A 3.3V 32Mb nand flash memory with incremental step pulse programming scheme에 발표되었다.

도4a 및 도 4b에 셀프 부스팅 기술을 사용시 상기 도 2의 종래기술에 따른 싱글 비트라인 NAND형 플레쉬 메모리장치의 구동방법을 나타내는 타이밍도가 도시되어 있다. 여기에서 도 4a는 프로그램 동작시의 동작 조건이고, 도 4b는 리드 동작시의 동작 조건이다.

도 4a를 참조하면, 셀프 부스팅 기술은, 프로그램시 비선택 비트라인(B/L2) 및 비트라인 선택라인(SSL)에 공급전압(Vcc)을, 선택 워드라인(W/L3)에 Vpgm을, 비선택 워드라인(W/Ln, n은 1 내지 16, n≠3)에 Vpass를, 선택 비트라인(B/L1), 벌크실리콘, 및 소오스라인 선택라인(GSL)에 접지전압(OV)을 인가함으로써, 비선택 스트링의 채널에 Vpi전압을 셀프 부스팅시킨다.

셀프 부스팅 기술을 사용할 경우, 워드라인에만 공급전압(Vcc) 이상의 고전압이 인가되게 되므로, 워드라인에 인가될 고전압을 생성하기 위한 전하펌핑용 커패시터만이 요구된다. 따라서 상기 셀프 부스팅 기술은, 워드라인에 인가될 고전압을 생성하기 위한 전하펌핑용 커패시터와 비트라인에 인가될 고전압을 생성하기 위한 전하펌핑용 커패시터가 함께 필요한 종래기술에 비해, 전하펌핑용 커패시터가 차지하는 칩 면적이 감소되고, 또한 비트라인을 Vpi로 충전시키는 시간이 줄어드는 장점이 있다.

도 5는 도 2의 종래기술에 따른 싱글 비트라인 NAND형 플레쉬 메모리장치의 레이아웃(Layout)을 나타낸다. 여기에서 도 2의 구성요소와 동일한 구성요소에 대해서는 동일 참조부호가 사용되었다.

도 5를 참조하면, 종래기술에 따른 싱글 비트라인 NAND형 플레쉬 메모리장치에서는 고집적화에 따라 일반적인 메탈 공정으로 비트라인(a)을 형성하는 것이 어렵기 때문에, 콘택(b) 영역에 폴리패드층(Poly Pad Layer)을 사용하는 변형된 공정이 필요하며, 이는 공정 스텝을 추가시키는 문제점이 있다.

이러한 문제점을 해결하기 위하여, 두개의 이웃한 스트링이 하나의 비트라인을 공유하는 공유된 비트라인 셀(Shared bit line cell) 기술이 US Patent 4,962,481에 기재되어 있는 EEPROM device with plurality of memory strings made of floating gate transistors connected in series에서 제안되었다.

도 6은 상기 Patent에 기재되어 있는 종래기술에 따른 공유된 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플레쉬 메모리장치의 회로도를 나타낸다. 여기에서는 2개의 각 비트라인(B/L1,B/L2)에 연결된 2개의 스트링 블락(30)만이 도시되었다.

도 6을 참조하면, 스트링 블락(30)의 2개의 스트링, 즉 제1 및 제2스트링(30a, 30b)이 하나의 비트라인에 공유되어 있다. 상기 제1스트링(30a)은 제1 및 제2 비트라인 선택 트랜지스터(M1,M2), 복수개의 단위 메모리셀(MC1 내지 MC16), 제1 소오스라인 선택 트랜지스터(M5)가 순차적으로 직렬연결되어 구성되고, 각 비트라인(B/L1,B/L2)과 소오스라인(CSL) 사이에 접속되어 있다. 또한 상기 제2스트링(30b)은 제3 및 제4 비트라인 선택 트랜지스터(M3,M4), 복수개의 단위 메모리셀(MC17 내지 MC32), 제2 소오스라인 선택 트랜지스터(M6)가 순차적으로 직렬연결되어 구성되고, 각 비트라인(B/L1,B/L2)과 소오스라인(CSL) 사이에 접속되어 있다.

도 7a 내지 도 7c는 도 6의 공유된 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플레쉬 메모리장치의 구동 방법을 나타내는 타이밍도이다. 여기에서 도 7a는 소거 동작시의 구동조건이고, 도 7b는 프로그램 동작시의 구동조건이며, 도 7c는 리드 동작시의 구동조건이다.

도 7a 내지 도 7c를 참조하여 도 6의 공유된 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플레쉬 메모리장치의 동작을 살펴보면 다음과 같다.

소거 동작에서는 선택된 셀 C를 포함하는 스트링내의 모든 워드라인(W/L1 내지 W/L16)에 연결된 셀의 플로우팅 게이트의 전자가 소거된다. 도 7a를 참조하면, 소거 동작은 셀 어레이가 형성되어 있는 벌크에 20V 내외의 소거전압(Vers)을 인가하고, 선택 스트링의 워드라인(W/Ln, n은 1 내지 16)에 접지전압(0V)을 인가하며, 비트라인 선택라인(SSL1,SSL2) 및 소오스라인 선택라인(GSL)에 소거전압(Vers)을 인가함으로써 이루어진다. 이때 비선택 스트링의 워드라인(도시되지 않았음), 비트라인(B/L1,B/L2), 및 공통 소오스라인(CSL)은 플로우팅 시킨다. 이에 따라 벌크에 인가된 소거전압(Vers)과 선택 스트링의 워드라인(W/Ln, n은 1 내지 16)에 인가된 접지전압(0V)의 전압차에 의해, 터널 옥사이드를 통해 플로우팅 게이트의 전자들이 소거되어 셀의 문턱전압이 -3V정도로 낮아진다.

프로그램 동작은, 프로그램시 비선택 셀이 프로그램되는 디스터브 현상을 방지하기 위하여 비선택 비트라인을 프리차지(Precharge)하는 프리차지 동작과, 프로그램 동작과, 선택 셀이 프로그램되었는지를 알아보기 위해 각 셀을 리드하는 프로그램 검증(Verify) 동작으로 이루어진다.

도 7b를 참조하면, 프로그램 동작에서는, 먼저 비트라인 (B/L1,B/L2)에 공급전압(Vcc)을, 모든 워드라인(W/L1 내지 W/L16)에 공급전압(Vcc)이나 공급전압(Vcc)보다 높고 프로그램 전압(Vpgm)보다 낮은 Vpass전압을 인가하여 비트라인(B/L1,B/L2)에 가해진 전압을 셀의 채널에 프리차지시킨다. 이후 선택 워드라인(W/L2)에 프로그램 전압(Vpgm)을, 비트라인 선택라인중의 하나 SSL2에 접지전압(0V)을, 선택 비트라인 B/L1에 접지전압을 순차적으로 인가하면, 선택 셀 C의 채널에 유도되었던 프리차지 전압이 비트라인 B/L1을 통해 방전(Discharge)되어 0V를 유지하게 된다. 또한 선택 워드라인(W/L2)에 인가된 18V 내외의 프로그램 전압(Vpgm)에 의해 터널옥사이드를 통해 벌크로부터 전자가 플로우팅 게이트로 주입되고, 이에 따라 선택 셀 C의 문턱전압이 1V 정도로 바뀌게 됨으로써 프로그램된다.

이때 선택 워드라인(W/L2)에 연결되어 있는 비선택 셀들이 스트레스를 받게 된다. 그러나 이 비선택 셀들은 비트라인 선택라인(SSL1,SSL2)과 소오스라인 선택라인(GSL)에 인가되는 전압에 의해 비트라인(B/L1,B/L2) 및 소오스라인(CSL)과 전기적으로 분리되어 풀로우팅되고, 이 풀로우팅된 상태에서 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2) 및 선택 워드라인(W/L2)에 인가되는 Vpass 및 Vpgm 전압에 의해 상기 비선택 셀들의 채널 전압이 공급전압(Vcc)이상으로 셀프 부스팅된다. 따라서 프로그램 시간 동안 소정의 셀프 부스팅된 전압이 상기 비선택 셀들의 채널에 유지되므로, 상기 비선택 셀에서는 벌크로부터의 터널링이 방지되어 프로그램되지 않는다. 이후 선택 셀이 프로그램되었는지를 알아보기 위해 각 셀을 리드하는 프로그램 검증(Verify) 동작은, 아래에 설명할 리드 동작과 동일하므로 생략한다.

도 7c를 참조하면, 셀 데이터의 상태를 읽어내는 리드 동작은, 비트라인(B/L1)에 약 0.7V를, 비트라인 선택라인(SSL1), 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2), 소오스라인 선택라인(GSL)에 공급전압(Vcc)을, 비트라인(B/L2), 비트라인 선택라인(SSL2), 선택 워드라인(W/L2)에 접지전압을 인가함으로써 이루어진다. 이때 선택 셀의 문턱전압이 0V 이상으로 프로그램되어 있을 경우 셀을 통해 비트라인의 전류가 흐르지 않고, 선택 셀의 문턱전압이 0V 이하로 소거되어 있을 경우에는 셀을 통해 비트라인의 전류가 흐르게 된다. 이에 따라 여기에서는 도시되지 않은 페이지버퍼에 셀 데이터가 저장되고, 저장된 데이터가 비트별로 순차적으로 센스앰프에서 감지증폭된다.

도 8은 도 6의 공유된 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플레쉬 메모리장치의 레이아웃을 나타낸다. 여기에서 도 6의 구성요소와 동일한 구성요소에 대해서는 동일 참조부호가 사용되었으며, 하나의 비트라인에 연결된 하나의 스트링 블락만이 도시되어 있다.

상술한 종래기술에 따른 공유된 비트라인 NAND형 플레쉬 메모리장치는, 두개의 이웃한 스트링이 하나의 비트라인을 공유하므로 집적도를 향상시킬 수 있으며, 셀프 부스팅 프로그램 방식과 페이지버퍼를 이용한 센싱스킴을 채용할 수 있는 장점이 있다.

반면에 고집적화에 따라 소오스라인을 형성하는 엑티브 영역의 길이가 증가되고 폭이 감소됨으로 인하여, 소오스라인의 저항이 증가하게 되는 문제점이 있다. 이에 따라 리드동작시 소오스라인 바이어스에 의하여 셀 전류가 감소됨으로써 오동작이 발생될 수 있다.

따라서 본 발명의 목적은, 소오스라인의 저항이 감소되고, 셀 전류가 증폭될 수 있으며, 또한 셀 면적이 감소되는 플레쉬 메모리장치를 제공하는 데 있다.

본 발명의 다른 목적은 상기와 같은 플레쉬 메모리장치의 동작이 정확히 수행되도록 하기 위한 플레쉬 메모리장치의 구동방법을 제공하는 데 있다.

도 1은 종래기술에 따른 싱글 비트라인 NAND형 플레쉬 메모리장치의 단위 스트링의 수직 단면도.

도 2는 도 1의 싱글 비트라인 NAND형 플레쉬 메모리장치의 회로도

도 3은 도 1의 싱글 비트라인 NAND형 플레쉬 메모리장치의 구동방법을 나타내는 타이밍도

도 4a 및 도 4b는 셀프 부스팅 기술을 사용시 도 2의 싱글 비트라인 NAND형 플레쉬 메모리장치의 구동방법을 나타내는 타이밍도

도 5는 도 2의 싱글 비트라인 NAND형 플레쉬 메모리장치의 레이아웃

도 6은 종래기술에 따른 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플레쉬 메모리장치의 회로도

도 7a 내지 도 7c는 도 6의 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플레쉬 메모리장치의 구동 방법을 나타내는 타이밍도

도 8은 도 6의 공유 비트라인과 셀프 부스팅 기술을 사용한 NAND형 플레쉬 메모리장치의 레이아웃

도 9는 본 발명의 제1실시예에 따른 NAND형 플레쉬 메모리장치의 회로도

도 10은 도 9의 NAND형 플레쉬 메모리장치의 레이아웃

도 11은 도 10의 A-A' 절단선에 따른 수직 단면도

도 12a 내지 도 12c는 도 9의 NAND형 플레쉬 메모리장치의 구동방법을 나타내는 타이밍도

도 13은 본 발명의 제2실시예에 따른 NAND형 플레쉬 메모리장치의 회로도

도 14는 도 13의 NAND형 플레쉬 메모리장치의 레이아웃

도 15a 내지 도 15b는 도 13의 NAND형 플레쉬 메모리장치의 구동방법을 나타내는 타이밍도

상기 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리장치는, 스트링 블락이 2차원적으로 배열되어 메모리셀 어레이가 구성되는 플레쉬 메모리장치에 있어서, 상기 스트링 블락이, 제1 비트라인 선택 트랜지스터, 복수개의 단위 메모리셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제1스트링과; 제2 비트라인 선택 트랜지스터, 복수개의 단위 메모리셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제2스트링과; 상기 제1 및 제2 비트라인 선택 트랜지스터의 게이트에 연결되는 비트라인 선택라인과; 상기 제1 및 제2스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과; 상기 제1 및 제2스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인과; 비트라인 콘택을 통해 상기 제1 및 제2스트링의 일단과 연결되는 제1라인과; 소오스라인 콘택을 통해 상기 제1 및 제2 스트링의 다른 일단과 연결되고 상기 제1라인과 다른 독립된 제2라인을 포함하고,

상기 제1라인은 이웃한 스트링 블락의 소오스라인 콘택과 연결되고, 상기 제2라인은 또 다른 이웃한 스트링 블락의 비트라인 콘택과 연결되는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 의하면, 상기 제1 스트링 및 제2스트링의 복수개의 소오스라인 선택 트랜지스터는, 직렬연결되고 각각 서로 다른 문턱전압을 갖는다. 또한 상기 제1 및 제2라인은 도전체로 형성되며, 상기 제1 및 제2라인중 하나가 비트라인으로 동작할 경우 다른 하나는 소오스라인으로 동작한다. 또한 비트라인 콘택에는 PNP형 바이폴라 트랜지스터가 형성된다.

본 발명의 다른 목적을 달성하기 위한 상기의 구성을 갖는 플레쉬 메모리장치의 구동방법은, 상기 스트링 블락이 형성되는 벌크에 소거전압을, 상기 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 복수개의 워드라인중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고; 상기 제1 및 제2라인, 상기 비트라인 선택라인, 상기 복수개의 소오스라인 선택라인, 및 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가함으로써 상기 복수개의 메모리셀의 채널영역을 프리차지시킨 다음에, 상기 복수개의 워드라인중 선택 워드라인에 프로그램전압을, 비선택 워드라인에 상기 프로그램전압보다 낮고 공급전압보다 높은 전압을 인가함으로써 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리차지전압 이상으로 셀프부스팅시킨 후, 상기 제1 및 제2스트링중 선택 스트링의 메모리셀에 부스팅된 전압을 방전시키기위해 상기 복수개의 소오스라인 선택라인중 비선택 스트링에 해당하는 것과 상기 비트라인 선택라인에 0V를, 상기 제1 및 제2라인중 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행되는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 의하면, 상기 소거동작시 상기 복수개의 워드라인중 비선택 워드라인에는 상기 소거전압과 동일한 전압이 인가되거나 플로우팅되며, 또한 상기 제1라인 및 제2라인도 플로우팅된다.

한편, 본 발명의 목적을 달성하기 위한 플레쉬 메모리장치의 다른 구성으로는, 스트링 블락이 2차원적으로 배열되어 메모리셀 어레이가 구성되는 플레쉬 메모리장치에 있어서, 상기 스트링 블락은, 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제1스트링 및 제2스트링과; 상기 제1 및 제2스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과; 상기 제1 및 제2스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과; 상기 제1 및 제2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인과; 비트라인 콘택을 통해 상기 제1 및 제2스트링의 일단과 연결되는 제1라인과; 소오스라인 콘택을 통해 상기 제1 및 제2 스트링의 다른 일단과 연결되고 상기 제1라인과 다른 독립된 제2라인을 포함하고,

상기 제1라인은 이웃한 스트링 블락의 소오스라인 콘택과 연결되고, 상기 제2라인은 또 다른 이웃한 스트링 블락의 비트라인 콘택과 연결되는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 의하면, 상기 제1스트링 및 제2스트링의 복수개의 비트라인 선택 트랜지스터는, 직렬연결되고 각각 서로 다른 문턱전압을 갖는다. 또한 상기 제1스트링 및 제2스트링의 복수개의 소오스라인 선택 트랜지스터는, 직렬연결되고 각각 서로 다른 문턱전압을 갖는다. 또한 상기 제1 및 제2라인은 도전체로 형성되고, 상기 제1 및 제2라인중 하나가 비트라인으로 동작할 경우 다른 하나는 소오스라인으로 동작한다. 또한 상기 비트라인 콘택에는 PNP형 바이폴라 트랜지스터가 형성된다.

본 발명의 다른 목적을 달성하기 위한 상기의 구성을 갖는 플레쉬 메모리장치의 구동방법은, 상기 스트링 블락이 형성되는 벌크에 소거전압을, 상기 복수개의 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 복수개의 워드라인중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고; 상기 제1 및 제2라인, 상기 복수개의 비트라인 선택라인, 상기 복수개의 소오스라인 선택라인, 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가함으로써 상기 복수개의 메모리셀의 채널영역을 프리차지시킨 다음에, 상기 복수개의 워드라인중 선택 워드라인에 프로그램전압을, 비선택 워드라인에 상기 프로그램전압보다 낮고 공급전압보다 높은 전압을 인가함으로써 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리차지전압 이상으로 셀프부스팅시킨 후, 상기 제1 및 제2스트링중 선택 스트링의 메모리셀에 부스팅된 전압을 방전시키기위해 상기 복수개의 소오스라인 선택라인중 비선택 스트링에 해당하는 것과 상기 복수개의 비트라인 선택라인에 0V를, 상기 제1 및 제2라인중 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행되는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 의하면, 상기 소거동작시 상기 복수개의 워드라인중 비선택 워드라인에는 상기 소거전압과 동일한 전압이 인가되거나 플로우팅되며, 또한 상기 제1라인 및 제2라인도 플로우팅된다.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

도 9는 본 발명의 제1실시예에 따른 NAND형 플레쉬 메모리장치의 회로도를 나타내고, 도 10은 도 9의 NAND형 플레쉬 메모리장치의 레이아웃을 나타낸다. 여기에서는 2개의 스트링 블락만이 도시되어 있다. 제1실시예에 따른 플레쉬 메모리장치는 다수의 스트링 블락이 2차원적으로 배열되어 이루어지기 때문에, 본 설명에서는 1개의 스트링 블락만을 설명하고자 한다.

도 9 및 도 10을 참조하면, 본 발명의 제1실시예에 따른 플레쉬 메모리장치의 각 스트링 블락(40)은 제1스트링(40a) 및 제2스트링(40b)을 포함한다. 상기 제1스트링(40a)은 제1 비트라인 선택 트랜지스터(M1), 복수개의 단위 메모리셀(MC1 내지 MC16), 복수개의 소오스라인 선택 트랜지스터(M2,M3)가 순차적으로 직렬연결되어 구성된다. 상기 제2스트링(40b)은 제2 비트라인 선택 트랜지스터(M4), 복수개의 단위 메모리셀(MC17 내지 MC32), 복수개의 소오스라인 선택 트랜지스터(M5,M6)가 순차적으로 직렬연결되어 구성된다.

상기 제1 및 제2스트링(40a,40b)의 일단은 비트라인 콘택(C1)을 통해 제1라인(L1)에 연결되고, 다른 일단은 소오스라인 콘택(C2)을 통해 제2라인(L2)에 연결된다. 또한 상기 제1라인(L1)은 도시된 이웃한 스트링 블락의 소오스라인 콘택(C2)을 통해 이웃한 2개의 스트링의 일단에 연결되고, 제2라인(L2)은 도시되지 않은 또다른 이웃한 스트링 블락의 비트라인 콘택을 통해 이웃한 2개의 스트링의 일단에 연결된다. 상기 도시된 이웃한 스트링 블락의 일단은 비트라인 콘택(C1)을 통해 제3라인(L3)에 연결된다. 상기 제1, 제2, 및 제2라인(L1,L2,L3)은 도전체로 형성되고, 상기 제1라인(L1)이 비트라인으로 동작할 경우 상기 제2 및 제3라인(L2,L3)은 소오스라인으로 동작한다. 또한 상기 제1라인(L1)이 소오스라인으로 동작할 경우 상기 제2 및 제3라인(L2,L3)은 비트라인으로 동작한다.

상기 제1 및 제2 비트라인 선택 트랜지스터(M1,M4)는 인핸스먼트(Enhancement)형 NMOS 트랜지스터로 구성되고, 상기 제1 및 제2 비트라인 선택 트랜지스터(M1,M4)의 게이트에는 비트라인 선택라인(SSL)이 연결된다. 상기 제1 및 제2스트링(40a,40b)의 복수개의 단위 메모리셀(MC1 내지 MC16)의 콘트롤게이트에는 각각의 워드라인(W/L1 내지 W/L16)이 연결된다. 소오스라인 선택 트랜지스터(M2,M5)의 게이트에는 제1소오스라인 선택라인(GSL1)이 연결되고, 또 다른 소오스라인 선택 트랜지스터(M3,M6)의 게이트에는 제2소오스라인 선택라인(GSL2)이 연결된다. 소오스라인 선택 트랜지스터(M2,M6)는 인핸스먼트형 NMOS 트랜지스터로 구성되고, 소오스라인 선택 트랜지스터(M3,M5)는 인핸스먼트형 NMOS 트랜지스터와 문턱전압이 다른 디플리션(Depletion)형 NMOS 트랜지스터로 구성된다.

상기 비트라인 콘택(C1)에는 셀 전류를 증폭시키기 위한 PNP형 바이폴라 트랜지스터(BP)가 형성된다. 상기 바이폴라 트랜지스터(BP)는, 베이스가 상기 비트라인 선택 트랜지스터(M1,M4)의 일단에 접속되고, 에미터가 제1라인(L1)에 접속되며, 콜렉터가 스트링 블락이 형성되는 P형 벌크에 접속된다.

도 11은 도 10의 A-A' 절단선에 따른 수직 단면도이다. 여기에서 참조번호 21은 P형 기판, 23은 n-웰, 25는 포켓 p-웰, M1은 제1비트라인 선택 트랜지스터, MC1 내지 MC16은 단위 메모리셀, M2 및 M3는 소오스라인 선택 트랜지스터, 27은 플로우팅 게이트, 29는 콘트롤 게이트, 31은 소오스 또는 드레인, 33은 제2라인, 35는 바이폴라 트랜지스터의 에미터, 37은 바이폴라 트랜지스터의 베이스, 39는 제1라인이다. 상기 바이폴라 트랜지스터의 베이스(37)의 불순물은 소오스 또는 드레인(31)과 동일한 형이고, 상기 베이스(37)의 농도는 소오스 또는 드레인(31)의 농도보다 낮게 이온 주입된다.

도 12a 내지 도 12c는 도 9 및 도 10의 본 발명의 제1실시예에 따른 플레쉬 메모리장치의 구동방법을 나타내는 타이밍도이다.

도 12a는 소거동작시의 타이밍도로서, 이를 참조하여 소거동작의 구동방법을 설명하면 다음과 같다. 메모리셀 어레이가 형성되는 벌크에 20V 내외의 소거전압(Vers)을, 비트라인 선택라인(SSL) 및 복수개의 소오스라인 선택라인(GSL1,GSL2)에 상기 소거전압(Vers)과 동일한 전압을, 선택 셀 D에 연결된 선택 워드라인(W/L2)에 0V를 인가한다. 이때 복수개의 워드라인중 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에는 상기 소거전압(Vers)과 동일한 전압을 인가하거나, 또는 상기 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)을 플로우팅시킨다. 또한 제1 및 제2라인(L1,L2)을 플로우팅시킨다. 상기와 같이 함으로써, 선택 워드라인(W/L2)에 의해 선택되는 메모리셀의 플로우팅 게이트내의 전자가 벌크로 이동하게 되어 소거되고, 이에 따라 선택되는 메모리셀의 문턱전압이 -3V 정도가 된다.

도 12b는 프로그램 동작시의 타이밍도로서, 이를 참조하여 프로그램동작의 구동방법을 설명하면 다음과 같다. 예로서, 도 9의 제2스트링(40b)에 위치하는 셀, 예컨데 셀 D를 선택하여 프로그램하는 경우, 제1라인(L1)이 비트라인으로 동작하고 제2라인(L2)이 소오스라인으로 동작하게 된다.

먼저 제1 및 제2라인(L1,L2), 비트라인 선택라인(SSL), 복수개의 소오스라인 선택라인(GSL1,GSL2)에 공급전압(Vcc)을, 복수개의 모든 워드라인(W/L1 내지 W/L16)에 공급전압(Vcc)이나 공급전압(Vcc)보다 높고 프로그램 전압(Vpgm)보다 낮은 전압(Vpass)을 소정의 시간동안 인가함으로써 복수개의 메모리셀(MC1 내지 MC16, MC17 내지 MC32)의 채널영역을 프리차지시킨다.

다음에, 상기 복수개의 워드라인(W/L1 내지 W/L16)중 선택 워드라인(W/L2)에 18V 정도의 프로그램전압(Vpgm)을, 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에는 상기 Vpass를 계속 인가하여, 상기 선택 워드라인(W/L2)에 연결된 메모리셀의 채널영역을 프리차지전압 이상으로 셀프부스팅시킨다. 여기에서 상기 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에 상기 프로그램전압(Vpgm)보다 낮은 전압(Vpass)이 인가됨으로써, 선택 스트링, 즉 제2스트링(40b)의 비선택 셀들이 프로그램되는 것이 방지된다.

다음에 선택 스트링, 즉 제2스트링(40b)의 메모리셀에 부스팅된 전압을 방전시키기위해, 비트라인 선택라인(SSL)과 제1소오스라인 선택라인(GSL1)에 인가되는 전압을 공급전압(Vcc)에서 0V로 낮춤으로써, 제2스트링(40b)만을 소오스라인, 즉 제2라인(L2)에 연결시킨다. 이때 제1스트링(40a)은, 제1소오스라인 선택라인(GSL1)에 인가된 0V에 의해 소오스라인 선택 트랜지스터(M2)가 오프(Off)됨으로써, 제2라인(L2)에 연결되지 않는다. 이후 소오스라인으로 동작하는 제2라인(L2)에 인가되는 전압을 공급전압(Vcc)에서 0V로 낮춤으로써, 제2스트링(40b)의 채널전압이 제2라인(L2)으로 방전된다. 이에 따라 선택 워드라인(W/L2)에 인가된 프로그램전압(Vpgm)에 의해, 벌크로부터 전자가 터널산화막을 통해 플로우팅 게이트로 주입됨으로써 프로그램되게 된다. 따라서 선택 셀 D의 문턱전압이 +1V 정도로 이동된다. 이때 제1스트링(40a)에서는, 부스팅된 채널전압이 선택 워드라인(W/L2)에 인가된 프로그램전압(Vpgm)과의 전압차를 감소시키게 되므로, 원치않는 셀이 프로그램되는 것이 방지된다.

도 12c는 리드동작시의 타이밍도로서, 이를 참조하여 리드동작의 구동방법을 설명하면 다음과 같다. 예로서, 제2스트링(40b)에 위치하는 셀, 예컨데 셀 D를 선택하여 리드하는 경우를 살펴본다.

비트라인 선택라인(SSL), 제2소오스라인 선택라인(GSL2), 및 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에 공급전압(Vcc)을 인가하고, 제1라인(L1)에 1.5V 정도의 전압을 인가하고, 제2라인(L2), 선택 워드라인(W/L2), 및 제1소오스라인 선택라인(GSL1)에 0V를 인가한다. 이에 따라 선택 셀 D가 소거(문턱전압이 -3V정도)되어 있을 경우에는 소오스라인, 즉 제2라인(L2)을 통해 셀 전류가 흐르게 되고, 선택 셀이 프로그램(문턱전압이 +1V정도)되어 있을 경우에는 제2라인(L2)을 통해 셀 전류가 흐르지 않게 된다. 이때의 비트라인, 즉 제1라인(L1)의 전압값을 도시되지 않은 센스앰프가 감지하여 셀 데이터를 리드하게 된다.

비트라인 콘택(C1)에 PNP형 바이폴라 트랜지스터(BP)가 형성되어 있으므로, 소오스라인, 즉 제2라인(L2)을 통해 셀 전류가 흐를 경우, 상기 셀 전류가 바이폴라 트랜지스터(BP)의 베이스 전류가 된다. 이에 따라 상기 바이폴라 트랜지스터(BP)의 이득(Gain)에 의해 증폭된 콜렉터 전류가 비트라인, 즉 제1라인(L1)을 통해 흐르게 된다. 따라서 센스앰프에서 센싱되는 속도가 빨라지고, 단위 스트링내의 메모리셀 수가 증가될 수 있다.

도 13은 본 발명의 제2실시예에 따른 NAND형 플레쉬 메모리장치의 회로도를 나타내고, 도 14는 도 13의 NAND형 플레쉬 메모리장치의 레이아웃을 나타낸다. 여기에서는 2개의 스트링 블락만이 도시되어 있다. 제2실시예에 따른 플레쉬 메모리장치는 스트링 블락이 2차원적으로 반복배열되어 이루어지기 때문에, 본 설명에서는 2개의 스트링 블락만을 설명하고자 한다.

도 13 및 도 14를 참조하면, 본 발명의 제2실시예에 따른 플레쉬 메모리장치에서는 각 스트링 블락(50,60)의 각 스트링 (50a,50b,60a,60b)이 2개의 비트라인 선택 트랜지스터를 포함하는 것이 도 9의 제1실시예와 다르고 다른 것은 동일하다. 즉 제1스트링 블락(50)의 제1스트링(50a)은 2개의 비트라인 선택 트랜지스터(M1,M2)를 포함하고 있고, 제2스트링(50b)은 2개의 비트라인 선택 트랜지스터(M5,M6)를 포함하고 있다. 또한 제2스트링 블락(60)의 제1스트링(60a)은 2개의 비트라인 선택 트랜지스터(M9,M10)를 포함하고 있으며, 상기 제2스트링 블락(60)의 제2스트링(60b)은 2개의 비트라인 선택 트랜지스터(M13,M14)를 포함하고 있다. 여기에서 비트라인 선택 트랜지스터(M1,M6,M10,M13)은 디플리션 NMOS 형이고, 비트라인 선택 트랜지스터(M2,M5,M9,M14)는 인핸스먼트 NMOS 형이다. 또한 각 스트링의 소오스라인 선택 트랜지스터(M3,M8,M11,M16)는 디플리션 NMOS 형이고, 소오스라인 선택 트랜지스터(M4,M7,M12,M15)는 인핸스먼트 NMOS 형이다.

상기 제1스트링 블락(50)의 제1 및 제2스트링(50a,50b)의 일단은 비트라인 콘택(C1)을 통해 제1라인(L1)에 연결되고, 다른 일단은 소오스라인 콘택(C2)을 통해 제2라인(L2)에 연결된다. 상기 제2스트링 블락(60)의 제1 및 제2스트링(60a,60b)의 일단은 비트라인 콘택(C3)을 통해 제3라인(L3)에 연결되고, 다른 일단은 소오스라인 콘택(C4)을 통해 제1라인(L1)에 연결된다. 또한 도시되지는 않았지만, 상기 제2라인(L2)은 이웃한 스트링 블락의 비트라인 콘택을 통해 이웃한 2개의 스트링의 일단에 연결되고, 제3라인(L3)은 또다른 이웃한 스트링 블락의 소오스라인 콘택을 통해 또 다른 이웃한 2개의 스트링의 일단에 연결된다. 상기 제1, 제2, 및 제3라인(L1,L2,L3)은 도전체로 형성되고, 상기 제1라인(L1)이 비트라인으로 동작할 경우 상기 제2 및 제3라인(L2,L3)은 소오스라인으로 동작한다. 또한 상기 제1라인(L1)이 소오스라인으로 동작할 경우 상기 제2 및 제3라인(L2,L3)은 비트라인으로 동작한다.

비트라인 선택 트랜지스터(M1,M5,M9,M13)의 게이트에는 제1비트라인 선택라인(SSL1)이 연결되고, 비트라인 선택 트랜지스터(M2,M6,M10,M14)의 게이트에는 제2비트라인 선택라인(SSL2)가 연결된다. 상기 각 스트링의 복수개의 단위 메모리셀(MC1 내지 MC16, MC17 내지 MC32)의 콘트롤게이트에는 각 워드라인(W/L1 내지 W/L16)이 연결된다. 소오스라인 선택 트랜지스터(M3,M7,M11,M15)의 게이트에는 제1소오스라인 선택라인(GSL1)이 연결되고, 소오스라인 선택 트랜지스터(M4,M8,M12,M16)의 게이트에는 제2소오스라인 선택라인(GSL2)이 연결된다.

상기 비트라인 콘택(C1,C3)에는 도 9의 제1실시예에서와 동일한 접속관계를 갖는 PNP형 바이폴라 트랜지스터가 셀 전류를 증폭시키기 위해 형성될 수 있으며, 여기에서는 도시되지 않았다.

도 15a 내지 도 15b는 도 13의 본 발명의 제2실시예에 따른 플레쉬 메모리장치의 구동방법을 나타내는 타이밍도이다. 소거 동작은 도 9의 제1실시예와 동일하므로 생략한다.

도 15a는 프로그램 동작시의 타이밍도로서, 이를 참조하여 프로그램동작의 구동방법을 설명하면 다음과 같다. 예로서, 스트링 블락(60)의 제2스트링(60b)에 위치하는 셀, 예컨데 셀 E를 선택하여 프로그램하는 경우, 제1라인(L1)이 소오스라인으로 동작하고 제2 및 제3라인(L2,L3)은 비트라인으로 동작하게 된다.

먼저 모든 라인(L1,L2,L3), 비트라인 선택라인(SSL1,SSL2), 소오스라인 선택라인(GSL1,GSL2)에 공급전압(Vcc)을, 복수개의 모든 워드라인(W/L1 내지 W/L16)에 공급전압(Vcc)이나 공급전압(Vcc)보다 높고 프로그램 전압(Vpgm)보다 낮은 전압(Vpass)을 소정의 시간동안 인가함으로써 복수개의 메모리셀(MC1 내지 MC16, MC17 내지 MC32)의 채널영역을 프리차지시킨다.

다음에, 상기 복수개의 워드라인(W/L1 내지 W/L16)중 선택 워드라인(W/L2)에 18V 정도의 프로그램전압(Vpgm)을, 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에는 상기 Vpass를 계속 인가하여, 상기 선택 워드라인(W/L2)에 연결된 메모리셀의 채널영역을 프리차지전압 이상으로 셀프부스팅시킨다.

다음에 선택 스트링, 즉 스트링 블락(60)의 제2스트링(60b)의 메모리셀에 부스팅된 전압을 방전시키기위해, 비트라인 선택라인(SSL1,SSL2)과 제2소오스라인 선택라인(GSL2)에 인가되는 전압을 공급전압(Vcc)에서 0V로 낮춤으로써, 제2스트링(60b)만을 소오스라인, 즉 제1라인(L1)에 연결시킨다. 이때 소오스라인 선택 트랜지스터(M12)는 턴오프되고, 소오스라인 선택 트랜지스터(M15)는 턴온된다. 디플리션 형인 소오스라인 선택 트랜지스터(M11,M16)는 소오스라인 선택라인(GSL1,GSL2)에 인가되는 전압에 관계없이 항상 턴온되어 있다. 제1스트링(60a)은, 제2소오스라인 선택라인(GSL2)에 인가된 0V에 의해 소오스라인 선택 트랜지스터(M12)가 오프(Off)됨으로써, 제1라인(L1)에 연결되지 않는다.

이후 소오스라인으로 동작하는 제1라인(L1)에 인가되는 전압을 공급전압(Vcc)에서 0V로 낮춤으로써, 제2스트링(60b)의 채널전압이 제1라인(L1)으로 방전된다. 이에 따라 선택 워드라인(W/L2)에 인가된 프로그램전압(Vpgm)에 의해, 벌크로부터 전자가 터널산화막을 통해 플로우팅 게이트로 주입됨으로써 프로그램되게 된다. 따라서 선택 셀 E의 문턱전압이 +1V 정도로 이동된다. 이때 제1스트링(60a)에서는, 부스팅된 채널전압이 선택 워드라인(W/L2)에 인가된 프로그램전압(Vpgm)과의 전압차를 감소시키게 되므로, 원치않는 셀이 프로그램되는 것이 방지된다. 또한 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에 상기 프로그램전압(Vpgm)보다 낮은 전압(Vpass)이 인가됨으로써, 선택 스트링, 즉 제2스트링(60b)의 비선택 셀들이 프로그램되는 것도 방지된다.

도 15b는 리드동작시의 타이밍도로서, 이를 참조하여 리드동작의 구동방법을 설명하면 다음과 같다. 예로서, 제2스트링(60b)에 위치하는 셀, 예컨데 셀 E를 선택하여 리드하는 경우를 살펴본다.

비트라인 선택라인(SSL2), 제1소오스라인 선택라인(GSL1), 및 비선택 워드라인(W/Ln, n은 1 내지 16, n≠2)에 공급전압(Vcc)이나 또는 리드전류를 증가시키기 위해 공급전압(Vcc) 이상의 Vr전압을 인가하고, 제1라인(L1), 비트라인 선택라인(SSL1), 선택 워드라인(W/L2) 및 제2소오스라인 선택라인(GSL2)에 0V를 인가하며, 제3라인(L3)에 0.7V를 인가한다. 이에 따라 선택 셀 E가 소거되어 있을 경우에는 소오스라인, 즉 제1라인(L1)을 통해 셀 전류가 흐르게 되고, 선택 셀 E가 프로그램되어 있을 경우에는 제1라인(L1)을 통해 셀 전류가 흐르지 않게 된다. 이때의 비트라인, 즉 제3라인(L3)의 전압값을 도시되지 않은 페이지버퍼를 통해 셀 데이터를 리드하게 된다.

따라서 상술한 본 발명에 따른 NAND형 플레쉬 메모리장치는, 메탈과 같은 전도체가 비트라인 콘택과 이웃한 스트링 블락의 소오스라인 콘택 사이에 트위스트 형태로 연결되는 선택적인 비트라인(Alternative Bitline)으로 구성되므로, 소오스라인의 엑티브 저항을 제거할 수 있고, 별도의 소오스라인용 메탈영역이 필요치않아 칩 면적을 감소시킬 수 있는 장점이 있다. 또한 상술하였듯이 모든 비트라인 콘택영역에 PNP형 바이폴라 트랜지스터가 형성되면, 소오스라인으로 셀전류가 흐를 경우, 상기 바이폴라 트랜지스터의 베이스에 베이스전류가 흐르게 되어 바이폴라 트랜지스터의 게인에 의하여 증폭된 컬렉터전류가 발생되게 된다. 이에 따라 비트라인에 흐르는 비트라인 전류는 상기 베이스전류와 컬렉터전류를 합친 양 만큼 증가되므로, 셀전류를 증가시킬 수 있는 장점이 있다. 따라서 셀전류가 증가됨으로써 소오스라인으로 흐르는 센싱전류는 줄어들 수 있으므로, 온(On) 셀전류의 한계값에 의해 결정되는 단위 스트링내의 셀 수가 약 64개 이상까지 확장될 수 있다. 그러므로 스트링당 필요한 콘택과 선택 트랜지스터가 차지하는 셀당 공유면적을 줄일수 있으므로, 셀 면적의 축소가 가능하고 집적도를 향상시킬 수 있는 장점이 있다.

또한 본 발명은 상기 실시예에 한정되지 않으며, 다양한 변형이 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의하여 가능하다.

Claims (33)

1. 스트링 블락이 2차원적으로 배열되어 메모리셀 어레이가 구성되는 플레쉬 메모리소자에 있어서,

   상기 스트링 블락(100)은, 제1 비트라인 선택 트랜지스터(M1), 복수개의 단위 메모리셀(MC1 내지 MC16), 복수개의 소오스라인 선택 트랜지스터(M2,M3)가 순차적으로 직렬연결되는 제1스트링과; 제2 비트라인 선택 트랜지스터(M4), 복수개의 단위 메모리셀(MC17 내지 MC32), 복수개의 소오스라인 선택 트랜지스터(M5,M6)가 순차적으로 직렬연결되는 제2스트링과; 상기 제1 및 제2 비트라인 선택 트랜지스터(M1,M4)의 게이트에 연결되는 비트라인 선택라인(SSL)과; 상기 제1 및 제2스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과; 상기 제1 및 제2스트링의 복수개의 소오스라인 선택 트랜지스터(M2,M5,M3,M6)의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인(GSL1,GSL2)으로 구성되고,

   비트라인 콘택(C1)을 통해 상기 제1 및 제2스트링(10,20)의 일단과 연결되는 제1라인(L1)이, 이웃한 스트링 블락의 2개의 스트링의 일단이 연결되는 소오스라인 콘택에 연결되고, 소오스라인 콘택(C2)을 통해 상기 제1 및 제2 스트링(10,20)의 다른 일단과 연결되는 제2라인(L2)이 또 다른 이웃한 스트링 블락의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되는 것을 특징으로 하는 플레쉬 메모리소자.
2. 제1항에 있어서, 상기 제1 및 제2 비트라인 선택 트랜지스터는 인핸스먼트형 NMOS 트랜지스터인 것을 특징으로 하는 플레쉬 메모리소자.
3. 제1항에 있어서, 상기 제1 스트링의 복수개의 소오스라인 선택 트랜지스터는 직렬연결되고, 각각 서로 다른 문턱전압을 갖는 것을 특징으로 하는 플레쉬 메모리소자.
4. 제1항에 있어서, 상기 제2 스트링의 복수개의 소오스라인 선택 트랜지스터는 직렬연결되고, 각각 서로 다른 문턱전압을 갖는 것을 특징으로 하는 플레쉬 메모리소자.
5. 제1항에 있어서, 상기 제1 및 제2라인은 도전체로 형성되는 것을 특징으로 하는 플레쉬 메모리소자.
6. 제1항에 있어서, 상기 제1 및 제2라인중 하나가 비트라인으로 동작할 경우 다른 하나는 소오스라인으로 동작하는 것을 특징으로 하는 플레쉬 메모리소자.
7. 제1항에 있어서, 상기 비트라인 콘택에 바이폴라 트랜지스터가 형성되어 있는 것을 특징으로 하는 플레쉬 메모리소자.
8. 제7항에 있어서, 상기 바이폴라 트랜지스터는 PNP형인 것을 특징으로 하는 플레쉬 메모리소자.
9. 제7항에 있어서, 상기 바이폴라 트랜지스터는, 베이스가 상기 제1 및 제2 비트라인 선택 트랜지스터의 소오스 및 드레인중의 하나에 접속되고, 에미터가 상기 제1라인에 접속되며, 콜렉터가 상기 제1 및 제2 스트링이 형성되는 P형 벌크에 접속되는 것을 특징으로 하는 플레쉬 메모리소자.
10. 제7항에 있어서, 상기 바이폴라 트랜지스터의 베이스영역의 불순물은 상기 소오스라인 콘택이 형성되는 영역의 불순물과 동일형인 것을 특징으로 하는 플레쉬 메모리소자.
11. 제7항에 있어서, 상기 바이폴라 트랜지스터의 베이스영역의 농도는 상기 메모리셀의 소오스 및 드레인의 농도보다 낮은 것을 특징으로 하는 플레쉬 메모리소자.
12. 스트링 블락이 2차원적으로 배열되어 메모리셀 어레이가 구성되는 플레쉬 메모리소자에 있어서,

    상기 스트링 블락은, 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제1스트링 및 제2스트링과; 상기 제1 및 제2스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과; 상기 제1 및 제2스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과; 상기 제1 및 제2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성되고,

    비트라인 콘택을 통해 상기 제1 및 제2 스트링의 일단과 연결되는 제1라인이, 이웃한 스트링 블락의 2개의 스트링의 일단이 연결되는 소오스라인 콘택에 연결되고, 소오스라인 콘택을 통해 상기 제1 및 제2 스트링의 다른 일단과 연결되는 제2라인이, 또 다른 이웃한 스트링 블락의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되는 것을 특징으로 하는 플레쉬 메모리소자.
13. 제12항에 있어서, 상기 제1스트링의 복수개의 비트라인 선택 트랜지스터는 직렬연결되고, 각각 서로 다른 문턱전압을 갖는 것을 특징으로 하는 플레쉬 메모리소자.
14. 제12항에 있어서, 상기 제2스트링의 복수개의 비트라인 선택 트랜지스터는 직렬연결되고, 각각 서로 다른 문턱전압을 갖는 것을 특징으로 하는 플레쉬 메모리소자.
15. 제12항에 있어서, 상기 제1스트링의 복수개의 소오스라인 선택 트랜지스터는 직렬연결되고, 각각 서로 다른 문턱전압을 갖는 것을 특징으로 하는 플레쉬 메모리소자.
16. 제12항에 있어서, 상기 제2스트링의 복수개의 소오스라인 선택 트랜지스터는 직렬연결되고, 각각 서로 다른 문턱전압을 갖는 것을 특징으로 하는 플레쉬 메모리소자.
17. 제12항에 있어서, 상기 제1 및 제2라인은 도전체로 형성되는 것을 특징으로 하는 플레쉬 메모리소자.
18. 제12항에 있어서, 상기 제1 및 제2라인중 하나가 비트라인으로 동작할 경우 다른 하나는 소오스라인으로 동작하는 것을 특징으로 하는 플레쉬 메모리소자.
19. 제12항에 있어서, 상기 비트라인 콘택에 바이폴라 트랜지스터가 형성되어 있는 것을 특징으로 하는 플레쉬 메모리소자.
20. 제19항에 있어서, 상기 바이폴라 트랜지스터는 PNP형인 것을 특징으로 하는 플레쉬 메모리소자.
21. 제19항에 있어서, 상기 바이폴라 트랜지스터는, 베이스가 상기 제1 및 제2스트링의 복수개의 비트라인 선택 트랜지스터중 1개의 소오스 및 드레인중의 하나에 접속되고, 에미터가 상기 제1라인에 접속되며, 콜렉터가 상기 제1 및 제2 스트링이 형성되는 P형 벌크에 접속되는 것을 특징으로 하는 플레쉬 메모리소자.
22. 제19항에 있어서, 상기 바이폴라 트랜지스터의 베이스영역의 불순물은 상기 소오스라인 콘택이 형성되는 영역의 불순물과 동일형인 것을 특징으로 하는 플레쉬 메모리소자.
23. 제19항에 있어서, 상기 바이폴라 트랜지스터의 베이스영역의 농도는 상기 메모리셀의 소오스 및 드레인의 농도보다 낮은 것을 특징으로 하는 플레쉬 메모리소자.
24. 스트링 블락이, 제1 비트라인 선택 트랜지스터, 복수개의 단위 메모리셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제1스트링과; 제2 비트라인 선택 트랜지스터, 복수개의 단위 메모리셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제2스트링과; 상기 제1 및 제2 비트라인 선택 트랜지스터의 게이트에 연결되는 비트라인 선택라인과; 상기 제1 및 제2스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과; 상기 제1 및 제2스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성되고,

    비트라인 콘택을 통해 상기 제1 및 제2스트링의 일단과 연결되는 제1라인이, 이웃한 스트링 블락의 2개의 스트링의 일단이 연결되는 소오스라인 콘택에 연결되고, 소오스라인 콘택을 통해 상기 제1 및 제2 스트링의 다른 일단과 연결되는 제2라인이 또 다른 이웃한 스트링 블락의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되며, 상기 스트링 블락이 벌크에 형성되고 상기 스트링 블락이 2차원적으로 배열되어 메모리셀 어레이가 구성되는 플레쉬 메모리소자에 있어서,

    상기 벌크에 소거전압을, 상기 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 복수개의 워드라인중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고;

    먼저 상기 제1 및 제2라인에 공급전압을, 상기 비트라인 선택라인, 상기 복수개의 소오스라인 선택라인, 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가하여 메모리셀의 채널영역을 프리차지시킨 다음에, 상기 복수개의 워드라인중 선택 워드라인에 프로그램전압을, 비선택 워드라인에 상기 프로그램전압보다 낮고 공급전압보다 높은 전압을 인가하여 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리차지전압 이상으로 셀프부스팅시킨 후, 상기 제1 및 제2스트링중 선택 스트링의 메모리셀의 부스팅된 전압을 방전시키기위해 상기 복수개의 소오스라인 선택라인중 비선택 스트링에 해당하는 것과 상기 비트라인 선택라인에 0V를, 상기 제1 및 제2라인중 선택 비트라인의 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행되는 것을 특징으로 하는 플레쉬 메모리소자의 구동방법.
25. 제24항에 있어서, 상기 제1 및 제2라인중 하나가 비트라인으로 동작할 경우 다른 하나는 소오스라인으로 동작하는 것을 특징으로 하는 플레쉬 메모리소자.
26. 제24항에 있어서, 상기 소거동작시 상기 복수개의 워드라인중 비선택 워드라인에는 상기 소거전압과 동일한 전압이 인가되는 것을 특징으로 하는 플레쉬 메모리소자의 구동방법.
27. 제24항에 있어서, 상기 소거동작시 상기 복수개의 워드라인중 비선택 워드라인은 플로우팅되는 것을 특징으로 하는 플레쉬 메모리소자의 구동방법.
28. 제24항에 있어서, 상기 소거동작시 제1라인 및 제2라인은 플로우팅되는 것을 특징으로 하는 플레쉬 메모리소자의 구동방법.
29. 스트링 블락이, 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제1스트링 및 제2스트링과; 상기 제1 및 제2스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과; 상기 제1 및 제2스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과; 상기 제1 및 제2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성되고,

    비트라인 콘택을 통해 상기 제1 및 제2 스트링의 일단과 연결되는 제1라인이, 이웃한 스트링 블락의 2개의 스트링의 일단이 연결되는 소오스라인 콘택에 연결되고, 소오스라인 콘택을 통해 상기 제1 및 제2 스트링의 다른 일단과 연결되는 제2라인이 또 다른 이웃한 스트링 블락의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되며, 상기 스트링 블락이 벌크에 형성되고 상기 스트링 블락이 2차원적으로 배열되어 메모리셀 어레이가 구성되는 플레쉬 메모리소자에 있어서,

    상기 벌크에 소거전압을, 상기 복수개의 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 복수개의 워드라인중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고; 먼저 상기 제1 및 제2라인에 공급전압을, 상기 복수개의 비트라인 선택라인, 상기 복수개의 소오스라인 선택라인, 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가하여 메모리셀의 채널영역을 프리차지시킨 다음에, 상기 복수개의 워드라인중 선택 워드라인에 프로그램전압을, 비선택 워드라인에 상기 프로그램전압보다 낮고 공급전압보다 높은 전압을 인가하여 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리차지전압 이상으로 셀프부스팅시킨 후, 상기 제1 및 제2스트링중 선택 스트링의 메모리셀의 부스팅된 전압을 방전시키기위해 상기 복수개의 소오스라인 선택라인중 비선택 스트링에 해당하는 것과 상기 복수개의 비트라인 선택라인에 0V를, 상기 제1 및 제2라인중 선택 비트라인의 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행되는 것을 특징으로 하는 플레쉬 메모리소자의 구동방법.
30. 제24항에 있어서, 상기 제1 및 제2라인중 하나가 비트라인으로 동작할 경우 다른 하나는 소오스라인으로 동작하는 것을 특징으로 하는 플레쉬 메모리소자.
31. 제24항에 있어서, 상기 소거동작시 상기 복수개의 워드라인중 비선택 워드라인에는 상기 소거전압과 동일한 전압이 인가되는 것을 특징으로 하는 플레쉬 메모리소자의 구동방법.
32. 제24항에 있어서, 상기 소거동작시 상기 복수개의 워드라인중 비선택 워드라인은 플로우팅되는 것을 특징으로 하는 플레쉬 메모리소자의 구동방법.
33. 제24항에 있어서, 상기 소거동작시 제1라인 및 제2라인은 플로우팅되는 것을 특징으로 하는 플레쉬 메모리소자의 구동방법.