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KR100204342B1 - 불 휘발성 반도체 메모리 장치 - Google Patents

불 휘발성 반도체 메모리 장치 Download PDF

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KR100204342B1
KR100204342B1 KR1019970010690A KR19970010690A KR100204342B1 KR 100204342 B1 KR100204342 B1 KR 100204342B1 KR 1019970010690 A KR1019970010690 A KR 1019970010690A KR 19970010690 A KR19970010690 A KR 19970010690A KR 100204342 B1 KR100204342 B1 KR 100204342B1
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윤종용
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Abstract

본 발명은 각 스트링 또는 비트라인마다 플레이트 라인을 독립적으로 배치하여 비트라인과 플레이트 라인에 프로그램 전압을 동시에 인가하여 줌으로써, 캐패시티브 커플링 전압을 유기시켜 프로그램 시간을 줄이고 캐패시티브 커플링율을 증가시켜 프로그램 전압을 감소시킬 수 있는 멀티비트 플래쉬 EEPROM 및 그의 구동 방법에 관한 것으로, 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 증가형 소오스 선택 트랜지스터, 그리고 상기 제 2 스트링 선택 트랜지스터와 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 1 스트링과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 증가형 소오스 선택 트랜지스터, 그리고 상기 제 2 스트링 선택 트랜지스터와 소오스 트랜지스터 사이에 다수의 직렬 연결된 메모리 셀 트랜지스터를 구비하는 제 2 스트링과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 하나의 비트라인과, 상기 1쌍의 각 스트링 사이에 형성되고, 각 스트링상에 각각 독립적으로 배열되며, 비트라인 방향으로 연장 형성된 1쌍의 플레이트 라인을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터의 드레인은 상기 비트라인에 연결되고 게이트는 제 1 스트링 선택 라인에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터의 게이트는 제 1 스트링 선택 라인에 공통 연결되며, 각 스트링의 다수개의 메모리 셀들의 콘트롤 게이트는 각각 해당 워드라인에 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 연결되고 소오스는 공통 소오스 라인에 공통 연결되며, 이 1쌍의 스트링이 행방향으로 반복 배열되는 구조를 갖는다.

Description

불 휘발성 반도체 메모리 장치
본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로, 특히 각 스트링 또는 비트라인마다 플레이트 라인을 독립적으로 배치하여 비트라인과 플레이트 라인에 프로그램 전압을 동시에 인가하여 줌으로써, 캐패시티브 커플링 전압(capacitive coupling voltage)을 유기시켜 프로그램 시간을 줄이고 캐패시티브 커플링율(capacitive coupling ratio)을 증가시켜 프로그램 전압을 감소시킬 수 있는 멀티비트 플래쉬 EEPROM 및 그의 구동 방법에 관한 것이다.
최근 고집적도 플래쉬 EEPROM은 고속 프로그램 그리고 저 전력 소비의 장점으로 인하여 디지탈 카메라, PC 카드 등과 같은 포터블 핸디 터미날(portable handy terminal)의 대량 기록 장치(mass storage)로 사용되고 있다. 대량 기록 장치의 중요한 필수 요건은 낮은 비트 코스트를 구현해야 하는 것이다.
비트코스트를 획기적으로 줄이기 위하여 셀 크기의 감소와 더불어 2비트당 4레벨(4levels/2bits)을 갖는 플래쉬 EEPROM이 ISSCC TECHNICAL DIGEST, 1995, PP132-133 A Multilevel-Cell 32Mb Flash Memory 에 개재된 바 있다. 상기 플래쉬 EEPROM 에 있어서, 2비트당 4레벨에 해당하는 데이타를 2진법으로 나타내면, 0, 1, 10, 11 이 되며, 각 데이타에는 특정한 문턱 전압 레벨이 부여된다. 예를 들면, 0=2.5V, 1=1.5V, 10= 0.5V, 11=-3V 의 문턱 전압 레벨이 부여되며, 각 메모리셀은 상기 4레벨의 문턱전압중 특정한 하나의 문턱 전압 레벨을 갖게 되어 00, 01, 10, 11 의 2진 데이타중 상기 특정 문턱 전압에 해당하는 하나의 2진 정보만을 저장하게 된다.
그러나, 종래의 멀티비트 플래쉬 EEPROM 은 2비트당 4레벨의 다양한 문턱 전압 레벨을 확보하기 위해서는 종래의 2비트당 2레벨의 EEPROM보다는 높은 프로그램 전압이 요구되는 문제점이 있었다.
또한, 2배로 증가된 메모리 셀의 문턱 전압 레벨만큼 프로그램 펄스도 직렬로 또는 순차적으로 워드라인에 인가되어야 하기 때문에 총 프로그램 시간이 2배이상 증가되는 문제점이 있었다.
멀티레벨의 EEPROM 셀을 구현하는 데 있어서, 가장 중요한 것은 각 문턱 전압 레벨별로 아주 적은 문턱 전압 분포(distribution)를 확보하는 것이다. 이를 위하여 종래에는 단위 프로그램 펄스폭(unit program pulse width)과 사다리 형태의 펄스(trapezoidal pulse)에 의한 프로그램 전압의 증가량(increamental amount)을 줄이는 기술이 Symp. VLSI Technology Dig. Tech. Papers, 1995, pp129-130, Fast and Accurate Programming Method for Multi-level NAND EEPROMs 이 제안되었다. 또한, 계단형 프로그램 펄스(staircase program pulse)를 이용하여 프로그램 전압의 증가량을 줄이는 기술이 ISSCC Dig. Tech. Papers, 1996, A 3.3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Applications 이 제안되었다.
그러나, 상기의 2가지 기술은 종래의 2레벨/2비트 EEPROM 셀 보다 프로그램 펄스의 수와 인크리멘탈 스텝(increamental step)이 많기 때문에 총 프로그램 시간이 증가하는 커다란 문제점이 있었다. 특히, 종래 보다 높아진 프로그램 전압 그리고 길어진 프로그램 시간으로 인하여 각 문턱 전압 레벨에 따라 주어진 분포 경계(distribution boundary)내로 프로그램 금지된 셀(program inhibited cell)의 문턱 전압을 확보하는 것이 아주 어려울 뿐만 아니라 메모리셀 트랜지스터의 신뢰성도 더욱 저하되는 문제점이 있었다.
상술한 바와 같은 문제점을 해결하기 위해 제안된 본 발명은, 각 스트링 또는 비트라인마다 플레이트 라인을 독립적으로 배치하여 비트라인과 플레이트 라인에 프로그램 전압을 동시에 인가하여 줌으로써, 캐패시티브 커플링 전압을 유기시켜 프로그램 시간을 줄이고 캐패시티브 커플링율을 증가시켜 프로그램 전압을 감소시킬 수 있는 멀티비트 플래쉬 EEPROM을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 프로그램 동작시에는 상기 비트라인(23)과 플레이트 라인에 프로그램하고자 하는 2개의 2진 정보를 동시에 인가하여 4레벨/2비트의 문턱 전압을 갖도록 하여 메모리 셀 트랜지스터들에 2진 정보를 프로그램함으로써, 프로그램시간을 줄이고 프로그램 전압을 감소시킬 수 있는 불 휘발성 반도체 메모리 장치의 구동 방법을 제공하는 데 있다.
도 1은 본 발명의 제 1 실시예에 따른 플래쉬 EEPROM의 평면도;
도 2는 도 1 본 발명의 제 1 실시예에 따른 플래쉬 EEPROM의 등가 회로도;
도 3은 도 1의 X-X' 선에 따른 플래쉬 EEPROM의 단면 구조도;
도 4는 도 1의 Y-Y' 선에 따른 플래쉬 EEPROM의 단면 구조도;
도 5는 본 발명의 제 2 실시예에 따른 플래쉬 EEPROM의 평면도;
도 6은 도 5 본 발명의 제 2 실시예에 따른 플래쉬 EEPROM의 등가 회로도;
도 7은 도 5의 X1-X1' 선에 따른 플래쉬 EEPROM의 단면 구조도;
도 8은 도 5의 Y1-Y1' 선에 따른 플래쉬 EEPROM의 단면 구조도;
도 9는 도 5 본 발명의 제 2 실시예에 따른 플래쉬 EEPROM의 프로그램 전압 특성을 보여주는 도면;
도 10은 도 5 본 발명의 제 2 실시예에 따른 플래쉬 EEPROM의 소거 전압 특성을 보여주는 도면;
도 11은 도 5 본 발명의 제 2 실시예에 따른 플래쉬 EEPROM의 비트라인의 전류-전압 특성 보여주는 도면;
도 12는 본 발명의 제 3 실시예에 따른 플래쉬 EEPROM의 단면 구조도;
도 13은 도 12 본 발명의 제 3 실시예에 따른 플래쉬 EEPROM의 등가 회로도;
도 14는 도 12의 X2-X2' 선에 따른 플래쉬 EEPROM의 단면 구조도;
도 15는 도 12의 Y2-Y2' 선에 따른 플래쉬 EEPROM의 단면 구조도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : p- 형 기판 2 : n- 형 웰
3 : p- 형 웰4 : 분리영역
5 : 활성영역6 : 게이트 산화막
7 : 플로팅 게이트8 : 유전체막
9 : 콘트롤 게이트10 : 소오스/드레인영역
11 : 스트링12 : 비트라인
13, 14 : 스트링 선택 라인(SSL1, SSL2)
15-18 : 워드라인(WL0-WLn)19 : 소오스 선택 라인(SSL3)
20 : 공통 소오스 라인(CSL)23 : 절연막
21, 22 : 플레이트 라인(PLa, PLb)
ST1a, ST1b, ST2a, ST2b : 스트링 선택 트랜지스터
M1a-Mna, M1B-Mnb : 메모리셀 트랜지스터
ST3a, ST3b : 소오스 선택 트랜지스터
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 1 스트링과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 2 스트링과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 하나의 비트라인과; 상기 1쌍의 각 스트링상에 각각 독립적으로 형성되며, 비트라인 방향으로 연장 형성된 1쌍의 플레이트 라인을 포함한다.
이 장치에 있어서, 플레이트 라인은 폴리실리콘막 또는 폴리사이드 중, 어느 하나로 형성된다.
상술한 목적을 달성하기 위한 본 발명은, 증가형 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 1 스트링과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 2 스트링과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 하나의 비트라인과; 상기 1쌍의 각 스트링상에 각각 독립적으로 형성되며, 비트라인 방향으로 연장 형성된 1쌍의 플레이트 라인을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터의 드레인은 상기 비트라인에 연결되고 게이트는 제 1 스트링 선택 라인에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터의 게이트는 제 2 스트링 선택 라인에 공통 연결되며, 각 스트링의 다수개의 메모리셀들의 콘트롤 게이트는 각각 해당 워드라인에 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 연결되고 소오스는 공통 소오스 라인에 공통 연결되며, 이 1쌍의 스트링이 반복 배열되는 구조를 갖는다.
이 장치에 있어서, 플레이트 라인은 폴리실리콘막 또는 폴리사이드 중, 어느 하나이다.
이 장치에 있어서, 상기 불 휘발성 반도체 메모리 장치는 반도체 기판과; 반도체 기판상에 형성된 제 1 웰 영역과; 제 1 웰 영역상에 형성된 메모리 셀 트랜지스터의 바디가 되는 제 2 웰 영역과; 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터와 소오스 선택 트랜지스터 사이의 각각 콘트롤 게이트와 플로팅 게이트를 갖는 다수의 메모리셀을 구비하는 제 2 웰 영역상에 형성된 제 1 스트링과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 증가형 소오스 선택 트랜지스터, 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터와 소오스 선택 트랜지스터 사이의 각각 콘트롤 게이트와 플로팅 게이트를 갖는 다수의 메모리셀을 구비하는 제 2 웰 영역상에 형성된 제 2 스트링과; 각 제 1 내지 제 2 스트링과 전기적으로 공유되어 연결된 하나의 비트라인과; 각 스트링 상부에 각각 독립적으로 배열된, 비트라인 방향으로 연장 형성된 1쌍의 플레이트 라인을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터의 게이트는 제 1 스트링 선택 라인에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터의 게이트는 제 1 스트링 선택 라인에 공통 연결되며, 각 스트링의 다수개의 메모리셀들의 콘트롤 게이트는 각각 해당 워드라인에 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 연결되고 소오스는 공통 소오스 라인에 공통 연결되며, 이 스트링쌍이 행방향으로 반복 배열되는 구조를 갖는 불 휘발성 반도체 메모리 장치에 있어서, 프로그램 동작시에는 상기 비트라인과 플레이트 라인에 프로그램하고자 하는 2개의 2진 정보를 동시에 인가하여 4레벨/2비트의 문턱 전압을 갖도록 하여 메모리 셀 트랜지스터들에 2진 정보를 프로그램하고, 독출동작시에는 다수의 워드라인중 선택된 워드라인에 제 2 Vread 전압, 플레이트 라인에 제 3 Vread 전압, 비선택된 워드라인, 소오스 선택 라인 및 선택된 스트링 라인에 제 1 Vread 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들중 해당하는 메모리셀 트랜지스터로부터 정보를 독출하며, 소거동작시에는 다수의 워드라인중 선택된 워드라인 및 플레이트 라인에 0V, 상기 제 2 웰 영역에 Verase 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들 중 해당하는 메모리셀 트랜지스터에 프로그램된 정보를 소거한다. 이 장치에 있어서, 상기 반도체 기판은 p- 형이고, 상기 제 1 웰 영역은 n- 형이고, 제 2 웰 영역은 p- 형이다.
이 장치에 있어서, 프로그램동작시, 0 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 1 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1 고전압을 인가한다.
이 장치에 있어서, 프로그램 동작시, 1 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 1 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 2 고전압을 인가한다.
이 장치에 있어서, 프로그램 동작시, 10 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 1 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 3 고전압을 인가한다.
이 장치에 있어서, 프로그램 동작시, 11 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 1 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 전원 전압 이상의 전압, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1 고전압을 인가한다.
이 장치에 있어서, 제 1 고전압과 제 2 고전압은 모두 메모리 셀 트랜지스터의 플로팅 게이트로 F-N 터널링이 가능한 전압이고, 제 3 전압은 플로팅 게이트로 F-N 터널링이 불가능한 전압이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 1 스트링과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 2 스트링과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 하나의 비트라인과; 상기 제 1 및 제 2 스트링상에 상기 제 1 및 제 2 스트링과 중첩되도록 형성되며, 비트라인 방향으로 연장 형성된 플레이트 라인을 포함한다.
이 장치에 있어서, 플레이트 라인은 폴리실리콘막 또는 폴리사이드 중, 어느 하나로 형성된다.
상술한 목적을 달성하기 위한 본 발명은, 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 1 스트링과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 2 스트링과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 하나의 비트라인과; 상기 제 1 및 제 2 스트링상에 상기 제 1 및 제 2 스트링과 중첩되도록 형성되며, 비트라인 방향으로 연장 형성된 플레이트 라인을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터의 드레인은 상기 비트라인에 연결되고 게이트는 제 1 스트링 선택 라인에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터의 게이트는 제 2 스트링 선택 라인에 공통 연결되며, 각 스트링의 다수개의 메모리셀들의 콘트롤 게이트는 각각 해당 워드라인에 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 연결되고 소오스는 공통 소오스라인에 공통 연결되며, 이 1쌍의 스트링이 반복 배열되는 구조를 갖는다.
이 장치에 있어서, 플레이트 라인은 폴리실리콘막 또는 폴리사이드 중, 어느 하나이다.
이 장치에 있어서, 상기 불 휘발성 반도체 메모리 장치는 반도체 기판과; 반도체 기판상에 형성된 제 1 웰 영역과; 제 1 웰 영역상에 형성된 메모리 셀 트랜지스터의 바디가 되는 제 2 웰 영역과; 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터와 소오스 선택 트랜지스터 사이의 각각 콘트롤 게이트와 플로팅 게이트를 갖는 다수의 메모리셀을 구비하는 제 2 웰 영역상에 형성된 제 1 스트링과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 증가형 소오스 선택 트랜지스터, 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터와 소오스 선택 트랜지스터 사이의 각각 콘트롤 게이트와 플로팅 게이트를 갖는 다수의 메모리셀을 구비하는 제 2 웰 영역상에 형성된 제 2 스트링과; 각 제 1 내지 제 2 스트링과 전기적으로 공유되어 연결된 하나의 비트라인과; 제 1 내지 제 2 스트링의 상부에 제 1 내지 제 2 스트링과 중첩되도록 배열된, 비트라인 방향으로 연장 형성된 플레이트 라인을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터의 게이트는 제 1 스트링 선택 라인에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터의 게이트는 제 2 스트링 선택 라인에 공통 연결되며, 각 스트링의 다수개의 메모리셀들의 콘트롤 게이트는 각각 해당 워드라인에 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 연결되고 소오스는 공통소오스라인에 공통 연결되며, 이 스트링쌍이 행방향으로 반복 배열되는 구조를 갖는 불 휘발성 반도체 메모리 장치에 있어서, 프로그램 동작시에는 상기 비트라인과 플레이트 라인에 프로그램하고자 하는 2개의 2진 정보를 동시에 인가하여 4레벨/2비트의 문턱 전압을 갖도록 하여 메모리 셀 트랜지스터들에 2진 정보를 프로그램하고, 독출동작시에는 다수의 워드라인 중 선택된 워드라인에 제 1, 제 2, 그리고 제 3 Vread 전압 중 어느 하나의 Vread 전압을 인가하고, 플레이트 라인에 제 3 Vread 전압, 비선택된 워드라인에 제 4 Vread 전압, 소오스 선택 라인 및 선택된 스트링 라인에 Vcc 이상의 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들 중 해당하는 메모리셀 트랜지스터로부터 정보를 독출하며, 소거동작시에는 다수의 워드라인 중 선택된 워드라인 및 플레이트 라인에 0V, 상기 제 2 웰 영역에 Verase 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들 중 해당하는 메모리셀 트랜지스터에 프로그램된 정보를 소거한다.
이 장치에 있어서, 상기 반도체 기판은 p- 형이고, 상기 제 1 웰 영역은 n- 형이고, 제 2 웰 영역은 p- 형이다.
이 장치에 있어서, 프로그램동작시, 0 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1 고전압을 인가한다.
이 장치에 있어서, 프로그램 동작시, 1 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 2 고전압을 인가한다.
이 장치에 있어서, 프로그램 동작시, 10 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 3 고전압을 인가한다.
이 장치에 있어서, 프로그램 동작시, 11 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 4 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 전원 전압 이상의 전압, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1, 제 2, 그리고 제 3 고전압 중, 어느 하나를 인가한다.
이 장치에 있어서, 제 1 고전압, 제 2 고전압, 제 3 고전압, 그리고 제 4 고전압은 모두 메모리 셀 트랜지스터의 플로팅 게이트로 F-N 터널링이 가능한 전압이다.
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 1 스트링과; 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 2 스트링과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 적어도 두 개 이상의 비트라인과; 인접한 비트라인과 관련하여, 인접한 스트링들상에 중첩되도록 형성된 플레이트 라인을 포함한다.
이 장치에 있어서, 플레이트 라인은 폴리실리콘막 또는 폴리사이드 중, 어느 하나로 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 1 스트링과; 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터와 상기 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 2 스트링(11b)과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 적어도 두 개 이상의 비트라인과; 인접한 비트라인과 관련하여, 인접한 스트링들상에 중첩되도록 형성된 플레이트 라인을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터의 드레인은 상기 비트라인에 연결되고 게이트는 제 1 스트링 선택 라인에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터의 게이트는 제 2 스트링 선택 라인에 공통 연결되며, 각 스트링의 다수개의 메모리셀들의 콘트롤 게이트는 각각 해당 워드라인에 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 연결되고 소오스는 공통 소오스라인에 공통 연결되며, 이 1쌍의 스트링이 반복 배열되는 구조를 갖는다. 이 장치에 있어서, 플레이트 라인은 폴리실리콘막 또는 폴리사이드 중, 어느 하나이다.이 장치에 있어서, 상기 불 휘발성 반도체 메모리 장치는 반도체 기판과; 반도체 기판상에 형성된 제 1 웰 영역과; 제 1 웰 영역상에 형성된 메모리 셀 트랜지스터의 바디가 되는 제 2 웰 영역과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터와 소오스 선택 트랜지스터 사이의 각각 콘트롤 게이트와 플로팅 게이트를 갖는 다수의 메모리셀을 구비하는 제 2 웰 영역상에 형성된 제 1 스트링과; 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 소오스 선택 트랜지스터, 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터와 소오스 선택 트랜지스터 사이의 각각 콘트롤 게이트와 플로팅 게이트를 갖는 다수의 메모리셀을 구비하는 제 2 웰 영역상에 형성된 제 2 스트링과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 적어도 두 개 이상의 비트라인과; 인접한 비트라인과 관련하여, 인접한 스트링들상에 중첩되도록 형성된 플레이트 라인을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터의 게이트는 제 1 스트링 선택 라인에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터의 게이트는 제 1 스트링 선택 라인에 공통 연결되며, 각 스트링의 다수개의 메모리셀들의 콘트롤 게이트는 각각 해당 워드라인에 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 연결되고 소오스는 공통 소오스 라인에 공통 연결되며, 이 스트링쌍이 행방향으로 반복 배열되는 구조를 갖는 불 휘발성 반도체 메모리 장치에 있어서, 프로그램 동작시에는 상기 비트라인과 플레이트 라인에 프로그램하고자 하는 2개의 2진 정보를 동시에 인가하여 4레벨/2비트의 문턱 전압을 갖도록 하여 메모리 셀 트랜지스터들에 2진 정보를 프로그램하고, 독출동작시에는 다수의 워드라인 중 선택된 워드라인에 제 1, 제 2, 그리고 제 3 Vread전압 중 어느 하나의 Vread 전압을 인가하고, 플레이트 라인에 제 3 Vread전압, 비선택된 워드라인에 제 4 Vread 전압, 소오스 선택 라인 및 선택된 스트링 라인에 Vcc 이상의 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들 중 해당하는 메모리셀 트랜지스터로부터 정보를 독출하며, 소거동작시에는 다수의 워드라인 중 선택된 워드라인 및 플레이트 라인에 0V, 상기 제 2 웰 영역에 Verase 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들중 해당하는 메모리셀 트랜지스터에 프로그램된 정보를 소거한다.
이 장치에 있어서, 상기 반도체 기판은 p- 형이고, 상기 제 1 웰 영역은 n- 형이고, 제 2 웰 영역은 p- 형이다.
이 장치에 있어서, 프로그램동작시, 0 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1 고전압을 인가한다.
이 장치에 있어서, 프로그램동작시, 1 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 2 고전압을 인가한다.
이 장치에 있어서, 프로그램 동작시, 10 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 3 고전압을 인가한다.
이 장치에 있어서, 프로그램 동작시, 11 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인 중 선택된 워드라인에 제 4 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 전원 전압 이상의 전압, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1, 제 2, 그리고 제 3 고전압 중, 어느 하나를 인가한다.
이 장치에 있어서, 제 1 고전압, 제 2 고전압, 제 3 고전압, 그리고 제 4 고전압은 모두 메모리 셀 트랜지스터의 플로팅 게이트로 F-N 터널링이 가능한 전압이다.
(작용)
본 발명의 불 휘발성 반도체 메모리 장치는 각 스트링 또는 비트라인마다 플레이트 라인을 독립적으로 배치하여 비트라인과 플레이트 라인에 프로그램 전압을 동시에 인가하여 줌으로써, 유기시켜 프로그램 시간을 줄이고 프로그램 전압을 감소시킬 수 있다. 또한, 본 발명의 불 휘발성 반도체 메모리 장치는 프로그램 동작시에는 상기 비트라인과 플레이트 라인에 프로그램하고자 하는 2개의 2진 정보를 동시에 인가하여 4레벨/2비트의 문턱 전압을 갖도록 하여 종래 보다 짧은 시간에 낮은 전압으로 메모리 셀 트랜지스터들에 2진 정보를 프로그램할 수 있다.
(실시예)
본 발명의 신규한 불 휘발성 반도체 메모리 장치는 도 1에 도시된 바와 같이 각 스트링(11a, 11b)마다 플레이트 라인(21a, 21b)을 비트라인 방향으로 독립적으로 배치하고 스트링(11a, 11b)을 비트라인(12)에 콘택(12c)을 통해 공통으로 연결하여 비트라인(12)과 플레이트 라인(21)에 프로그램 전압을 동시에 인가하여 줌으로써, 4레벨/2비트의 캐패시티브 커플링 전압을 유기시켜 프로그램 시간을 줄이고 캐패시티브 커플링율을 증가시켜 프로그램 전압을 감소시킨다.
본 발명의 불 휘발성 반도체 메모리 장치는 프로그램 동작시에는 상기 비트라인(12)과 플레이트 라인(21)에 프로그램하고자 하는 2개의 2진 정보를 동시에 인가하여 4레벨/2비트의 문턱전압중 해당하는 문턱 전압을 갖도록 하여 메모리 셀 트랜지스터에 2진 정보를 프로그램하고, 독출동작시에는 다수의 워드라인(WL)중 선택된 워드라인에 제 2 Vread전압, 플레이트 라인(21)에 제 3 Vread전압, 비선택된 워드라인, 소오스 선택 라인(SSL3) 및 선택된 스트링 라인에 제 1 Vread 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들중 해당하는 메모리셀 트랜지스터로부터 정보를 독출하며, 소거동작시에는 다수의 워드라인(WL)중 선택된 워드라인 및 플레이트 라인에 0V, 상기 p- 형 웰(3)에 Verase 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들중 해당하는 메모리셀 트랜지스터에 프로그램된 정보를 소거한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제 1 실시예
도 1은 본 발명의 제 1 실시예에 따른 낸드형 멀티레벨의 플래쉬 EEPROM 의 평면도를 도시한 것이고, 도 2는 도 1의 플래쉬 EEPROM 의 등가 회로도를 도시한 것이다.
본 발명의 제 1 실시예에 따른 낸드형 멀티레벨의 플래쉬 EEPROM 은 다수개의 메모리셀이 행과 열의 매트릭스 형태의 메모리셀 어레이로 배열되었으나, 도 1 및 도 2에는 하나의 비트라인에 대해서만 도시하였다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 낸드형 멀티레벨의 플래쉬 EEPROM 은 1쌍의 스트링(11)이 하나의 비트라인(12)마다 배열된다. 1쌍의 스트링중 제 1 스트링(11a)은 비트라인(12)과 공통 소오스 라인 사이에 직렬 연결된, 증가형(enhancement type)의 제 1 스트링 선택 트랜지스터(ST1a), 공핍형(depletion type)의 제 2 스트링 선택 트랜지스터(ST2a), 증가형 소오스 선택 트랜지스터(ST3a), 그리고 상기 제 2 스트링 선택 트랜지스터(ST2a)과 소오스 선택 트랜지스터(ST3a)사이의 다수의 메모리셀(M1a- Mna)을 구비한다.
제 2 스트링(11b)은 비트라인(12)과 공통 소오스 라인 사이에 직렬 연결된, 공핍형의 제 1 스트링 선택 트랜지스터(ST1b), 증가형의 제 2 스트링 선택 트랜지스터(ST2b), 증가형 소오스 선택 트랜지스터(ST3b), 그리고 상기 제 2 스트링 선택 트랜지스터(ST2b)와 소오스 선택 트랜지스터(ST3b)사이의 다수의 메모리셀(M1b-Mnb)을 구비한다.
각 스트링(11a, 11b)의 제 1 스트링 선택 트랜지스터(ST1a), (ST1b)의 드레인은 비트라인(12)에 연결되고 게이트는 제 1 스트링 선택 라인(SSL1)에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터(ST2a), (ST2b)의 게이트는 제 2 스트링 선택 라인(SSL2)에 공통 연결된다. 그리고, 각 스트링의 다수개의 메모리셀 트랜지스터(M1a-Mna), (M1b-Mnb)의 콘트롤 게이트(9)는 각각 해당 워드라인(WL0-WLN)에 연결되고, 각 스트링의 소오스 선택 트랜지스터(ST3a), (ST3b)의 게이트는 소오스 선택 라인(SSL3)에 공통 연결되고 소오스는 공통 소오스 라인(CSL)에 공통 연결된다. 본 발명에서는 메모리셀 트랜지스터(M1a-Mna), (M1b-Mnb)로 EEPROM 을 사용하였으나, 전자주입이 가능한 EPROM 을 사용할 수도 있으며, 마스크 프로그래머블 롬(mask programmable ROM)을 사용할 수도 있다.
또한 각 스트링(11a, 11b)에는 비트라인 방향으로 길게 연장된 플레이트 라인(PLa, PLb)이 독립적으로 배열된다. 이와 같이 제 1 및 제 2 스트링(11a, 11b)이 콘택(12c)을 통해 하나의 비트라인(12)에 전기적으로 공유되어 하나의 스트링쌍을 이루고, 이러한 스트링쌍 구조를 기본단위로 하여 행방향으로 반복 배열되어진다.
도 3은 도 1의 본 발명의 플래쉬 EEPROM 에 있어서, X-X' 방향의 단면 구조를 도시한 것이고, 도 4는 본 발명의 플래쉬 EEPROM 에 있어서, Y-Y' 방향의 단면 구조를 도시한 것이다.
본 발명의 플래쉬 EEPROM의 단면 구조는 p- 형 기판(1)상에 n- 형 웰(2)이 형성되고, n- 형 웰(2)상에 메모리 셀 트랜지스터(M1a-Mna) 및 (M1b-Mnb)의 바디가 되는 p- 형 웰(3)이 형성된 구조를 갖는다. p- 형 웰(3)상에는 일정 간격마다 소자분리영역(4)이 형성되고, 소자분리영역(4)사이의 영역은 활성영역(5)이 된다.
p- 형 웰(3)의 활성영역(5)중 메모리셀 트랜지스터 영역에서는 게이트 절연막(6), 플로팅 게이트(7), 유전체막(8) 및 콘트롤 게이트(9)가 형성되고, 게이트 양측의 활성영역(5)에는 n+ 형 소오스/드레인 영역(10)이 형성된다. p- 형 웰(3)의 활성영역(5)중 스트링 선택 트랜지스터 또는 소오스 선택 트랜지스터 영역에서는 스트링 또는 소오스 선택 트랜지스터가 EEPROM 이 아닌 일반 모스 트랜지스터로 구성되므로, 게이트 절연막(6)이 형성되고, 그 위에 콘택홀을 통해 플로팅 게이트(7) 및 스트링 선택 라인(14) 그리고 플로팅 게이트(7) 및 소오스 선택 라인(19)이 콘택되어 게이트를 형성한다.
게이트(9)를 포함한 기판 전면에 절연막(22)이 형성되고, 활성영역(5)상부의 절연막(22)상에 일정 간격을 두고 플레이트 전극(21)이 길게 연장 형성된다. 이때, 절연막(22)은 콘트롤 게이트(9)상부의 두께가 콘트롤 게이트 및 플로팅 게이트의 측면이나 소오스/드레인 영역 상부의 두께보다 두껍게 형성되며, 절연막(22)의 두께는 500Å 이하의 두께를 갖는다. 절연막(22)으로는 CVD 산화막이나 열산화막, 또는 ONO 절연막이 사용되기도 하고, 플레이트 전극(21)으로는 폴리실리콘 또는 텅스텐 폴리사이드를 사용하기도 한다.
상기한 바와 같은 구조를 갖는 본 발명의 멀티레벨을 갖는 플래쉬 EEPROM 은 동시에 입력되는 2가지의 2진 데이타를 디코딩하여 해당하는 전압을 상기 비트라인(12) 및 플레이트 라인(21)에 동시에 각각 인가하고, 각 인가된 전압의 조합에 의해 메모리 셀 트랜지스터의 플로팅 게이트(7)에 커플링 전압을 유기시킨다. 이와 같이 본 발명의 플래쉬 EEPROM 은 메모리셀 트랜지스터의 플로팅 게이트(9)의 커플링 전압을 인가되는 프로그램 전압에 따라서 4레벨/2비트 이상으로 다르게 유기시켜 줌으로써 각 메모리셀 트랜지스터에는 4레벨/2비트의 문턱 전압이 프로그램 된다. 따라서, 독출시에는 상기한 멀티-레벨의 문턱 전압으로 프로그램된 각 메모리셀 트랜지스터로부터 서로 다른 전류값을 감지함으로써 해당하는 메모리 셀 트랜지스터로부터 독출동작이 이루어진다.
상기한 바와 같은 구조를 갖는 본 발명의 멀티레벨을 갖는 플래쉬 EEPROM 의 동작을 상세히 설명하면 다음과 같다.
먼저, 프로그램 동작을 설명한다. 메모리셀의 초기 상태를 11 즉 -3V 의 문턱 전압 레벨로 만든 후 프로그램 동작을 수행한다. 다수의 비트라인중 선택된 비트라인에 0V, 비선택된 비트라인에 전원 전압(Vcc) 레벨 이상의 전압을 인가한다. 제 1 및 제 2 스트링 선택 라인 SSL1 과 SSL2 (13, 14)에는 전원 전압(Vcc) 레벨 이상의 전압을 인가하고 소오스 선택 라인 SSL3(19)에는 0V 전압을 인가함으로써, 비트라인에 인가된 전압이 공통 소오스 라인 CSL(20)으로 인가되지 않도록 한다.
다수의 워드라인중 선택된 워드라인에는 메모리셀 트랜지스터(M1a-M1n), (M2a-M2n)의 플로팅 게이트로 전자의 Fowler-Nordheim (F-N) 터널링이 가능한 제 1 고전압(~16V)을 인가한다. 여기서, 워드라인이 선택되었다는 것은 플로팅 게이트로 전자를 충전하는 것을 의미하고, 워드라인이 비선택되었다는 것은 플로팅 게이트로 전자가 충전 또는 방전되지 않고 이전의 상태를 그대로 유지하는 것을 의미한다.
그리고, 다수의 플레이트 라인중 선택된 플레이트 라인에는 메모리셀 트랜지스터에 프로그램하고자 하는 데이타가 0 일 경우에는 제 1 고전압(~16V)을 인가하고, 1 일경우에는 제 2 고전압(~10V), 10 일 경우에는 제 3 고전압(~8V), 그리고 11 일 경우에는 제 1 고전압 또는 제 2 고전압 또는 제 3 고전압 중, 하나의 고전압을 각각 인가한다.
여기서, 메모리셀 트랜지스터에 프로그램하고자 하는 데이타가 11 일 경우에는 비트라인에 전원 전압(Vcc) 레벨 이상의 전압이 인가되고, 플레이트 라인에는 제 1 고전압 또는 제 2 고전압 또는 제 3 고전압 중, 하나의 고전압이 인가됨에 따라 메모리셀 트랜지스터의 소오스/드레인(10) 및 채널 영역에는 F-N 터널링이 발생하지 않는 전압이 플레이트 라인(21)에 인가된 제 1 고전압에 의해 캐패시턴스 커플링으로 유기되어(약 6-8V) 초기에 소거된 문턱 전압(-3V) 레벨을 그대로 유지한다.
다음, 소거 동작을 설명한다. 메모리 셀 트랜지스터의 바디인 p- 형 웰(3)에 16V 이상의 소거 전압을 인가하고, 다수의 워드라인중 선택된 워드라인 및 다수의 플레이트 라인 중 플레이트 라인에만 0V 전압을 인가하며, 그 이외의 것은 플로팅시킨다. 따라서, 선택된 메모리 셀 트랜지스터의 플로팅 게이트에서 p- 형 웰(3)로 전자를 방전시켜 줌으로써 소거 동작을 수행한다.
마지막으로, 독출동작을 설명한다. 다수의 비트라인중 선택된 비트라인에는 0V 이상의 Vb/1 전압을 인가하고, 선택된 스트링 선택 라인, 소오스 선택 라인 그리고 비선택된 워드라인에는 전원 전압(Vcc) 레벨 이상의 제 1 Vread 전압(~6V)을 인가하며, 소오스 라인에는 0V를 인가한다. 또한, 선택된 워드라인에는 1 문턱 전압과 같은 레벨의 전압과 0 문턱 전압과 같은 레벨의 전압 사이의 제 2 Vread 전압을 인가하며, 다수의 플레이트 라인 중 선택된 플레이트 라인에는 0V를 인가하거나 전원 전압(Vcc) 또는 제 2 Vread 전압과 동일한 제 3 Vread 전압을 인가한다.
이때, 프로그램된 문턱 전압의 레벨에 따라 비트라인에서 공통 소오스 라인으로 흐르는 전류의 차이가 발생하게 된다. 이에 따라, 0. 1, 10, 11 이 감지된다. 예를 들면, 0=2.5V, 1=1.5V, 10=0.5V, 11=-3V 의 문턱 전압 레벨을 갖는다면, 비선택된 워드라인에는 제 1 Vread 전압(~6V)이 인가되고, 선택된 워드라인에는 2V 의 전압이 인가된다. 이때, 비트라인에서 공통 소오스 라인으로 흐르는 전류는 0=0│LA, 1=2-4│LA, 10= 6-10│LA, 11=13-20│LA 이 된다.
상기에서 설명한 본 발명의 동작 조건은 (표1)에 리스트되어 있다. (표1)에서, 제 1 고전압, 제 2 고전압 및 제 3 고전압의 크기는 제 1 고전압제 2 고전압제 3 고전압으로서, 각각의 전압은 제 1 고전압은 ~16V, 제 2 고전압은 ~12V, 제 3 고전압은 ~8V 이다. 제 1 및 제 2 고전압은 플로팅 게이트로 F-N 터널링이 가능한 전압이고 제 3 고전압은 플로팅 게이트로 F-N 터널링이 불가능한 전압이다. Vrease 는 플로팅 게이트에서 메모리 셀 트랜
지스터의 바디로 F-N 터널링이 가능한 전압으로서 ~16V 이다. Vb/1 은 1-7V 이고, 제 1 Vread 전압은 ~6V 이다. 제 2 Vread 전압은 1의 문턱 전압 레벨 보다 크고 0문턱 전압 레벨 보다 낮은 전압으로서 ~2V 이고, 선택된 플레이트에 인가되는 제 3 Vread 전압은 제 2 Vread전압 또는 전원 전압(Vcc) 또는 0V 이다.
[표 1]
Figure kpo00001
제 2 실시예
도 5는 본 발명의 제 2 실시예에 따른 낸드형 멀티레벨의 플래쉬 EEPROM 의 평면도를 도시한 것이고, 도 6은 도 5의 플래쉬 EEPROM 의 등가 회로도를 도시한 것이다.
본 발명의 제 2 실시예에 따른 낸드형 멀티레벨의 플래쉬 EEPROM 은 다수개의 메모리셀이 행과 열의 매트릭스 형태의 메모리셀 어레이로 배열되었으나, 도 5 및 도 6에는 두개의 비트라인에 대해서만 도시하였다.
도 5 및 도 6을 참조하면, 본 발명의 제 2 실시예에 따른 낸드형 멀티레벨의 플래쉬 EEPROM 은 1쌍의 스트링(11)이 하나의 비트라인(12)마다 배열된다. 1쌍의 스트링중 제 1 스트링(11a')은 비트라인(12')과 공통 소오스 라인 사이에 직렬 연결된, 증가형(enhancement type)의 제 1 스트링 선택 트랜지스터(ST1a'), 공핍형(depletion type)의 제 2 스트링 선택 트랜지스터(ST2a'), 증가형 소오스 선택 트랜지스터(ST3a'), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2a')과 소오스 선택 트랜지스터(ST3a')사이의 다수의 메모리셀(M1a'- Mna')을 구비한다.
제 2 스트링(11b')은 비트라인(12')과 공통 소오스 라인 사이에 직렬 연결된, 공핍형의 제 1 스트링 선택 트랜지스터(ST1b'), 증가형의 제 2 스트링 선택 트랜지스터(ST2b'), 증가형 소오스 선택 트랜지스터(ST3b'), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2b')와 소오스 선택 트랜지스터(ST3b')사이의 다수의 메모리셀(M1b'-Mnb')을 구비한다.
그리고, 각 스트링(11a', 11b')의 제 1 스트링 선택 트랜지스터(ST1a'), (ST1b')의 드레인은 비트라인(12')에 연결되고 게이트는 제 1 스트링 선택 라인(SSL1')에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터(ST2a'), (ST2b')의 게이트는 제 2 스트링 선택 라인(SSL2')에 공통 연결된다. 그리고, 각 스트링의 다수개의 메모리셀 트랜지스터(M1a'-Mna'), (M1b'-Mnb')의 콘트롤 게이트(9)는 각각 해당 워드라인(WL0'-WLn')에 연결되고, 각 스트링의 소오스 선택 트랜지스터(ST3a'), (ST3b')의 게이트는 소오스 선택 라인(SSL3')에 공통 연결되고 소오스는 공통 소오스 라인(CSL')에 공통 연결된다.
본 발명에서는 메모리셀 트랜지스터(M1a'-Mna'), (M1b'-Mnb')로 EEPROM 을 사용하였으나, 전자 주입이 가능한 EPROM 을 사용할 수도 있으며, 마스크 프로그래머블 롬을 사용할 수도 있다.
또한, 본 발명의 제 2 실시예에서는, 각 스트링(11a', 11b')이 공유하고 있는 비트라인 단위마다 비트라인 방향으로 길게 연장된 플레이트 라인(PLa', PLb')이 배열되고, 이 플레이트 라인(PLa', PLb')은 하나의 비트라인과 전기적으로 공유되어 있는 1쌍의 스트링과 중첩되도록 형성된다.
그리고, 이와 같이 제 1 및 제 2 스트링(11a, 11b)이 콘택(12c)을 통해 하나의 비트라인(12)에 전기적으로 공유되어 하나의 스트링쌍을 이루는 구조가 행방향으로 반복 배열되어진다.
도 7은 도 5 본 발명의 플래쉬 EEPROM 에 있어서, X1-X1' 방향의 단면 구조를 도시한 것이고, 도 8은 Y1-Y1' 방향의 단면 구조를 도시한 것이다.
도 7 및 도 8을 참조하면, 본 발명의 제 2 실시예에 따른 플래쉬 EEPROM의 단면 구조는, p- 형 기판(1)상에 n- 형 웰(2)이 형성되고, n- 형 웰(2)상에 메모리 셀 트랜지스터(M1a'-Mna') 및 (M1b'-Mnb')의 바디가 되는 p- 형 웰(3)이 형성된 구조를 갖는다. 그리고, p- 형 웰(3)상에는 일정 간격마다 소자분리영역(4)이 형성되고, 소자분리영역(4)사이의 영역은 활성영역(5)이 된다.
또한, p- 형 웰(3)의 활성영역(5)중 메모리셀 트랜지스터 영역에서는 게이트 절연막(6), 플로팅 게이트(7), 유전체막(8) 및 콘트롤 게이트(9)가 형성되고, 게이트 양측의 활성영역(5)에는 n+ 형 소오스/드레인 영역(10)이 형성된다. 그리고, 도면에는 도시되지 않았지만, p- 형 웰(3)의 활성영역(5)중 스트링 선택 트랜지스터 또는 소오스 선택 트랜지스터 영역에서는 스트링 또는 소오스 선택 트랜지스터가 EEPROM 이 아닌 일반 모스 트랜지스터로 구성되므로, 게이트 절연막이 형성되고, 그 위에 콘택홀을 통해 플로팅 게이트 및 스트링 선택 라인 그리고 플로팅 게이트 및 소오스 선택 라인이 콘택되어 게이트를 형성한다.
또한, 워드라인(15', 16', 17')의 상부 및 측벽, 플로팅 게이트(7)의 측벽, 활성영역(5)의 소오스/드레인 영역(10)상에 소정 두께를 갖는 절연막(24)을 사이에 두고 플레이트 전극(21a', 22a')이 형성된다. 특히, 도 7에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 플래쉬 EEPROM에서는 하나의 플레이트 라인(21a')이 두 개의 플로팅 게이트(7a, 7b)와 중첩되도록 형성됨을 알 수 있다.
여기에서, 상기 절연막(24)은 약 100 - 500Å 범위내의 두께를 갖는다. 그리고, 절연막(24)으로는 CVD 산화막이나 열산화막, 또는 ONO 절연막이 사용되기도 하고, 플레이트 전극(21a', 22a')으로는 폴리실리콘 또는 텅스텐 폴리사이드를 사용하기도 한다.
상기한 바와 같은 구조를 갖는 플래쉬 EEPROM 은 동시에 입력되는 2가지의 2진 데이타를 디코딩하여 해당하는 전압을 상기 비트라인(12', 12) 및 플레이트 라인(21a', 22a')에 동시에 각각 인가하고, 각 인가된 전압의 조합에 의해 메모리 셀 트랜지스터의 플로팅 게이트(7)에 커플링 전압을 유기시킨다. 또한, 상술한 플래쉬 EEPROM 은 메모리셀 트랜지스터의 플로팅 게이트(7)의 커플링 전압을 인가되는 프로그램 전압에 따라서 4레벨/2비트 이상으로 다르게 유기시켜 줌으로써 각 메모리셀 트랜지스터에는 4레벨/2비트의 문턱 전압이 프로그램된다. 따라서, 독출시에는 상기한 멀티-레벨의 문턱 전압으로 프로그램된 각 메모리셀 트랜지스터로부터 서로 다른 전류값을 감지함으로써 해당하는 메모리 셀 트랜지스터로부터 독출동작이 이루어진다.
상술한 바와 같은 구조를 갖는 본 발명의 제 2 실시예에 따른 멀티레벨을 갖는 플래쉬 EEPROM 의 동작은 다음과 같다.
먼저, 프로그램 동작을 설명한다. 메모리셀의 초기 상태를 11 즉 -3V 의 문턱전압 레벨로 만든 후 프로그램 동작을 수행한다. 다수의 비트라인중 선택된 비트라인에 0V, 비선택된 비트라인에 전원 전압(Vcc) 레벨 이상의 전압을 인가한다. 제 1 및 제 2 스트링 선택 라인 SSL1' 과 SSL2' (13', 14')에는 전원 전압(Vcc) 레벨 이상의 전압을 인가하고, 소오스 선택 라인 SSL3'(19')에는 0V 전압을 인가함으로써, 비트라인에 인가된 전압이 공통 소오스 라인 CSL'(20')으로 인가되지 않도록 한다.
다수의 워드라인중 선택된 워드라인에는 메모리셀 트랜지스터(M1a'-M1n'), (M2a'-M2n')의 플로팅 게이트로 전자의 Fowler-Nordheim (F-N) 터널링이 가능한 제 4 고전압(~16V)을 인가한다. 여기서, 워드라인이 선택되었다는 것은 플로팅 게이트로 전자를 충전하는 것을 의미하고, 워드라인이 비선택되었다는 것은 플로팅 게이트로 전자가 충전 또는 방전되지 않고 이전의 상태를 그대로 유지하는 것을 의미한다.
그리고, 다수의 플레이트 라인중 선택된 플레이트 라인에는 메모리셀 트랜지스터에 프로그램하고자 하는 데이타가 0 일 경우에는 제 1 고전압(12-14V)을 인가하고, 1 일 경우에는 제 2 고전압(10-12V), 10 일 경우에는 제 3 고전압(8-10V), 그리고 11 일 경우에는 제 1 고전압, 제 2 고전압, 제 3 고전압 중, 어느 하나를 인가한다.
여기서, 메모리셀 트랜지스터에 프로그램하고자 하는 데이타가 11 일 경우에는 비트라인에 전원 전압(Vcc) 레벨 이상의 전압이 인가되고, 플레이트 라인에는 제 1 고전압 또는 제 2 고전압 또는 제 3 고전압 중, 하나의 고전압이 인가됨에 따라 메모리셀 트랜지스터의 소오스/드레인(10) 및 채널 영역에는 F-N 터널링이 발생하지 않는 전압이 플레이트 라인(21')에 인가된 제 3 고전압에 의해 캐패시턴스 커플링으로 유기되어(약 5-8V) 초기에 소거된 문턱 전압(-3V) 레벨을 그대로 유지한다.
다음, 소거 동작을 설명한다. 메모리 셀 트랜지스터의 바디인 p- 형 웰(3)에 16V 이상의 소거 전압을 인가하고, 다수의 워드라인 중 선택된 워드라인 및 다수의 플레이트 라인 중 선택된 플레이트 라인에만 0V 전압을 인가하며, 그 이외의 것은 플로팅시킨다. 따라서, 선택된 메모리 셀 트랜지스터의 플로팅 게이트에서 p- 형 웰(3)로 전자를 방전시켜 줌으로써 소거 동작을 수행한다.
마지막으로, 독출동작을 설명한다. 다수의 비트라인중 선택된 비트라인에는 0V 이상의 전압을 인가하고, 선택된 스트링 선택 라인, 소오스 선택 라인 그리고 비선택된 워드라인에는 제 4 Vread 전압(~2.5V 이상, 보통 3.3V)을 인가하며, 소오스라인에는 0V를 인가한다. 또한, 선택된 워드라인에는 제 1, 제 2, 그리고 제 3 Vread 전압(일반적으로, 2.4V, 1.2V, 0V)중 어느 하나를 인가하며, 다수의 플레이트 라인 중 선택된 플레이트 라인에는 전원 전압(Vcc) 또는 제 3 Vread 전압을 인가한다.
이때, 프로그램된 문턱 전압의 레벨에 따라 비트라인에서 공통 소오스 라인으로 흐르는 전류의 차이가 발생하게 된다. 이에 따라, 0. 1, 10, 11 이 감지된다.
상기에서 설명한 본 발명의 동작 조건은 (표2)에 리스트되어 있다. (표2)에서, 제 1 고전압, 제 2 고전압, 제 3 고전압, 그리고 제 4 고전압의 크기는 제 4 고전압≥제 1 고전압≥제 2 고전압≥제 3 고전압으로서, 각각의 전압은 제 1 고전압은 12-14V, 제 2 고전압은 10-12V, 제 3 고전압은 8-10V , 제 4 고전압은 14V 이상이다. 또한, 제 1, 제 2, 제 3, 그리고 제 4 고전압은 플로팅 게이트로 F-N 터널링이
가능한 전압이고, Vrease 는 플로팅 게이트에서 메모리 셀 트랜지스터의 바디로 F-N 터널링이 가능한 전압으로서 약 ~16V 이상이다. 그리고, 제 1, 제 2, 제 3, 제 4 Vread 전압은 각각 2.4V, 1.2V, 0V, 3.3V 이다.
[표 2]
Figure kpo00002
제 3 실시예
도 12는 본 발명의 제 3 실시예에 따른 낸드형 멀티레벨의 플래쉬 EEPROM 의 평면도를 도시한 것이고, 도 13은 도 12의 플래쉬 EEPROM 의 등가 회로도를 도시한 것이다.
본 발명의 제 3 실시예에 따른 낸드형 멀티레벨의 플래쉬 EEPROM 은 다수개의 메모리셀이 행과 열의 매트릭스 형태의 메모리셀 어레이로 배열되었으나, 도 12 및 도 13에는 두개의 비트라인에 대해서만 도시하였다.
도 12 및 도 13을 참조하면, 본 발명의 제 3 실시예에 따른 낸드형 멀티레벨의 플래쉬 EEPROM 은 1쌍의 스트링(11a, 11b)이 하나의 비트라인(12')마다 배열된다. 1쌍의 스트링중 제 1 스트링(11a)은 비트라인(12')과 공통 소오스 라인 사이에 직렬 연결된 공핍형(depletion type)의 제 1 스트링 선택 트랜지스터(ST1a), 증가형(enhancement type)의 제 2 스트링 선택 트랜지스터(ST2a), 증가형 소오스 선택 트랜지스터(ST3a), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2a)와 소오스 선택 트랜지스터(ST3a)사이의 다수의 메모리셀(M1a- Mna)을 구비한다.
그리고, 제 2 스트링(11b)은 비트라인(12')과 공통 소오스 라인 사이에 직렬 연결된 증가형의 제 1 스트링 선택 트랜지스터(ST1b), 공핍형의 제 2 스트링 선택 트랜지스터(ST2b), 증가형 소오스 선택 트랜지스터(ST3b), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2b)와 소오스 선택 트랜지스터(ST3b)사이의 다수의 메모리셀(M1b-Mnb)을 구비한다.
그리고, 각 스트링(11a, 11b)의 제 1 스트링 선택 트랜지스터(ST1a), (ST1b)의 드레인은 비트라인(12')에 연결되고 게이트는 제 1 스트링 선택 라인(SSL1)에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터(ST2a), (ST2b)의 게이트는 제 2 스트링 선택 라인(SSL2)에 공통 연결된다. 그리고, 각 스트링의 다수개의 메모리셀 트랜지스터(M1a-Mna), (M1b-Mnb)의 콘트롤 게이트(9)는 각각 해당 워드라인(WL0-WLn)에 연결되고, 각 스트링의 소오스 선택 트랜지스터(ST3a), (ST3b)의 게이트는 소오스 선택 라인(SSL3)에 공통 연결되고 소오스는 공통 소오스 라인(CSL)에 공통 연결된다.
본 발명에서는 메모리셀 트랜지스터(M1a-Mna), (M1b-Mnb)로 EEPROM 을 사용하였으나, 전자 주입이 가능한 EPROM 을 사용할 수도 있으며, 마스크 프로그래머블 롬을 사용할 수도 있다.
또한, 본 발명의 제 3 실시예에서는, 서로 인접한 비트라인(12', 12)과 관련하여, 인접한 스트링들(11b, 11c)상에 중첩되도록 플레이트 라인(21a, 22a)이 비트라인 방향으로 연장 형성된다. 다시 말하면, 하나의 플레이트 라인(21a)은 일 비트라인(12')과 전기적으로 공유되어 있는 1쌍의 스트링 중 일 스트링(11b)과, 그 비트라인(12')과 인접한 다른 비트라인(12)에 접속되어 있는 1쌍의 스트링 중 상기 일 스트링(11b)과 인접한 스트링(11c)과 중첩되도록 형성된다. 그리고, 일 비트라인(12')의 1쌍의 스트링 중 다른 스트링(11a)은, 그 비트라인(12')과 인접한 또 다른 비트라인에 접속되어 있는 1쌍의 스트링 중 상기 다른 스트링과 인접한 스트링과 동일한 플레이트 라인을 공유하게 된다.
그리고, 본 발명의 제 3 실시예에 따른 플래쉬 EEPROM은, 이와 같이 제 1 및 제 2 스트링(11a, 11b)이 콘택(12c)을 통해 하나의 비트라인(12')에 전기적으로 공유되어 하나의 스트링쌍을 이루는 구조가 행방향으로 반복 배열되어진다.
도 14는 도 12 본 발명의 플래쉬 EEPROM 에 있어서, X2-X2' 방향의 단면 구조를 도시한 것이고, 도 15는 Y2-Y2' 방향의 단면 구조를 도시한 것이다.
도 14 및 도 15를 참조하면, 본 발명의 제 3 실시예에 따른 플래쉬 EEPROM의 단면 구조는, p- 형 기판(1)상에 n- 형 웰(2)이 형성되고, n- 형 웰(2)상에 메모리 셀 트랜지스터(M1a-Mna) 및 (M1b-Mnb)의 바디가 되는 p- 형 웰(3)이 형성된 구조를 갖는다. 그리고, p- 형 웰(3)상에는 일정 간격마다 소자분리영역(4)이 형성되고, 소자분리영역(4)사이의 영역은 활성영역(5)이 된다.
또한, p- 형 웰(3)의 활성영역(5)중 메모리셀 트랜지스터 영역에서는 게이트 절연막(6), 플로팅 게이트(7), 유전체막(8) 및 콘트롤 게이트(9)가 형성되고, 게이트 양측의 활성영역(5)에는 n+ 형 소오스/드레인 영역(10)이 형성된다. 그리고, 도면에는 도시되지 않았지만, p- 형 웰(3)의 활성영역(5)중 스트링 선택 트랜지스터 또는 소오스 선택 트랜지스터 영역에서는 스트링 또는 소오스 선택 트랜지스터가 EEPROM 이 아닌 일반 모스 트랜지스터로 구성되므로, 게이트 절연막이 형성되고, 그 위에 콘택홀을 통해 플로팅 게이트(7) 및 스트링 선택 라인(14), 그리고 플로팅 게이트(7) 및 소오스 선택 라인(19)이 콘택되어 게이트를 형성한다.
여기에서, 상기 절연막(20)은 약 100 - 500Å 범위내의 두께를 갖는다. 그리고, 절연막(20)으로는 CVD 산화막이나 열산화막, 또는 ONO 절연막이 사용되기도 하고, 플레이트 전극(21a', 22a')으로는 폴리실리콘 또는 텅스텐 폴리사이드를 사용하기도 한다.
상기한 바와 같은 구조를 갖는 플래쉬 EEPROM 은 동시에 입력되는 2가지의 2진 데이타를 디코딩하여 해당하는 전압을 상기 비트라인(12', 12) 및 플레이트 라인(21a', 22a')에 동시에 각각 인가하고, 각 인가된 전압의 조합에 의해 메모리 셀 트랜지스터의 플로팅 게이트(7)에 커플링 전압을 유기시킨다. 또한, 상술한 플래쉬 EEPROM 은 메모리셀 트랜지스터의 플로팅 게이트(7)의 커플링 전압을 인가되는 프로그램 전압에 따라서 4레벨/2비트 이상으로 다르게 유기시켜 줌으로써 각 메모리셀 트랜지스터에는 4레벨/2비트의 문턱 전압이 프로그램된다. 따라서, 독출시에는 상기한 멀티-레벨의 문턱 전압으로 프로그램된 각 메모리셀 트랜지스터로부터 서로 다른 전류값을 감지함으로써 해당하는 메모리 셀 트랜지스터로부터 독출동작이 이루어진다.
본 발명의 EEPROM 은 각 스트링별로 독립된 플레이트 라인에 인가되는 프로그램하고자 하는 2가지의 2진 정보중 1가지 정보가 비트라인에 인가되는 다른 1가지의 정보와 함께 동시에 디코딩되고, 디코딩된 소정의 프로그램 전압이 각각 플레이트 라인 및 비트라인에 인가되기 때문에 동시에 4가지의 다른 커플링 전압이 메모리셀 트랜지스터의 플로팅 게이트에 유기된다.
따라서, 본 발명의 플래쉬 EEPROM 은 종래의 플레이트 라인없이 비트라인에만 인가되는 2가지의 2진 정보를 디코딩하고, 디코딩된 소정의 프로그램 전압을 순서적으로 인가함에 따라 발생하는 프로그램 시간의 증가 문제를 해결할 수 있으며, 플레이트 라인에 인가된 전압에 의해 캐패시티브 커플링율도 증가되어 프로그램 전압도 낮출 수 있는 이점이 있다.
또한, 플레이트 라인에 인가되는 전압은 플레이트 라인이 소정 두께를 갖는 절연막에 의해 메모리셀 트랜지스터와 격리되어 있으므로, 메모리 소자의 고집적화에 가장 제약을 주는 이웃하는 비트라인간의 소자분리특성에 전혀 영향을 미치지 않을 뿐만 아니라 증가된 캐패시턴스 커플링율에 의해 프로그램 전압을 낮출 수 있으므로 인접한 메모리셀간의 소자분리에 대한 제약을 크게 완화시키게 된다.
상기한 바와 같은 본 발명에 따르면, 각 스트링마다 플레이트 라인을 독립적으로 배치하여 비트라인과 비트라인에 프로그램 전압을 동시에 인가하여 줌으로써, 캐패시티브 커플링 전압을 유기시켜 프로그램 시간을 줄이고 캐패시티브 커플링율을 증가시켜 프로그램 전압을 감소시킬 수 있다.

Claims (33)

  1. 증가형의 제 1 스트링 선택 트랜지스터(ST1a), 공핍형의 제 2 스트링 선택 트랜지스터(ST2a), 소오스 선택 트랜지스터(ST3a), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2a)와 상기 소오스 선택 트랜지스터(ST3a)사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1a-Mna)를 구비하는 제 1 스트링(11a)과;
    공핍형의 제 1 스트링 선택 트랜지스터(ST1b), 증가형의 제 2 스트링 선택 트랜지스터(ST2b), 소오스 선택 트랜지스터(ST3b), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2b)와 상기 소오스 선택 트랜지스터(ST3b)사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1b-Mnb)를 구비하는 제 2 스트링(11b)과;
    1쌍의 제 1 내지 제 2 스트링(11a, 11b)과 콘택(12c)을 통해 전기적으로 공유되어 연결된 하나의 비트라인(12)과;
    상기 1쌍의 각 스트링(11a, 11b)상에 각각 독립적으로 형성되며, 비트라인 방향으로 연장 형성된 1쌍의 플레이트 라인(21)을 포함하는 불 휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    플레이트 라인(PLa, PLb)은 폴리실리콘막 또는 폴리사이드 중, 어느 하나로 형성되는 불 휘발성 반도체 반도체 메모리 장치.
  3. 증가형 제 1 스트링 선택 트랜지스터(ST1a), 공핍형의 제 2 스트링 선택 트랜지스터(ST2a), 소오스 선택 트랜지스터(ST3a), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2a)와 상기 소오스 선택 트랜지스터(ST3a)사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1a-Mna)를 구비하는 제 1 스트링(11a)과;
    공핍형의 제 1 스트링 선택 트랜지스터(ST1b), 증가형의 제 2 스트링 선택 트랜지스터(ST2b), 소오스 선택 트랜지스터(ST3b), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2b)와 상기 소오스 선택 트랜지스터(ST3b)사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1b-Mnb)를 구비하는 제 2 스트링(11b)과;
    1쌍의 제 1 내지 제 2 스트링(11a, 11b)과 콘택(12c)을 통해 전기적으로 공유되어 연결된 하나의 비트라인(12)과;
    상기 1쌍의 각 스트링(11a, 11b)상에 각각 독립적으로 형성되며, 비트라인 방향으로 연장 형성된 1쌍의 플레이트 라인(21)을 포함하여서,
    각 스트링의 제 1 스트링 선택 트랜지스터(ST1a), (ST1b)의 드레인은 상기 비트라인(12)에 연결되고 게이트는 제 1 스트링 선택 라인(SSL1)에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터(ST2a), (ST2b)의 게이트는 제 2 스트링 선택 라인(SSL2)에 공통 연결되며, 각 스트링의 다수개의 메모리셀들(M1a-Mna), (M1b-Mnb)의 콘트롤 게이트는 각각 해당 워드라인(WL0-WLn)에 연결되고, 각 스트링의 소오스 선택 트랜지스터(ST3a), (ST3b)의 게이트는 소오스 선택 라인(SSL3)에 공통 연결되고 소오스는 공통 소오스라인(CSL)에 공통 연결되며, 이 1쌍의 스트링이 반복 배열되는 구조를 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    플레이트 라인(PLa, PLb)은 폴리실리콘막 또는 폴리사이드 중, 어느 하나인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 불 휘발성 반도체 메모리 장치는 반도체 기판(1)과; 반도체 기판(1)상에 형성된 제 1 웰 영역(2)과; 제 1 웰 영역(2)상에 형성된, 메모리 셀 트랜지스터(M1a-Mna) 및 (M1b-Mnb)의 바디가 되는 제 2 웰 영역(3)과; 증가형의 제 1 스트링 선택 트랜지스터(ST1a), 공핍형의 제 2 스트링 선택 트랜지스터(ST2a), 소오스 선택 트랜지스터(ST3a), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2a)와 소오스 선택 트랜지스터(ST3a)사이의 각각 콘트롤 게이트(9)와 플로팅 게이트(7)를 갖는 다수의 메모리셀(M1a-Mna)을 구비하는 제 2 웰 영역(3)상에 형성된 제 1 스트링(11a)과; 공핍형의 제 1 스트링 선택 트랜지스터(ST1b), 증가형의 제 2 스트링 선택 트랜지스터(ST2b), 증가형 소오스 선택 트랜지스터(ST3b), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2b)와 소오스 선택 트랜지스터(ST3b)사이의 각각 콘트롤 게이트(9)와 플로팅 게이트(7)를 갖는 다수의 메모리셀(M1b-Mnb)을 구비하는 제 2 웰 영역(3)상에 형성된 제 2 스트링(11b)과; 각 제 1 내지 제 2 스트링(11a, 11b)과 전기적으로 공유되어 연결된 하나의 비트라인(12)과; 각 스트링(11a, 11b)상부에 각각 독립적으로 배열된, 비트라인 방향으로 연장 형성된 1쌍의 플레이트 라인(21)을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터(ST1a), (ST1b)의 게이트는 제 1 스트링 선택 라인(SSL1)에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터(ST2a), (ST2b)의 게이트는 제 1 스트링 선택 라인(SSL2)에 공통 연결되며, 각 스트링의 다수개의 메모리셀들(M1a-Mna), (M1b-Mnb)의 콘트롤 게이트는 각각 해당 워드라인(WL0-WLn)에 연결되고, 각 스트링의 소오스 선택 트랜지스터(ST3a), (ST3b)의 게이트는 소오스 선택 라인(SSL3)에 공통 연결되고 소오스는 공통 소오스 라인(CSL)에 공통 연결되며, 이 스트링쌍이 행방향으로 반복 배열되는 구조를 갖는 불 휘발성 반도체 메모리 장치에 있어서,
    프로그램 동작시에는 상기 비트라인(23)과 플레이트 라인(21)에 프로그램하고자 하는 2개의 2진 정보를 동시에 인가하여 4레벨/2비트의 문턱 전압을 갖도록 하여 메모리 셀 트랜지스터들에 2진 정보를 프로그램하고, 독출동작시에는 다수의 워드라인(WL)중 선택된 워드라인에 제 2 Vread 전압, 플레이트 라인(21)에 제 3 Vread 전압, 비선택된 워드라인, 소오스 선택 라인(SSL3) 및 선택된 스트링 라인에 제 1 Vread 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들중 해당하는 메모리셀 트랜지스터로부터 정보를 독출하며, 소거동작시에는 다수의 워드라인(WL)중 선택된 워드라인 및 플레이트 라인(21)에 0V, 상기 제 2 웰 영역(3)에 Verase 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들 중 해당하는 메모리셀 트랜지스터에 프로그램된 정보를 소거하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 반도체 기판(1)은 p- 형이고, 상기 제 1 웰 영역(2)은 n- 형이고, 제 2 웰 영역(3)은 p- 형인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    프로그램 동작시, 0 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL)중 선택된 워드라인에 제 1 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    프로그램 동작시, 1 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL)중 선택된 워드라인에 제 1 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 2 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    프로그램 동작시, 10 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL)중 선택된 워드라인에 제 1 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 3 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  10. 제 5 항에 있어서,
    프로그램 동작시, 11 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL)중 선택된 워드라인에 제 1 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 전원 전압(Vcc)이상의 전압, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  11. 제 5 항 내지 제 10 항 중, 어느 한 항에 있어서,
    제 1 고전압과 제 2 고전압은 모두 메모리 셀 트랜지스터의 플로팅 게이트(7)로 F-N 터널링이 가능한 전압이고, 제 3 전압은 플로팅 게이트(7)로 F-N 터널링이 불가능한 전압인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  12. 증가형의 제 1 스트링 선택 트랜지스터(ST1a'), 공핍형의 제 2 스트링 선택 트랜지스터(ST2a'), 소오스 선택 트랜지스터(ST3a'), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2a')와 상기 소오스 선택 트랜지스터(ST3a')사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1a'-Mna')를 구비하는 제 1 스트링(11a')과;
    공핍형의 제 1 스트링 선택 트랜지스터(ST1b'), 증가형의 제 2 스트링 선택 트랜지스터(ST2b'), 소오스 선택 트랜지스터(ST3b'), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2b')와 상기 소오스 선택 트랜지스터(ST3b')사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1b'-Mnb')를 구비하는 제 2 스트링(11b')과;
    1쌍의 제 1 내지 제 2 스트링(11a', 11b')과 콘택(12c')을 통해 전기적으로 공유되어 연결된 하나의 비트라인(12')과;
    상기 제 1 및 제 2 스트링(11a', 11b')상에 상기 제 1 및 제 2 스트링(11a', 11b')과 중첩되도록 형성되며, 비트라인 방향으로 연장 형성된 플레이트 라인(21a')을 포함하는 불 휘발성 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    플레이트 라인(21a')은 폴리실리콘막 또는 폴리사이드 중, 어느 하나로 형성되는 불 휘발성 반도체 메모리 장치.
  14. 증가형의 제 1 스트링 선택 트랜지스터(ST1a'), 공핍형의 제 2 스트링 선택 트랜지스터(ST2a'), 소오스 선택 트랜지스터(ST3a'), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2a')와 상기 소오스 선택 트랜지스터(ST3a')사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1a'-Mna')를 구비하는 제 1 스트링(11a')과;
    공핍형의 제 1 스트링 선택 트랜지스터(ST1b'), 증가형의 제 2 스트링 선택 트랜지스터(ST2b'), 소오스 선택 트랜지스터(ST3b'), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2b')와 상기 소오스 선택 트랜지스터(ST3b')사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1b'-Mnb')를 구비하는 제 2 스트링(11b')과;
    1쌍의 제 1 내지 제 2 스트링(11a', 11b')과 콘택(12c')을 통해 전기적으로 공유되어 연결된 하나의 비트라인(12')과;
    상기 제 1 및 제 2 스트링(11a', 11b')상에 상기 제 1 및 제 2 스트링(11a', 11b')과 중첩되도록 형성되며, 비트라인 방향으로 연장 형성된 플레이트 라인(21a')을 포함하여서,
    각 스트링의 제 1 스트링 선택 트랜지스터(ST1a'), (ST1b')의 드레인은 상기 비트라인(12')에 연결되고 게이트는 제 1 스트링 선택 라인(SSL1')에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터(ST2a'), (ST2b')의 게이트는 제 2 스트링 선택 라인(SSL2')에 공통 연결되며, 각 스트링의 다수개의 메모리셀들(M1a'-Mna'), (M1b'-Mnb')의 콘트롤 게이트는 각각 해당 워드라인(WL0'-WLn')에 연결되고, 각 스트링의 소오스 선택 트랜지스터(ST3a'), (ST3b')의 게이트는 소오스 선택 라인(SSL3')에 공통 연결되고 소오스는 공통 소오스라인(CSL')에 공통 연결되며, 이 1쌍의 스트링이 반복 배열되는 구조를 갖는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    플레이트 라인(21a')은 폴리실리콘막 또는 폴리사이드 중, 어느 하나인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 불 휘발성 반도체 메모리 장치는 반도체 기판(1)과; 반도체 기판(1)상에 형성된 제 1 웰 영역(2)과; 제 1 웰 영역(2)상에 형성된, 메모리 셀 트랜지스터(M1a'-Mna') 및 (M1b'-Mnb')의 바디가 되는 제 2 웰 영역(3)과; 증가형의 제 1 스트링 선택 트랜지스터(ST1a'), 공핍형의 제 2 스트링 선택 트랜지스터(ST2a'), 소오스 선택 트랜지스터(ST3a'), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2a')와 소오스 선택 트랜지스터(ST3a')사이의 각각 콘트롤 게이트(9)와 플로팅 게이트(7)를 갖는 다수의 메모리셀(M1a'-Mna')을 구비하는 제 2 웰 영역(3)상에 형성된 제 1 스트링(11a')과; 공핍형의 제 1 스트링 선택 트랜지스터(ST1b'), 증가형의 제 2 스트링 선택 트랜지스터(ST2b'), 증가형 소오스 선택 트랜지스터(ST3b'), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2b')와 소오스 선택 트랜지스터(ST3b')사이의 각각 콘트롤 게이트(9)와 플로팅 게이트(7)를 갖는 다수의 메모리셀(M1b'-Mnb')을 구비하는 제 2 웰 영역(3)상에 형성된 제 2 스트링(11b')과; 각 제 1 내지 제 2 스트링(11a', 11b')과 전기적으로 공유되어 연결된 하나의 비트라인(12')과; 제 1 내지 제 2 스트링(11a', 11b')의 상부에 제 1 내지 제 2 스트링(11a', 11b')과 중첩되도록 배열된, 비트라인 방향으로 연장 형성된 플레이트 라인(21a')을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터(ST1a'), (ST1b')의 게이트는 제 1 스트링 선택 라인(SSL1)에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터(ST2a'), (ST2b')의 게이트는 제 2 스트링 선택 라인(SSL2)에 공통 연결되며, 각 스트링의 다수개의 메모리셀들(M1a'-Mna'), (M1b'-Mnb')의 콘트롤 게이트는 각각 해당 워드라인(WL0'-WLn')에 연결되고, 각 스트링의 소오스 선택 트랜지스터(ST3a'), (ST3b')의 게이트는 소오스 선택 라인(SSL3')에 공통 연결되고 소오스는 공통 소오스 라인(CSL')에 공통 연결되며, 이 스트링쌍이 행방향으로 반복 배열되는 구조를 갖는 불 휘발성 반도체 메모리 장치에 있어서,
    프로그램 동작시에는 상기 비트라인(12')과 플레이트 라인(21a')에 프로그램하고자 하는 2개의 2진 정보를 동시에 인가하여 4레벨/2비트의 문턱 전압을 갖도록 하여 메모리 셀 트랜지스터들에 2진 정보를 프로그램하고, 독출동작시에는 다수의 워드라인(WL')중 선택된 워드라인에 제 1, 제 2, 그리고 제 3 Vread 전압 중 어느 하나의 Vread 전압을 인가하고, 플레이트 라인(21a')에 제 3 Vread 전압, 비선택된 워드라인에 제 4 Vread 전압, 소오스 선택 라인(SSL3') 및 선택된 스트링 라인에 Vcc 이상의 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들 중 해당하는 메모리셀 트랜지스터로부터 정보를 독출하며, 소거동작시에는 다수의 워드라인(WL')중 선택된 워드라인 및 플레이트 라인(21a')에 0V, 상기 제 2 웰 영역(3)에 Verase 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들중 해당하는 메모리셀 트랜지스터에 프로그램된 정보를 소거하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 반도체 기판(1)은 p- 형이고, 상기 제 1 웰 영역(2)은 n- 형이고, 제 2 웰 영역(3)은 p- 형인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    프로그램 동작시, 0 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL')중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    프로그램 동작시, 1 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL')중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 2 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    프로그램 동작시, 10 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL')중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 3 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  21. 제 16 항에 있어서,
    프로그램 동작시, 11 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL')중 선택된 워드라인에 제 4 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 전원 전압(Vcc)이상의 전압, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1, 제 2, 그리고 제 3 고전압 중, 어느 하나를 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  22. 제 16 항 내지 제 21 항 중, 어느 한 항에 있어서,
    제 1 고전압, 제 2 고전압, 제 3 고전압, 그리고 제 4 고전압은 모두 메모리 셀 트랜지스터의 플로팅 게이트(7)로 F-N 터널링이 가능한 전압인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  23. 공핍형의 제 1 스트링 선택 트랜지스터(ST1a), 증가형의 제 2 스트링 선택 트랜지스터(ST2a), 소오스 선택 트랜지스터(ST3a), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2a)와 상기 소오스 선택 트랜지스터(ST3a)사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1a-Mna)를 구비하는 제 1 스트링(11a)과;
    증가형의 제 1 스트링 선택 트랜지스터(ST1b), 공핍형의 제 2 스트링 선택 트랜지스터(ST2b), 소오스 선택 트랜지스터(ST3b), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2b)와 상기 소오스 선택 트랜지스터(ST3b)사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1b-Mnb)를 구비하는 제 2 스트링(11b)과;
    1쌍의 제 1 내지 제 2 스트링(11a, 11b)과 콘택(12c)을 통해 전기적으로 공유되어 연결된 적어도 두 개 이상의 비트라인(12', 12)과;
    인접한 비트라인(12', 12)과 관련하여, 인접한 스트링들(11b, 11c)상에 중첩되도록 형성된 플레이트 라인(21a, 22a)을 포함하는 불 휘발성 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    플레이트 라인(21a, 22a)은 폴리실리콘막 또는 폴리사이드 중, 어느 하나로 형성되는 불 휘발성 반도체 반도체 메모리 장치.
  25. 공핍형의 제 1 스트링 선택 트랜지스터(ST1a), 증가형의 제 2 스트링 선택 트랜지스터(ST2a), 소오스 선택 트랜지스터(ST3a), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2a)와 상기 소오스 선택 트랜지스터(ST3a)사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1a-Mna)를 구비하는 제 1 스트링(11a)과;
    증가형의 제 1 스트링 선택 트랜지스터(ST1b), 공핍형의 제 2 스트링 선택 트랜지스터(ST2b), 소오스 선택 트랜지스터(ST3b), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2b)와 상기 소오스 선택 트랜지스터(ST3b)사이에 다수의 직렬 연결된 메모리셀 트랜지스터(M1b-Mnb)를 구비하는 제 2 스트링(11b)과;
    1쌍의 제 1 내지 제 2 스트링(11a, 11b)과 콘택(12c)을 통해 전기적으로 공유되어 연결된 적어도 두 개 이상의 비트라인(12', 12)과;
    인접한 비트라인(12', 12)과 관련하여, 인접한 스트링들(11b, 11c)상에 중첩되도록 형성된 플레이트 라인(21a, 22a)을 포함하여서,
    각 스트링의 제 1 스트링 선택 트랜지스터(ST1a), (ST1b)의 드레인은 상기 비트라인(12')에 연결되고 게이트는 제 1 스트링 선택 라인(SSL1)에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터(ST2a), (ST2b)의 게이트는 제 2 스트링 선택 라인(SSL2)에 공통 연결되며, 각 스트링의 다수개의 메모리셀들(M1a-Mna), (M1b-Mnb)의 콘트롤 게이트는 각각 해당 워드라인(WL0-WLn)에 연결되고, 각 스트링의 소오스 선택 트랜지스터(ST3a), (ST3b)의 게이트는 소오스 선택 라인(SSL3)에 공통 연결되고 소오스는 공통 소오스 라인(CSL)에 공통 연결되며, 이 1쌍의 스트링이 반복 배열되는 구조를 갖는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    플레이트 라인(21a, 22a)은 폴리실리콘막 또는 폴리사이드 중, 어느 하나인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  27. 제 25 항에 있어서,
    상기 불 휘발성 반도체 메모리 장치는 반도체 기판(1)과; 반도체 기판(1)상에 형성된 제 1 웰 영역(2)과; 제 1 웰 영역(2)상에 형성된, 메모리 셀 트랜지스터(M1a-Mna) 및 (M1b-Mnb)의 바디가 되는 제 2 웰 영역(3)과; 공핍형의 제 1 스트링 선택 트랜지스터(ST1a), 증가형의 제 2 스트링 선택 트랜지스터(ST2a), 소오스 선택 트랜지스터(ST3a), 그리고 상기 증가형의 제 2 스트링 선택 트랜지스터(ST2a)와 소오스 선택 트랜지스터(ST3a)사이의 각각 콘트롤 게이트(9)와 플로팅 게이트(7)를 갖는 다수의 메모리셀(M1a-Mna)을 구비하는 제 2 웰 영역(3)상에 형성된 제 1 스트링(11a)과; 증가형의 제 1 스트링 선택 트랜지스터(ST1b), 공핍형의 제 2 스트링 선택 트랜지스터(ST2b), 소오스 선택 트랜지스터(ST3b), 그리고 상기 공핍형의 제 2 스트링 선택 트랜지스터(ST2b)와 소오스 선택 트랜지스터(ST3b)사이의 각각 콘트롤 게이트(9)와 플로팅 게이트(7)를 갖는 다수의 메모리셀(M1b-Mnb)을 구비하는 제 2 웰 영역(3)상에 형성된 제 2 스트링(11b)과; 1쌍의 제 1 내지 제 2 스트링(11a, 11b)과 콘택(12c)을 통해 전기적으로 공유되어 연결된 적어도 두 개 이상의 비트라인(12', 12)과; 인접한 비트라인(12', 12)과 관련하여, 인접한 스트링들(11b, 11c)상에 중첩되도록 형성된 플레이트 라인(21a, 22a)을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터(ST1a), (ST1b)의 게이트는 제 1 스트링 선택 라인(SSL1)에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터(ST2a), (ST2b)의 게이트는 제 1 스트링 선택 라인(SSL2)에 공통 연결되며, 각 스트링의 다수개의 메모리셀들(M1a-Mna), (M1b-Mnb)의 콘트롤 게이트는 각각 해당 워드라인(WL0-WLn)에 연결되고, 각 스트링의 소오스 선택 트랜지스터(ST3a), (ST3b)의 게이트는 소오스 선택 라인(SSL3)에 공통 연결되고 소오스는 공통 소오스 라인(CSL)에 공통 연결되며, 이 스트링쌍이 행방향으로 반복 배열되는 구조를 갖는 불 휘발성 반도체 메모리 장치에 있어서,
    프로그램 동작시에는 상기 비트라인(12')과 플레이트 라인(21a)에 프로그램하고자 하는 2개의 2진 정보를 동시에 인가하여 4레벨/2비트의 문턱 전압을 갖도록 하여 메모리 셀 트랜지스터들에 2진 정보를 프로그램하고, 독출동작시에는 다수의 워드라인(WL)중 선택된 워드라인에 제 1, 제 2, 그리고 제 3 Vread전압 중 어느 하나의 Vread 전압을 인가하고, 플레이트 라인(21a)에 제 3 Vread전압, 비선택된 워드라인에 제 4 Vread 전압, 소오스 선택 라인(SSL3) 및 선택된 스트링 라인에 Vcc 이상의 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들 중 해당하는 메모리셀 트랜지스터로부터 정보를 독출하며, 소거동작시에는 다수의 워드라인(WL)중 선택된 워드라인 및 플레이트 라인(21a)에 0V, 상기 제 2 웰 영역(3)에 Verase 전압을 각각 인가하여 다수의 메모리셀 트랜지스터들중 해당하는 메모리셀 트랜지스터에 프로그램된 정보를 소거하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 반도체 기판(1)은 p- 형이고, 상기 제 1 웰 영역(2)은 n- 형이고, 제 2 웰 영역(3)은 p- 형인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  29. 제 27 항에 있어서,
    프로그램 동작시, 0 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL)중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  30. 제 27 항에 있어서,
    프로그램 동작시, 1 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL)중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 2 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  31. 제 27 항에 있어서,
    프로그램 동작시, 10 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL)중 선택된 워드라인에 제 4 고전압이 인가되고, 다수의 비트라인중 선택된 비트라인에 0V, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 3 고전압을 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  32. 제 27 항에 있어서,
    프로그램 동작시, 11 의 2가지의 2진 정보를 동시에 프로그램할 때 다수의 워드라인(WL)중 선택된 워드라인에 제 4 고전압에 인가되고, 다수의 비트라인중 선택된 비트라인에 전원 전압(Vcc)이상의 전압, 그리고 다수의 플레이트 라인중 선택된 플레이트 라인에 제 1, 제 2, 그리고 제 3 고전압 중, 어느 하나를 인가하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  33. 제 27 항 내지 제 32 항 중, 어느 한 항에 있어서,
    제 1 고전압, 제 2 고전압, 제 3 고전압, 그리고 제 4 고전압은 모두 메모리 셀 트랜지스터의 플로팅 게이트(7)로 F-N 터널링이 가능한 전압인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7817473B2 (en) 2007-01-17 2010-10-19 Samsung Electronics Co., Ltd. Flash memory device with split string selection line structure

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
KR100190089B1 (ko) * 1996-08-30 1999-06-01 윤종용 플래쉬 메모리장치 및 그 구동방법
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6256231B1 (en) * 1999-02-04 2001-07-03 Tower Semiconductor Ltd. EEPROM array using 2-bit non-volatile memory cells and method of implementing same
KR100323140B1 (ko) * 2000-01-17 2002-02-06 윤종용 낸드형 플래쉬 메모리소자 및 그 제조방법
DE10008243B4 (de) * 2000-02-23 2005-09-22 Infineon Technologies Ag Integrierter Speicher mit Plattenleitungssegmenten
US6662263B1 (en) 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
US6941505B2 (en) * 2000-09-12 2005-09-06 Hitachi, Ltd. Data processing system and data processing method
US7460853B2 (en) * 2000-10-12 2008-12-02 Sony Corporation Wireless module security system and method
US7890947B2 (en) * 2000-10-13 2011-02-15 Sony Corporation System, method and apparatus for embedded firmware code update
US20020080741A1 (en) * 2000-10-13 2002-06-27 Akihiko Toyoshima Multiple wireless format phone system and method
US6907456B2 (en) 2000-10-13 2005-06-14 Sony Corporation Default portal site access with wireless module
US7020118B2 (en) * 2000-10-13 2006-03-28 Sony Corporation System and method for activation of a wireless module
US7230939B2 (en) * 2000-10-13 2007-06-12 Sony Corporation Home network using wireless module
US6466476B1 (en) 2001-01-18 2002-10-15 Multi Level Memory Technology Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell
KR100369907B1 (ko) 2001-02-12 2003-01-30 삼성전자 주식회사 반도체 패키지와 그 반도체 패키지의 기판 실장 구조 및적층 구조
TW478154B (en) * 2001-02-20 2002-03-01 Ememory Technology Inc Flash memory cell structure without contact channel write/erase and the manufacturing method thereof
KR100466980B1 (ko) * 2002-01-15 2005-01-24 삼성전자주식회사 낸드 플래시 메모리 장치
US6747896B2 (en) 2002-05-06 2004-06-08 Multi Level Memory Technology Bi-directional floating gate nonvolatile memory
US6914820B1 (en) 2002-05-06 2005-07-05 Multi Level Memory Technology Erasing storage nodes in a bi-directional nonvolatile memory cell
US7221591B1 (en) 2002-05-06 2007-05-22 Samsung Electronics Co., Ltd. Fabricating bi-directional nonvolatile memory cells
US20040001355A1 (en) * 2002-06-27 2004-01-01 Matrix Semiconductor, Inc. Low-cost, serially-connected, multi-level mask-programmable read-only memory
US6888755B2 (en) 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7355237B2 (en) * 2004-02-13 2008-04-08 Sandisk Corporation Shield plate for limiting cross coupling between floating gates
US8543723B2 (en) * 2004-07-27 2013-09-24 Sony Corporation Home network system with transmission error recovery
US7457156B2 (en) * 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure
ITMI20042374A1 (it) * 2004-12-14 2005-03-14 St Microelectronics Srl Dispositivo elettronico di memoria con celle non-volatili ad alta densita' di integrazione e a basso accoppiamento capacitivo
US7130215B2 (en) * 2004-12-28 2006-10-31 Macronix International Co., Ltd. Method and apparatus for operating a non-volatile memory device
US7072220B1 (en) * 2004-12-28 2006-07-04 Macronix International Co., Ltd. Method and apparatus for operating a non-volatile memory array
US7072219B1 (en) * 2004-12-28 2006-07-04 Macronix International Co., Ltd. Method and apparatus for operating a non-volatile memory array
US7511329B2 (en) * 2005-02-24 2009-03-31 United Microelectronics Corp. NAND-type non-volatile memory
KR100632953B1 (ko) * 2005-03-07 2006-10-12 삼성전자주식회사 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법
KR100666174B1 (ko) 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR100680455B1 (ko) * 2005-06-30 2007-02-08 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법
JP4113211B2 (ja) * 2005-07-27 2008-07-09 株式会社東芝 半導体集積回路装置
US20070059945A1 (en) * 2005-09-12 2007-03-15 Nima Mohklesi Atomic layer deposition with nitridation and oxidation
KR100751667B1 (ko) * 2005-09-21 2007-08-23 주식회사 하이닉스반도체 고전압 트랜지스터와 이를 포함하는 플래시 메모리 장치의블록 선택 회로 및 고전압 트랜지스터의 제조 방법
JP5250182B2 (ja) * 2005-10-28 2013-07-31 シャープ株式会社 不揮発性メモリ装置およびその駆動方法
US7365018B2 (en) * 2005-12-28 2008-04-29 Sandisk Corporation Fabrication of semiconductor device for flash memory with increased select gate width
EP1814123A1 (en) * 2006-01-26 2007-08-01 Samsung Electronics Co.,Ltd. Nand-type nonvolatile memory device having common bit lines and methods of operating the same
US7951669B2 (en) 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
US20100024732A1 (en) * 2006-06-02 2010-02-04 Nima Mokhlesi Systems for Flash Heating in Atomic Layer Deposition
US20070277735A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Systems for Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas
US20070281105A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas
US20070281082A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Flash Heating in Atomic Layer Deposition
US7508703B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Non-volatile memory with boost structures
US7508710B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Operating non-volatile memory with boost structures
US7696035B2 (en) * 2006-11-13 2010-04-13 Sandisk Corporation Method for fabricating non-volatile memory with boost structures
JP4908238B2 (ja) * 2007-01-11 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
US7781286B2 (en) * 2007-06-25 2010-08-24 Sandisk Corporation Method for fabricating non-volatile storage with individually controllable shield plates between storage elements
US7636260B2 (en) * 2007-06-25 2009-12-22 Sandisk Corporation Method for operating non-volatile storage with individually controllable shield plates between storage elements
US7808826B2 (en) * 2007-06-25 2010-10-05 Sandisk Corporation Non-volatile storage with individually controllable shield plates between storage elements
TWI343644B (en) * 2007-08-02 2011-06-11 Nanya Technology Corp Layout and structure of memory
KR101391881B1 (ko) * 2007-10-23 2014-05-07 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법
TWI349363B (en) * 2007-11-15 2011-09-21 Nanya Technology Corp Non-volatile memory and the manufacturing method thereof
KR101462606B1 (ko) * 2008-10-08 2014-11-19 삼성전자주식회사 공통 비트 라인을 가지는 비휘발성 메모리 소자
US8130556B2 (en) * 2008-10-30 2012-03-06 Sandisk Technologies Inc. Pair bit line programming to improve boost voltage clamping
KR101124333B1 (ko) * 2010-09-30 2012-03-16 주식회사 하이닉스반도체 전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법
JP2014063555A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置、及びその制御方法
US9349452B2 (en) * 2013-03-07 2016-05-24 Sandisk Technologies Inc. Hybrid non-volatile memory cells for shared bit line
US9165656B2 (en) 2013-03-11 2015-10-20 Sandisk Technologies Inc. Non-volatile storage with shared bit lines and flat memory cells
KR20140136691A (ko) * 2013-05-21 2014-12-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5345418A (en) * 1991-01-24 1994-09-06 Nexcom Technology, Inc. Single transistor EEPROM architecture
KR960006748B1 (ko) * 1993-03-31 1996-05-23 삼성전자주식회사 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로
KR0161403B1 (ko) * 1995-03-31 1998-12-01 김광호 반도체 메모리장치 및 그 제조방법
US5717635A (en) * 1996-08-27 1998-02-10 International Business Machines Corporation High density EEPROM for solid state file

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7817473B2 (en) 2007-01-17 2010-10-19 Samsung Electronics Co., Ltd. Flash memory device with split string selection line structure

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Publication number Publication date
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