JP2004241558A - 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム - Google Patents

Abstract

【課題】選択ゲートトランジスタのカットオフ特性を向上させた微細な不揮発性半導体記憶装置及びその製造方法及びシステムを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリセルユニットのビットラインＤＱに対してワードラインＷＬ１，ＷＬ２，・・・，ＷＬ３２が直交して配置され、ソース線ＣＳは電気的に共通に接続されている。ビット線側選択トランジスタの２本の選択ゲート線ＳＧＤ１、ＳＧＤ２、ソース線側選択トランジスタの２本の選択ゲート線ＳＧＳ１、ＳＧＳ２は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。メモリセルユニットは、ＡＮＤ型或いは分割ビットラインＮＯＲ型にも適用でき、また選択ゲート線は複数本であってもよい。又複数本の選択ゲート線には異なる電位が与えられていてもよい。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に係り、特に複数のメモリセルを接続してメモリセルユニットを構成し、チャネル領域に不純物注入がなされた選択トランジスタを有する微細な不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システムに関する。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行う、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）が知られている。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、浮遊ゲートと制御ゲートとを積層してなる積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
ＥＥＰＲＯＭの中には、電気的に一括消去可能なフラッシュメモリがある。フラッシュメモリとしては、高集積化が図られたＮＡＮＤ型フラッシュメモリが広く使用されている。（例えば、非特許文献１参照）
ＮＡＮＤ型フラッシュメモリは、図６８に示すように、破線で囲われた領域で示されるメモリブロック７０を形成する複数個、例えば１６個のメモリセルトランジスタＭ０，Ｍ１，Ｍ２，〜Ｍ１５が直列に列方向に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。
【０００４】
各メモリセルトランジスタＭ０，Ｍ１，Ｍ２，〜Ｍ１５のゲートには、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、ビット線側選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、ソース線側選択ゲート線ＳＧＳが接続されている。
【０００５】
ビット線側選択トランジスタＳＧ１のソースは、データ線であるビット線ＤＱに接続されている。ソース線側選択トランジスタＳＧ２のソースは、共通ソース線ＣＳに接続されている。
【０００６】
このメモリブロック７０内のＮＡＮＤストリングは、図示はしないがビット線ＤＱの延在する方向に複数個接続されている。また、ワード線 ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５の延在する方向にビット線ＤＱごとに同様の回路構成のＮＡＮＤストリングが複数個設けられている。
【０００７】
ＮＡＮＤストリングは縦続的に直列接続され、ＮＡＮＤストリングの端部にそれぞれコンタクトを設けて、両端のビット線側選択トランジスタＳＧ１，ソース線側選択トランジスタＳＧ２を介してメモリセルトランジスタが接続される構成が複数個連続する。
【０００８】
複数本のメモリセルゲート用のワード線 ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５ が行方向に互いに平行に直線的に形成されている。この複数本のメモリセルゲートの両側には、それぞれ１本の選択ゲート線 ＳＧＤ，ＳＧＳ が互いに平行に、メモリセルゲート用のワード線 ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５ に対しても平行に、直線的に形成されている。ここで、複数個のメモリセルトランジスタ Ｍ０，Ｍ１，Ｍ２，…，Ｍ１５ は互いに等しいゲート長を有している。また、メモリセルトランジスタ Ｍ０，Ｍ１，Ｍ２，…，Ｍ１５ の両側の１対の選択ゲートトランジスタＳＧ１，ＳＧ２ は互いに等しいゲート長を有していて、この選択ゲートのゲート長はメモリセルゲートのゲート長よりも一般的に大きく形成されている。
【０００９】
列方向に配列されたメモリセルゲート用のワード線 ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５ 同士の間には同一の幅のスペースＦ（Ｆは最小加工寸法）が設けられている。このスペースＦは、メモリセルゲートのゲート長と等しい。更に、メモリセルゲートの両側に隣接する選択ゲートと、最端部のメモリセルゲートとの間にはメモリセルゲート同士の間のスペースＦと同一のスペースＦが設けられている。
【００１０】
このメモリセルゲートの走行方向に直交する列方向に互いに平行に素子活性領域が形成されている。この素子活性領域は列方向に互いに平行に形成された複数の素子分離領域によって、周囲を囲まれて他の素子活性領域と分断されている。
【００１１】
行方向に配列される複数本、例えば１６本のメモリセルゲートの両側に１本ずつで、１対の選択ゲートが形成されて、１つのＮＡＮＤストリングが構成される。このＮＡＮＤストリングの端には、例えば、メモリセルゲート間に設けられたスペースＦの約２倍のスペース約２Ｆを置いて、さらに別のＮＡＮＤストリングが形成されている。ここで、互いに隣接するＮＡＮＤストリングの選択ゲート間の素子活性領域上には、コンタクトが形成されている。
【００１２】
このように、従来の不揮発性半導体記憶装置ではメモリセルユニット内ですべて一定のライン＆スペースであり、同一のピッチで配置されている。一方、選択ゲート長自体が約２Ｆで、ソース側とドレイン側にそれぞれ１本ずつあることから約４Ｆとなる。隣接する他のメモリセルユニットの選択ゲートとの間隔が約２Ｆとなるので、合計約６Ｆとなる。つまり、従来の不揮発性半導体記憶装置の選択ゲートは、メモリセルトランジスタのゲート長より長く、短チャネル効果によるトランジスタのカットオフ特性の劣化を確保している。
【００１３】
図６８において、複数のメモリセルが直列に接続されて１つのメモリセルアレイであるＮＡＮＤセル（メモリセルユニット）が形成されている。各メモリセルのソースとドレインは素子領域上に設けられた拡散層領域を介して互いに直列に接続されている。
【００１４】
【非特許文献１】
白田理一郎，“２５６ＭビットＮＡＮＤフラッシュメモリの概観とＮＡＮＤフラッシュの将来動向（Ａ Ｒｅｖｉｅｗ ｏｆ ２５６Ｍｂｉｔ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｆｕｔｕｒｅ Ｔｒｅｎｄ）”，不揮発性半導体メモリワークショップ（ＮＶＳＭＷ），２０００年，Ｐ．２２〜３１
【００１５】
【発明が解決しようとする課題】
従来の不揮発性半導体記憶装置では、ＮＡＮＤストリングは選択ゲートの部分で不規則なライン＆スペースが存在し、これは微細加工が進んでくるとリソグラフィ工程でのパターニングする際の加工マージンの低下を招く。不規則パターンで設計された場合には、微細化が制限される場合がある。即ち、微細加工技術の限界に基づく最小線幅をＦとすると、メモリセルトランジスタのゲート長、メモリセルトランジスタのゲート間隔、メモリセルトランジスタのゲートと選択トランジスタのゲートとの間隔はいずれもＦで形成される。しかし、微細加工が進むと選択トランジスタのゲート幅は、電流遮断性能としてのカットオフ特性を向上させるためにＦよりも大きな値で形成する必要が発生し、不規則なライン幅、スペース幅となる。即ち、メモリセルゲートにおけるライン＆スペースが１Ｆで、選択ゲートにおけるライン＆スペースが、例えば、約２Ｆである場合、選択ゲートに隣接するメモリセルゲートのゲート長がその製造工程において、リソグラフィの際に所望の長さで形成されなくなってしまい、必要な特性が得られなくなる事態が生じる。そのため、選択ゲートに隣接するメモリセルゲートのゲート長のデザイン値を最小線幅Ｆよりも大きい値で設計せざるを得なくなり、メモリセルトランジスタ領域の面積増加がもたらされてしまう。
【００１６】
このようなＮＡＮＤ型フラッシュメモリセルユニットの構造においては、選択トランジスタに隣接する制御ゲート（ワード線）が所望の値よりも太くなったり、細くなったりして、加工が出来上がってしまうことがある。これは、ワード線のゲート長とスペースの周期的なパターンが選択トランジスタの隣接で崩れるため、加工が同一に出来なくなるためである。このように選択トランジスタに隣接する制御ゲート（ワード線）が所望の値よりも太くなったり、細くなったりすると、そのメモリセルの特性だけ、他のメモリセルの特性と異なってしまい、結果的に書き込み・消去・読出し時の電気特性に影響を与え、動作不良や信頼性上の問題を招く。
【００１７】
また、周期的なパターンが崩れると、フォトリソグラフィ後のフォトレジストの現像プロセスにおいて、レジストが倒れ隣接するゲートと短絡する問題が生じる。
【００１８】
本発明は、上記事情を考慮してなされたもので、その目的とする所は、ゲート加工時の周期的なパターン崩れによる、制御ゲートのゲート長の加工バラツキやレジスト倒れを防ぎ、信頼性の向上が図れる不揮発性半導体記憶装置及びその製造方法及びシステムを提供することにある。
【００１９】
更に、選択トランジスタと隣接制御ゲートとの間のスペース及びパンチスルー耐圧向上のための選択トランジスタのゲート長を制御ゲートに比べて長く取る必要が無くなり、この結果、チップサイズが縮小化でき、製造プロセスマージンの向上と信頼性の向上に加えて、低コスト化が実現できる不揮発性半導体記憶装置及びその製造方法及びシステムを提供することにある。
【００２０】
更に、選択ゲートトランジスタのカットオフ特性を向上させた微細な不揮発性半導体記憶装置及びその製造方法及びシステムを提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）行方向に配列される複数のワード線と、（ロ）ワード線と直交する列方向に配列されるビット線と、（ハ）列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、（ニ）メモリセルトランジスタの配列の一端側に、列方向に隣接して配置され、配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、（ホ）第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線とを備える不揮発性半導体記憶装置であることを要旨とする。
【００２２】
本発明の第２の特徴は、（イ）半導体チップと、（ロ）半導体チップに搭載され、行方向に配列される複数のワード線と、（ハ）ワード線と直交する列方向に配列されるビット線と、（ニ）列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、（ホ）メモリセルトランジスタの配列の一端側に、列方向に隣接して配置され、配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、（へ）第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線とを備える（ト）半導体メモリと、（チ）半導体チップに搭載され、半導体メモリを制御する論理回路とを備える半導体集積回路であることを要旨とする。
【００２３】
本発明の第３の特徴は、（イ）行方向に配列される複数のワード線と、（ロ）ワード線と直交する列方向に配列されるビット線と、（ハ）列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、（ニ）メモリセルトランジスタの配列の一端側に、列方向に隣接して配置され、配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、（ホ）第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線とを備える（へ）半導体メモリを含む（ト）メモリカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システムであることを要旨とする。
【００２４】
本発明の第４の特徴は、（イ）行方向に配列される複数のワード線と、（ロ）ワード線と直交する列方向に配列されるビット線と、（ハ）列方向に配列され、かつ複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、（ニ）メモリセルトランジスタの配列の一端側に、列方向に隣接して配置され、配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、（ホ）第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線とを備える（へ）半導体メモリを含む（ト）ＩＣカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システムであることを要旨とする。
【００２５】
本発明の第５の特徴は、（イ）半導体基板の表面近傍にチャネルイオン注入層を形成後、ゲート酸化膜及び浮遊ゲートとなる第１導電層を順次形成する工程と、（ロ）更にゲート間酸化膜をＯＮＯ膜にて堆積する工程と、（ハ）次に複数本の選択トランジスタのチャネル予定領域をリソグラフィでパターニングして開口部を設け、イオン注入によって、チャネル拡散層を形成する工程と、（ニ）次に開口部下のゲート間酸化膜をエッチング開口後、制御ゲート電極材を堆積する工程と、（ホ）次にリソグラフィでパターニングして、積層ゲート構造をエッチング加工し、メモリセルトランジスタのゲート電極、複数本の選択トランジスタのゲート電極を形成後、半導体基板中に不純物をイオン注入して、ソース・ドレイン拡散層を形成する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。
【００２６】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２７】
このＮＡＮＤ型フラッシュメモリセルを微細化した場合のスケーリング則を検討する。例えば、デザイン・ルールＦを０．０９μｍにした場合を例に取ると、図２に示したようにＹを１より大きな正の整数として、ビット線側選択ゲート線ＳＧＤのゲート長はＹ Ｆ、ソース線側選択ゲート線ＳＧＳのゲート長もＹ Ｆとなり、ワード線ＷＬ１，ＷＬ２，…，ＷＬ３２のゲート長Ｆよりもそのゲート長が長くなる。かつ、Ｘ を１より大きな正の整数として、ビット線ＤＱに最も近いワード線ＷＬ１とビット線側選択ゲート線ＳＧＤの線間のスペースＸ Ｆとソース線ＣＳに最も近いワード線ＷＬ３２とソース線側選択ゲート線ＳＧＳの線間のスペースＸ Ｆは、ワード線同士の線間スペースＦよりも広くなっている。
【００２８】
ビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳのゲート長Ｙ Ｆがワード線ＷＬ１，ＷＬ２，…，ＷＬ３２のゲート長Ｆよりも長くなっている理由は、両選択トランジスタのパンチスルー耐圧を高めるためである。また、書き込み時に容量結合によって昇圧された書き込み禁止のＮＡＮＤ列のチャネル電位を、選択トランジスタを介するリーク電流によって低下させないためである。仮に選択トランジスタがパンチスルーを起こして、書き込み禁止電位が低下すると、非書き込みセルにおいて、誤書き込みを起こしてしまう。また、ビット線ＤＱに最も近いワード線ＷＬ１とビット線側選択ゲート線ＳＧＤの線間のスペースＸ Ｆとソース線ＣＳに最も近いワード線ＷＬ３２とソース線側選択ゲート線ＳＧＳの線間のスペースＸ Ｆは、ワード線同士の線間スペースＦよりも広くなっている理由は、非周期性によるワード線ＷＬの加工マージンを改善するためである。この傾向、即ち、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳがワード線ＷＬ１，ＷＬ２，…，ＷＬ３２よりもそのゲート長が長くなり、かつ、ビット線ＤＱに最も近いワード線ＷＬ１とビット線側選択ゲート線ＳＧＤの線間のスペースとソース線ＣＳに最も近いワード線ＷＬ３２とソース線側選択ゲート線ＳＧＳの線間のスペースは、ワード線同士の線間スペースＦよりも広くなっている傾向は、デザイン・ルールが微細化されるほど、より顕著になる。なお、ＢＣ、ＳＣは、それぞれビット線ＤＱ用コンタクト孔、ソース線ＣＳ用コンタクト孔である。
【００２９】
一般に、ＮＡＮＤ型フラッシュメモリにおいて、規格化されたセルサイズとＮＡＮＤストリング上の列方向に配列されたメモリセルの数との関係をとると、図３に示すようになる。４Ｆ^２が１トランジスタのセルサイズに相当する。ここで、Ｆは最小加工寸法であるスケーリング単位を表す。Ｆ１，Ｆ２はスケーリングルールを表し、Ｆ１＞Ｆ２であり、例えば、Ｆ１は、０．４μｍ，Ｆ２は０．１３μｍである。選択ゲート領域はメモリセル領域の微細化に比べ、メモリセル領域とは同一ルールで形成できないため、選択ゲート領域の面積が相対的に大きくなる。そのため、スケーリング単位 Ｆ が微細化されるほど、選択ゲートにおける面積領域の効果が顕著に現れてくる。
【００３０】
また、ＮＡＮＤストリング上のメモリセルの数が多い場合には、１トランジスタのセルサイズ ４Ｆ^２ に近づく傾向が見られるが、これは相対的にメモリセル領域に比べて、選択ゲート領域の面積効果が低下するためである。しかしながら、ＮＡＮＤストリング上のメモリセルの数が減少し、更に微細化が進むと、規格化されたセルサイズの大きさは急激に上昇する。
【００３１】
このため、第１の実施の形態においては、選択ゲートを２本有し、しかもそれぞれの選択ゲートには異なる電位が供給される構造によりセルサイズの増大を抑制する技術について説明する。第２の実施の形態においては、選択ゲートを２本有し、しかもそれぞれの選択ゲートには同電位が供給される場合について説明する。更に、第３の実施の形態においては、選択ゲートを３本有し、それぞれの選択ゲートには同電位若しくは異なる電位が供給される場合について説明する。更にまた、第４の実施の形態においては、上記の第１乃至第３の実施の形態において開示された不揮発性半導体記憶装置をメモリカード、ＩＣカード等のシステムへ適用した例を説明する。
【００３２】
（第１の実施の形態）
本発明の第１の実施の形態においては、選択ゲートを２本有し、しかもそれぞれのゲートには異なる電位が供給される。
【００３３】
図１（ａ）及び図１（ｂ）は、本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリセルユニットの平面レイアウトパターン構成図と回路構成図を示している。この例では、デザイン・ルール Ｆとして０．０９μｍを用いた場合を例に取っている。ビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、制御ゲート（ワード線）ＷＬ１、ＷＬ２・・・ＷＬ３２のゲート長は、それぞれＦ（＝０．０９μｍ）で等しくなっている。また、ビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、制御ゲート（ワード線）ＷＬ１、ＷＬ２、ＷＬ３・・・ＷＬ３２の線間のスペースをそれぞれＦ（＝０．０９μｍ）で等しくなっている。この場合、ビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ワード線ＷＬ１、ＷＬ２・・・ＷＬ３２のゲート長は、それぞれ０．１μｍと等しくし、線間のスペースは、それぞれ０．０８μｍと等しくし、ゲート長と線間のスペースを異ならした場合でも本発明は有効である。図１（ａ）及び図１（ｂ）の場合は、３２個のメモリセルを直列接続した例であり、この３２ＮＡＮＤ列の長さは、６．５９μｍと、従来の選択トランジスタを一つにした場合（図２）の６．５８μｍとほぼ同一サイズである。しかし、さらに微細化が進み、デザイン・ルールが０．０７μｍ、０．０５μｍとなると、ＮＡＮＤ列の長さに関して、選択トランジスタのゲートを２つに分離した本発明第１の実施の形態の構造の方が、短くなる。この結果、チップサイズが縮小化でき、製造プロセスマージンの向上と信頼性の向上に加えて、低コスト化が実現できる。尚、ビット線側選択ゲート線ＳＧＤ２の上方には、ビット線ＤＱ用コンタクト孔ＢＣ 、ソース側選択ゲート線ＳＧＳ２の下方にはソース線ＣＳ用コンタクト孔ＳＣ が開口されている。
【００３４】
また、ビット線ＤＱ側もソース線ＣＳ側も選択トランジスタを２つのゲートで構成しているため、ゲート長を長くしなくても、パンチスルー耐圧が向上する。それは、２つの選択トランジスタは、実質的に直列接続されているため、第１及び第２の選択トランジスタで電圧が分圧されるため、各々の選択トランジスタのドレイン・ソース間には、高電界が印加されない。この結果、各々の第１及び第２の選択トランジスタのゲート長を長く取る必要が無くなり、制御ゲートのゲート長と同一に縮められる。
【００３５】
以上のように第１及び第２の選択トランジスタは、例えば、制御ゲートと同一のピッチ（ゲート長とスペース）で形成が可能となり、デザイン・ルールが微細化されるほど、面積縮小効果がより顕著となる。
【００３６】
本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置のメモリセルユニットの平面構成を図５に示す。図５に示す通り、複数本のメモリセルゲート１_ｊ が互いに平行に直線的に形成されている。この複数本のメモリセルゲート１_ｊ の両側には、それぞれ２本の選択ゲート２が互いに平行に、メモリセルゲート１_ｊ に平行に直線的に形成されている。ここで、複数本のメモリセルゲート１_ｊ は互いに等しいゲート長Ｗ１を有している。なお複数本のメモリセルゲート１_ｊは列方向に８本、１６本などの本数で構成できる。また、２本で１組の選択ゲート２_ｊ，２_ｊ は互いに等しいゲート長Ｗ２を有している。このゲート長Ｗ２はメモリセルゲート１_ｊ のゲート長Ｗ１と等しくても、或いは異なる寸法に形成されていてもよい。
【００３７】
メモリセルゲート１_ｊ 同士の間には同一の幅のスペースＦ（Ｆは最小加工寸法）が設けられている。このスペースＦは、メモリセルゲート１_ｊ のゲート長Ｗ１と等しい。選択ゲート２_ｊ のゲート長はＷ２に等しい。更に、図５に示す例では、選択ゲート２_ｊ とこの選択ゲート２_ｊ に隣接するメモリセルゲート１_ｊ の間にはメモリセルゲート１_ｊ 同士の間のスペースＦと同一のスペースＦが設けられている。
【００３８】
このメモリセルゲート１_ｊ が配列される行方向に直交する列方向には、互いに平行に素子活性領域３が形成されている。この素子活性領域３は列方向に互いに平行に形成された複数の素子分離領域４によって、複数に分断されている。互いに隣接するＮＡＮＤストリング５_ｊ と５_ｊ−１ の選択ゲート２_ｊと２_ｊ−１との間の素子活性領域３上には、コンタクトプラグ６が形成されている。同様に、互いに隣接するＮＡＮＤストリング５_ｊ と ５_ｊ＋１の選択ゲート２_ｊ と２_ｊ＋１ との間の素子活性領域３上には、コンタクトプラグ６が形成されている。
【００３９】
このように、ゲート長は複数のＮＡＮＤストリング ５_ｊ，５_ｊ＋１，５_ｊ＋２，…によって形成されるメモリセルユニット内ですべて一定のライン＆スペースであり、同一のピッチで配置されている。また、メモリセルゲート１_ｊ−１，１_ｊ，１_ｊ＋１ と同じサイズまで選択ゲートのチャネル長を微細化することも可能である。選択ゲート２_ｊ−１，２_ｊ，２_ｊ＋１は、隣接する複数本のゲートで選択トランジスタとして機能する。
【００４０】
この図５におけるＩ−Ｉ線上でのＮＡＮＤストリング ５_ｊ 断面構造図が図６に示される。図６に示されるように半導体基板１０上に形成されたｐ ウエル中にメモリセルゲート１_ｊ 及び選択ゲート２_ｊ が設けられている。これらメモリセルゲート１_ｊ 及び選択ゲート ２_ｊ の周囲の半導体基板１０中に、ソース・ドレイン拡散層１１が設けられている。それぞれのメモリセルゲート１_ｊ 及び選択ゲート２ｊ 下の半導体基板１０中にはチャネルイオン注入層１２が形成されている。また、ＮＡＮＤストリング ５_ｊ の両側の選択ゲート２ｊ の外側のソース・ドレイン拡散層１１にはコンタクトプラグ６が接続されている。
【００４１】
各メモリセルゲート１_ｊ 及び選択ゲート２_ｊ は、半導体基板１０上にゲート絶縁膜１３を介して、電荷蓄積層である浮遊ゲートとなる第１導電層１４が形成されている。この第１導電層１４上には、ゲート間絶縁膜１５を介して、制御ゲートとなる第２導電層１６が形成されている。ゲート間絶縁膜１５は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるＯＮＯ膜から構成されている。
【００４２】
ここで、選択ゲート２_ｊ において、このゲート間絶縁膜１５の存在により、下方の電荷蓄積層１４にのみ電位が与えられ、上方の制御ゲートとなる第２導電層１６は絶縁されたままとなっている。
【００４３】
選択ゲート２_ｊ はメモリセルゲート１_ｊ と異なり、第１層目の第１導電層１４にのみ電位が与えられている。この場合、紙面の手前及び奥に位置する素子分離領域４（図５参照）上に第１導電層１４が引き出されて第２導電層１６とは独立に電位が与えられている。
【００４４】
各ＮＡＮＤストリング５_ｊ の両側に２本１組の選択ゲート２_ｊ， ２_ｊ をそれぞれ配置することで、３Ｆ分が選択ゲート領域に必要である。即ち、選択ゲート２_ｊ のゲート長はＦで２本あるため、２Ｆがゲート長として占められ、２本のゲート間距離がＦであり、合計３Ｆが必要となる。
【００４５】
その分、選択ゲート２_ｊ 間もＦとなる。もし、従来方式の選択ゲート２のゲート長が２Ｆであったとしたならば、従来方式では６Ｆとなるが、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、７Ｆとなり若干のチップ面積の増大を招く。即ち、選択ゲート間がＦで、２本の選択ゲート２が２Ｆであり、２Ｆに選択ゲート間距離Ｆを加えて３Ｆ となる。この３Ｆ がソース側とドレイン側の両方にあることから、６Ｆ となり、他のメモリセルユニットとの間の１／２Ｆ×２＝Ｆを加えて全体で、７Ｆとなる。しかし、その分加工マージンを向上できるため、これをキャンセルする程度のグランドルールの微細化が可能であれば十分チップ面積縮小としてはメリットが発生する。
【００４６】
このように、選択ゲート２_ｊ をメモリセルゲート１_ｊ と同じピッチ、ゲート長として、結果として、ＮＡＮＤストリング５_ｊ によって形成されるメモリセルユニットのメモリセル部以外の長さを６Ｆから７Ｆに拡大した場合でも、この増加分を補う程度にＦ 自体を小さくできれば、全体として、メモリセルユニットの微細化が実現できる。
【００４７】
例えば、従来不規則パターンではＦ が０．１μｍまでしか微細化できずに、本発明の第１の実施の形態を適用するとＦ が０．０９μｍまで微細化できる場合、従来技術では６とＦ（＝０．１）の積である０．６がメモリセルユニットのメモリセル部以外の長さになる。これに対し、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、７とＦ（＝０．０９）の積である０．６３になり、さらにＦがより一層微細化できれば本発明の実施の形態の方が面積は縮小できる。
【００４８】
単一の選択ゲートを有する場合と、複数本の選択ゲートを有する場合を比較する。ＮＡＮＤ型フラッシュメモリにおいて、規格化されたセルサイズとスケーリング単位Ｆとの関係を表示すると、図４に示すように、単一の選択ゲートを有する場合と、複数本の選択ゲートを有する場合ではＦ０において交差している。微細化が進むにつれて単一の選択ゲートを有するの場合（ラインＡ）では規格化されたセルサイズの急激な上昇がみられるのに対して、複数本の選択ゲートを有する場合（ラインＢ）ではセルサイズの上昇は抑制される。Ｆ０の値としては、例えば０．０９μｍ 近傍である。複数本の選択ゲートを有する場合（ラインＢ）では、スケーリング単位Ｆを例えば、０．０９μｍ以下に微細化したとしても、規格化されたセルサイズの上昇を抑え、本来のＮＡＮＤ型フラッシュメモリの性能を発揮させることができる。
【００４９】
また、従来の不揮発性半導体記憶装置のＮＡＮＤストリング５では選択ゲート２とメモリセルゲート１間の間隔がＦであると、不規則パターンのパターニングに対してマージンが減るが、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のように、全てが同じピッチで配列されている場合は局所的なリソグラフィマージンの低下を危惧する必要は無くなる。即ち、メモリセルゲート１_ｊ のパターンをすべて共通のライン＆スペースとして、選択ゲート２_ｊ 部分もメモリセルゲート１_ｊ と同様なゲート長にすることでマージンを確保することで微細化に対して加工マージンを向上していくことができる。
【００５０】
ここで、隣接して形成された２本の選択ゲート２_ｊ， ２_ｊ は異なるタイミングによって２本の選択ゲート２_ｊ， ２_ｊ をそれぞれ独自に制御して、それぞれの選択ゲート２_ｊ のカットオフ特性を変える。この場合、制御回路を設けてそれぞれの選択ゲート２_ｊ を制御する。
【００５１】
また、場合により、ＮＡＮＤストリング５_ｊ 内のソース側の選択ゲート２_ｊ のゲート本数を１つとし、ドレイン側の選択ゲート２_ｊ のゲート本数を２つとしてもよい。この場合、リークがソース側で生じても、そのリークを許容範囲内に収められればよい。
【００５２】
更に、場合により、ＮＡＮＤストリング５_ｊ 内のソース側の選択ゲート２_ｊ の本数を２つとし、ドレイン側の選択トランジスタのゲート本数を１つとしてもよい。この場合、リークがドレイン側で生じても、そのリークを許容範囲内に収められればよい。
【００５３】
本発明の第１の実施の形態の不揮発性半導体記憶装置によれば、選択トランジスタのカットオフ特性を向上させて微細化を図ることができ、選択トランジスタとメモリセルトランジスタは、それぞれトランジスタの閾値電圧の異なるチャネル長依存性が得られる。
【００５４】
図５に示す平面図をＮＡＮＤストリング５_ｊ，５_ｊ＋１，…方向に拡張し、ビット線方向の折り返しパターン構成を説明した平面図が図７である。ＮＡＮＤストリング５_ｊ＋１ の第１のメモリセルゲート群１１ａはドレイン側に隣接する第１の選択ゲート群２１ａ、２１ｂとソース側に隣接する第２の選択ゲート群２２ａ、２２ｂを有する。ＮＡＮＤストリング５_ｊ の第２のメモリセルゲート群１２ｂはソース側に隣接する第３の選択ゲート群２３ａ、２３ｂとドレイン側に隣接する第４の選択ゲート群２４ａ、２４ｂを有する。ＮＡＮＤストリング５は、図７に示すように、ドレイン側ビット線ＤＱ若しくはソース側ソース線ＣＳを中心にして折り返したパターン構成によって、配置されている。
【００５５】
ここで、図６に示された断面構造を持つ不揮発性半導体記憶装置は、図８のような回路図に示されるようにその回路構成がなされている。図８に示されるようにＮＡＮＤ型フラッシュメモリのメモリセルユニットでは、破線で囲われた領域で示されるＮＡＮＤストリング５_ｊ を構成するように複数個、例えば１６個のメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…，Ｍ１５が直列に接続され、その一方側に２つのビット線側選択トランジスタＳＧ１１，ＳＧ１２、他方側に２つのソース線側選択トランジスタＳＧ２１，ＳＧ２２が接続されている。
【００５６】
複数のメモリセルが直列に接続されて１つのメモリセルアレイであるＮＡＮＤセル（メモリセルユニット）が形成されている。各メモリセルトランジスタＭ０，Ｍ１，Ｍ２，…，Ｍ１５のソースとドレインは素子領域上に設けられた拡散層領域を介して互いに直列に接続されている。
【００５７】
各メモリセルトランジスタＭ０，Ｍ１，Ｍ２，…，Ｍ１５のゲートには、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５がそれぞれ１対１で接続されている。第１のビット線側選択トランジスタＳＧ１１のゲートには、第１のビット線側選択ゲート線ＳＧＤ１が接続され、第２のビット線側選択トランジスタＳＧ１２のゲートには、第２のビット線側選択ゲート線ＳＧＤ２が接続されている。第１のソース線側選択トランジスタＳＧ２１のゲートには、第１のソース側選択ゲート線ＳＧＳ１が接続され、第２のソース線側選択トランジスタＳＧ２２のゲートには、第２のソース側選択ゲート線ＳＧＳ２が接続されている。
【００５８】
第２のビット線側選択トランジスタＳＧ１２のソースは、データ線であるビット線ＤＱに接続されている。第２のソース線側選択トランジスタＳＧ２２のソースは、共通ソース線ＣＳに接続されている。
【００５９】
このＮＡＮＤストリング５は、図示はしないが、ビット線ＤＱの延在する列方向に複数個接続されている。また、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５の延在する行方向に複数のビット線ＤＱが配列され、このビット線ＤＱごとに同様の回路構成のＮＡＮＤストリング５が複数個設けられている。
【００６０】
なお、ビット線側選択トランジスタＳＧ１１，ＳＧ１２、ソース線側選択トランジスタＳＧ２１，ＳＧ２２は、メモリセルのブロックを選択するためにメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…，Ｍ１５の両側に配置されていなくてもよく、片側だけに配置されていても良い。
【００６１】
ＮＡＮＤストリング５は列方向に縦続的に直列接続され、ＮＡＮＤストリング５_ｊ の端部にそれぞれコンタクトプラグ６を設けて、両端の選択トランジスタを介してメモリセルトランジスタが接続される構成が行方向に複数個配列される。
【００６２】
本発明の第１の実施の形態はＮＡＮＤ型フラッシュメモリに限られるのではなく、図９にメモリセルユニットの回路図が示されるようなＡＮＤ型フラッシュメモリにも適用することができる。メモリセルトランジスタは、この場合でも電荷蓄積層である浮遊ゲートを持つ構造の１つ以上のトランジスタからなる不揮発性メモリセルアレイを構成している。
【００６３】
即ち、図９に示されるようにＡＮＤ型フラッシュメモリのメモリセルユニットでは、破線で囲われた領域で示されるメモリブロック２０を形成する複数個、例えば１６個のメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…，Ｍ１５が並列に接続され、その一方側に２つのビット線側選択トランジスタＳＧ１１，ＳＧ１２、他方側に２つのソース線側選択トランジスタＳＧ２１，ＳＧ２２が接続されている。
【００６４】
複数のメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…，Ｍ１５が並列に列方向に接続されて１つのメモリセルアレイであるＡＮＤ型メモリセルユニットが形成されている。各メモリセルトランジスタＭ０，Ｍ１，Ｍ２，…，Ｍ１５のそれぞれのソースは素子領域上に設けられた拡散層領域を介して互いに並列に接続され、それぞれのドレインは同様に拡散層領域を介して互いに接続されている。
【００６５】
各メモリセルトランジスタＭ０，Ｍ１，Ｍ２，…，Ｍ１５のゲートには、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１１のゲートには、選択ゲート線ＳＧＤ１が接続され、ビット線側選択トランジスタＳＧ１２のゲートには、選択ゲート線ＳＧＤ２が接続されている。ソース線側選択トランジスタＳＧ２１のゲートには、選択ゲート線ＳＧＳ１が接続され、ソース線側選択トランジスタＳＧ２２のゲートには、選択ゲート線ＳＧＳ２が接続されている。
【００６６】
ビット線側選択トランジスタＳＧ１２のソースは、データ線であるビット線ＤＱに接続されている。ソース線側選択トランジスタＳＧ２２のソースは、ソース線ＣＳに接続されている。
【００６７】
このメモリブロック２０は、図示はしないがデータ線であるビット線ＤＱの延在する列方向に複数個接続されている。また、ワード線ＷＬ０〜ＷＬ１５の延在する行方向に複数のビット線ＤＱが配列され、このビット線ＤＱごとに同様のメモリブロック２０が複数個設けられている。
【００６８】
なお、ビット線側選択トランジスタＳＧ１１，ＳＧ１２、ソース線側選択トランジスタＳＧ２１，ＳＧ２２は、メモリセルのブロックを選択するためにメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…，Ｍ１５の両側に配置されていなくてもよく、片側だけに配置されていても良い。
【００６９】
このように、本発明の第１の実施の形態は、ＮＡＮＤ型フラッシュメモリのみならず、ＡＮＤ型フラッシュメモリにも適用できる。つまり、選択ゲートを有するフラッシュメモリセルに対して、選択ゲートを例えば、メモリセルと同様のゲート長にし、同一ピッチで配列することによってリソグラフィ的に微細加工しやすいメモリセル構造を実現することができる。
【００７０】
本発明の第１の実施の形態は、露光マージンが高く、微細化に対しスケーラブルなメモリセルアレイを実現する。選択トランジスタがメモリセルトランジスタと同じゲート長である場合、短チャネル効果などにより、選択トランジスタのトランジスタ特性が確保できないが、隣接した２つの選択トランジスタの選択ゲートを２本直列接続することで所望のトランジスタ特性を確保できる。
【００７１】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、ゲート長がＦ のトランジスタを２本直列に接続することで、ゲート長が２Ｆ のトランジスタと同じ特性を得られ、かつ、ゲート長２Ｆ のトランジスタと同等のカットオフ特性を得ることができる。
【００７２】
（第１の実施の形態の変形例１）
本発明の第１の実施の形態の変形例におけるメモリセルユニットの平面構成を図１０に示す。図１０に示される通り、行方向に複数本のメモリセルゲート １_ｊ が互いに平行に直線的に形成されている。この複数本のメモリセルゲート１_ｊ の両側には、それぞれ２本の選択ゲート２１_ｊ， ２１_ｊが行方向に互いに平行に、メモリセルゲート１_ｊ に平行に直線的に形成されている。ここで、複数本のメモリセルゲート１は互いに等しいゲート長Ｗ１を有している。なお複数本のメモリセルゲート１_ｊ は８本、１６本などの本数で構成できる。また、２本１組で両側に配列された選択ゲート２１_ｊ は互いに等しいゲート長Ｗ２を有している。このゲート長Ｗ２はメモリセルゲート１のゲート長Ｗ１と等しく形成されていても、或いは異なる寸法に形成されていても良い。
【００７３】
メモリセルゲート１同士の間には同一の幅のスペースＦ（Ｆは最小加工寸法）が設けられている。このスペースＦは、メモリセルゲート１_ｊ のゲート長Ｗ１と等しく形成されていても或いは異なる寸法に形成されていても良い。またこのスペースＦは選択ゲート ２１_ｊ のゲート長Ｗ２と等しく形成されていても或いは異なる寸法に形成されていても良い。更に、
選択ゲート２１_ｊ とこの選択ゲート２１_ｊ に隣接するメモリセルゲート １_ｊ の間にはメモリセルゲート１_ｊ 同士の間のスペースＦと同一のスペースＦが設けられている。
【００７４】
このメモリセルゲート１_ｊ に直交する方向に互いに平行に素子活性領域３が形成されている。この素子活性領域３はメモリセルゲート１_ｊ に直交する方向に互いに平行に形成された複数の素子分離領域４によって、複数に分断されている。
【００７５】
各選択ゲート２１_ｊ の各素子活性領域３上では、選択トランジスタチャネル部用イオン注入のための開口部２２が設けられている。
【００７６】
更に、図１０の平面図上では、素子活性領域３と選択ゲート２１_ｊ の交点付近を中心に破線で示される開口部２２に自己整合的に不純物注入が行われている。この結果、選択ゲート ２１_ｊ とメモリセルゲート１_ｊ とは、高密度に稠密に配置されているにもかかわらず、異なるチャネル部分の不純物濃度をそれぞれ個別に自己整合的に形成することができる。
【００７７】
各メモリセルのソースとドレインは素子活性領域３を介して互いに直列に接続されている。
【００７８】
ここで、複数本、例えば１６本のメモリセルゲート１の両端に２本１組の選択ゲート２１_ｊ がそれぞれ形成されて１つのＮＡＮＤストリング２３が構成される。このＮＡＮＤストリング２３_ｊ の両端には、メモリセルゲート１同士のスペースＦと同一のスペースＦを置いて、さらに別のＮＡＮＤストリング２３_ｊ−１，２３_ｊ＋１ が形成されている。ここで、互いに隣接するＮＡＮＤストリング２３_ｊ−１，２３_ｊ の選択ゲート２１_ｊ−１，２１_ｊ の素子活性領域３上には、コンタクトプラグ２４が形成されている。
【００７９】
このように、ゲート長はメモリセル内ですべて一定のライン＆スペースであり、同一のピッチで配置されている。また、メモリセルトランジスタと同じサイズまで選択ゲート２１のチャネル長は微細化されている。選択ゲート２１は、ゲート２本分を用いて選択トランジスタとして用いる。
【００８０】
この図１０におけるＩＩ−ＩＩ線上での断面が図１１に示される。図１１に示されるように半導体基板１０上にメモリセルゲート１及び選択ゲート２１が設けられている。これらメモリセルゲート１及び選択ゲート２１周囲の半導体基板１０中に、ソース・ドレイン拡散層１１が設けられている。それぞれのメモリセルゲート１下の半導体基板１０中にはチャネルイオン注入層１２が形成されている。また、選択ゲート２１下の半導体基板１０中には、開口部２２を介して注入されたチャネルイオン注入層２５が設けられている。また、ＮＡＮＤストリング２３の端の選択ゲート２１の外側のソース・ドレイン拡散層１１にはコンタクト２４が接続されている。
【００８１】
各メモリセルゲート１は、半導体基板１０上にゲート絶縁膜１３を介して、電荷蓄積層である浮遊ゲートとなる第１導電層１４が形成されている。この第１導電層１４上には、ゲート間絶縁膜１５を介して、制御ゲートとなる第２導電層１６が形成されている。ゲート間絶縁膜１５は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるＯＮＯ膜から構成されている。
【００８２】
ここで、選択ゲート２１は、半導体基板１０上にゲート絶縁膜１３を介して、電荷蓄積層である浮遊ゲートとなる第１導電層１４が形成されている。この第１導電層１４上には、ゲート間絶縁膜１５が形成されている。そのゲート間絶縁膜１５中には、開口部２２が設けられている。ゲート間絶縁膜１５及び開口部２２上には、制御ゲートとなる第２導電層１６が形成されている。この開口部２２中には、第２導電層１６と同一材料の導電材料が埋め込まれていて、第２導電層１６と第１導電層１４とが電気的に接続された接続部となっている。ゲート間絶縁膜１５は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるＯＮＯ膜から構成されている。
【００８３】
また、半導体基板１０中のソース・ドレイン拡散層１１の間の領域の表面付近には、ソース・ドレイン拡散層１１に接触してチャネルイオン注入層１２が形成されている。さらに半導体基板１０中の表面付近には、ソース・ドレイン拡散層１１に囲まれて、開口部２２の直下を少なくとも含む領域に選択トランジスタチャネル拡散層２５が形成されている。
【００８４】
選択トランジスタチャネル拡散層２５は、その不純物濃度はメモリセルトランジスタチャネル拡散層１２よりも高濃度で、その半導体基板１０中での深さはメモリセルトランジスタチャネル拡散層１２よりも深く形成されている。
【００８５】
ここで、選択ゲート２１下のゲート間絶縁膜１５中に設けられる開口部２２の大きさは選択ゲート２１の長さの約半分程度の長さとなっている。
【００８６】
なお、選択ゲート２１中の開口部２２の長さを制御することで、選択トランジスタチャネル拡散層２５の長さを変化させることができる。
【００８７】
更に、開口部２２を介して選択ゲート２１下に注入されるイオン注入のドーズ量をメモリセルトランジスタとは独立に制御することで、選択トランジスタチャネル拡散層２５の濃度を自由に設定できる。
【００８８】
なお、選択ゲート２１のチャネル部の不純物濃度は例えば、約１０^１７ ｃｍ^−３である。
【００８９】
更に、メモリセルゲート１の高さは選択ゲート２１の高さと等しく形成されている。
【００９０】
本発明の第１の実施の形態の変形例１では、第１の実施の形態と同様にＮＡＮＤ型フラッシュメモリのみならず、ＡＮＤ型フラッシュメモリ等の、選択ゲートを有するフラッシュメモリセルに対して、選択ゲートをメモリセルと同様のゲート長にし、同一ピッチで配列することによってリソグラフィ的に微細加工しやすいメモリセル構造を実現することができる。
【００９１】
このように選択ゲート２１は第１導電層１４に電位を供給できるようになっており、一般的なＭＯＳＦＥＴと同様に機能し、その積層ゲート構造は開口部２２がある点以外はメモリセルトランジスタとその組成やサイズは同様である。
【００９２】
更に、本発明の第１の実施の形態の変形例１では、選択トランジスタのチャネル領域の不純物濃度がメモリセルトランジスタのチャネル領域の不純物濃度よりも高く設定できることから、選択トランジスタの閾値をメモリセルトランジスタの閾値よりも大きくでき、選択トランジスタに必要なカットオフ特性（電流遮断特性）を持った不揮発性半導体記憶装置を提供できる。
【００９３】
更に、選択トランジスタの浮遊ゲートとなる第１導電層１４と選択ゲートとなる第２導電層１６とをゲート間絶縁膜１５中に設けられた開口部２２を介して接続している。このような構成の不揮発性半導体記憶装置とすることで、必要なチャネルイオン濃度を有する選択トランジスタと、微細化に適するように濃度が薄く設定されたチャネル濃度を有して、データ書き込み特性、データ保持特性、読み出しストレスに対する耐性などのメモリセルトランジスタの様々な特性が良好なメモリセルトランジスタとを備えた微細な不揮発性半導体記憶装置が提供できる。
【００９４】
次に、図１１乃至図２７を用いて、本発明の第１の実施の形態の変形例１に係る不揮発性半導体記憶装置の製造方法を説明する。図１１から図２７は、図１０におけるＩＩ−ＩＩ線上での部分又は全体の断面に相当する。
【００９５】
（ａ）まず、ｐ 型のシリコンからなる半導体基板１０上に犠牲シリコン酸化膜３０を形成する。次に、場合により、ｐ 型ウエル或いはｎ 型ウエル及びｐ 型ウエルの二重ウエル等を形成し活性化する。次に半導体基板１０或いはその上にウエルが形成された領域に、ｎ 型トランジスタを形成する場合は、メモリセルトランジスタと、選択トランジスタとの両方に同時に同じＢ（ホウ素）などのｐ 型不純物をチャネル制御のためにチャネルイオン注入を行い、図１２に示すように、チャネルイオン注入層１２を半導体基板１０の表面付近に形成する。
【００９６】
（ｂ）次に、イオン注入のために形成した犠牲シリコン酸化膜３０を剥離し、ゲート絶縁膜１３を形成する。そして、浮遊ゲート電極用のゲート電極材として、例えばポリシリコンを堆積して浮遊ゲートとなる第１導電層１４を形成する。このポリシリコンを導電性にするために、予め例えばＰ（リン）がドープされたものを用いる。また、或いはイオン注入で、Ｐをイオン注入してもよい。次に、図１３に示すように、この浮遊ゲートとなる第１導電層１４上に、素子分離領域４を加工するためのマスク材３１、例えばシリコン窒化膜（ Ｓｉ_３ Ｎ_４ ）をその上に堆積する。
【００９７】
（ｃ）次に、図１４に示されるようにシリコン窒化膜であるマスク材３１を除去する。更に、図１５に示されるように、露出している表面上にゲート間絶縁膜１５を例えばＯＮＯ膜にて堆積させる。そして、図１６に示されるように、堆積されたゲート間絶縁膜１５の上に、マスク材３２としてポリシリコン及びその他のマスク材、例えばシリコン酸化膜を堆積する。
【００９８】
（ｄ）次に、図１７に示されるように、メモリセルユニットの選択トランジスタのチャネル予定領域の一部をリソグラフィでパターニングして、マスク材３２上にフォトレジスト３３を堆積して、開口部３４を設ける。ここでは、２つの開口部３４を設けた状態を示している。
【００９９】
（ｅ）次に、図１８に示されるように、フォトレジスト３３の開口部３４直下のマスク材３２をエッチングして開口する。このマスク材３２のパターニングに際しては、半導体装置製造技術における各世代での最小加工寸法を加工できる方法で加工する。一般に最高性能の高価な微細加工技術を用いることになる。このため、マスク材３２に設けられる開口部３４に対して、合わせずれは最小限に抑制される。
【０１００】
（ｆ）次に、図１９に示されるように、フォトレジスト３３を除去して、選択トランジスタのチャネル領域となる半導体基板１０に、ゲート間絶縁膜１５、浮遊ゲートとなる第１導電層１４、ゲート絶縁膜１３を介してイオン注入を行って、選択トランジスタチャネル拡散層２５を形成する。この時の注入イオン種は通常は、Ｂ（ホウ素）が使用される。但し、表面チャネル型ｐＭＯＳならば、Ｐ（燐）であることもある。この時、メモリセルトランジスタ領域にはマスク材３２が有り、イオン注入されたイオン種はマスク材３２中で減衰してしまうような膜厚構成になっていると同時に、このイオン注入の加速エネルギーは電荷蓄積層１４を越えて、半導体基板１０に届くエネルギーに調整されている。ここで、フォトレジスト３３を残さずにイオン注入を行っているが、フォトレジスト３３を残したままイオン注入を行い、その後でフォトレジスト３３を除去するともできる。
【０１０１】
（ｇ）次に、図２０に示されるように、開口部３４下のゲート間絶縁膜１５をエッチング開口する。ここで、選択トランジスタチャネル拡散層２５を形成するイオン注入はゲート間絶縁膜１５をエッチング開口した後に行っても良い。また、ゲート間絶縁膜１５を残したままイオン注入すると、多結晶シリコン層からなる第１導電層１４の表面へのコンタミネーションを防止でき、ゲート間絶縁膜１５を保護膜として利用できる。
【０１０２】
（ｈ）次に、図２１に示されるように、マスク材３２を剥離する。次に、制御ゲート電極材１６として、ポリシリコンとメタルシリサイドとして、例えばＷＳｉ（タングステンシリサイド）等を堆積する。ここで、制御ゲート材は、例えばポリシリコンのみを堆積させても良い。この場合、ポリシリコンを堆積させて、ゲート加工を行った後にサリサイド（Ｓａｌｉｃｉｄｅ ： Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ：自己整合的なシリサイド形成技術）方法を用いて、シリサイドを使用した電極を形成することができる。
【０１０３】
（ｉ）次に、図２２に示されるように、ゲート電極領域をリソグラフィにてパターニングし、積層ゲート構造をエッチング加工し、電荷蓄積層１４、ゲート間絶縁膜１５、制御ゲート１６からなるメモリセルトランジスタゲート電極、電荷蓄積層１４、ゲート間絶縁膜１５、制御ゲート１６からなる選択トランジスタゲート電極を同一のゲート長、同一のピッチとなるように形成する。この時のエッチング加工はＲＩＥを用いる。ここで、メモリセルユニットごとにメモリセルの端部に１対の２本の選択ゲート２１が形成される。
【０１０４】
（ｊ）次に、図２３に示されるように、積層ゲート構造であるメモリセルゲート１の制御ゲート１６の電極及び選択ゲート２１の制御ゲート１６の電極をマスクにして、半導体基板１０中に不純物をイオン注入して、ソース・ドレイン拡散層１１を形成する。特に、浮遊ゲートとなる第１導電層１４と制御ゲート１６を電気的に短絡させるために選択トランジスタのゲート間絶縁膜１５を開口した後にイオン注入を行えば、リソグラフィ工程の追加をせずに第１の実施の形態の変形例１の構造が可能となる。この製造方法では、電荷蓄積層１４と制御ゲート１６とを分離しているゲート間絶縁膜１５を一部分除去する方法を採用している。この方法はメモリセルユニット内の選択ゲート２１に適用される。この方法は、電荷蓄積層１４にコンタクトを取るための方法であるが、この製造工程途中で、次の条件を満たす場合は、浮遊ゲートとなる第１導電層１４越しに選択ゲート２１のチャネル部のみにイオン注入することが可能である。
【０１０５】
即ち、メモリセルゲート１にはこのイオン注入により不純物がマスク材中で減衰して、電荷蓄積層１４に届かず、また、選択ゲート２１上では、電荷蓄積層１４及びゲート絶縁膜１３越しにイオン注入された不純物が半導体基板１０に注入されて、メモリセルゲート１と選択ゲート２１とで異なる不純物濃度のチャネル領域を形成すれば、メモリセルゲート１の特性と選択ゲート２１の特性をそれぞれ満たすようにそれぞれのチャネル部を形成し、新たなリソグラフィ工程の追加を伴わずに、且つ、自己整合プロセスによりそれぞれの特性向上を実現できる。
【０１０６】
選択ゲート２１への自己整合的なチャネルイオン注入が行え、位置合わせずれがなく、選択ゲート２１のチャネル不純物を形成できる。
【０１０７】
ここで、ビット線側選択ゲート線ＳＧＤ１を備える第１のビット線側選択トランジスタ及びソース線側選択ゲート線ＳＧＳ１を備える第１のソース線側選択トランジスタのしきい値電圧制御用のイオン注入のマスク合わせ精度に余裕が取れる。それは、仮にイオン注入のマスク合わせがずれて、ビット線側選択ゲート線ＳＧＤ１を備える第１のビット線側選択トランジスタ及びソース線側選択ゲート線ＳＧＳ１を備える１のソース線側選択トランジスタのしきい値電圧がビット線側選択ゲート線ＳＧＤ２を備える第２のビット線側選択トランジスタ及びソース線側選択ゲート線ＳＧＳ２を備える第２のソース線側選択トランジスタのしきい値電圧よりも低くなっても、ビット線側もソース線側もそれぞれ選択トランジスタが少なくとも２つあるため、リーク電流耐性の問題は生じない。この結果、ビット線側選択ゲート線ＳＧＤ１とこれに隣接する制御ゲート線ＷＬ１、及びソース線側選択ゲート線ＳＧＳ１とこれに隣接する制御ゲートＷＬ３２との間のスペースを広くする必要が無くなり、制御ゲート間のスペースと同一に縮められる。
【０１０８】
上記製造方法で選択トランジスタとメモリセルトランジスタを異なるチャネル不純物濃度に自己整合的に独立して形成することが可能である。
【０１０９】
このようにメモリセルの選択トランジスタのチャネル部の一部分の不純物濃度とメモリセル部のチャネル部の不純物濃度の異なるそれぞれのトランジスタが自己整合的に形成される。ここで、選択トランジスタにおいては、電荷蓄積層１４下のゲート絶縁膜１３には、チャネルイオン注入を行った際の通過イオンの一部が残っている。その残留している領域は、電荷蓄積層１４上のゲート間絶縁膜１５中に設けられた開口部２２の形状の直下を含んだ周辺領域となっている。
【０１１０】
第１の実施の形態の変形例１によれば、メモリセルトランジスタのゲート絶縁膜１３を通してチャネルイオン注入することがなく、特に浮遊ゲートを持つ構造の不揮発性半導体記憶装置の特性劣化を引き起こすことがない。
【０１１１】
尚、第１の実施の形態の変形例１は、ｎ 型トランジスタでも、Ｐ型トランジスタであっても良く、またメモリセルトランジスタ及び選択トランジスタのチャネル制御のためにイオン注入する不純物イオン種として、Ｂ（ホウ素）でも、Ｐ（リン）でも良い。
【０１１２】
このように、第１の実施の形態の変形例１では、メモリセルトランジスタをマスクして、選択トランジスタのチャネル領域に対応したマスク材３２の高精度な開口部３４を設けて、この開口部３４を利用して、チャネル領域にイオン注入を行って、合わせずれを生じさせずにチャネルイオン注入を行っている。
【０１１３】
また、メモリセルトランジスタはゲート電極の第１導電層１４と第２導電層１６の間のゲート間絶縁膜１５に開口が無い状態で、選択トランジスタにイオン注入されるため、メモリセルトランジスタのチャネル領域の濃度は選択トランジスタのチャネル濃度とは独立に設定される。
【０１１４】
（第１の実施の形態の変形例２）
変形例２の不揮発性半導体記憶装置の構造では、図１１に示された不揮発性半導体記憶装置の構造を図２３に示すように変形し、１対の２本の選択ゲート２１のうちの片方、メモリセルゲート１から遠い方の選択ゲート２１のゲート間絶縁膜１５に開口部２２に対応した半導体基板１０中に、濃いチャネルイオン注入領域２５を形成して、カットオフ特性を向上できる。ここで、メモリセルゲート１に隣接する選択ゲート２１の下方にはメモリセルゲート１と同じチャネルイオン注入領域１２が形成されている。
【０１１５】
なお、一つのＮＡＮＤストリング２３の中で、ソース側、ドレイン側にそれぞれ２つずつの選択ゲート２１が設けられているが、ソース側、ドレイン側ともに又は一方をメモリセルゲート１に隣接する選択ゲート２１下のチャネルイオン注入領域の不純物濃度、深さをメモリセルゲート１のチャネルイオン注入領域の不純物濃度、深さと等しく設定することもできる。
【０１１６】
この変形例の製造方法は、第１の実施の形態の製造方法において、図２３に示される工程の後で、選択ゲート２１下にイオン注入を行なわない選択ゲート形成予定領域はフォトレジストで被覆して、選択ゲート２１下にイオン注入を行なう選択ゲートについてのみ、半導体基板１０中に濃いチャネルイオン注入領域２５を形成する。
【０１１７】
このように、図１１に示されるゲート構造を採りながら、選択トランジスタのメモリセルトランジスタに隣接した側を、レジスト（図示せず）でマスクして、チャネルイオン注入して、チャネルイオン注入領域の濃度や深さがメモリセルトランジスタから離間した選択トランジスタよりも薄く、浅く形成して、選択トランジスタ同士のカットオフ特性を異ならせることもできる。
【０１１８】
即ち、メモリセルトランジスタに隣接した選択ゲート２１のチャネルイオン注入領域は、その濃度、深さがメモリセルゲート１のチャネルイオン注入領域の濃度、深さと等しくなっている。これに対し、メモリセルトランジスタから離間した側の選択ゲート２１のチャネルイオン注入領域は、その濃度、深さがメモリセルゲートのチャネルイオン注入領域の濃度、深さよりもより濃く、より深く形成されている。
【０１１９】
この場合、メモリセルゲート１から遠い方のカットオフ特性を強くもたせ、メモリセルゲート１に近い側の選択ゲート２１への不純物拡散の影響を低く抑制することが可能である。このように構成することで、選択ゲート２１に隣接するメモリセルトランジスタへのチャネル不純物の染み出し現象を防止できる。
【０１２０】
（第１の実施の形態の変形例３）
変形例３の不揮発性半導体記憶装置の構造では、図１１に示された不揮発性半導体記憶装置の構造を図２４に示すように変形し、１対の２本の選択ゲート２１のうちの片方、メモリセルゲート１に隣接する選択ゲート２１のゲート間絶縁膜１５に開口部２２に対応した半導体基板１０中に、濃いチャネルイオン注入領域２５を形成して、カットオフ特性を向上できる。ここで、メモリセルゲート１から離間する選択ゲート２１下方にはメモリセルゲート１と同じチャネルイオン注入領域１２が形成されている。
【０１２１】
なお、一つのＮＡＮＤストリング２３の中で、ソース側、ドレイン側にそれぞれ２つずつの選択ゲート２１が設けられているが、ソース側、ドレイン側ともに又は一方をメモリセルゲート１から離間する選択ゲート２１下のチャネルイオン注入領域の不純物濃度、深さをメモリセルゲート１のチャネルイオン注入領域の不純物濃度、深さと等しく設定することもできる。
【０１２２】
この変形例３の製造方法は、変形例１の製造方法において、図１８に示される工程の後で、選択ゲート２１下にイオン注入を行なわない選択ゲート形成予定領域はフォトレジスト３３で被覆して、選択ゲート２１下にイオン注入を行なう選択ゲート２１についてのみ、半導体基板１０中に濃いチャネルイオン注入領域２５を形成する。
【０１２３】
このように、図１１に示されるゲート構造を採りながら、選択トランジスタのメモリセルトランジスタから離間した側を、レジスト（図示せず）でマスクして、チャネルイオン注入して、チャネルイオン注入領域の濃度や深さがメモリセルトランジスタに隣接した選択トランジスタよりも薄く、浅く形成して、選択トランジスタ同士のカットオフ特性を異ならせることもできる。
【０１２４】
即ち、メモリセルゲート１から離間した選択ゲート２１のチャネルイオン注入領域は、その濃度、深さがメモリセルゲート１のチャネルイオン注入領域の濃度、深さと等しくなっている。これに対し、メモリセルゲート１に隣接した選択ゲート２１のチャネルイオン注入領域は、その濃度、深さがメモリセルゲート１のチャネルイオン注入領域の濃度、深さよりもより濃く、より深く形成されている。
【０１２５】
この場合、メモリセルに近い方のカットオフ特性を強くもたせている。
【０１２６】
なお、選択ゲートを持つ不揮発性半導体記憶装置に対して、各実施の形態が適用できる。さらに、周辺回路中のトランジスタに対しても各実施の形態は適用できる。
【０１２７】
また、不揮発性半導体記憶装置に限らず、不揮発性半導体記憶装置を備えたメモリ混載半導体装置にも各実施の形態は適用できる。
【０１２８】
（第１の実施の形態の変形例４）
図１７乃至図１９の工程の代わりに、図２５乃至図２７に示すように、開口部３４を広く設定して、選択トランジスタのチャネル予定領域へのイオン注入を実施し、選択トランジスタチャネル拡散層２５を広く形成することもできる。図２５乃至図２７に示す工程は、図１７乃至図１９に示した工程に比較して微細加工の加工精度において余裕がある。
【０１２９】
即ち、図２５に示すように、メモリセルユニットの選択トランジスタのチャネル予定領域の一部をリソグラフィでパターニングして、マスク材３２上にフォトレジスト３３を堆積して、開口部３４を設ける。ここでは、１つの広い開口部３４を設けた状態を示している。
【０１３０】
次に、図２６に示すように、フォトレジスト３３の開口部３４直下のマスク材３２をエッチングして開口する。
【０１３１】
このマスク材のパターニングに際しては、半導体装置製造技術における各世代での最小加工寸法を加工できる方法で加工する。一般に最高性能の高価な微細加工技術を用いることになる。このため、マスク材に設けられる開口部に合わせずれは最小限に抑制される。
【０１３２】
次に、図２７に示すように、フォトレジスト３３を除去して、選択トランジスタのチャネル領域となる半導体基板１０にゲート間絶縁膜１５、浮遊ゲート電極層１４、ゲート絶縁膜１３を介してイオン注入を行って、選択トランジスタチャネル拡散層２５を形成する。この時の注入イオン種は通常は、Ｂ（ホウ素）が使用される。但し、表面チャネル型ｐＭＯＳならば、Ｐ（燐）であることもある。
【０１３３】
この時、メモリセルトランジスタ領域にはマスク材３２が有り、イオン注入されたイオン種はマスク材３２中で減衰してしまうような膜厚構成になっていると同時に、このイオン注入の加速エネルギーは電荷蓄積層を越えて、半導体基板１０に届くエネルギーに調整されている。
【０１３４】
ここで、フォトレジスト３３を残さずにイオン注入を行っているが、フォトレジスト３３を残したままイオン注入を行い、その後でフォトレジスト３３を除去するともできる。
【０１３５】
本発明の第１の実施形態及び変形例１乃至４によれば、トランジスタのカットオフ特性を向上させた微細な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【０１３６】
（第１の実施の形態の変形例５）
本発明の第１の実施の形態の変形例５に係る不揮発性半導体記憶装置として、６４ＭビットＮＡＮＤ型フラッシュメモリの模式的回路構成は、図２８に示すように、ＮＡＮＤストリングのビット線側にそれぞれ２本の選択ゲート線ＳＳＬ１，ＳＳＬ２を備え、ソース側にそれぞれ２本の選択ゲート線ＧＳＬ１，ＧＳＬ２を備える。図２８において、ＮＡＮＤ型メモリセルアレイからなるブロック０、ブロック１、・・・ブロック１０２３が配置され、周辺にはトップ・ページバッファ２９０、ボトム・ページバッファ２９１、レフト・ロウデコーダ／チャージポンプ２９２、ライト・ロウデコーダ／チャージポンプ２９３が配置されている。また、図２８において、選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬ１，ＧＳＬ２に対して平行にワード線ＷＬ０，ＷＬ１，…，ＷＬ１４，ＷＬ１５が配置され、これらのワード線と直交して、ビット線ＢＬ０，ＢＬ１，…，ＢＬ４２２３が配置されている。
【０１３７】
（第１の実施の形態の変形例６）
本発明の第１の実施の形態の変形例６に係る不揮発性半導体記憶装置として、ＡＮＤ型フラッシュメモリの模式的回路構成は、図２９に示すように、ＡＮＤ型メモリセルアレイのソース側にそれぞれ２本の選択ゲート線ＳＧＳ１，ＳＧＳ２を備え、ビット線側にそれぞれ２本の選択ゲート線ＳＧＤ１，ＳＧＤ２を備える。図２９において、ＡＮＤ型メモリセルアレイの周辺には、ボトム・ページバッファ３０２、ワードラインドライバ３００、選択ゲート制御回路３０１が配置されている。また、ＡＮＤ型メモリセルアレイにおいて、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ４２２３と直交してワード線ＷＬ０，ＷＬ１，・・・，ＷＬ１５が配置され、各ワード線にはメモリセルが接続されている。図２９において、点線で囲まれた領域３０３がＡＮＤ型メモリセルユニットを示している。
【０１３８】
ＡＮＤ型の名称は、接続方式がＮＯＲ型と同じ並列接続であり、論理方式がＮＯＲ型と反転していることに由来する。ＡＮＤ型フラッシュメモリのユニットは、サブビット線ＳＵＤとサブソース線ＳＵＳの間に並列に挿入された、例えば、６４ＭビットＡＮＤ型フラッシュメモリの場合、１２８個の単位セルと、サブビット線ＳＵＤをビット線に接続するビット線側選択トランジスタＳＧＤ１，ＳＧＤ２と、サブソース線ＳＵＳをソース線ＣＳに接続するソース線側選択トランジスタＳＧＳ１，ＳＧＳ２で構成される。このメモリセルアレイの特徴は、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ４２２３、ソース線ＣＳの配線が階層化され、サブビット線ＳＵＤ、サブソース線ＳＵＳを拡散層で形成した擬似コンタクトレスの構造をとっていることである。
【０１３９】
図３０（ａ）は、ＡＮＤ型メモリセルにおいて、書き込み動作を説明するための模式的断面構造図である。図３０（ｂ）は、消去動作を説明するための模式的断面構造図である。
【０１４０】
図３０（ａ）において、書き込み動作時、ソース領域１０１に接続されたソース端子１０５は開放状態とし、ドレイン領域１０２に接続されたドレイン端子１０６には３Ｖ、制御ゲート１０４に接続された制御ゲート端子１０７には−９Ｖ、基板１００に接続されたバックバイアス端子１０８には０Ｖが印加される。書き込み動作時、浮遊ゲート１０３からは電子がドレイン領域１０２に向けてトンネル注入される。
【０１４１】
図３０（ｂ）において、消去動作時、ソース端子１０５は０Ｖ、ドレイン端子１０６は０Ｖ、制御ゲート１０４に接続された制御ゲート端子１０７には＋１３Ｖ、基板１００に接続されたバックバイアス端子１０８には０Ｖが印加される。消去動作時、基板１００から電子が浮遊ゲート１０３に向けて注入される。メモリセルへの書き込み／消去はＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流で行なう。図３０（ａ）のようにメモリセルの書き込みは、浮遊ゲート１０３の電子をドレイン領域１０２側へＦＮトンネル電流を用いて引き抜くことにより行われる。消去動作は、図３０（ｂ）に示すように、基板１００から浮遊ゲート１０３へチャネル全面のＦＮトンネル電流で注入する。
【０１４２】
（第１の実施の形態の変形例７）
分割ビットライン（Ｄｉｖｉｄｅｄ Ｂｉｔ Ｌｉｎｅ：ＤＩ）ＮＯＲ型フラッシュメモリは、ＮＡＮＤ型フラッシュメモリと同じく単一電源動作で、書き換えスピードが高速で、メモリセルサイズが小さい特長と、ＮＯＲ型フラッシュメモリのランダムアクセスが高速な特長を合わせ持つ。メモリアレイ内のビット線とサブビット線ＳＵＤを階層構造にしており、ＤＩＮＯＲ型フラッシュメモリのユニットは、ＡＮＤ型のメモリセルユニットとほぼ等しい。メモリセルはＮＯＲ型やＮＡＮＤ型のメモリセルと同じく、スタックゲート型であり、メモリセルのドレインがポリシリコンで形成されたサブビット線ＳＵＤに並列に接続される。例えば、１６ＭビットＤＩＮＯＲ型フラッシュメモリの場合、副ビット線には６４個のメモリセルが接続されている。メモリセルとの接続をポリシリコンと拡散層との埋め込みコンタクトで形成したことにより、メモリセルサイズの縮小化を計っている。メモリセルへの書き込み／消去のメカニズムは、ＡＮＤ型フラッシュメモリの書き込み／消去のメカニズムと同じであり、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流で行なう。メモリセルの書き込みは、浮遊ゲートの電子をドレイン側へＦＮトンネル電流を用いて引き抜くことにより行われる。消去は基板から浮遊ゲートへチャネル全面のＦＮトンネル電流で注入する。
【０１４３】
本発明の第１の実施の形態の変形例７に係る不揮発性半導体記憶装置として、ＤＩＮＯＲ型フラッシュメモリの模式的回路構成は、図３１に示すように、ＤＩＮＯＲ型メモリセルアレイにおいて、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ２０４７とサブビット線ＳＵＤを階層構造として形成し、ビット線とサブビット線ＳＵＤ間をそれぞれ選択ゲート線ＳＧＬ０１，ＳＧＬ０２，選択ゲート線ＳＧＬ１１，ＳＧＬ１２を介して接続している。即ち、ボトムページ側において、それぞれ２本の選択ゲート線ＳＧＬ１１，ＳＧＬ１２を備え、トップページ側において、それぞれ２本の選択ゲート線ＳＧＬ０１，ＳＧＬ０２を備える。図３１において、ＤＩＮＯＲ型メモリセルアレイの周辺には、ボトム・ページバッファ３１２、ワードラインドライバ３１０、選択ゲート制御回路３１１が配置されている。また、ＤＩＮＯＲ型メモリセルアレイにおいて、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ２０４７と直交してワード線ＷＬ０，ＷＬ１，・・・，ＷＬ６３が配置され、各ワード線にはメモリセルが接続されている。また、各メモリセルのソース領域は電気的に共通に接続されて、ソースラインＳＬに共通接続されている。図３１において、点線で囲まれた領域３１３がＤＩＮＯＲ型メモリセルユニットを示している。尚、図３１において、黒丸●は拡散層領域を示し、白丸○はコンタクト領域を示す。
【０１４４】
（第２の実施の形態）
本発明の第２の実施の形態においては、選択ゲートを２本に分離して、メモリセルゲートとビット線、或いはソース線との間の分離特性を向上させている。本発明の第１の実施の形態とは相違し、選択ゲートは、所定のピッチで短絡して、同一電位を与え、選択ゲート線上を伝播する信号遅延を少なくする工夫を行っている。
【０１４５】
図３２は、本発明のＮＡＮＤ型フラッシュメモリセルユニットがアレイ状に配列されたメモリセルアレイを示している。ビットラインＢＬ１，ＢＬ２，・・・，ＢＬ１２８に対してワードラインＷＬ１，ＷＬ２，・・・，ＷＬ３２が直交して配置され、ソース線ＣＳは電気的に共通に接続されている。２本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、２本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。それぞれ短絡される頻度を異ならせた場合でも本発明は有効である。
【０１４６】
（第２の実施の形態の変形例１）
図３３は、第２のビット線側選択ゲート線ＳＧＤ２のゲート長のみをＷ２とし、その他の第１のビット線側選択ゲート線ＳＧＤ１、第１ソース線側選択ゲート線ＳＧＳ１、第２のソース線側選択ゲート線ＳＧＳ２、各メモリセルゲート１の制御ゲート（ワード線）ＷＬ１、ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ２と、Ｗ１よりもＷ２を太くした例を示している。図３３において、２本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、２本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。それぞれ短絡される頻度を異ならせた場合でも本発明は有効である。
【０１４７】
（第２の実施の形態の変形例２）
図３４は、第２のソース線側選択ゲート線ＳＧＳ２のゲート長のみをＷ２とし、その他の第１のソース線側選択ゲート線ＳＧＳ１、第１のビット線側選択ゲート線ＳＧＤ１、第２のビット線側選択ゲート線ＳＧＤ２、各メモリセルゲート１の制御ゲート（ワード線）ＷＬ１、ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ２と、Ｗ１よりもＷ２を太くした例を示している。図３４において、２本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、２本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。それぞれ短絡される頻度を異ならせた場合でも本発明は有効である。
【０１４８】
（第２の実施の形態の変形例３）
図３５は、第２のビット線側選択ゲート線ＳＧＤ２と第２のソース線側選択ゲート線ＳＧＳ２のゲート長のみをＷ２とし、その他の第１ビット線側選択ゲート線ＳＧＢ１、第１のソース線側選択ゲート線ＳＧＳ１、各メモリセルゲート１の制御ゲート（ワード線）ＷＬ１、ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ２と、Ｗ１よりもＷ２を太くした例を示している。図３５において、２本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、２本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。それぞれ短絡される頻度を異ならせた場合でも本発明は有効である。
【０１４９】
（第２の実施の形態の変形例４）
図３６は、ビット線側選択ゲート線をＳＧＤ１、ＳＧＤ２の２本に分離し、ソース線側選択ゲート線をＳＧＳとして、１つにした例を示している。ソース側選択ゲート線ＳＧＳのゲート長のみをＷ３とし、ビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、各メモリセルゲート１の制御ゲート（ワード線）ＷＬ１、ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ３と、Ｗ１よりもＷ３を太くした例を示している。ソース線側選択ゲート線ＳＧＳと隣接するメモリセルゲート１_ｊ との離隔距離をＸ Ｆとして、Ｘ Ｆ＞Ｆと設定している。図３６において、２本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２は、ビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤとなっている。短絡される頻度を異ならせた場合でも本発明は有効である。
【０１５０】
（第２の実施の形態の変形例５）
図３７は、ソース線側選択ゲート線をＳＧＳ１、ＳＧＳ２の２本に分離し、ビット線側選択ゲート線をＳＧＤとして、１つにした例を示している。ビット線側選択ゲート線をＳＧＤのゲート長のみをＷ３とし、ソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、各メモリセルゲート１_ｊ の制御ゲート（ワード線）ＷＬ１、ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ３と、Ｗ１よりもＷ３を太くした例を示している。ビット線側選択ゲート線ＳＧＤと隣接するメモリセルゲート１_ｊ との離隔距離をＸ Ｆとして、Ｘ Ｆ＞Ｆと設定している。図３７において、２本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２は、ビット線６４本おきに短絡され、ソース線側選択ゲート線ＳＧＳとなっている。短絡される頻度を異ならせた場合でも本発明は有効である。
【０１５１】
（第２の実施の形態の変形例６）
図３８は、本発明の第２の実施の形態の変形例２に係る不揮発性半導体記憶装置であって、ＡＮＤ型フラッシュメモリで構成した例の回路構成図を示す。ＡＮＤ型メモリセルユニットに本発明を実施した例を示している。ビット線側選択ゲート線ＳＴ１１、ＳＴ１２、ソース線側選択ゲート線ＳＴ２１、ＳＴ２２は、任意のビット線毎に短絡され、それぞれ１本のビット線側選択ゲート線ＳＴ１、１本のソース線側選択ゲート線ＳＴ２となっている。ビット線ＢＬ１，ＢＬ２，・・・，ＢＬｎに対して直交してワード線ＷＬ１，ＷＬ２，・・・，ＷＬｍが配置されている。図３８において、点線で囲まれた領域３０３がＡＮＤ型メモリセルユニットを示している。ソース線ＣＳは電気的に共通に接続されている。ＡＮＤ型メモリセルユニット３０３は、サブビット線ＳＵＤとサブソース線ＳＵＳの間に並列に挿入されたメモリセルと、サブビット線ＳＵＤをビット線に接続するビット線側選択トランジスタＳＴ１１，ＳＴ１２と、サブソース線ＳＵＳをソース線ＣＳに接続するソース線側選択トランジスタＳＴ２１，ＳＴ２２で構成される。このメモリセルアレイの特徴は、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬｎ、ソース線ＣＳの配線が階層化され、サブビット線ＳＵＤ、サブソース線ＳＵＳを拡散層で形成した擬似コンタクトレスの構造をとっていることである。（第２の実施の形態の変形例７）
本発明の第２の実施の形態の変形例２に係る不揮発性半導体記憶装置として、ＤＩＮＯＲ型フラッシュメモリの模式的回路構成は、図３９に示すように、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ２０４７とサブビット線ＳＵＤを階層構造として形成し、ビット線とサブビット線ＳＵＤ間をそれぞれ選択ゲート線ＳＧＬ０１，ＳＧＬ０２，選択ゲート線ＳＧＬ１１，ＳＧＬ１２を介して接続している。即ち、ボトムページ側において、それぞれ２本の選択ゲート線ＳＧＬ１１，ＳＧＬ１２を備え、トップページ側において、それぞれ２本の選択ゲート線ＳＧＬ０１，ＳＧＬ０２を備える。２本の選択ゲート線ＳＧＬ０１、ＳＧＬ０２は、任意のビット線毎に短絡され、１本の選択ゲート線ＳＧＬ０となっている。また、２本の選択ゲート線ＳＧＬ１１、ＳＧＬ１２は、任意のビット線毎に短絡され、１本の選択ゲート線ＳＧＬ１となっている。また、ＤＩＮＯＲ型メモリセルアレイにおいて、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ２０４７と直交してワード線ＷＬ１，ＷＬ２，・・・，ＷＬ６３が配置され、各ワード線にはメモリセルが接続されている。各メモリセルのソース領域は電気的に共通に接続されて、ソース線ＳＬに共通接続されている。図３９において、点線で囲まれた領域３１３がＤＩＮＯＲ型メモリセルユニットを示している。また、黒丸●は拡散層領域を示し、白丸〇はコンタクト領域を示している。
【０１５２】
（第２の実施の形態の変形例８）
本発明の第２の実施の形態の変形例３に係る不揮発性半導体記憶装置として、６４ＭビットＮＡＮＤ型フラッシュメモリの模式的回路構成は、図４０に示すように、ＮＡＮＤストリングのビット線側にそれぞれ２本の選択ゲート線ＳＳＬ１，ＳＳＬ２を備え、ソース側にそれぞれ２本の選択ゲート線ＧＳＬ１，ＧＳＬ２を有する。図４０において、ＮＡＮＤ型メモリセルアレイからなるブロック０、ブロック１、・・・ブロック１０２３が配置され、周辺にはトップ・ページバッファ２９０、ボトム・ページバッファ２９１、レフト・ロウデコーダ／チャージポンプ２９２、ライト・ロウデコーダ／チャージポンプ２９３が配置されている。また、図４０において、選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬ１，ＧＳＬ２に対して平行にワード線ＷＬ０，ＷＬ１，・・・，ＷＬ１５が配置され、これらのワード線と直交して、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ４２２３が配置されている。図４０の特徴は、選択ゲート線ＳＳＬ１，ＳＳＬ２が回路的に短絡され、また選択ゲート線ＧＳＬ１，ＧＳＬ２が回路的に短絡される点にある。
【０１５３】
本発明の第２の実施の形態によれば、選択トランジスタのゲートを第１の選択トランジスタと第２の選択トランジスタに分離させ、少なくとも制御ゲート（ワード線）隣接の第１の選択トランジスタのゲート長とゲート間のスペースを制御ゲートのゲート長とゲート間のスペースのピッチと合わせることによって、ゲート加工時の周期的なパターン崩れによる、制御ゲートのゲート長の加工バラツキやレジスト倒れを防ぎ、信頼性の向上が図れる。
【０１５４】
更に、選択トランジスタを分離することにより、選択トランジスタと隣接制御ゲートとの間のスペース及びパンチスルー耐圧向上のための選択トランジスタのゲート長を制御ゲートに比べて長く取る必要が無くなり、この結果、チップサイズが縮小化でき、製造プロセスマージンの向上と信頼性の向上に加えて、低コスト化が実現できる。そして、本発明の効果は、デザイン・ルールが微細化されるほど、より顕著になる。
【０１５５】
したがって、本発明第２の実施も形態によれば、信頼性の高い、低コストな半導体記憶装置を提供できる。
【０１５６】
（第３の実施の形態）
本発明の第３の実施の形態においては、選択ゲートを３本に分離して、メモリセルゲートとビット線ＤＱ、或いはソース線ＣＳとの間の分離特性を向上させている。選択ゲートには異なる信号電位を与えても良い点は、本発明の第１の実施の形態と同様である。或いは又、所定のピッチで短絡して、選択ゲート線上を伝播する信号遅延を少なくする工夫を行っても良い点は、本発明の第２の実施の形態と同様である。
【０１５７】
図４１は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図を示す。本発明のＮＡＮＤ型フラッシュメモリセルユニットがアレイ状に配列されたメモリセルアレイを示している。３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、３本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。それぞれ短絡される頻度を異ならせた場合でも本発明は有効である。図４１は、第３のビット線側選択ゲート線ＳＧＤ３のゲート長のみをＷ２とし、その他の第１のビット線側選択ゲート線ＳＧＤ１、第２のビット線側選択ゲート線ＳＧＤ２、第１ソース線側選択ゲート線ＳＧＳ１、第２のソース線側選択ゲート線ＳＧＳ２、第３のソース線側選択ゲー線ＳＧＳ３、制御ゲート（ワード線）ＷＬ１，ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ２と、Ｗ１よりもＷ２を太くした例を示している。尚、３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３は電気的に分離され、異なる信号電位が与えられていてもよい。同様に、３本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３は電気的に分離され、異なる信号電位が与えられていてもよい。
【０１５８】
図４２は図４１に示す平面図をＮＡＮＤストリング５_ｊ，５_ｊ＋１，…方向に拡張し、ビット線方向の折り返しパターン構成を説明する平面図である。第１のメモリセルゲート群１１ａはドレイン側に隣接する第１の選択ゲート群２１ａ、２１ｂ、２１ｃとソース側に隣接する第２の選択ゲート群２２ａ、２２ｂ、２２ｃを有する。第２のメモリセルゲート群１２ｂはソース側に隣接する第３の選択ゲート群２３ａ、２３ｂ、２３ｃとドレイン側に隣接する第４の選択ゲート群２４ａ、２４ｂ、２４ｃを有する。このようにＮＡＮＤストリング５_ｊ はドレイン側のビット線ＤＱ若しくはソース側のソース線ＣＳを中心にして折り返したパターン構成によって、配置されている。３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３は短絡されているが、記載を省略している。また、本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３も短絡されているが、記載を省略している。或いはまた、３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、３本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３には互いに異なる電位が与えられていてもよいことは、前述の通りである。
【０１５９】
（第３の実施の形態の変形例１）
図４３は、本発明の第３の実施の形態の変形例１に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図を示す。
【０１６０】
３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、３本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。それぞれ短絡される頻度を異ならせた場合でも本発明は有効である。図４３は、第３のソース線側選択ゲート線ＳＧＳ３のゲート長のみをＷ２とし、その他の第１のソース線側選択ゲート線ＳＧＳ１、第２のソース線側選択ゲート線ＳＧＳ２、第１のビット線側選択ゲート線ＳＧＤ１、第２のビット線側選択ゲート線ＳＧＤ２、第３のビット線側選択ゲート線ＳＧＤ３、制御ゲート（ワード線）ＷＬ１，ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ２と、Ｗ１よりもＷ２を太くした例を示している。或いはまた、３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、３本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３には互いに異なる電位が与えられていてもよいことは、前述の通りである。
【０１６１】
（第３の実施の形態の変形例２）
図４４は、本発明の第３の実施の形態の変形例２に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図を示す。
【０１６２】
図４４は、第３のビット線側選択ゲート線ＳＧＤ３と第３のソース線側選択ゲート線ＳＧＳ３のゲート長のみをＷ２とし、その他の第１のビット線側選択ゲート線ＳＧＤ１、第２のビット線側選択ゲート線ＳＧＤ２、第１のソース線側選択ゲート線ＳＧＳ１、第２のソース線側選択ゲート線ＳＧＳ２、制御ゲート（ワード線）ＷＬ１，ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ２と、Ｗ１よりもＷ２を太くした例を示している。３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３は、それぞれビット線６４本おきに短絡され、また、３本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３も、それぞれビット線６４本おきに短絡されている。それぞれ短絡される頻度を異ならせた場合でも本発明は有効である。或いはまた、３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、３本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３には互いに異なる電位が与えられていてもよいことは、前述の通りである。
【０１６３】
（第３の実施の形態の変形例３）
図４５は、本発明の第３の実施の形態の変形例３に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図を示す。
【０１６４】
図４５は、ビット線側選択ゲート線をＳＧＤ１、ＳＧＤ２、ＳＧＤ３の３本に分離し、ソース線側選択ゲート線をＳＧＳとして、１つにした例を示している。ソース側選択ゲート線ＳＧＳのゲート長のみをＷ３とし、ビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、各メモリセルゲート１_ｊ の制御ゲート（ワード線）ＷＬ１、ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ３と、Ｗ１よりもＷ３を太くした例を示している。ソース線側選択ゲート線ＳＧＳと隣接するメモリセルゲート１_ｊ との離隔距離をＸ Ｆとして、Ｘ Ｆ＞Ｆと設定している。図４５において、３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤとなっている。尚、３本のビット線側選択ゲート線ＳＧＤ１、ＳＧＤ２、ＳＧＤ３にはそれぞれ異なる信号電位が与えられていても良いことは前述の通りである。
【０１６５】
（第３の実施の形態の変形例４）
図４６は、本発明の第３の実施の形態の変形例４に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図を示す。
【０１６６】
図４６は、ソース線側選択ゲート線をＳＧＳ１、ＳＧＳ２、ＳＧＳ３の３本に分離し、ビット線側選択ゲート線をＳＧＤとして、１つにした例を示している。ビット線側選択ゲート線ＳＧＤのゲート長のみをＷ３とし、ソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３、各メモリセルゲート１の制御ゲート（ワード線）ＷＬ１、ＷＬ２，・・・，ＷＬ３２のゲート長をＷ１とし、Ｗ１＜Ｗ３と、Ｗ１よりもＷ３を太くした例を示している。ビット線側選択ゲート線ＳＧＤと隣接するメモリセルゲート１_ｊ との離隔距離をＸ Ｆとして、Ｘ Ｆ＞Ｆと設定している。図４６において、３本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３は、それぞれビット線６４本おきに短絡され、ソース線側選択ゲート線ＳＧＳとなっている。短絡される頻度を異ならせた場合でも本発明は有効である。また、３本のソース線側選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＳ３には、それぞれ異なる信号電位が与えられていても良い。
【０１６７】
（第３の実施の形態の変形例５）
図４７は、本発明の第３の実施の形態の変形例５に係る不揮発性半導体記憶装置であって、ＡＮＤ型フラッシュメモリで構成した例の回路構成図を示す。
【０１６８】
図４７に示すように、ビット線側選択ゲートは、ビット線側選択ゲート線ＳＴ１１，ＳＴ１２，ＳＴ１３と３本に分離されている。また、ソース線側選択ゲートも、ソース線側選択ゲート線ＳＴ２１，ＳＴ２２，ＳＴ２３と３本に分離されている。これらの選択ゲートには、図２９に示したように、選択ゲート制御回路３０１より別々の信号を与えても良いことは、本発明の第１の実施の形態と同様である。或いは又、所定のピッチで短絡して、選択ゲート線上を伝播する信号遅延を少なくする工夫を行っても良い点は、本発明の第２の実施の形態と同様である。図４７において、ビット線ＢＬ１，ＢＬ２，・・・，ＢＬｎに対して直交してワード線ＷＬ１，ＷＬ２，・・・，ＷＬｍが配置されている。点線で囲まれた領域３０３がＡＮＤ型メモリセルユニットを示している。ソース線ＣＳは電気的に共通に接続されている。ＡＮＤ型メモリセルユニット３０３は、サブビット線ＳＵＤとサブソース線ＳＵＳの間に並列に挿入されたメモリセルと、サブビット線ＳＵＤをビット線に接続するビット線側選択ゲート線 ＳＴ１１，ＳＴ１２，ＳＴ１３と、サブソース線ＳＵＳをソース線ＣＳに接続するソース線側選択ゲート線ＳＴ２１，ＳＴ２２，ＳＴ２３で構成される。このメモリセルアレイの特徴は、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬｎ、ソース線ＣＳの配線が階層化され、サブビット線ＳＵＤ、サブソース線ＳＵＳを拡散層で形成した擬似コンタクトレスの構造をとっていることである。
【０１６９】
（第３の実施の形態の変形例６）
図４８は、本発明の第３の実施の形態例６に係る不揮発性半導体記憶装置であって、ＤＩＮＯＲ型フラッシュメモリで構成した例の回路構成図を示す。図４８に示すように、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ２０４７とサブビット線ＳＵＤを階層構造として形成し、ビット線とサブビット線ＳＵＤ間をそれぞれ選択ゲート線ＳＧＬ０１，ＳＧＬ０２，ＳＧＬ０３，選択ゲート線ＳＧＬ１１，ＳＧＬ１２，ＳＧＬ１３を介して接続している。即ち、ボトムページ側において、それぞれ３本の選択ゲート線ＳＧＬ１１，ＳＧＬ１２，ＳＧＬ１３を備え、トップページ側において、それぞれ３本の選択ゲート線ＳＧＬ０１，ＳＧＬ０２，ＳＧＬ０３を備える。ビット線側選択ゲートは選択ゲート線ＳＧＬ０１，ＳＧＬ０２，ＳＧＬ０３と３本に分離されている。また、ソース線側選択ゲートも、選択ゲート線ＳＧＬ１１，ＳＧＬ１２，ＳＧＬ１３と３本に分離されている。これらの選択ゲートには、図２９に示したように、選択ゲート制御回路３０１より別々の信号を与えても良いことは、本発明の第１の実施の形態と同様である。或いは又、所定のピッチで短絡して、選択ゲート線上を伝播する信号遅延を少なくする工夫を行っても良い点は、本発明の第２の実施の形態と同様である。また、ＤＩＮＯＲ型メモリセルアレイにおいて、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ２０４７と直交してワード線ＷＬ１，ＷＬ２，・・・，ＷＬ６３が配置され、各ワード線にはメモリセルが接続されている。各メモリセルのソース領域は電気的に共通に接続されて、ソース線ＳＬに共通接続されている。図４８において、点線で囲まれた領域３１３がＤＩＮＯＲ型メモリセルユニットを示している。また、黒丸●は拡散層領域を示し、白丸〇はコンタクト領域を示している。
【０１７０】
（第３の実施の形態の変形例７）
図４９は、本発明の第３の実施の形態の変形例７に係る不揮発性半導体記憶装置であって、６４ＭビットＮＡＮＤ型フラッシュメモリで構成した例の回路構成図を示す。図４９に示すように、ビット線側選択ゲートはビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３と３本に分離されている。また、ソース線側選択ゲートも、ソース線側選択ゲート線ＧＳＬ１， ＧＳＬ２， ＧＳＬ３と３本に分離されている。これらの選択ゲートには、選択ゲート制御回路より別々の信号を与えても良いことは、本発明の第１の実施の形態と同様である。或いは又、所定のピッチで短絡して、選択ゲート線上を伝播する信号遅延を少なくする工夫を行っても良い点は、本発明の第２の実施の形態と同様である。図４９の回路構成例では、列選択トランジスタの働きによって、同一の電位が与えられるように工夫されている。図４９において、ＮＡＮＤ型メモリセルアレイからなるブロック０、ブロック１、・・・ブロック１０２３が配置され、周辺にはトップ・ページバッファ２９０、ボトム・ページバッファ２９１、レフト・ロウデコーダ／チャージポンプ２９２、ライト・ロウデコーダ／チャージポンプ２９３が配置されている。また、図４９において、ビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３，ソース線側選択ゲート線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３に対して平行にワード線ＷＬ０，ＷＬ１，・・・，ＷＬ１５が配置され、これらのワード線と直交して、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ４２２３が配置されている。図４９の特徴は、ビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３が回路的に短絡され、またソース線側選択ゲート線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３が回路的に短絡される点にある。
【０１７１】
本発明の第３の実施も形態によれば、選択トランジスタのゲートを第１の選択トランジスタ、第２の選択トランジスタ、第３の選択トランジスタに分離させ、少なくとも制御ゲート（ワード線）隣接の第１の選択トランジスタのゲート長とゲート間のスペースを制御ゲートのゲート長とゲート間のスペースのピッチと合わせることによって、ゲート加工時の周期的なパターン崩れによる、制御ゲートのゲート長の加工バラツキやレジスト倒れを防ぎ、信頼性の向上が図れる。
【０１７２】
さらに選択トランジスタを分離することにより、選択トランジスタと隣接制御ゲートとの間のスペースおよびパンチスルー耐圧向上のための選択トランジスタのゲート長を制御ゲートに比べて長く取る必要が無くなり、この結果、チップサイズが縮小化でき、製造プロセスマージンの向上と信頼性の向上に加えて、低コスト化が実現できる。そして、本発明の効果は、デザイン・ルールが微細化されるほど、より顕著になる。
【０１７３】
したがって、本発明第３の実施も形態によれば、信頼性の高い、低コストな半導体記憶装置を提供できる。
【０１７４】
（第４の実施の形態）
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【０１７５】
ページモードとは、図５０に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル列６０６を一括してビット線６０３を介してセンスアンプ６０２内にメモリセル列６０５として読み出し、或いは一括してセンスアンプ６０２から書き込む動作を行なう。即ち、ページ単位で読み出し、書き込みを行っている。図５０において、ワード線６０４とビット線６０３の交差部分にメモリセル６０７が配置されている。
【０１７６】
これに対して、バイトモードとは、図５１に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル６０８をバイト単位でセンスアンプ６０２内にメモリセル６１３として読み出し、或いはバイト単位でセンスアンプ６０２内のメモリセル６１３からメモリセル６０８に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【０１７７】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、図５２に示すように、フラッシュメモリセルアレイ６０１内を、フラッシュメモリ６０９部分とＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ６０１内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行なう。フラッシュメモリ６０９内の同一のワード線上のメモリセル列６１１をページ単位でＲＯＭ領域を有するＥＥＰＲＯＭ６１０側にメモリセル列６１２として読み出し、或いは書き込む例が、図５２に示されている。
【０１７８】
図５３は、図５２に示した、本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的回路構成図を示す。図５３に図示された回路例は３トランジスタＮＡＮＤセル構成である点に特徴を有する。即ち、１つのＮＡＮＤメモリセルに対して２つのスイッチング用トランジスタを配置して、３トランジスタ／セル方式のＮＡＮＤ型メモリセルアレイが構成されている。ＣＧＬはコントロールゲートライン、ＳＳＬはソース側スイッチングトランジスタ用のゲートライン、ＧＳＬはドレイン側スイッチングトランジスタ用のゲートラインを示す。行方向の１ブロック内においては、同一のＣＧＬライン上のＮＡＮＤ型メモリセルが１ページを構成する。列方向にビット線ＢＬ０，ＢＬ１，Ｂ２，ＢＬ３，…，ＢＬ１０２２，ＢＬ１０２３が配置されている。このような３トランジスタ／セル方式のＮＡＮＤ型メモリセルを用いて、図５２に示した、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリセルアレイ６０１を実現することができる。
【０１７９】
上述した本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。また、上述した本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置において、ＮＡＮＤ型フラッシュメモリ、ＡＮＤ型フラッシュメモリ、ＤＩＮＯＲ型フラッシュメモリの例について説明したが、これら３つのタイプのフラッシュメモリのいずれにおいても、それぞれページモード、バイトモード及び擬似ＥＥＲＯＭモードの動作モードを実現することができることは明らかである。特に、後述するように、フラッシュメモリをメモリカード、或いはＩＣカードに適用して使用する場合には、システムＬＳＩを構成するため、ワンチップ化を推し進める意味でも、フラッシュメモリをシステム的に動作可能な、ＲＯＭ領域を有するＥＥＰＲＯＭモードが重要である。
【０１８０】
［システムＬＳＩ］
本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図５４乃至図６７に示す。
【０１８１】
（適用例１）
一例として、半導体メモリデバイス５０を含むメモリカード６０は、図５４に示すように構成される。半導体メモリデバイス５０には、本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード６０は、図５４に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
【０１８２】
半導体メモリデバイス５０を内蔵するメモリカード６０に対しては、シグナルラインＤＡＴ、コマンドラインイネーブルシグナルラインＣＬＥ、アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス５０がレディーか否かを示す信号を伝達する。
【０１８３】
（適用例２）
メモリカード６０の別の具体例は、図５５に示すように、図５４のメモリカードの例とは異なり、半導体メモリデバイス５０に加えて、更に、半導体メモリデバイス５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ７６を具備している。コントローラ７６は、インタフェースユニット（Ｉ／Ｆ）７１，７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、及びインタフェースユニット（Ｉ／Ｆ）７２内に含まれるエラー訂正コードユニット（ＥＣＣ）７５とを備える。
【０１８４】
インタフェースユニット（Ｉ／Ｆ）７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）７２は、半導体メモリデバイス５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）７５は、エラー訂正コードを発生する。
【０１８５】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ７６の回路構成は適宜修正可能である。
【０１８６】
（適用例３）
更に別のメモリカード６０の構成例は、図５６に示すように、インタフェースユニット（Ｉ／Ｆ）７１，７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、インタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード６０内に搭載されている。
【０１８７】
（適用例４）
更に別のメモリカード６０の構成例は、図５７に示すように、マイクロプロセッサユニット（ＭＰＵ）７３内に半導体メモリデバイス領域５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４及びインタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード６０内に搭載されている。
【０１８８】
（適用例５）
更に別のメモリカード６０の構成例は、図５８に示すように、図５４或いは図５５において示された半導体メモリデバイス５０に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
【０１８９】
ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図５６において示されたように、コントローラ７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図５７において示されたように、マイクロプロセッサユニット（ＭＰＵ）７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。
【０１９０】
（適用例６）
図５５乃至図５８において示されたメモリカード６０の適用例としては、図５９に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１乃至第３の実施の形態において詳細に説明された不揮発性半導体記憶装置を半導体メモリデバイス５０として備えた、メモリカード６０を収容することができる。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図５５乃至図５８に開示されたメモリカード６０内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、エラー訂正コードユニット（ＥＣＣ）７５、インタフェースユニット（Ｉ／Ｆ）７１，７２等の複数の機能と共に、様々な機能を実行可能である。
【０１９１】
（適用例７）
図６０を参照して、更に別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０を収容可能な接続装置９０について、図６０には開示されている。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第３の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に装着され、しかも電気的に接続される。接続装置９０は接続ワイヤ９２及びインタフェース回路９３を介して、ＣＰＵ９４及びバス９５を備えた回路ボード９１に接続される。
【０１９２】
（適用例８）
図６１を参照して、別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第３の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に対して装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【０１９３】
（適用例９）
図６２を参照して、別の適用例を説明する。メモリカード６０は、半導体メモリデバイス５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第３の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード６０をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図６２は示している。
【０１９４】
（適用例１０）
本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図６３及び図６４に示すように、半導体メモリデバイス５０とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むＩＣ（ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ：ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図６４において、半導体メモリデバイス５０或いはＲＯＭ４１０に対して、本発明の第１乃至第３の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０１９５】
（適用例１１）
更に別のＩＣカード５００の構成例は、図６５に示すように、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図６５において、半導体メモリデバイス領域５０１及びＲＯＭ４１０に対して、本発明の第１乃至第３の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０１９６】
（適用例１２）
更に別のＩＣカード５００の構成例は、図６６に示すように、ＲＯＭ４１０を半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０と、ＲＡＭ４２０、ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。
【０１９７】
（適用例１３）
更に別のＩＣカード５００の構成例は、図６７に示すように、図６４に示した半導体メモリデバイス５０において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図６４と同様である。
【０１９８】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１９９】
【発明の効果】
本発明の不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システムによれば、ゲート加工時の周期的なパターン崩れによる、制御ゲートのゲート長の加工バラツキやレジスト倒れを防ぎ、信頼性の向上が図れる。更に、選択トランジスタを分離することにより、選択トランジスタと隣接制御ゲートとの間のスペース及びパンチスルー耐圧向上のための選択トランジスタのゲート長を制御ゲートに比べて長く取る必要が無くなり、この結果、チップサイズが縮小化でき、製造プロセスマージンの向上と信頼性の向上に加えて、低コスト化が実現できる。そして、本発明の効果は、デザイン・ルールが微細化されるほど、より顕著になる。従って、信頼性の高い、低価格な不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システムを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る、ＮＡＮＤ型フラッシュメモリの（ａ）模式的平面レイアウトパターン構成図、（ｂ）回路構成図。
【図２】本発明の比較例としての、ＮＡＮＤ型フラッシュメモリの模式的平面レイアウトパターン構成図。
【図３】ＮＡＮＤ型フラッシュメモリにおいて、スケーリング則を考慮した場合の規格化されたセルサイズとＮＡＮＤストリング上のメモリセル数の関係を示す模式図。
【図４】ＮＡＮＤ型フラッシュメモリにおいて、スケーリング則を考慮した場合の規格化されたセルサイズとスケーリングユニット Ｆ （ｎ ｍ）との関係を示す模式図であって、ラインＡの単一選択ゲートの場合とラインＢの複数選択ゲートの場合との比較図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構造を表す平面図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構造を表す断面図。
【図７】図２に示す平面図をＮＡＮＤストリング方向に拡張し、ビット線方向の折り返しパターン構成を説明する平面図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤ型フラッシュメモリで構成した例のフラッシュメモリセルユニットを表す回路図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＡＮＤ型フラッシュメモリで構成した例のフラッシュメモリセルユニットを表す回路図。
【図１０】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の構造を表す平面図。
【図１１】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の構造を表す断面図。
【図１２】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図１３】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図１４】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図１５】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図１６】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図１７】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図１８】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図１９】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２０】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２１】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２２】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法の一工程を表す断面図。
【図２３】本発明の第１の実施の形態の変形例２に係る不揮発性半導体記憶装置の構造を表す断面図。
【図２４】本発明の第１の実施の形態の変形例３に係る不揮発性半導体記憶装置の構造を表す断面図。
【図２５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の変形例における工程を表す断面図。
【図２６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の変形例における一工程を表す断面図。
【図２７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の変形例における一工程を表す断面図。
【図２８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、６４ＭビットＮＡＮＤ型フラッシュメモリの例の模式的回路構成図。
【図２９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、ＡＮＤ型フラッシュメモリの例の模式的回路構成図。
【図３０】ＡＮＤ型フラッシュメモリの（ａ）書き込み動作説明図、（ｂ）消去動作説明図。
【図３１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、分割ビットライン（Ｄｉｖｉｄｅｄ ｂｉｔ ｌｉｎｅ）ＮＯＲ型フラッシュメモリで構成した例の回路構成図。ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図３２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図３３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図３４】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図３５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図３６】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図３７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図３８】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図３９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、分割ビットライン（Ｄｉｖｉｄｅｄ ｂｉｔ ｌｉｎｅ）ＮＯＲ型フラッシュメモリで構成した例の回路構成図。
【図４０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、６４ＭビットＮＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図４１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図４２】図３８に示す平面図をＮＡＮＤストリング方向に拡張し、ビット線方向の折り返しパターン構成を説明する平面図。
【図４３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図４４】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図４５】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図４６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型フラッシュメモリで構成した例の平面図。
【図４７】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図４８】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、分割ビットライン（Ｄｉｖｉｄｅｄ ｂｉｔ ｌｉｎｅ）ＮＯＲ型フラッシュメモリで構成した例の回路構成図。
【図４９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、６４ＭビットＮＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図５０】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムに使用するページ型フラッシュメモリの模式的ブロック構成図。
【図５１】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムに使用するバイト型フラッシュメモリの模式的ブロック構成図。
【図５２】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的ブロック構成図。
【図５３】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的回路構成図。
【図５４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５５】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５６】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５７】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５８】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５９】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカード及びカードホルダーの模式的構成図。
【図６０】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図６１】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図６２】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図６３】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの模式的構成図。
【図６４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図６５】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図６６】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図６７】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図６８】従来の不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリの模式的回路構成図。
【符号の説明】
１，１_ｊ−１，１_ｊ，１_ｊ＋１…メモリセルゲート
２，２_ｊ−１，２_ｊ，２_ｊ＋１，２１，２１_ｊ−１，２１_ｊ，２１_ｊ＋１…選択ゲート
３…素子活性領域
４…素子分離領域
５，５_ｊ−１，５_ｊ，５_ｊ＋１，５_ｊ＋２，２３，２３_ｊ−１，２３_ｊ，２３_ｊ＋１…ＮＡＮＤストリング
６，２４…コンタクトプラグ
１０…半導体基板
１１…ソース・ドレイン拡散層
１１ａ…第１のメモリセルゲート群
１２…チャネルイオン注入層
１２ｂ…第２のメモリセルゲート群
１３…ゲート絶縁膜
１４…第１導電層（電荷蓄積層）
１５…ゲート間絶縁膜（ＯＮＯ膜）
１６…第２導電層（制御ゲート）
２０，７０…メモリブロック
２１ａ，２１ｂ，２１ｃ…第１の選択ゲート群
２２，３４…開口部
２２ａ，２２ｂ，２２ｃ…第２の選択ゲート群
２３ａ，２３ｂ，２３ｃ…第３の選択ゲート群
２４ａ，２４ｂ，２４ｃ…第４の選択ゲート群
２５…選択トランジスタチャネル拡散層
３０…シリコン酸化膜
３１，３２…マスク材
３３…フォトレジスト
５０…半導体メモリデバイス
６０…メモリカード
７１，７２…インタフェースユニット（Ｉ／Ｆ）
７３…ＭＰＵ
７４…バッファＲＡＭ
７５…エラー訂正コードユニット
７６…コントローラ
８０…メモリカードホルダ
９０…接続装置
９１…回路ボード
９２…接続ワイヤ
９３…インタフェース回路
９４，４３０…ＣＰＵ
９５…バス
１００…基板
１０１…ソース領域
１０２…ドレイン領域
１０３…浮遊ゲート
１０４…制御ゲート
１０５…ソース端子
１０６…ドレイン端子
１０７…制御ゲート端子
１０８…バックバイアス端子
２９０…トップ・ページバッファ
２９１，３０２，３１２…ボトム・ページバッファ
２９２…レフト・ロウデコーダ／チャージポンプ
２９３…ライト・ロウデコーダ／チャージポンプ
３００，３１０…ワードラインドライバ
３０１，３１１…選択ゲート制御回路
３０３…ＡＮＤ型メモリセルユニット
３５０…パーソナルコンピュータ
３１３…ＤＩＮＯＲ型メモリセルユニット
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
５０１…半導体メモリデバイス領域
５０２…メモリ混載ＭＰＵ
５０３，５１０…ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ
５０６，５０７，５０８，５０９…システムＬＳＩチップ
６００…プレーンターミナル
６０１…フラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５，６０６，６１１，６１２…メモリセル列
６０７，６０８，６１３…メモリセル
６０９…フラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
Ｍ０，Ｍ１，Ｍ２，…，Ｍ１５…メモリセルトランジスタ
ＳＧ１，ＳＧ１１，ＳＧ１２…ビット線側選択トランジスタ
ＳＧ２，ＳＧ２１，ＳＧ２２…ソース線側選択トランジスタ
ＳＧＤ，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３，ＳＳＬ１，ＳＳＬ２，ＳＧＬ０１，ＳＧＬ０２，ＳＧＬ０３，ＳＧＳ，ＳＧＳ１，ＳＧＳ２，ＳＧＳ３，ＧＳＬ１，ＧＳＬ２，ＳＧＬ１１，ＳＧＬ１２，ＳＧＬ１３，ＳＴ１１，ＳＴ１２，ＳＴ１３，ＳＴ２１，ＳＴ２２，ＳＴ２３，ＳＴ１，ＳＴ２，ＳＧＬ０，ＳＧＬ１…選択ゲート線
ＤＱ，ＢＬ０，ＢＬ１，…，ＢＬｎ…ビット線
ＷＬ，ＷＬ１，ＷＬ２，…，ＷＬｍ…ワード線
ＣＳ，ＳＬ…ソース線
ＳＵＤ…サブビット線
ＳＵＳ…サブソース線
ＢＳ，ＳＣ…コンタクトホール
Ｗ１，Ｗ２，Ｗ３…ゲート幅
Ｆ，Ｆ１，Ｆ２…スケーリングユニット（最小加工寸法）
ＸＦ，ＺＦ，ＹＦ…寸法
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ／Ｂ…レディー／ビジーシグナルライン
ＣＭＤ…コマンドシグナルライン
ＣＬＫ…クロックシグナルライン

Claims (70)

1. 行方向に配列される複数のワード線と、
   該ワード線と直交する列方向に配列されるビット線と、
   前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
   該メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、
   該第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線
   とを備えることを特徴とする不揮発性半導体記憶装置。
2. 前記メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第２の選択トランジスタと、
   該第２の選択トランジスタのそれぞれのゲートに接続された第２の選択ゲート配線
   とを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記複数の第１の選択トランジスタのいずれかが、前記ビット線に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記複数のワード線と、前記第１の選択ゲート配線とが同一の線幅で配線されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記複数のワード線と、前記第１の選択ゲート配線とが同一の最小加工寸法で定義される線幅で配線されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
6. 前記複数の第１の選択トランジスタは互いに同一の電圧で駆動されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
7. 前記複数の第１の選択トランジスタは周期的に短絡されたことを特徴とする請求項６記載の不揮発性半導体記憶装置。
8. 前記メモリセルトランジスタは前記列方向に複数個互いに直列接続されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
9. 前記メモリセルトランジスタは前記列方向に複数個互いに並列接続されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
10. 前記メモリセルトランジスタは前記列方向に互いに複数個並列接続され、かつ前記複数のメモリセルトランジスタのソース領域は共通のソース線に接続されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
11. 前記メモリセルトランジスタは前記列方向に複数個接続されたメモリセルストリングを構成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
12. 前記メモリセルストリングはＮＡＮＤストリングを構成することを特徴とする請求項１１記載の不揮発性半導体記憶装置。
13. 前記メモリセルストリングはＡＮＤストリングを構成することを特徴とする請求項１１記載の不揮発性半導体記憶装置。
14. 前記メモリセルストリングは分割ビットラインＮＯＲストリングを構成することを特徴とする請求項１１記載の不揮発性半導体記憶装置。
15. 前記ワード線に接続された列方向のメモリセルトランジスタの情報をページ単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
16. 前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報をバイト単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
17. 前記ワード線に接続された列方向のメモリセルトランジスタの情報を、ページ単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
18. 前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報を、バイト単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
19. 前記複数の第１の選択トランジスタは、
    第１導電層と、
    前記第１導電層上のゲート間絶縁膜と、
    前記ゲート間絶縁膜上の第２導電層とを有し、前記ゲート間絶縁膜に開口された開口部を介して、前記第１導電層と前記第２導電層とが短絡していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
20. 前記複数の第１の選択トランジスタのうち少なくとも一個は、
    前記第１導電層と、
    前記第１導電層上のゲート間絶縁膜と、
    前記ゲート間絶縁膜上の第２導電層とを有し、前記ゲート間絶縁膜に開口された開口部を介して、前記第１導電層と前記第２導電層とが短絡していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
21. 前記複数の第１の選択トランジスタのチャネル領域の不純物濃度と前記メモリセルトランジスタのチャネル領域の不純物濃度とがそれぞれ異なることを特徴とする請求項１記載の不揮発性半導体記憶装置。
22. 前記メモリセルトランジスタ及び前記複数の第１の選択トランジスタは、それぞれ第１導電層と、
    前記第１導電層上のゲート間絶縁膜と、
    前記ゲート間絶縁膜上の第２導電層とを有し、
    前記第１導電層は前記メモリセルトランジスタと前記複数の第１の選択トランジスタにおいて同一の厚さを有し、
    前記ゲート間絶縁膜は前記メモリセルトランジスタと前記複数の第１の選択トランジスタとにおいて同一の厚さを有し、
    前記第２導電層は前記メモリセルトランジスタと前記複数の第１の選択トランジスタとにおいて同一の厚さを有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
23. 前記列方向に複数配列されたメモリセルトランジスタと、前記列方向に配列された前記複数の第１の選択トランジスタとは、更に前記列方向及び前記列方向に直交する行方向に繰り返し配列されて、メモリセルアレイのマトリックスを構成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
24. 前記列方向に複数配列されたメモリセルトランジスタは、更に、前記列方向に配列された前記複数の第１の選択トランジスタを介してビット線に接続され、
    前記メモリセルアレイのワード線を選択する手段と、
    前記メモリセルアレイのビット線を選択する手段
    とを備えることを特徴とする請求項２３記載の不揮発性半導体記憶装置。
25. 前記列方向に複数配列されたメモリセルトランジスタの前記ゲート長と、前記列方向に配列された前記複数の第１の選択トランジスタのゲート長とは、異なる配線幅であることを特徴とする請求項２３記載の不揮発性半導体記憶装置。
26. 半導体チップと、
    前記半導体チップに搭載され、行方向に配列される複数のワード線と、該ワード線と直交する列方向に配列されるビット線と、前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、該メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、該第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線とを備える半導体メモリと、
    前記半導体チップに搭載され、前記半導体メモリを制御する論理回路とを備えることを特徴とする半導体集積回路。
27. 前記論理回路はＣＰＵを備えることを特徴とする請求項２６記載の半導体集積回路。
28. 行方向に配列される複数のワード線と、
    該ワード線と直交する列方向に配列されるビット線と、
    前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
    該メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、
    該第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線
    とを備える半導体メモリを含むメモリカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システム。
29. 前記メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第２の選択トランジスタと、
    該第２の選択トランジスタのそれぞれのゲートに接続された第２の選択ゲート配線
    とを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
30. 前記複数の第１の選択トランジスタのいずれかが、前記ビット線に接続されていることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
31. 前記複数のワード線と、前記第１の選択ゲート配線とが同一の線幅で配線されていることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
32. 前記複数のワード線と、前記第１の選択ゲート配線とが同一の最小加工寸法で定義される線幅で配線されていることを特徴とする請求項３１記載の不揮発性半導体記憶装置システム。
33. 前記複数の第１の選択トランジスタは互いに同一の電圧で駆動されることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
34. 前記複数の第１の選択トランジスタは周期的に短絡されたことを特徴とする請求項３３記載の不揮発性半導体記憶装置システム。
35. 前記複数のメモリセルトランジスタは前記列方向に互いに直列接続されたことを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
36. 前記複数のメモリセルトランジスタは前記列方向に互いに並列接続されたことを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
37. 前記複数のメモリセルトランジスタは前記列方向に互いに並列接続され、かつ前記複数のメモリセルトランジスタのソース領域は共通のソース線に接続されたことを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
38. 前記メモリセルトランジスタは前記列方向に複数個接続されたメモリセルストリングを構成することを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
39. 前記メモリセルストリングはＮＡＮＤストリングを構成することを特徴とする請求項３８記載の不揮発性半導体記憶装置システム。
40. 前記メモリセルストリングはＡＮＤストリングを構成することを特徴とする請求項３８記載の不揮発性半導体記憶装置システム。
41. 前記メモリセルストリングは分割ビットラインＮＯＲストリングを構成することを特徴とする請求項３８記載の不揮発性半導体記憶装置システム。
42. 前記ワード線に接続された列方向のメモリセルトランジスタの情報をページ単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
43. 前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報をバイト単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
44. 前記ワード線に接続された列方向のメモリセルトランジスタの情報を、ページ単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
45. 前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報を、バイト単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
46. 前記メモリカードが装着されるメモリカードホルダを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
47. 前記メモリカードが装着される接続装置を更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
48. 前記接続装置はコンピュータに接続されることを特徴とする請求項４７記載の不揮発性半導体記憶装置システム。
49. 前記半導体メモリを制御するコントローラを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
50. 行方向に配列される複数のワード線と、
    該ワード線と直交する列方向に配列されるビット線と、
    前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
    該メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、
    該第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線
    とを備える半導体メモリを含むＩＣカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システム。
51. 前記メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第２の選択トランジスタと、
    該第２の選択トランジスタのそれぞれのゲートに接続された第２の選択ゲート配線
    とを更に備えることを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
52. 前記複数の第１の選択トランジスタのいずれかが、前記ビット線に接続されていることを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
53. 前記複数のワード線と、前記第１の選択ゲート配線とが同一の線幅で配線されていることを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
54. 前記複数のワード線と、前記第１の選択ゲート配線とが同一の最小加工寸法で定義される線幅で配線されていることを特徴とする請求項５３記載の不揮発性半導体記憶装置システム。
55. 前記複数の第１の選択トランジスタは互いに同一の電圧で駆動されることを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
56. 前記複数の第１の選択トランジスタは周期的に短絡されたことを特徴とする請求項５５記載の不揮発性半導体記憶装置システム。
57. 前記複数のメモリセルトランジスタは前記列方向に互いに直列接続されたことを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
58. 前記複数のメモリセルトランジスタは前記列方向に互いに並列接続されたことを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
59. 前記複数のメモリセルトランジスタは前記列方向に互いに並列接続され、かつ前記複数のメモリセルトランジスタのソース領域は共通のソース線に接続されたことを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
60. 前記メモリセルトランジスタは前記列方向に複数個接続されたメモリセルストリングを構成することを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
61. 前記メモリセルストリングはＮＡＮＤストリングを構成することを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
62. 前記メモリセルストリングはＡＮＤストリングを構成することを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
63. 前記メモリセルストリングは分割ビットラインＮＯＲストリングを構成することを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
64. 前記ワード線に接続された列方向のメモリセルトランジスタの情報をページ単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
65. 前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報をバイト単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
66. 前記ワード線に接続された列方向のメモリセルトランジスタの情報を、ページ単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
67. 前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報を、バイト単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
68. 前記半導体メモリを制御するＣＰＵを更に備えることを特徴とする請求項５０記載の不揮発性半導体記憶装置システム。
69. 半導体基板の表面近傍にチャネルイオン注入層を形成後、ゲート酸化膜及び浮遊ゲートとなる第１導電層を順次形成する工程と、
    更にゲート間酸化膜をＯＮＯ膜にて堆積する工程と、
    次に複数本の選択トランジスタのチャネル予定領域をリソグラフィでパターニングして開口部を設け、イオン注入によって、チャネル拡散層を形成する工程と、
    次に前記開口部下のゲート間酸化膜をエッチング開口後、制御ゲート電極材を堆積する工程と、
    次にリソグラフィでパターニングして、積層ゲート構造をエッチング加工し、メモリセルトランジスタのゲート電極、複数本の選択トランジスタのゲート電極を形成後、前記半導体基板中に不純物をイオン注入して、ソース・ドレイン拡散層を形成する工程
    とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
70. 前記開口部は、複数本の選択トランジスタのチャネル幅よりも広く形成されることを特徴とする請求項６９記載の不揮発性半導体記憶装置の製造方法。

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