JP4417813B2

JP4417813B2 - 半導体記憶装置及びメモリカード

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Publication number: JP4417813B2
Application number: JP2004290178A
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Inventors: 山拓也二; 内健竹
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Description

本発明は、半導体記憶装置及びメモリカードに関し、特に、ワード線に接続されたメモリセルのデータを読み出す場合における、選択ゲート線への信号供給順序に変形を加えた、半導体記憶装置、及び、そのような半導体記憶装置を搭載したメモリカードに関する。

半導体記憶装置の中でも、記憶したデータを不揮発的に保持する不揮発性半導体記憶装置が広く普及している。このような不揮発性半導体記憶装置には、例えば、ＮＡＮＤ型と呼ばれるメモリセルアレイ構造を有するものがある。

ＮＡＮＤ型のメモリセルアレイは、ソース／ドレイン領域を共通にする形で直列的に接続された複数のメモリセルと、これら複数のメモリセルのドレイン側に接続されたドレイン側選択トランジスタと、これら複数のメモリセルのソース側に接続されたソース側選択トランジスタとを備えたＮＡＮＤセルユニットが複数配置されて構成されている。

また、メモリセルアレイには、複数のワード線が並列に設けられており、このワード線方向に並ぶメモリセルのゲート電極を共通に接続している。また、ワード線方向に並ぶドレイン側選択トランジスタのそれぞれのゲート電極は、ドレイン側選択ゲート線により共通に接続されており、ワード線方向に並ぶソース側選択トランジスタのそれぞれのゲート電極は、ソース側選択ゲート線により共通に接続されている。ワード線方向に交差する方向に、複数のビット線が並列に設けられており、各ビット線はドレイン側選択トランジスタを介して、対応するＮＡＮＤセルユニットに接続されている。

このようなＮＡＮＤ型の不揮発性半導体記憶装置では、メモリセルからデータを読み出す際の動作は、例えば次のように行われる。まず、ドレイン側選択ゲート線を０Ｖから４Ｖ程度に昇圧する。続いて、ビット線に１Ｖ程度の電圧を供給する。

次に、データを読み出すメモリセルが接続されているワード線（選択ワード線）には、読み出し電圧を供給し、それ以外のワード線（非選択ワード線）には４Ｖ程度の電圧を供給する。続いて、ソース側選択ゲート線を０Ｖから４Ｖ程度に昇圧する。

そして、ビット線の電位変化を検出することにより、読み出すべきメモリセルに“０”データが格納されているのか、それとも、“１”データが格納されているのかを、判定する。具体的には、例えば、フローティングゲートに電子が注入され、メモリセルのしきい値が高くなった状態を“０”データと定義し、逆に、フローティングゲートから電子が引き抜かれ、メモリセルのしきい値が低くなった状態を“１”データと予め定義しておけばよい。

このようなタイミングでワード線、ドレイン側選択ゲート線、ソース側選択ゲート線、ビット線に電圧を印加するが、このタイミングを変更した先願として特願２００３−３１５７８２号が存在する。
特願２００３−３１５７８２号

本発明は、ワード線に接続されたメモリセルのデータを読み出す場合における、選択ゲート線への信号供給順序に変形を加えた、半導体記憶装置、及び、そのような半導体記憶装置を搭載したメモリカードを提供することを目的とする。

上記課題を解決するため、本発明に係る半導体記憶装置は、
第１の方向に沿って設けられて、第１の選択トランジスタのゲート電極が接続される、第１の選択ゲート線と、
前記第１の方向に沿って設けられて、第２の選択トランジスタのゲート電極が接続される、第２の選択ゲート線と、
前記第１の選択ゲート線と前記第２の選択ゲート線との間に、前記第１の方向に沿って設けられて、それぞれにメモリセルのゲート電極が接続される、複数のワード線であって、前記第１の選択ゲート線に隣接するワード線である第１隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第１の選択ゲート線が昇圧された後に、前記第２の選択ゲート線が昇圧され、前記第２の選択ゲート線に隣接するワード線である第２隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第２の選択ゲート線が昇圧された後に、前記第１の選択ゲート線が昇圧される、複数のワード線と、
を備えることを特徴とする。

本発明に係るメモリカードは、
半導体記憶装置が搭載されたメモリカードであって、前記半導体記憶装置は、
第１の方向に沿って設けられて、第１の選択トランジスタのゲート電極が接続される、第１の選択ゲート線と、
前記第１の方向に沿って設けられて、第２の選択トランジスタのゲート電極が接続される、第２の選択ゲート線と、
前記第１の選択ゲート線と前記第２の選択ゲート線との間に、前記第１の方向に沿って設けられて、それぞれにメモリセルのゲート電極が接続される、複数のワード線であって、前記第１の選択ゲート線に隣接するワード線である第１隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第１の選択ゲート線が昇圧された後に、前記第２の選択ゲート線が昇圧され、前記第２の選択ゲート線に隣接するワード線である第２隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第２の選択ゲート線が昇圧された後に、前記第１の選択ゲート線が昇圧される、複数のワード線と、
を備えることを特徴とする。

本発明によれば、ワード線に接続されたメモリセルのデータを読み出す場合における、選択ゲート線への信号供給順序に変形を加えた、半導体記憶装置、及び、そのような半導体記憶装置を搭載したメモリカードを提供することができる。

〔基本技術〕
図１は、ＮＡＮＤ型の不揮発性半導体記憶装置におけるメモリセルアレイＭＣＡの構成を示す図であり、図２は、１つのＮＡＮＤセルユニットの構成を示す図である。

図２に示すように、ＮＡＮＤセルユニットにおいては、ソース／ドレイン領域を共通にする形で複数のメモリセルＭＣ０〜ＭＣｉが直列に接続されている。メモリセルＭＣ０のソース側には、ソース側選択トランジスタＳ１が接続されており、このソース側選択トランジスタＳ１を介して、このＮＡＮＤセルユニットがセルソース線ＣＥＬＳＲＣに接続されている。

メモリセルＭＣｉのドレイン側には、ドレイン側選択トランジスタＳ２が接続されており、このドレイン側選択トランジスタＳ２を介して、このＮＡＮＤセルユニットがビット線ＢＬに接続されている。このような構成により、ビット線ＢＬから、ドレイン側選択トランジスタＳ２、メモリセルＭＣｉ…メモリセルＭＣ０、ソース側選択トランジスタＳ１を通り、セルソース線ＣＥＬＳＲＣまでの電流経路が形成される。

図１に示すように、このようなＮＡＮＤセルユニットが複数設けられて、メモリセルアレイＭＣＡを構成している。具体的には、メモリセルアレイＭＣＡにおいては、複数のワード線ＷＬ０〜ＷＬｉが並列に設けられており、各ワード線ＷＬ０〜ＷＬｉは、それぞれ、ワード線方向に並ぶメモリセルＭＣ０〜ＭＣｉのゲート電極を共通に接続している。また、これらワード線ＷＬ０〜ＷＬｉと並列に、ソース側選択ゲート線ＳＧＳが設けられており、ワード線方向に並ぶソース側選択トランジスタＳ１のゲート電極を共通に接続している。さらに、これらワード線ＷＬ０〜ＷＬｉを挟んで、ソース側選択ゲート線ＳＧＳと反対側に、ワード線ＷＬ０〜ＷＬｉと並列に、ドレイン側選択ゲート線ＳＧＤが設けられており、ワード線方向に並ぶドレイン側選択トランジスタＳ２のゲート電極を共通に接続している。

また、複数のビット線ＢＬ０〜ＢＬｊが、ワード線方向と交差する方向であるビット線方向に並列に設けられている。各ビット線ＢＬ０〜ＢＬｊは、対応するＮＡＮＤセルユニットにおけるドレイン側選択トランジスタＳ２のドレインに接続されている。

ここで説明する基本技術においては、ワード線方向は、第１の方向と定義され、ビット線方向は、第２の方向と定義され、ソース側選択ゲート線ＳＧＳは、第１の選択ゲート線と定義され、ソース側選択トランジスタＳ１は、第１の選択トランジスタと定義され、ドレイン側選択ゲート線ＳＧＤは、第２の選択ゲート線と定義され、ドレイン側選択トランジスタは、第２の選択トランジスタと定義される。

次に、このようなメモリセルアレイＭＣＡからデータを読み出す動作を説明する。図３は、メモリセルＭＣ５のデータを読み出す場合のタイミングチャートを示す図である。この図３に示すように、まず、時刻ｔ１で、ドレイン側選択ゲート線ＳＧＤを０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬ０に１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣ５に接続されたワード線（以下、選択ワード線という）ＷＬ５には、読み出し電圧を供給し、それ以外のメモリセルが接続されたワード線（以下、非選択ワード線という）ＷＬ０〜ＷＬ４、ＷＬ６〜ＷＬｉには、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ソース側選択ゲート線ＳＧＳを０Ｖから４Ｖ程度に昇圧する。

不揮発性のメモリセルＭＣでは、例えば、メモリセルのフローティングゲートに電子が注入され、メモリセルＭＣのしきい値が高くなった状態を“０”データと定義し、フローティングゲートから電子が引き抜かれ、メモリセルＭＣのしきい値が低くなった状態を“１”データと定義する。したがって、選択ワード線に所望の電圧を印加した場合、読み出すメモリセルＭＣが“１”データであれば、そのＮＡＮＤセルユニットではビット線ＢＬからセルソース線ＣＥＬＳＲＣに導通し、ビット線ＢＬの電圧が低くなる。読み出すメモリセルＭＣが“０”データであれば、そのＮＡＮＤセルユニットは導通せず、ビット線ＢＬの電圧は低くならない。このように、ビット線ＢＬの電圧がセルのデータによって変動するので、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルＭＣのデータ読み出しを行うことができる。

この読み出しが終了した後、時刻ｔ５で、ドレイン側選択ゲート線ＳＧＤと、ワード線ＷＬ０〜ＷＬｉと、ソース側選択ゲート線ＳＧＳの電圧を０Ｖに放電するとともに、すべてのビット線ＢＬ０〜ＢＬｊをショートする。時刻ｔ６で、すべて同電位になったビット線ＢＬ０〜ＢＬｊを０Ｖに放電する。

図４は、メモリセルＭＣ１のデータを読み出す場合のタイミングチャートを示す図である。この図４から分かるように、基本的な電圧の印加タイミングはメモリセルＭＣ５の場合と同じであるが、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに供給する電圧は、選択ワード線ＷＬ０には読み出し電圧を供給し、非選択ワード線ＷＬ１〜ＷＬｉには４Ｖ程度の電圧を供給する点で相違している。

これらの読み出し動作において、図３及び図４の矢印Ａに示すようなカップリングノイズや、図４の矢印Ｂに示すようなカップリングノイズが発生する。すなわち、図３及び図４の矢印Ａに示したように、選択ワード線は、隣接する非選択ワード線とのカップリングノイズにより、所定の読み出し電圧よりも高い電圧にオーバーシュートするので、次の動作をターゲットの電圧に戻るまで待つ必要がある。また、図４の矢印Ｂに示したように、ワード線ＷＬ０が選択ワード線の場合、ワード線ＷＬ０はソース側選択ゲート線ＳＧＳに隣接しているので、ソース側選択ゲート線ＳＧＳを昇圧すると、ワード線ＷＬ０はカップリングノイズを受けて、同様にオーバーシュートする。しかも、時刻ｔ４では、ドレイン側選択トランジスタＳ２も導通しているので、メモリセルＭＣ０がカップリングノイズを受けて導通すると、読み出すデータが“１”データの場合には、ビット線放電が生じてしまい、好ましくない。

すなわち、選択ワード線ＷＬ０には、所望の電圧より高い電圧が印加された状態で、ビット線ＢＬの放電が開始されてしまう。この結果、メモリセルＭＣ０のしきい値電圧が、意図した値よりも低く見えてしまう。微細加工が進につれて、ワード線ＷＬ０〜ＷＬｉや、選択ゲート線ＳＧＳ、ＳＧＤに用いられるゲート配線材料は、低抵抗化が求められ、薄膜化が困難になる一方で、ゲート配線間のスペースは狭くなり、ゲート配線間のカップリングノイズは大きくなる。また、メモリセルＭＣの信頼性、耐久性の観点から、メモリセルＭＣのトンネル絶縁膜の薄膜化は困難になってきており、ワード線ＷＬ０〜ＷＬｉや、選択ゲート線ＳＧＳ、ＳＧＤの容量の中で、配線間容量の占める割合が高くなってきており、このため、ゲート配線間のカップリングノイズは益々大きくなってきている。

ＮＡＮＤセルユニットの部分断面図である図５を用いて、このことを詳しく説明すると、ワード線ＷＬには近接する配線との間に様々な容量が発生する。主たる容量としては、フローティングゲートＦＧとの間に発生する容量Ｃ１と、チャネルが形成される基板又はウェルとの間に発生する容量Ｃ２と、隣接するワード線ＷＬ、ＷＬとの間に発生する容量Ｃ３、Ｃ４と、ソース側選択ゲート線ＳＧＳが存在する。また、ドレイン側選択ゲート線ＳＧＤ、あるいはソース側選択ゲート線ＳＧＳの裏打ち配線ＡＷが存在する場合には、この裏打ち配線ＡＷとの間に発生する容量Ｃ５が存在する。

一般に、容量Ｃは、Ｃ＝ε（Ｓ／ｄ）で表現される。ここで、εは、比誘電率であり、Ｓは電極の面積であり、ｄは電極間の距離である。したがって、微細化が進んで、ゲート配線間の距離が短くなると、距離ｄが小さくなったこととなり、容量Ｃは増加する。また、ゲート配線の低抵抗化を図るために、ゲート配線の厚さｈを厚くすると、面積Ｓが大きくなったこととなり、容量Ｃは増加する。

ここで、発明者の研究によると、ｈ／ｄが１．８より大きくなると、ゲート配線間のカップリングノイズの影響が現れ始めることが分かった。特に、例えばｈ＝２００ｎｍで、スペースが７１ｎｍになると顕著に現れ、この場合のｈ／ｄは約２．８２となる。また、ｈ＝２００ｎｍで、スペースが５５ｎｍになると、ｈ／ｄは約３．６４となる。

以下の各実施形態においては、上述したメモリセルＭＣ０のデータを読み出す際に、ソース側選択ゲート線ＳＧＳからのカップリングノイズが、データ読み出しに悪影響を及ぼさないようにしている。

〔第１実施形態〕
図６は、本実施形態に係る不揮発性半導体記憶装置において、ワード線ＷＬ０に接続されているメモリセルＭＣ０のデータを読み出す場合のタイミングチャートを示す図である。なお、このワード線ＷＬ０は、本実施形態における第１の選択ゲート線（ＳＧＳ）に隣接するワード線である第１隣接ワード線に相当する。

この図６に示すように、メモリセルＭＣ０のデータを読み出す場合には、まず、時刻ｔ１で、ソース側選択ゲート線ＳＧＳを０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬに１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣ０に接続された選択ワード線ＷＬ０には、読み出し電圧を供給し、それ以外のメモリセルが接続された非選択ワード線ＷＬ１〜ＷＬｉには、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ドレイン側選択ゲート線ＳＧＤを０Ｖから４Ｖ程度に昇圧する。そして、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルのデータ読み出しを行う。

なお、ここでは、この図６に示した電圧供給順序を、逆方向の電圧供給順序と言うこととする。

図７は、本実施形態に係る不揮発性半導体記憶装置において、ワード線ＷＬｉに接続されているメモリセルＭＣｉのデータを読み出す場合のタイミングチャートを示す図である。なお、このワード線ＷＬｉは、本実施形態における第２の選択ゲート線（ＳＧＤ）に隣接するワード線である第２隣接ワード線に相当する。

この図７に示すように、メモリセルＭＣｉのデータを読み出す場合には、まず、時刻ｔ１で、ドレイン側選択ゲート線ＳＧＤを０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬに１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣｉに接続された選択ワード線ＷＬｉには、読み出し電圧を供給し、それ以外のメモリセルが接続された非選択ワード線ＷＬ１〜ＷＬｉ−１には、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ソース側選択ゲート線ＳＧＳを０Ｖから４Ｖ程度に昇圧する。そして、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルのデータ読み出しを行う。

なお、ここでは、この図７に示した電圧供給順序を、順方向の電圧供給順序と言うこととする。この順方向の電圧供給順序は、基本技術で説明した図３の電圧供給順序と同じである。

図８は、本実施形態に係る不揮発性半導体記憶装置の全体構成を説明するためのブロック図である。この図８に示すように、本実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ワード線制御回路６と、制御信号及び制御電圧発生回路７と、制御信号入力端子８とを備えている。

メモリセルアレイ１には、図１に示したメモリセルアレイＭＣＡが複数配置されて構成されている。ビット線制御回路２は、ビット線ＢＬ０〜ＢＬｊを制御するための回路であり、上述したようにビット線ＢＬ０〜ＢＬｊに電圧を供給したり、ビット線ＢＬ０〜ＢＬｊの電圧の変化を検出して、データを判別したりする。カラムデコーダ３は、カラムアドレスに基づいて、ビット線ＢＬ０〜ＢＬｊを選択する。メモリセルＭＣからデータを読み出す場合、選択されたビット線ＢＬ０〜ＢＬｊのデータは、データ入出力バッファ４を介して、データ入出力端子５から出力される。

ワード線制御回路６は、ワード線ＷＬ０〜ＷＬｉと、選択ゲート線ＳＧＳ、ＳＧＤと、セルソース線ＣＥＬＳＲＣと、セルウェルＣＰｗｅｌｌを制御するための回路である。すなわち、ワード線制御回路６は、上述したようにワード線ＷＬ０〜ＷＬｉと選択ゲート線ＳＧＳ、ＳＧＤとに電圧を供給して、順方向の電圧供給順序で読み出しを行ったり、逆方向の電圧供給順序で読み出しを行ったりする。また、ワード線制御回路６は、読み出し動作の間、セルソース線ＣＥＬＳＲＣと、セルウェルＣＰｗｅｌｌとを、０Ｖに維持する。

制御信号及び制御電圧発生回路７は、制御信号入力端子８からの制御信号の入力を受けて、各種の制御信号及び制御電圧を各部に供給する。例えば、読み出し動作の際には、制御信号及び制御電圧発生回路７は、カラムアドレスをカラムデコーダ３に供給し、ローアドレスをワード線制御回路６に供給する。また、制御信号及び制御電圧発生回路７は、これらの動作に必要な、例えば、上述した０Ｖの電圧、１Ｖの電圧、４Ｖの電圧、及び、読み出し電圧などを、ワード線制御回路６とビット線制御回路２などに供給する。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、ソース側選択ゲート線ＳＧＳに隣接したワード線ＷＬ０に接続されているメモリセルのデータを読み出す場合には、ソース側選択ゲート線ＳＧＳの電圧を昇圧した後に、ドレイン側選択ゲート線ＳＧＤを昇圧することとした。このため、ビット線ＢＬからの電圧がメモリセルＭＣ０に供給された後に、メモリセルＭＣ０の接続されたワード線ＷＬ０の電圧が、ソース側選択ゲート線ＳＧＳからのカップリングノイズによりオーバーシュートしてしまうのを回避することができる。換言すれば、時刻ｔ４においては、ソース側選択ゲート線ＳＧＳからのカップリングノイズによる影響を受けることなく、メモリセルＭＣ０のデータを読み出すことができる。

一方、ドレイン側選択ゲート線ＳＧＤに隣接したワード線ＷＬｉに接続されているメモリセルのデータを読み出す場合には、ドレイン側選択ゲート線ＳＧＤの電圧を昇圧した後に、ソース側選択ゲート線ＳＧＳを昇圧することとした。このため、ビット線ＢＬからの電圧がメモリセルＭＣｉに供給された後に、メモリセルＭＣｉの接続されたワード線ＷＬｉの電圧が、ドレイン側選択ゲート線ＳＧＤからのカップリングノイズによりオーバーシュートしてしまうのを回避することができる。換言すれば、時刻ｔ４においては、ドレイン側選択ゲート線ＳＧＤからのカップリングノイズによる影響を受けることなく、メモリセルＭＣｉのデータを読み出すことができる。

なお、本実施形態においては、ワード線ＷＬ１〜ＷＬｉ−１に接続されているメモリセルＭＣ１〜ＭＣｉ−１のデータを読み出す際に、順方向の電圧供給順序でデータ読み出し動作を行うか、それとも、逆方向の電圧供給順序でデータ読み出しを行うかは、任意に設定することができる。例えば、微細加工技術が進歩するに従って、ソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬ０だけではなく、２本隣のワード線ＷＬ１も、ソース側選択ゲート線ＳＧＳからのカップリングノイズの影響を受けることも考えられる。このような場合は、隣のワード線ＷＬ０だけでなく、２本隣のワード線ＷＬ１についても、逆方向の電圧供給順序で読み出し動作を行うようにすればよい。また、ドレイン側選択ゲート線ＳＧＤの隣のワード線ＷＬｉだけでなく、２本隣のワード線ＷＬｉ−１についても、順方向の電圧供給順序で読み出し動作を行うようにしてもよい。この場合、ワード線ＷＬ１が、第１隣接ワード線（ＷＬ０）に隣接するワード線である第３隣接ワード線に相当し、ワード線ＷＬｉ−１が、第２隣接ワード線（ＷＬｉ）に隣接するワード線である第４隣接ワード線に相当する。

さらにまた、ソース側選択ゲート線ＳＧＳに隣接したワード線ＷＬ０に接続されているメモリセルのデータを読み出す場合には、ソース側選択ゲート線ＳＧＳを昇圧した後に、ドレイン側選択ゲート線ＳＧＤを昇圧すれば足り、それ以外の昇圧順序は、任意に変更できる。同様に、ドレイン側選択ゲート線ＳＧＤに隣接したワード線ＷＬｉに接続されているメモリセルのデータを読み出す場合には、ドレイン側選択ゲート線ＳＧＤの電圧を昇圧した後に、ソース側選択ゲート線ＳＧＳを昇圧すれば足り、それ以外の昇圧順序は、任意に変更できる。

〔第２実施形態〕
上述した第１実施形態では、ソース側選択ゲート線ＳＧＳやドレイン側選択ゲート線ＳＧＤに裏打ち配線を設けない場合、或いは、裏打ち配線が設けられているとしても、この裏打ち配線からのカップリングノイズの影響を無視した場合を説明したが、第２実施形態では、この裏打ち配線が設けられており、一部のワード線については裏打ち配線からのカップリングノイズの影響を受ける場合を想定した不揮発性半導体記憶装置を説明する。

図９は、本実施形態に係る不揮発性半導体記憶装置のＮＡＮＤセルユニットの断面図である。この図９に示すように、ソース側選択トランジスタＳ１とドレイン側選択トランジスタＳ２との間には、ソース／ドレイン領域ＳＤを共有して、直列に接続された、メモリセルＭＣ０〜ＭＣｉが設けられている。メモリセルＭＣ０〜ＭＣｉのそれぞれは、フローティングゲートＦＧを備えているとともに、コントロールゲートとなるワード線ＷＬ０〜ＷＬｉを備えている。ソース側選択トランジスタＳ１は、ソース側選択ゲート線ＳＧＳを備えており、ドレイン側選択トランジスタＳ２は、ドレイン側選択ゲート線ＳＧＤを備えている。

ソース側選択ゲート線ＳＧＳは、図示しない部分で、ソース裏打ち配線ＳＡＷに電気的に接続されており、ドレイン側選択ゲート線ＳＧＤは、図示しない部分で、ドレイン裏打ち配線ＤＡＷに電気的に接続されている。ソース裏打ち配線ＳＡＷは、本実施形態における第１の選択ゲート線（ＳＧＳ）に電気的に接続されて、その下に一部のワード線が位置している第１の裏打ち配線に相当し、ドレイン裏打ち配線ＤＡＷは、本実施形態における第２の選択ゲート線（ＳＧＤ）に電気的に接続されて、その下に一部のワード線が位置している第２の裏打ち配線に相当する。

ソース側選択トランジスタＳ１は、ソース／ドレイン領域ＳＤを介して、セルソース線ＣＥＬＳＲＣに接続されている。ドレイン側選択ゲート線ＳＧＤは、ソース／ドレイン領域ＳＤと、ビット線コンタクトＢＣとを介して、ビット線ＢＬに接続されている。

これらの裏打ち配線ＳＡＷ、ＤＡＷは、配線の低抵抗化を図るために形成されるものである。したがって、ソース側選択ゲート線ＳＧＳの電圧を昇圧する際には、ソース裏打ち配線ＳＡＷも昇圧され、ドレイン側選択ゲート線ＳＧＤの電圧を昇圧する際には、ドレイン裏打ち配線ＤＡＷも昇圧される。

ソース裏打ち配線ＳＡＷの電圧が昇圧されると、このソース裏打ち配線ＳＡＷの下に設けられている、例えば、ワード線ＷＬ１０、ＷＬ１１、ＷＬ１２も、ソース裏打ち配線ＳＡＷからのカップリングノイズを受けて、電圧がオーバーシュートしてしまう。そこで、本実施形態では、ワード線ＷＬ１０、ＷＬ１１、ＷＬ１２に接続されているメモリセルＭＣ１０、ＭＣ１１、ＭＣ１２のデータを読み出す際にも、第１実施形態で述べた逆方向の電圧供給順序で各選択ゲートＳＧＳ、ＳＧＤ、各ワード線線ＷＬ、及び、ビット線ＢＬに電圧を供給する。

同様に、ドレイン裏打ち配線ＤＡＷの電圧が昇圧されると、このドレイン裏打ち配線ＤＡＷの下に設けられている、例えば、ワード線ＷＬ２０、ＷＬ２１、ＷＬ２２も、ドレイン裏打ち配線ＤＡＷからのカップリングノイズを受けて、電圧がオーバーシュートしてしまう。そこで、本実施形態では、ワード線ＷＬ２０、ＷＬ２１、ＷＬ２２に接続されているメモリセルＭＣ２０、ＭＣ２１、ＭＣ２２のデータを読み出す際にも、第１実施形態で述べた順方向の電圧供給順序で各選択ゲート線ＳＧＳ、ＳＧＤ、各ワード線ＷＬ、及び、ビット線ＢＬに電圧を供給する。

この逆方向の電圧供給順序、及び、順方向の電圧供給順序をより詳しく説明すると、次のようになる。

図１０は、本実施形態に係る不揮発性半導体記憶装置において、例えば、ワード線ＷＬ１０に接続されているメモリセルＭＣ１０のデータを読み出す場合のタイミングチャートを示す図である。

この図１０に示すように、メモリセルＭＣ１０のデータを読み出す場合には、まず、時刻ｔ１で、ソース側選択ゲート線ＳＧＳを０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬに１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣ１０に接続された選択ワード線ＷＬ１０には、読み出し電圧を供給し、それ以外のメモリセルが接続された非選択ワード線ＷＬ０〜ＷＬ９、ＷＬ１１〜ＷＬｉには、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ドレイン側選択ゲート線ＳＧＤを０Ｖから４Ｖ程度に昇圧する。そして、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルのデータ読み出しを行う。

なお、本実施形態においては、ワード線ＷＬ０に接続されたメモリセルＭＣ０のデータを読み出す場合も、上述した第１実施形態で述べたように、この図１０と同様の逆方向の電圧供給順序で電圧を供給する。

図１１は、本実施形態に係る不揮発性半導体記憶装置において、例えば、ワード線ＷＬ２０に接続されているメモリセルＭＣ２０のデータを読み出す場合のタイミングチャートを示す図である。

この図１１に示すように、メモリセルＭＣ２０のデータを読み出す場合には、まず、時刻ｔ１で、ドレイン側選択ゲート線ＳＧＤを０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬに１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣ２０に接続された選択ワード線ＷＬ２０には、読み出し電圧を供給し、それ以外のメモリセルが接続された非選択ワード線ＷＬ０〜ＷＬ１９、ＷＬ２１〜ＷＬｉには、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ソース側選択ゲート線ＳＧＳを０Ｖから４Ｖ程度に昇圧する。そして、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルのデータ読み出しを行う。

なお、本実施形態においては、ワード線ＷＬｉに接続されたメモリセルＭＣｉのデータを読み出す場合も、上述した第１実施形態で述べたように、この図１１と同様の順方向の電圧供給順序で電圧を供給する。また、これ以外の構成は、上述した第１実施形態と同様である。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、ソース裏打ち配線ＳＡＷの下に設けられたワード線ＷＬ１０、ＷＬ１１又はＷＬ１２のいずれかに接続されているメモリセルＭＣのデータを読み出す場合には、ソース側選択ゲート線ＳＧＳの電圧を昇圧した後に、ドレイン側選択ゲート線ＳＧＤを昇圧することとした。このため、ビット線ＢＬからの電圧がメモリセルＭＣに供給された後に、メモリセルＭＣの接続されたワード線ＷＬ１０、ＷＬ１１又はＷＬ１２の電圧が、ソース裏打ち配線ＳＡＷからのカップリングノイズによりオーバーシュートしてしまうのを回避することができる。換言すれば、時刻ｔ４においては、ソース裏打ち配線ＳＡＷからのカップリングノイズによる影響を受けることなく、メモリセルＭＣのデータを読み出すことができる。

一方、ドレイン裏打ち配線ＤＡＷの下に設けられたワード線ＷＬ２０、ＷＬ２１又はＷＬ２２のいずれかに接続されているメモリセルのデータを読み出す場合には、ドレイン側選択ゲート線ＳＧＤの電圧を昇圧した後に、ソース側選択ゲート線ＳＧＳを昇圧することとした。このため、ビット線ＢＬからの電圧がメモリセルＭＣに供給された後に、メモリセルＭＣの接続されたワード線ＷＬ２０、ＷＬ２１又はＷＬ２２の電圧が、ドレイン裏打ち配線ＤＡＷからのカップリングノイズによりオーバーシュートしてしまうのを回避することができる。換言すれば、時刻ｔ４においては、ドレイン裏打ち配線ＤＡＷからのカップリングノイズによる影響を受けることなく、メモリセルＭＣのデータを読み出すことができる。

なお、本実施形態においても、上述した第１実施形態で述べたのと同様に、ワード線ＷＬ０と、ワード線ＷＬｉと、ソース裏打ち配線ＳＡＷの下に設けられているワード線ＷＬ１０〜ＷＬ１２と、ドレイン裏打ち配線ＤＡＷの下に設けられているワード線ＷＬ２０〜ＷＬ２２とを除いた、ワード線ＷＬに接続されているメモリセルＭＣのデータを読み出す際に、順方向の電圧供給順序でデータ読み出し動作を行うか、それとも、逆方向の電圧供給順序でデータ読み出しを行うかは、任意に設定することができる。例えば、第１実施形態で述べたのと同様に、ソース側選択ゲート線ＳＧＳに隣接したワード線ＷＬ０だけでなく、２本隣のワード線ＷＬ１についても、逆方向の電圧供給順序で読み出し動作を行うようにしてもよい。また、ドレイン側選択ゲート線ＳＧＤに隣接したワード線ＷＬｉだけでなく、２本隣のワード線ＷＬｉ−１についても、順方向の電圧供給順序で読み出し動作を行うようにしてもよい。

なお、本実施形態では、ソース裏打ち配線ＳＡＷの直下に設けられているワード線ＷＬ１０〜ＷＬ１２について読み出し動作を行う場合に、逆方向の電圧供給順序で電圧を供給すると説明したが、ソース裏打ち配線ＳＡＷのカップリングノイズを受けるであろうワード線ＷＬ９、ＷＬ１３等について読み出し動作を行う場合にも、逆方向の電圧供給順序で電圧を供給するようにしてもよい。

同様の考えから、ドレイン裏打ち配線ＤＡＷの直下に設けられているワード線ＷＬ２０〜ＷＬ２２について読み出し動作を行う場合に、順方向の電圧供給順序で電圧を供給すると説明したが、ドレイン裏打ち配線ＤＡＷのカップリングノイズを受けるであろうワード線ＷＬ１９、ＷＬ２３等について読み出し動作を行う場合にも、順方向の電圧供給順序で電圧を供給するようにしてもよい。

また、本実施形態においても、上述した第１実施形態と同様に、ソース側選択ゲート線ＳＧＳに隣接したワード線ＷＬ０に接続されているメモリセルのデータを読み出す場合や、ソース裏打ち配線ＳＡＷの下に設けられているワード線ＷＬに接続されているメモリセルＭＣのデータを読み出す場合には、ソース側選択ゲート線ＳＧＳを昇圧した後に、ドレイン側選択ゲート線ＳＧＤを昇圧すれば足り、それ以外の昇圧順序は、任意に変更できる。

同様に、ドレイン側選択ゲート線ＳＧＤに隣接したワード線ＷＬｉに接続されているメモリセルのデータを読み出す場合や、ドレイン裏打ち配線ＤＡＷの下に設けられているワード線ＷＬに接続されたメモリセルＭＣのデータを読み出す場合には、ドレイン側選択ゲート線ＳＧＤの電圧を昇圧した後に、ソース側選択ゲート線ＳＧＳを昇圧すれば足り、それ以外の昇圧順序は、任意に変更できる。

〔第３実施形態〕
上述した第１及び第２実施形態におけるＮＡＮＤ型の不揮発性半導体記憶装置では、非選択のＮＡＮＤセルユニットとビット線ＢＬとの間、或いは、セルソース線ＣＥＬＳＲＣとの間を、切り離すため、選択トランジスタＳ１、Ｓ２は、メモリセルＭＣを構成するトランジスタよりも高いカットオフ特性が要求される。このため、図９からも分かるように、選択トランジスタＳ１、Ｓ２の幅Ｗ１、Ｗ２は、ワード線ＷＬの幅Ｗより広くなるよう形成されている。

しかしながら、微細加工技術が進み、例えば、最小線幅が７０ｎｍ未満になると、レイアウトパターンに周期性が求められ、選択トランジスタＳ１、Ｓ２の幅Ｗ１、Ｗ２と、ワード線ＷＬの幅Ｗが大きく異なると、リソグラフィが困難になってくる。

そこで、第３実施形態では、図１２及び図１３に示すように、ワード線ＷＬの幅Ｗと、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２の幅Ｗ１と、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２の幅Ｗ２を、それぞれ同程度にし、選択トランジスタとして２個のトランジスタを直列に接続することで、カットオフ特性を満たすようにしている。なお、図１２の例では、選択ゲート線の幅Ｗ１、Ｗ２が、ワード線ＷＬの幅Ｗと実質的に等しい場合を示しているが、選択ゲート線の幅Ｗ１、Ｗ２が、ワード線ＷＬの幅Ｗのおよそ３倍以下（すなわち、３倍から１倍の間）になると、このような構成が望ましくなってくると考えられる。

具体的には、ソース側選択ゲート線ＳＧＳ１にゲート電極が接続されたソース側選択トランジスタＳ１１と、ソース側選択ゲート線ＳＧＳ２にゲート電極が接続されたソース側選択トランジスタＳ１２とにより、ソース側選択ゲートを構成する。また、ドレイン側選択ゲート線ＳＧＤ１にゲート電極が接続されたドレイン側選択トランジスタＳ２１と、ドレイン側選択ゲート線ＳＧＤ２にゲート電極が接続されたドレイン側選択トランジスタＳ２２とにより、ドレイン側選択ゲートを構成する。なお、これ以外の点は、上述した第１実施形態と同様の構成である。

また、ここでは、ソース側選択ゲート線ＳＧＳ１が、本実施形態における第１の選択ゲート線に相当し、ソース側選択ゲート線ＳＧＳ２が、本実施形態における第１の選択ゲート線を挟んで、第１隣接ワード線（ＷＬ０）と反対側の位置に設けられた第３の選択ゲート線に相当する。ドレイン側選択ゲート線ＳＧＤ２が、本実施形態における第２の選択ゲート線に相当し、ドレイン側選択ゲート線ＳＧＤ１が、本実施形態における第２の選択ゲート線を挟んで、第２隣接ワード線（ＷＬｉ）と反対側の位置に設けられた第４の選択ゲート線に相当する。

ソース側選択トランジスタＳ１１が、本実施形態における第１の選択トランジスタに相当し、ソース側選択トランジスタＳ１２が、本実施形態における第３の選択トランジスタに相当し、ドレイン側選択トランジスタＳ２２が、本実施形態における第２の選択トランジスタに相当し、ドレイン側選択トランジスタＳ２１が、本実施形態における第４の選択トランジスタに相当する。

図１４は、本実施形態に係る不揮発性半導体記憶装置において、ワード線ＷＬ０に接続されているメモリセルＭＣ０のデータを読み出す場合のタイミングチャートを示す図である。

この図１４に示すように、メモリセルＭＣ０のデータを読み出す場合には、まず、時刻ｔ１で、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を同じタイミングで０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬに１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣ０に接続された選択ワード線ＷＬ０には、読み出し電圧を供給し、それ以外のメモリセルが接続された非選択ワード線ＷＬ１〜ＷＬｉには、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２を同じタイミングで０Ｖから４Ｖ程度に昇圧する。そして、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルのデータ読み出しを行う。

この読み出しが終了した後、時刻ｔ５で、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２と、ワード線ＷＬ０〜ＷＬｉと、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２の電圧を０Ｖに放電するとともに、すべてのビット線ＢＬ０〜ＢＬｊをショートする。時刻ｔ６で、すべて同電位になったビット線ＢＬ０〜ＢＬｊを０Ｖに放電する。

なお、ここでは、この図１４に示した電圧供給順序を、逆方向の電圧供給順序と言うこととする。

図１５は、本実施形態に係る不揮発性半導体記憶装置において、ワード線ＷＬｉに接続されているメモリセルＭＣｉのデータを読み出す場合のタイミングチャートを示す図である。

この図１５に示すように、メモリセルＭＣｉのデータを読み出す場合には、まず、時刻ｔ１で、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２を同じタイミングで０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬに１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣｉに接続された選択ワード線ＷＬｉには、読み出し電圧を供給し、それ以外のメモリセルが接続された非選択ワード線ＷＬ１〜ＷＬｉ−１には、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を同じタイミングで０Ｖから４Ｖ程度に昇圧する。そして、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルのデータ読み出しを行う。

なお、ここでは、この図１５に示した電圧供給順序を、順方向の電圧供給順序と言うこととする。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、ソース側選択ゲート線ＳＧＳ１に隣接したワード線ＷＬ０に接続されているメモリセルのデータを読み出す場合には、ソース側選択ゲート線ＳＧＳ１の電圧を昇圧した後に、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２を昇圧することとした。このため、ビット線ＢＬからの電圧がメモリセルＭＣ０に供給された後に、メモリセルＭＣ０の接続されたワード線ＷＬ０の電圧が、ソース側選択ゲート線ＳＧＳ１からのカップリングノイズによりオーバーシュートしてしまうのを回避することができる。換言すれば、時刻ｔ４においては、ソース側選択ゲート線ＳＧＳ１からのカップリングノイズによる影響を受けることなく、メモリセルＭＣ０のデータを読み出すことができる。

一方、ドレイン側選択ゲート線ＳＧＤ２に隣接したワード線ＷＬｉに接続されているメモリセルのデータを読み出す場合には、ドレイン側選択ゲート線ＳＧＤ２の電圧を昇圧した後に、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を昇圧することとした。このため、ビット線ＢＬからの電圧がメモリセルＭＣｉに供給された後に、メモリセルＭＣｉの接続されたワード線ＷＬｉの電圧が、ドレイン側選択ゲート線ＳＧＤ２からのカップリングノイズによりオーバーシュートしてしまうのを回避することができる。換言すれば、時刻ｔ４においては、ドレイン側選択ゲート線ＳＧＤ２からのカップリングノイズによる影響を受けることなく、メモリセルＭＣｉのデータを読み出すことができる。

なお、本実施形態においても、上述した第１実施形態と同様に、ワード線ＷＬ１〜ＷＬｉ−１に接続されているメモリセルＭＣ１〜ＭＣｉ−１のデータを読み出す際に、順方向の電圧供給順序でデータ読み出し動作を行うか、それとも、逆方向の電圧供給順序でデータ読み出しを行うかは、任意に設定することができる。

また、ソース側選択ゲート線ＳＧＳ１に隣接したワード線ＷＬ０に接続されているメモリセルのデータを読み出す場合には、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を昇圧した後に、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２を昇圧すれば足り、それ以外の昇圧順序は、任意に変更できる。同様に、ドレイン側選択ゲート線ＳＧＤ２に隣接したワード線ＷＬｉに接続されているメモリセルのデータを読み出す場合には、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２の電圧を昇圧した後に、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を昇圧すれば足り、それ以外の昇圧順序は、任意に変更できる。

〔第４実施形態〕
上述した第３実施形態では、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２やドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２に裏打ち配線を設けない場合、或いは、裏打ち配線が設けられているとしても、この裏打ち配線からのカップリングノイズの影響を無視した場合を説明したが、第４実施形態では、上述した第２実施形態と同様に、これらの裏打ち配線が設けられており、一部のワード線については裏打ち配線からのカップリングノイズの影響を受ける場合を想定した不揮発性半導体記憶装置を説明する。

図１６は、本実施形態に係る不揮発性半導体記憶装置のＮＡＮＤセルユニットの断面図である。上述した第２実施形態と異なる点を説明すると、ソース側選択ゲート線ＳＧＳ１は、図示しない部分で、ソース裏打ち配線ＳＡＷ１に電気的に接続されており、ソース側選択ゲート線ＳＧＳ２は、図示しない部分で、ソース裏打ち配線ＳＡＷ２に電気的に接続されている。また、ドレイン側選択ゲート線ＳＧＤ１は、図示しない部分で、ドレイン裏打ち配線ＤＡＷ１に電気的に接続されており、ドレイン側選択ゲート線ＳＧＤ２は、図示しない部分で、ドレイン裏打ち配線ＤＡＷ２に電気的に接続されている。すなわち、各選択ゲート線に対応した裏打ち配線が設けられている。

なお、ソース裏打ち配線ＳＡＷ１は、本実施形態における第１の選択ゲート線（ＳＧＳ１）に電気的に接続されて、その下に一部のワード線が位置している第１の裏打ち配線に相当し、ドレイン裏打ち配線ＤＡＷ２は、本実施形態における第２の選択ゲート線（ＳＧＤ２）に電気的に接続されて、その下に一部のワード線が位置している第２の裏打ち配線に相当する。

ソース裏打ち配線ＳＡＷ２は、本実施形態における第３の選択ゲート線（ＳＧＳ２）に電気的に接続されて、その下に一部のワード線が位置している第３の裏打ち配線に相当し、ドレイン裏打ち配線ＤＡＷ１は、本実施形態における第４の選択ゲート線（ＳＧＤ１）に電気的に接続されて、その下に一部のワード線が位置している第４の裏打ち配線に相当する。

上述した第２実施形態と同様に、これらの裏打ち配線ＳＡＷ１、ＳＡＷ２、ＤＡＷ１、ＤＡＷ２は、配線の低抵抗化を図るために形成されるものである。したがって、ソース側選択ゲート線ＳＧＳ１の電圧を昇圧する際には、ソース裏打ち配線ＳＡＷ１も昇圧され、ソース側選択ゲート線ＳＧＳ２の電圧を昇圧する際には、ソース裏打ち配線ＳＡＷ２も昇圧される。また、ドレイン側選択ゲート線ＳＧＤ１の電圧を昇圧する際には、ドレイン裏打ち配線ＤＡＷ１も昇圧され、ドレイン側選択ゲート線ＳＧＤ２の電圧を昇圧する際には、ドレイン裏打ち配線ＤＡＷ２も昇圧される。

ソース裏打ち配線ＳＡＷ１の電圧が昇圧されると、このソース裏打ち配線ＳＡＷ１の下に設けられている、例えば、ワード線ＷＬ１０、ＷＬ１１も、ソース裏打ち配線ＳＡＷ１からのカップリングノイズを受けて、電圧がオーバーシュートしてしまう。また、ソース裏打ち配線ＳＡＷ２の電圧が昇圧されると、このソース裏打ち配線ＳＡＷ２の下に設けられている、例えば、ワード線ＷＬ１３、ＷＬ１４も、ソース裏打ち配線ＳＡＷ２からのカップリングノイズを受けて、電圧がオーバーシュートしてしまう。

そこで、本実施形態では、ワード線ＷＬ１０、ＷＬ１１、ＷＬ１３、ＷＬ１４に接続されているメモリセルＭＣのデータを読み出す際にも、第３実施形態で述べた逆方向の電圧供給順序で各選択ゲート線ＳＧＳ１、ＳＧＳ２、ＳＧＤ１、ＳＧＤ２、ワード線ＷＬ、及び、ビット線ＢＬに電圧を供給する。

同様に、ドレイン裏打ち配線ＤＡＷ１の電圧が昇圧されると、このドレイン裏打ち配線ＤＡＷ１の下に設けられている、例えば、ワード線ＷＬ２０、ＷＬ２１も、ドレイン裏打ち配線ＤＡＷ１からのカップリングノイズを受けて、電圧がオーバーシュートしてしまう。また、ドレイン裏打ち配線ＤＡＷ２の電圧が昇圧されると、このドレイン裏打ち配線ＤＡＷ２の下に設けられている、例えば、ワード線ＷＬ２３、ＷＬ２４も、ドレイン裏打ち配線ＤＡＷ２からのカップリングノイズを受けて、電圧がオーバーシュートしてしまう。

そこで、本実施形態では、ワード線ＷＬ２０、ＷＬ２１、ＷＬ２３、ＷＬ２４に接続されているメモリセルＭＣのデータを読み出す際にも、第３実施形態で述べた順方向の電圧供給順序で各ゲート線及びビット線ＢＬに電圧を供給する。

図１７は、本実施形態に係る不揮発性半導体記憶装置において、例えば、ワード線ＷＬ１０に接続されているメモリセルＭＣ１０のデータを読み出す場合のタイミングチャートを示す図である。

この図１７に示すように、メモリセルＭＣ１０のデータを読み出す場合には、まず、時刻ｔ１で、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を同じタイミングで０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬに１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣ１０に接続された選択ワード線ＷＬ１０には、読み出し電圧を供給し、それ以外のメモリセルが接続された非選択ワード線ＷＬ０〜ＷＬ９、ＷＬ１１〜ＷＬｉには、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２を同じタイミングで０Ｖから４Ｖ程度に昇圧する。そして、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルのデータ読み出しを行う。

なお、本実施形態においては、ワード線ＷＬ０に接続されたメモリセルＭＣ０のデータを読み出す場合も、上述した第３実施形態で述べたように、この図１７と同様の逆方向の電圧供給順序で電圧を供給する。

図１８は、本実施形態に係る不揮発性半導体記憶装置において、例えば、ワード線ＷＬ２０に接続されているメモリセルＭＣ２０のデータを読み出す場合のタイミングチャートを示す図である。

この図１８に示すように、メモリセルＭＣ２０のデータを読み出す場合には、まず、時刻ｔ１で、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２を同じタイミングで０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬに１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣ２０に接続された選択ワード線ＷＬ２０には、読み出し電圧を供給し、それ以外のメモリセルが接続された非選択ワード線ＷＬ０〜ＷＬ１９、ＷＬ２１〜ＷＬｉには、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を同じタイミングで０Ｖから４Ｖ程度に昇圧する。そして、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルのデータ読み出しを行う。

なお、本実施形態においては、ワード線ＷＬｉに接続されたメモリセルＭＣｉのデータを読み出す場合も、上述した第３実施形態で述べたように、この図１８と同様の順方向の電圧供給順序で電圧を供給する。また、これ以外の構成は、上述した第３実施形態と同様である。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、ソース裏打ち配線ＳＡＷ１又はＳＡＷ２の下に設けられたワード線ＷＬ１０、ＷＬ１１、ＷＬ１３又はＷＬ１４のいずれかに接続されているメモリセルＭＣのデータを読み出す場合には、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２の電圧を昇圧した後に、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２を昇圧することとした。このため、ビット線ＢＬからの電圧がメモリセルＭＣに供給された後に、メモリセルＭＣの接続されたワード線ＷＬ１０、ＷＬ１１、ＷＬ１３又はＷＬ１４の電圧が、ソース裏打ち配線ＳＡＷ１、ＳＡＷ２からのカップリングノイズによりオーバーシュートしてしまうのを回避することができる。換言すれば、時刻ｔ４においては、ソース裏打ち配線ＳＡＷ１、ＳＡＷ２からのカップリングノイズによる影響を受けることなく、メモリセルＭＣのデータを読み出すことができる。

一方、ドレイン裏打ち配線ＤＡＷ１又はＤＡＷ２の下に設けられたワード線ＷＬ２０、ＷＬ２１、ＷＬ２３又はＷＬ２４のいずれかに接続されているメモリセルのデータを読み出す場合には、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２の電圧を昇圧した後に、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を昇圧することとした。このため、ビット線ＢＬからの電圧がメモリセルＭＣに供給された後に、メモリセルＭＣの接続されたワード線ＷＬ２０、ＷＬ２１、ＷＬ２３又はＷＬ２４の電圧が、ドレイン裏打ち配線ＤＡＷ１、ＤＡＷ２からのカップリングノイズによりオーバーシュートしてしまうのを回避することができる。換言すれば、時刻ｔ４においては、ドレイン裏打ち配線ＤＡＷ１、ＤＡＷ２からのカップリングノイズによる影響を受けることなく、メモリセルＭＣのデータを読み出すことができる。

なお、本実施形態においても、上述した第３実施形態で述べたのと同様に、ワード線ＷＬ０と、ワード線ＷＬｉと、ソース裏打ち配線ＳＡＷ１、ＳＡＷ２の下に設けられているワード線ＷＬ１０、ＷＬ１１、ＷＬ１３及びＷＬ１４と、ドレイン裏打ち配線ＤＡＷ１、ＤＡＷ２の下に設けられているワード線ＷＬ２０、ＷＬ２１、ＷＬ２３及びＷＬ２４とを除いた、ワード線ＷＬに接続されているメモリセルＭＣのデータを読み出す際に、順方向の電圧供給順序でデータ読み出し動作を行うか、それとも、逆方向の電圧供給順序でデータ読み出しを行うかは、任意に設定することができる。例えば、第３実施形態で述べたのと同様に、ソース側選択ゲート線ＳＧＳ１に隣接するワード線ＷＬ０だけでなく、２本隣のワード線ＷＬ１についても、逆方向の電圧供給順序で読み出し動作を行うようにしてもよい。また、ドレイン側選択ゲート線ＳＧＤ２に隣接するワード線ＷＬｉだけでなく、２本隣のワード線ＷＬｉ−１についても、順方向の電圧供給順序で読み出し動作を行うようにしてもよい。

なお、本実施形態では、ソース裏打ち配線ＳＡＷ１、ＳＡＷ２の直下に設けられているワード線ＷＬ１０、ＷＬ１１、ＷＬ１３、ＷＬ１４について読み出し動作を行う場合に、逆方向の電圧供給順序で電圧を供給すると説明したが、ソース裏打ち配線ＳＡＷ１、ＳＡＷ２のカップリングノイズを受けるであろうワード線ＷＬ９、ＷＬ１２、ＷＬ１５について読み出し動作を行う場合にも、逆方向の電圧供給順序で電圧を供給するようにしてもよい。

同様の考えから、本実施形態では、ドレイン裏打ち配線ＤＡＷ１、ＤＡＷ２の直下に設けられているワード線ＷＬ２０、ＷＬ２１、ＷＬ２３、ＷＬ２４について読み出し動作を行う場合に、順方向の電圧供給順序で電圧を供給すると説明したが、ドレイン裏打ち配線ＤＡＷ１、ＤＡＷ２のカップリングノイズを受けるであろうワード線ＷＬ１９、ＷＬ２２、ＷＬ２５について読み出し動作を行う場合にも、順方向の電圧供給順序で電圧を供給するようにしてもよい。

さらにまた、本実施形態においても、上述した第３実施形態と同様に、ソース側選択ゲート線ＳＧＳ１に隣接したワード線ＷＬ０に接続されているメモリセルのデータを読み出す場合や、ソース裏打ち配線ＳＡＷ１、ＳＡＷ２の下に設けられているワード線ＷＬに接続されているメモリセルＭＣのデータを読み出す場合には、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を昇圧した後に、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２を昇圧すれば足り、それ以外の昇圧順序は、任意に変更できる。

同様に、ドレイン側選択ゲート線ＳＧＤ２に隣接したワード線ＷＬｉに接続されているメモリセルのデータを読み出す場合や、ドレイン裏打ち配線ＤＡＷ１、ＤＡＷ２の下に設けられているワード線ＷＬに接続されたメモリセルＭＣのデータを読み出す場合には、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２の電圧を昇圧した後に、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２を昇圧すれば足り、それ以外の昇圧順序は、任意に変更できる。

〔第５実施形態〕
第５実施形態は、上述した第３実施形態の変形例であり、読み出し動作の際には、どのワード線ＷＬに接続されているメモリセルＭＣを読み出す場合でも、上述した順方向の電圧供給順序で電圧を供給するが、ソース側選択ゲート線ＳＧＳ１とソース側選択ゲート線ＳＧＳ２に電圧を供給するタイミングをずらして、まずソース側選択ゲート線ＳＧＳ１に電圧を供給した後に、ソース側選択ゲート線ＳＧＳ２に電圧を供給するようにしたものである。それ以外の構成は、上述した第３実施形態と同様である。

なお、本実施形態においては、図１３におけるソース側選択ゲート線ＳＧＳ１が、第１の選択ゲート線に相当し、ソース側選択ゲート線ＳＧＳ２が、本実施形態における第１の選択ゲート線を挟んで、第１隣接ワード線（ＷＬ０）と反対側の位置に設けられた第２の選択ゲート線に相当する。ドレイン側選択ゲート線ＳＧＤ２が、第１隣接ワード線と反対側の位置にあるワード線である第２隣接ワード線（ＷＬｉ）と隣接する第３の選択ゲート線に相当する。ドレイン側選択ゲート線ＳＧＤ１が、本実施形態における第３の選択ゲート線を挟んで、第２隣接ワード線（ＷＬｉ）と反対側の位置に設けられた第４の選択ゲート線に相当する。

ソース側選択トランジスタＳ１１が、本実施形態における第１の選択トランジスタに相当し、ソース側選択トランジスタＳ１２が、本実施形態における第２の選択トランジスタに相当し、ドレイン側選択トランジスタＳ２２が、本実施形態における第３の選択トランジスタに相当し、ドレイン側選択トランジスタＳ２１が、本実施形態における第４の選択トランジスタに相当する。

図１９は、本実施形態に係る不揮発性半導体記憶装置において、ワード線ＷＬ０に接続されているメモリセルＭＣ０のデータを読み出す場合のタイミングチャートを示す図である。なお、これ以外のワード線ＷＬ１〜ＷＬｉに接続されているメモリセルＭＣのデータを読み出す場合でも、この図１９と同様の電圧供給順序で電圧を供給する。

この図１９に示すように、メモリセルＭＣ０のデータを読み出す場合には、まず、時刻ｔ１で、ドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２を同じタイミングで０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ２で、ビット線ＢＬに１Ｖ程度の電圧を供給する。

次に、時刻ｔ３で、ワード線ＷＬ０〜ＷＬｉに所定の電圧を供給する。具体的には、読み出すべきメモリセルＭＣ０に接続された選択ワード線ＷＬ０には、読み出し電圧を供給し、それ以外のメモリセルが接続された非選択ワード線ＷＬ１〜ＷＬｉには、４Ｖ程度の電圧を供給する。続いて、時刻ｔ４で、ソース側選択ゲート線ＳＧＳ１を０Ｖから４Ｖ程度に昇圧する。続いて、時刻ｔ４’で、ソース側選択ゲート線ＳＧＳ２を０Ｖから４Ｖ程度に昇圧する。そして、ビット線ＢＬの電圧が低くなるかどうかで、メモリセルのデータ読み出しを行う。

なお、ここでは、この図１９に示した電圧供給順序を、順方向の電圧供給順序と言うこととする。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、読み出し動作を順方向の電圧供給順序で行うとともに、ワード線ＷＬ０と隣接するソース側選択ゲート線ＳＧＳ１を昇圧した後に、その外側にあるソース側選択ゲート線ＳＧＳ２を昇圧することとした。このため、時刻ｔ４’でソース側選択ゲート線ＳＧＳ２を昇圧したとしても、ワード線ＷＬ０へのカップリングノイズを極力抑えることができる。

すなわち、時刻ｔ４で、ソース側選択ゲート線ＳＧＳ１を０Ｖから４Ｖ程度に昇圧するが、その際には、ワード線ＷＬ０は、ソース側選択ゲート線ＳＧＳ１からのカップリングノイズにより電圧がオーバーシュートする。しかし、ソース側選択ゲート線ＳＧＳ２がまだ０Ｖであるので、ソース側選択ゲートトランジスタＳＧ１２がカットオフ状態であり、このためビット線ＢＬの電圧を放電するメモリセルとなっている場合でも、ビット線ＢＬからの放電は開始されない。したがって、ワード線ＷＬ０の電圧のオーバーシュートが回復するまで待つことができ、ワード線ＷＬが所望の読み出し電圧になった後に、読み出し動作（ビット線放電）を行うことができる。

ここで、本実施形態においては、図２０に示すように、ソース側選択ゲート線ＳＧＳ２の昇圧速度を、ソース側選択ゲート線ＳＧＳ１の昇圧速度より遅くしてもよい。また、図２１に示すように、ソース側選択ゲート線ＳＧＳ２に供給する電圧を、ソース側選択ゲート線ＳＧＳ１に供給する電圧より低くしてもよい。さらには、図２２に示すように、ソース側選択ゲート線ＳＧＳ２の昇圧速度を、ソース側選択ゲート線ＳＧＳ１の昇圧速度より遅くして、且つ、ソース側選択ゲート線ＳＧＳ２に供給する電圧を、ソース側選択ゲート線ＳＧＳ１に供給する電圧より低くしてもよい。このようにすることにより、ソース側選択ゲート線ＳＧＳ２からワード線ＷＬ０に与えるカップリングノイズの影響を、さらに抑えることができる。

なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した第３実施形態乃至第５実施形態においては、ソース側選択トランジスタが２個であり、ドレイン側選択トランジスタも２個である場合を例に説明したが、これら選択トランジスタの数は任意であり、３個、４個でもよく、さらにはソース側選択トランジスタとドレイン側選択トランジスタとの数が異なっていてもよい。

また、上述した第１実施形態乃至第５実施形態に係る不揮発性半導体記憶装置は、図２３に示すように、メモリカード１０に搭載することが可能である。すなわち、不揮発性半導体記憶装置２０と、この不揮発性半導体記憶装置２０をコントロールするコントローラ３０とを搭載して、メモリカード１０を構成することもできる。

また、上述した実施形態では、不揮発性半導体記憶装置を例に説明したが、複数のワード線と選択ゲート線とを有する他の形式の半導体記憶装置に対しても、本発明を適用することができる。

基本技術及び第１実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す図。図１のメモリセルアレイ内における１つのＮＡＮＤセルユニットの構成を示す図。基本技術におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（内側のワード線に接続されたメモリセルのデータを読み出す場合）。基本技術におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（ソース側選択ゲート線に隣接するワード線に接続されたメモリセルのデータを読み出す場合）。ＮＡＮＤセルユニットの部分的な断面図。第１実施形態におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（ソース側選択ゲート線に隣接するワード線に接続されたメモリセルのデータを読み出す場合）。第１実施形態におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（ドレイン側選択ゲート線に隣接するワード線に接続されたメモリセルのデータを読み出す場合）。第１実施形態に係る不揮発性半導体記憶装置の全体構成を説明するブロック図。第２実施形態に係る不揮発性半導体記憶装置におけるＮＡＮＤセルユニットの断面図。第２実施形態におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（ソース側選択ゲート線の裏打ち配線の下に位置するワード線に接続されたメモリセルのデータを読み出す場合）。第２実施形態におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（ドレイン側選択ゲート線の裏打ち配線の下に位置するワード線に接続されたメモリセルのデータを読み出す場合）。第３実施形態における選択ゲート線とワード線との配線パターンと配線幅を説明する図。第３実施形態における１つのＮＡＮＤセルユニットの構成を示す図。第３実施形態におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（ソース側選択ゲート線に隣接するワード線に接続されたメモリセルのデータを読み出す場合）。第１実施形態におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（ドレイン側選択ゲート線に隣接するワード線に接続されたメモリセルのデータを読み出す場合）。第４実施形態に係る不揮発性半導体記憶装置におけるＮＡＮＤセルユニットの断面図。第４実施形態におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（ソース側選択ゲート線の裏打ち配線の下に位置するワード線に接続されたメモリセルのデータを読み出す場合）。第４実施形態におけるメモリセルのデータを読み出す際のタイミングチャートを示す図（ドレイン側選択ゲート線の裏打ち配線の下に位置するワード線に接続されたメモリセルのデータを読み出す場合）。第５実施形態におけるメモリセルのデータを読み出す際のタイミングチャートを示す図。図１９のタイミングチャートの変形例を示す図。図１９のタイミングチャートの変形例を示す図。図１９のタイミングチャートの変形例を示す図。各実施形態における不揮発性半導体記憶装置を搭載したメモリカードの構成を示すブロック図。

符号の説明

ＢＬ、ＢＬ０〜ＢＬｊビット線
ＷＬ、ＷＬ０〜ＷＬｉワード線
ＳＧＳ、ＳＧＳ１、ＳＧＳ２ソース側選択ゲート線
ＳＧＤ、ＳＧＤ１、ＳＧＤ２ドレイン側選択ゲート線
ＭＣ、ＭＣ０〜ＭＣｉメモリセル
ＣＥＬＳＲＣセルソース線
Ｓ１、Ｓ１１、Ｓ１２ソース側選択トランジスタ
Ｓ２、Ｓ２１、Ｓ２２ドレイン側選択トランジスタ
ＭＣＡメモリセルアレイ
ＳＡＷ、ＳＡＷ１、ＳＡＷ２ソース裏打ち配線
ＤＡＷ、ＤＡＷ１、ＤＡＷ２ドレイン裏打ち配線

Claims

第１の方向に沿って設けられて、第１の選択トランジスタのゲート電極が接続される、第１の選択ゲート線と、
前記第１の方向に沿って設けられて、第２の選択トランジスタのゲート電極が接続される、第２の選択ゲート線と、
前記第１の選択ゲート線と前記第２の選択ゲート線との間に、前記第１の方向に沿って設けられて、それぞれにメモリセルのゲート電極が接続される、複数のワード線であって、前記第１の選択ゲート線に隣接するワード線である第１隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第１の選択ゲート線が昇圧された後に、前記第２の選択ゲート線が昇圧され、前記第２の選択ゲート線に隣接するワード線である第２隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第２の選択ゲート線が昇圧された後に、前記第１の選択ゲート線が昇圧される、複数のワード線と、
を備えることを特徴とする半導体記憶装置。
前記第１隣接ワード線に隣接するワード線である第３隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第１の選択ゲート線が昇圧された後に、前記第２の選択ゲート線が昇圧され、前記第２隣接ワード線に隣接するワード線である第４隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第２の選択ゲート線が昇圧された後に、前記第１の選択ゲート線が昇圧される、ことを特徴とする請求項１に記載の半導体記憶装置。
前記１の選択ゲート線に電気的に接続され、その下に前記ワード線の一部が位置している、第１の裏打ち配線と、
前記２の選択ゲート線に電気的に接続され、その下に前記ワード線の一部が位置している、第２の裏打ち配線と、
をさらに備えており、
前記第１の裏打ち配線の下に設けられているワード線に接続されたメモリセルのデータが読み出される場合には、前記第１の選択ゲート線が昇圧された後に、前記第２の選択ゲート線が昇圧され、前記第２の裏打ち配線の下に設けられているワード線に接続されたメモリセルのデータが読み出される場合には、前記第２の選択ゲート線が昇圧された後に、前記第１の選択ゲート線が昇圧される、ことを特徴とする請求項１に記載の半導体記憶装置。
前記第１の方向に交差する方向である第２の方向に並ぶ前記メモリセルはソース／ドレイン領域を共有して直列に接続されてＮＡＮＤセルユニットを構成しており、
前記ＮＡＮＤセルユニットは、前記第１の選択トランジスタを介してセルソース線に接続されており、前記第２の選択トランジスタを介してビット線に接続されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
半導体記憶装置が搭載されたメモリカードであって、前記半導体記憶装置は、
第１の方向に沿って設けられて、第１の選択トランジスタのゲート電極が接続される、第１の選択ゲート線と、
前記第１の方向に沿って設けられて、第２の選択トランジスタのゲート電極が接続される、第２の選択ゲート線と、
前記第１の選択ゲート線と前記第２の選択ゲート線との間に、前記第１の方向に沿って設けられて、それぞれにメモリセルのゲート電極が接続される、複数のワード線であって、前記第１の選択ゲート線に隣接するワード線である第１隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第１の選択ゲート線が昇圧された後に、前記第２の選択ゲート線が昇圧され、前記第２の選択ゲート線に隣接するワード線である第２隣接ワード線に接続されたメモリセルのデータが読み出される場合には、前記第２の選択ゲート線が昇圧された後に、前記第１の選択ゲート線が昇圧される、複数のワード線と、
を備えることを特徴とするメモリカード。