KR100193449B1 - 분리된 소오스 라인을 가지는 비휘발성 기억소자 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야: 비휘발성 기억소자

2 : 발명이 해결하려고 하는 기술적 과제 : 메모리 셀의 스트레스를 감소시킬 수 있는 방법 및 분리된 소오스 라인을 가지는 비휘발성 기억소자를 제공함에 있다.

3. 발명의 해결방법의 요지 : 소오스, 드레인, 콘트롤 게이트, 및 전자의 축적이 가능한 플로팅 게이트를 각각 가지는 다수의 셀 트랜지스터들이 서로 직렬로 연결되고, 상기 셀 트랜지스터들과 비트라인 사이에 하나 이상의 스트링 선택 트랜지스터가 연결되며, 상기 센 트랜지스터들과 소오스라인 사이에 하나 이상의 소오스 선택 트랜지스터가 연결되어 하나의 셀 스트링을 형성하며, 상기 셀 스트링이 복수로 모여 메모리 셀 어레이를 구성하고 있는 비휘발성 기억소자는; 상기 셀 스트링들의 각각의 소오스라인이 전기적으로 분리되어 상기 기억소자의 프로그램 및 리드동작시 대응 비트라인의 선택 및 비 선택유무에 따라 각기 서로 다른 전압을 받는 구조로 된 것을 특징으로 한다.

4. 발명의 중요한 용도 : 낸드 플래쉬 비휘발성 기억소자

Description

분리된 소오스 라인을 가지는 비휘발성 기억소자

제1도는 종래기술에 따라 공통소오스 라인을 가지는 비휘발성 기억소자에서의 메모리 셀들간의 연결을 등가적으로 보여주는 회로도.

제2도는 제1도의 구성에 따라 패스전압 Vpass의 인가시 과도 스트레스에 기인하는 메모리 셀의 문턱전압의 변화를 나타낸 그래프도.

제3도는 본 발명에 따른 분리된 소오스 라인을 가지는 비휘발성 기억소자에서의 메모리 셀들간의 연결을 등가적으로 보여주는 회로도.

본 발명은 낸드 플래쉬 이이피롬(Flash EEPROM)등과 같은 비휘발성 반도체 기억소자에 관한 것으로, 특히 셀의 스트레스를 감소시킬 수 있는 분리된 소오스 라인을 가지는 비휘발성 기억소자에 관한 것이다.

일반적으로, 반도체 기억소자의 메모리 셀 어레이(memory cell array)구조는 메모리 셀들이 비트라인에 연결되는 방식에 따라 크게 NOR-형태(type)와 NAND-형태로 구별된다. NOR-형태의 경우는 각각의 메모리 셀들이 비트라인과 그라운드 라인(ground line)사이에 연결되어 있으며, NAND-형태의 경우는 다수의 메모리 셀들이 비트라인과 그라운드사이에 직렬로 연결되어 있다. 한편, 낸드형태에서 상기 비트라인에 직렬로 연결된 메모리 셀들과 이들을 선택 하는데 필요한 선택 트랜지스터들을 합쳐 낸드 셀 유닛 또는 스트링이라 부른다.

메모리 셀의 집적도면에서, 상기 낸드 형태는 노아 형태보다 우수하기 때문에 플래쉬 메모리에 주로 적용되고 있다. NAND-형태 플래쉬 EEPROM기억소자에 저장되어 있는 정보는 메모리 셀의 프로그램(메모리 셀에 원하는 정보를 입력시키는 것)된 상태에 따라 정의 되며, 메모리 셀의 프로그램된 상태는 셀내의 문턱전압의 차이로서 결정된다. 상기 프래쉬 EEPROM은 메모리 셀내에 있는 플로팅 게이트(플래쉬 메모리에서 보통 하나의 메모리 셀 트랜지스터에는 두 개의 게이트가 상하로 있으며, 이 중 위에 있는 것을 콘트롤 게이트, 밑에 있는 것을 플로팅 게이트라함)에 저장되는 전하량의 차등화 시킴에 따라 메모리 셀의 문턱전압을 다르게 하여 1 또는 0상태를 구별한다.

기억소자에 저장되어 있는 정보를 읽기위해서는 프로그램된 메모리들의 상태를 점검하게 된다. 이를 위해서는 디코더회로에 의해 원하는 메모리 셀을 선택하고 필요한 신호들을 셀과 관련된 회로들에 가해준다. 그 결과로써 메모리 셀의 상태에 따른 비트라인 전류 또는 비트라인 전압 신호를 얻게된다. 이 전류 또는 전압을 측정하면 저장되어 있는 정보를 구별할 수 있다.

제1도에는 종래기술에 따라 공통소오스 라인(3)을 가지는 비휘발성 기억소자에서의 메모리 셀들간의 연결을 등가적으로 보여주는 회로도가 도시된다. 제1도와 같은 기억소자의 선택된 메모리 셀에 원하는 정보를 프로그램하는 경우 하기의 표 1에 따른 동작전압들이 각부에 제공된다. 하기의 표 1은 또한, 리드, 소거, 대기시에 제공되는 동작전압들이 아울러 나타나 있다.

여기서, 프로그램하고자 하는 셀의 상태가 소거상태와 동일한 경우는, 선택된 셀이라도 프로그램을 할 필요가 없으며, 이 경우에는 비트라인을 비 선택되었다고 한다. 또한 프로그램하고자 하는 상태가 소거상태와 다른 경우에는 선택된 셀에 실제적으로 파울러 노디하임[(Fowler-Nordheim tunneling mechanism(이하 F-N tunneling)]을 이용하여 프로그램을 하게된다. 이 경우의 비트라인은 선택되었다고 한다.

제1도에서, 비트라인(1)에 연결된 선택된 셀(7)은 소거상태로 프로그램하고, 비트라인(2)에 연결된 선택된 셀(14)는 소거상태와 다르게 프로그램하는 경우를 예로써 가정하면, 프로그램동작시 비트라인(1)은 비 선택, 비트라인(2)는 선택된다. 프로그램동작시 선택된 비트라인(2)에는 OV와 같은 그라운드 전압이 가해지고, 비 선택된 비트라인(1)에는 전원전압 예를들어 Vcc가 가해진다. 이때 스트링 선택 라인(18)에는 Vcc가 가해지고, 선택된 워드라인(21)에는 프로그램전압(Vpgm은 약 18V)이, 비 선택된 워드라인들(19,20,22,23)에는 V pass전압(Vpass전압은 약 10V)이 상기 표 1에 따라 가해진다. 또한 그라운드 선택 라인(24)에는 OV, 그리고 소오스 라인(3)에는 Vcc가 가해진다. 이러한 전압 조건하에서 선택된 비트라인에 연결된 선택된 스트링내부의 셀 트랜지스터(11∼17)들의 소오스, 드레인 그리고 채널전압은 Vpass나 Vpgm전압에 상관 없이 OV가 되어 선택된 셀(14)의 콘트롤 게이트와 채널사이에는 프로그램 전압 Vpgm이 인가된다. 이에 따라 선택된 셀(14)는 F-N 터넬링동작이 일어나 채널영역으로부터 전자가 플로팅 게이트내로 이동하여 프로그램동작이 이루어 진다. 한편, 비 선택된 비트라인(1)에 소오스가 연결되고 스트링선택 라인(18)에 게이트가 연결된 스트링 선택 트랜지스터(4)는 소오스 전압(비트라인(1)의 전압)이 Vcc이고 게이트전압(18)이 Vcc이다. 이때 스트링내의 메모리 셀(5∼9)들의 콘트롤 게이트(19∼23)전압이 OV에서 Vpass 또는 Vpgm으로 증가하면, 이들 전압이 증가하는 동안 채널영역의 전압은 셀(5∼9)이 턴온상태가 됨에 따라 비트라인(1)으로부터 전류가 공급되어(Vcc-스트링 선택 Tr.의 문턱전압 Vth)전압으로 된다. 이에 따라 스트링 선택 트랜지스터(4)은 턴 오프상태가 되며, 이후 Vpgm, Vpass전압이 계속 증가하면, 스트링 내의 소오스, 드레인 그리고 채널전압은 캐패시터 커플링(Capacitor Coupling)효과에 의하여(Vcc-스트링 선택 Tr.의 Vth)전압 이상으로 부스팅된다. 이에 따라 비 선택된 비트라인(1)에 연결된 스트링내의 소오스, 드레인 그리고 채널전압은 Vboost(7∼8V)가 된다. 이와 같이 비 선택된 비트라인의 선택된 워드라인에 연결된 셀(7)의 콘트롤 게이트에는 Vpgm(∼18V), 채널에는 Vboost(7∼8V)가 가해져 이 전압의 차이는 F-N터넬링을 발생시키기에 충분치 않게 되어 프로그램동작이 이루어지지지 않는다.

상기한 동작 설명은 셀 트랜지스터에서 발생디는 F-N터넬링동작이 일정한 전압 Vpass 또는 (Vpgm-Vboost)전압 이하에서는 발생되지 않는다는 것을 가정으로 한 것이다. 그러나 실제적으로 콘트롤 게이트와 채널사이 전압이 Vpass 또는 (Vpgm-Vboost)전압인 경우에도 약간의 F-N 터넬링전류가 발생하여 비 선택된 셀들의 문턱전압이 변하는 문제가 생긴다. 제1도에서, 메모리 셀 트랜지스터 12, 13, 15, 16와 같이 선택된 비트라인의 비 선택된 워드라인에 연결된 셀들은 각각의 콘트롤 게이트(19, 20, 22, 23)전압이 Vpass, 채널전압이 OV가 되어 소량의 F-N 터넬링전류에 의해 전자가 채널로부터 플로팅 게이트에 유입되어 문턱 전압이 증가한다. 이때 변화되는 문턱전압의 값은 Vapss전압이 증가할수록 커지게 되어 제2도의 참조번호 1의 그래프와 같이된다. 한편 제1도의 셀 트랜지스터(7)과 같이 비 선택된 비트라인에 연결된 스트링내부의 선택된 워드라인(21)에 연결된 셀들을 콘트롤 게이트(21)전압이 Vpgm, 채널전압이 Vboost전압으로 되어 소량의 F-N터넬링 전류에 의해 전자가 채널로부터 플로팅 게이트로 유입되어 문턱전압이 증가된다. 이 경우에 변화되는 문턱전압의 값은 Vboost전압이 증가할수록 작아진다. 한편 상기 Vboot전압은 Vpass전압에 의해 캐패시터 커플링(Capacitor-Coupling)에 의해 유도되는 전압이므로 Vpass전압에 비례하며 제2도의 참조부호 2의 그래프로서 나타난다.

이와같이, 비 선택된 셀들에 가해지는 원하지 않는 전압 즉, 스트레스전압은 상기한 설명에서와 같이 Vpgm에 의한 스트레스(비 선택 비트라인의 선택된 워드라인에 연결된 셀(7)이 받는 스트레스)와 Vpass에 의한 스트레스(선택된 비트라인의 비 선택된 워드라인에 연결된 셀(19,20,22,23)들이 받는 스트레스)가 있다. 한편 이들의 Vpass 전압 의존도는 제2도에서의 그래프로서 보여지는 바와 같이 Vpass에 대하여 서로 반대되는 특성을 갖고 있는데 Vpgm에 의한 스트레스와 Vpass에 의한 스트레스 영향이 기억소자의 동작에 영향을 주지않는 Vpass전압의 구간이 정해진다.

한편, 비 휘발성 기억소자에 원하는 정보를 프로그램하기 위해서는 먼저 선택된 메모리 셀들에 저장되어 있는 정보를 소거해야 하는데, 이를 셀의 소거동작이라 한다. NAND Flash EEPROM의 경우에 소거(erase)동작시 메모리 셀에 가해지는 전압들의 상태는 상기 표 1에 나타난 것과 같다. NAND Flash EEPROM에서 소거 동작은 스트링단위로 이루어진다. 제1도에 나타난 것과 같이 선택된 스트링에 있는 모든 셀들(5∼9, 12∼16)을 소거할 때는, 워드라인(19∼23)들은 모두 OV가 되고 셀 트랜지스터들의 벌크(bulk)에는 소거전압 Verase(약20V)가 가해진다. 이에따라 플로팅 게이트에 저장되어 있는 전자들이 F-N터넬링에 의하여 벌크가 빠져 나와 셀들의 문턱전압은 모두 음(-)의 값으로 변하는 소거동작이 이루어진다. 한편 스트링내에 있는 모든 셀들(5∼9, 12∼16)이 소거되는 것을 방지할때는, 워드라인(19∼23)들은 모두 플로팅이 되게 하고 셀 트랜지스터들의 벌크에는 Verase(약20V)를 가한다. 이에 따라 플로팅된 워드라인(19∼23)에 연결되어 있는 콘트롤 게이트의 전압은 캐패시터 커플링에 의하여 Verased에 근접한 값을 갖게 되어 F-N 터넬링에 의한 전자들의 벌크로의 유출은 발생하지 않게 된다. 상기와 같은 스트링단위의 소거를 할 경우 프로그램시 비 선택된 워드라인의 Vpass에 의한 스트레스의 개수는(한 스트링의 워드라인의 수-1)만큼 받게 된다. 한편 소거와 프로그램 동작을 선택된 하나의 워드라인 단위로(Page erase)반복적으로 수행할 경우, 선택된 워드라인(21)에 Vpgm전압이 가해질 때 비 선택 워드라인(19,20,22,23)들에는 Vpass가 가해진다. 이에 따라 선택된 스트링내에서 프로그램 하지않는 셀들의 콘트롤 게이트에 Vpass가 반복적으로 가해져(∼10E5)선택되지 않는 셀의 문턱전압이 변하여 오동작을 유발하는 문제점을 가지고 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 비휘발성 기억소자를 제공함에 있다.

본 발명의 다른 목적은 NAND형의 비휘발성 기억소자에서 프로그램 동작시 상기한 Vpgm, Vpass전압등에 의한 비 선택된 셀들의 문턱전압 값의 변화를 줄일 수 있는 분리된 소오스 라인을 가지는 비휘발성 기억소자를 제공함에 있다.

본 발명의 또 다른 목적은 소자의 동작시 메모리 셀의 스트레스를 감소시킬 수 있는 방법 및 분리된 소오스 라인을 가지는 비휘발성 기억소자를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은, 소오스, 드레인, 콘트롤 게이트, 및 전자의 축적이 가능한 플로팅 게이트를 각기 가지는 다수의 셀 트랜지스터들이 서로 직렬로 연결되고, 상기 셀 트랜지스터들과 비트라인 사이에 하나 이상의 스트링 선택 트랜지스터가 연결되며, 상기 셀 트랜지스터들과 소오스 라인 사이에 하나 이상의 소오스 선택 트랜지스터가 연결되어 하나의 셀 스트링을 형성하며, 상기 셀 스트링이 복수로 모여 메모리 셀 어레이를 구성하고 있는 비휘발성 기억소자에 있어서; 상기 셀 스트링들의 각각의 소오스 라인이 전기적으로 분리되어 상기 기억소자의 프로그램 및 리드동작시 대응 비트라인의 선택 및 비 선택유무에 따라 각기 서로 다른 전압을 받는 구조로 된 것을 특징으로 한다.

또한, 본 발명에 따른 비 휘발성 기억소자의 동작전압 제공방법은 상기 소오스 라인을 디코딩하여 선택된 소오스 라인과 비선택된 소오스 라인에 인가되는 전압을 차별화시켜 제공하는 것을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

본 발명에서는, 상기한 종래기술에서의 프로그램 동작시 인가되는 Vpgm, Vpass전압등에 기인하여 비 선택된 셀들의 문턱전압 값이 변화되던 문제를 해결하고자, 제3도와 같은 분리된 소오스 라인을 가지는 새로운 구조의 비휘발성 기억소자가 제공된다. 제3도에는 본 발명에 따른 분리된 소오스 라인을 가지는 비휘발성 기억소자에서의 메모리 셀들간의 연결을 등가적으로 보여주는 회로도가 도시된다.

제3도와 같은 기억소자의 선택된 메모리 셀에 원하는 정보를 프로그램하는 경우 하기의 표 2에 따른 동작전압들이 각부에 제공된다. 하기의 표 2는 또한, 리드, 소거, 대기시에 제공되는 동작전압들이 아울러 나타나 있다.

종래에는 제1도의 등가회로에 나타난 바와 같이 소오스 라인(3)이 공통으로 되어 있지만, 본 발명의 제3도에서는 소오스 라인들 3,4을 각각 분리 함으로써 첫째, 프로그램시에 선택된 소오스 라인과 비 선택된 소오스 라인의 전압을 차등화 하여 비트라인과 워드라인 모두 비 선택된 셀들의 소오스, 드레인, 및 채널전압을 빨리 부스팅시킴으로서 Vpass 및 Vpgm에 의한 스트레스를 신속히 금지(inhibit)시킬 수 있고, 둘째, 리드시 선택 비트라인 및 이웃한 비선택 비트라인을 함께 프리 차이징(precharging)하며, 각 소오스 라인의 전압을 차별화 함으로서 스피드를 향상시키는 장점이 있다.

제3도 및 상기의 표 2를 참조하면, 프로그램동작시 선택된 비트라인(2)에는 OV, 비 선택된 비트라인(1)에서 Vcc가 가해진다. 이때 스트링 선택 라인(19)에는 Vcc가 가해지고, 선택된 워드라인(22)에는 프로그램 전압(Vpgm=DIR 18V)이, 비 선택된 워드라인들(20,21,23,24)에는 Vpass전압(Vpass=약 10V)이 가해진다. 또한 소오스 선택 라인(25)에는 5V, 그리고 비 선택된 소오스 라인(3)에는 Vcc가, 선택된 소오스 라인에는 OV가 가해진다. 이러한 전압인가 조건하에서 선택된 비트라인에 연결된 선택된 스트링내부의 셀 트랜지스터(12∼18)들의 소오스, 드레인 그리고 채널전압은 Vpass나 Vpgm전압에 상관 없이 OV가 되어 선택된 셀(15)의 콘트롤 게이트와 채널사이에는 프로그램 전압 Vpgm이 인가된다. 이에 따라 선택된 셀(15)는 F-N 터텔링동작이 일어나 채널영역으로부터 전자를 플로팅 게이트로 이동하여 프로그램동작이 이루어진다. 한편, 비 선택된 비트라인(1)에 소오스가 연결되고 스트링 선택 라인(19)에 게이트가 연결된 스트링 선택 트랜지스터(5)는 소오스 전압(비트라인(1)의 전압) 및 게이트 전압(19)이 Vcc로된다. 또한, 소오스 라인(3)에 소오스가 연결되고 소오스 선택 라인(25)에 게이트가 연결된 소오스 선택 트랜지스터(11)는 소오스 전압(소오스 라인(3)의 전압)이 Vcc이고 게이트 전압(25)이 Vcc로 된다. 이때 스트링내 셀(6∼10)들의 콘트롤 게이트(20∼24)전압이 OV에서 Vpass 또는 Vpgm으로 증가하면, 이들 전압이 증가하는 동안 채널영역의 전압은 셀(6∼10)이 턴온 상태가 됨에 따라 비트라인(1)과 소오스 선택 트랜지스터(11)은 턴 오프상태가 되며, 이후 Vpgm, Vpass전압이 계속 증가하면, 스트링 내의 소오스, 드레인 그리고 채널전압은 캐패시터 커플링효과에 의하여(Vcc-선택 Tr.의 Vth)전압 이상으로 부스팅된다. 이에 따라 비 선택된 비트라인(1)과 소오스 라인(3)에 연결된 스트링내의 소오스, 드레인 그리고 채널 전압은 Vboost(7∼8V)로 되는 시점이 빨라지게 된다. 이에 따라 비 선택된 비트라인과 선택된 워드라인에 연결된 셀(8)의 콘트롤 게이트에는 Vpgm(약 18V), 채널에는 Vboost(7-8V)가 가해져 이 전압의 차이는 F-N 터넬링을 발생 시키기에 충분치 않게 되어 프로그램동작이 이루어지지 않는다.

한편, 소거동작시 메모리 소자의 각부에 가해지는 전압들은 표 2에 나타난 것과 같은 상태로 된다. 제3도에서 선택된 스트링에 있는 모든 셀들(6∼10, 13∼17)을 소거할때는, 워드라인(20∼24)들은 모두 OV가 되고 셀 트랜지스터들의 벌크에는 소거전압Verase(약 20V)이 가해진다. 이에 따라 플로팅 게이트에 저장되어 있던 전자들이 F-N 터넬링에 의하여 벌크로 빠져 나와 셀들의 문턱 전압은 모두 음(-)의 값으로 변하여 소거동작이 이루어진다.

본 발명에서, 메모리 셀내에 저장되어 있는 정보를 읽기 위해서는 제3도 및 표 2에 나타난 바와 같이 선택 트랜지스터(5,11,12,18)들이 on상태가 되고 스트링내에서 선택된 메모리 셀의 콘트롤 게이트(22)에는 OV, 비 선택된 메모리 셀들의 콘트롤 게이트(20,21,23,24)에는 Vread(비 선택된 트랜지스터을 턴온시킬 수 있는 전압)전압을 가해 주며, 선택된 비트라인에는 OV에서 Vcc사이의 전압이, 그리고 비 선택된 비트라인에도 OV에서 Vcc사이의 전압을 가해준다. 또한 선택된 소오스 라인에는 OV, 비 선택된 소오스 라인에는 OV에서 Vcc사이의 전압을 가해준다. 상기와 같이 전압을 가함으로서, 하나의 비트라인에서 다른 비트라인에 대해 리드시 종래의 경우에 플로팅인 상태에서 선택된 비트라인에만 Vcc전압으로 프리차아징함으로써, 인접한 비트라인과의 캐패시터 커플링에 의해 프리차아징 시간이 지연 되었던 문제를 방지하여 리드시간을 단축 시킬 수 있다. 이러한 전압 조건에서 비 선택된 메모리 셀(13,14,16,17)들은 선택된 메모리 셀(15)에 비하여 낮은 등가 저항 값을 갖게되어 비트라인으로부터 스트링으로 흐르는 전류는 스트링내의 선택된 셀 트랜지스터(15)에 기억되어 있는 정보의 상태에 따라 비트라인에 전압 또는 전류가 유도되며, 각각의 비트라인에 연결되어 있는 감지회로에서 그 정보를 출력 버퍼에 전달한다.

또한, 대기(stand by)시에는 상기 표 2의 조건에 따라 비트라인(1,2)에 Vcc(or floating), 워드라인(20∼24)에 플로팅, 선택 라인(19,25)에 OV(or floating) 그리고 소오스 라인(3,4)은 플로팅 상태로 된다.

이상에서 설명한 바와 같이, 본 발명에서는 셀 스트링들의 각각의 소오스 라인이 전기적으로 분리되어 상기 기억소자의 프로그램 및 리드동작시 대응 비트라인의 선택 및 비 선택유무에 따라 각기 서로 다른 전압을 받는 구조로 되어 있으므로, 프로그램시 Vpass 또는 Vpgm에 의한 스트레스를 감소시키고, 리드시 속도의 향상이 가능한 효과가 있다.

Claims (9)

1. 소오스, 드레인, 콘트롤 게이트, 및 전자의 축적이 가능한 플로팅 게이트를 각기 가지는 다수의 셀 트랜지스터들이 서로 직렬로 연결되고, 상기 셀 트랜지스터들과 비트라인 사이에 하나 이상의 스트링 선택 트랜지스터가 연결되며, 상기 셀 트랜지스터들과 소오스 라인 사이에 하나 이상의 소오스 선택 트랜지스터가 연결되어 하나의 셀 스트링을 형성하며, 상기 셀 스트링이 복수로 모여 메모리 셀 어레이를 구성하고 있는 비휘발성 기억소자에 있어서; 상기 셀 스트링들의 각각의 소오스 라인이 전기적으로 분리되어 상기 비휘발성 기억소자의 프로그램 및 리드동작시 대응 비트라인의 선택 및 비 선택유무에 따라 각기 서로 다른 전압을 받게 되는 구조로 된 것을 특징으로 하는 비휘발성 기억소자.
2. 플로팅 게이트를 가지는 셀 트랜지스터들이 서로 직렬로 연결되어 있고, 상기 셀 트랜지스터들과 비트라인 사이에 한 개 이상의 스트링 선택 트랜지스터가 연결되어 있고, 상기 셀 트랜지스터들과 소오스 라인 사이에 한 개 이상의 소스 선택 트랜지스터가 연결되어 한 개의 셀 스트링을 형성하며, 상호 인접한 비트라인에 연결된 스트링의 소오스 라인들이 전기적으로 분리되어 구성되는 비휘발성 기억소자의 동작전압 제공방법에 있어서, 상기 소오스 라인을 디코딩하여 선택된 소오스 라인과 비 선택된 소오스 라인에 인가되는 전압을 차별화하여 제공하는 것을 특징으로 하는 방법.
3. 제2항에 있어서, 상기 동작중 프로그램시에 비 선택된 소오스 라인에는 전원전압 또는 전원전압 이상을 인가하고, 선택된 소오스 라인에는 그라운드 전압 또는 전원전압 이하의 전압을 인가하는 것을 특징으로 하는 방법.
4. 제2항에 있어서, 상기 동작중 프로그램시 선택된 소오스 선택 라인에 전원전압 또는 전원전압 이상의 전원을 가하여 비선택된 소오스라인에 인가된 전압을 비 선택된 스트링 내부로 전달시키고, 선택된 스트링 내부에는 선택된 소오스 라인에 인가된 전압을 전달시키는 것을 특징으로 하는 방법.
5. 제2항에 있어서, 상기 동작중 리드시에 비 선택 소오스 라인에 비 선택된 비트라인에 인가된 전압과 동일한 전압을 인가하고, 선택된 소오스 라인에는 그라운드전압을 인가하는 것을 특징으로 하는 방법.
6. 제2항에 있어서, 상기 동작중 스탠 바이시 모든 비트라인에 전원전압 또는 그라운드 전압이상의 특정전압을 인가하고, 스트링 선택라인 및 소오스 선택라인은 그라운드 전압을 인가하는 것을 특징으로 하는 방법.
7. 제2항에 있어서, 스탠 바이시 모든 라인을 플로팅으로 하여 동작시키는 방법.
8. 다수의 선택 트랜지스터들 및 메모리 트랜지스터들이 하나의 낸드셀 스트링을 구성하며, 상기 메모리 트랜지스터들은 행 방향의 워드라인과 열방향의 비트라인에 매트릭스형태로 배열되어 메모리 셀 어레이를 형성하고 있는 불 휘발성 반도체 메모리 셀 스트레스 감소를 위한 소오스 라인 전압 인가방법에 있어서; 상기 메모리 셀 어레이내의 메모리 트랜지스터를 프로그램시 미리 설정된 제1전압을 상기 선택 트랜지스터중 그라운드 선택 트랜지스터의 소오스 단자에 인가하고 상기 제1전압과는 다른 제2전압을 비 선택된 상기 낸드셀 스트링내의 그라운드 선택 트랜지스터의 소오스 단자에 구별되게 인가하여 프로그램을 수행토록 하는 것을 특징으로 하는 방법.
9. 제8항에 있어서, 상기 제2전압은 상기 제1전압보다 높은 전압임을 특징으로 하는 방법.