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KR100253868B1 - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

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KR100253868B1
KR100253868B1 KR1019960053594A KR19960053594A KR100253868B1 KR 100253868 B1 KR100253868 B1 KR 100253868B1 KR 1019960053594 A KR1019960053594 A KR 1019960053594A KR 19960053594 A KR19960053594 A KR 19960053594A KR 100253868 B1 KR100253868 B1 KR 100253868B1
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켄 다케우치
도모하루 다나카
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니시무로 타이죠
가부시끼가이샤 도시바
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Priority claimed from JP9862696A external-priority patent/JP3172086B2/ja
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Abstract

본 발명은 불휘발성 반도체기억장치에 관한 것으로, 행렬형상으로 배열되고, 바람직한 데이터 "i"(i=0,1,..., n-1:n≥3)의 다중값을 저장하도록 3개 이상의 논리상태를 갖는 전기적으로 기록가능한 복수의 메모리셀을 갖춘 메모리셀 어레이와; 메모리 어레이의 상기 복수의 메모리셀의 기록상태를 제어하는 데이터를 임시로 저장하기 위한 복수의 데이터 래치회로; 복수의 메모리셀의 기록상태를 확인하기 위한 기록검증수단 및; 데이터 "i"가 기록되는 메모리셀이 데이터 "i"의 메모리 상태에 도달했는가의 여부를일괄검출하기 위한 "i"데이터 일괄검증회로를 구비하여 구성된다.

Description

불휘발성 반도체기억장치
본 발명은 전기적으로 재기록이 가능한 불휘발성 반도체기억장치(EEPROM) 에 관한 것으로, 특히 1비트 이상의 다중값 메모리가 하나의 메모리셀에 저장되는 EEPROM에 관한 것이다.
하나의 전기적으로 재기록이 가능한 불휘발성 반도체기억장치(EEPROM)는, 고집적의 NAND형 EEPROM이 잘 알려져 있다. 이런 형태의 EEPROM에 있어서, 각각의 복수의 메모리셀은 전하축적층과 같은 부유게이트와 제어게이트를 갖춘 n-채널 FETMOS구조를 갖춘다. 다음에, 인접한 메모리셀은 분할된 소스 및 드레인을 갖추고, 직렬로 연결된다. 메모리셀은 이러한 방법으로 1단위로서 비트선에 연결된다. 메모리셀 어레이는 p-형 기판, 또는 n-형 기판에 형성된 p-형 웰상에 집적된다. NAND셀의 드레인측은 선택게이트를 통해 비트선에 연결되고, 소스측은 선택게이트를 통해 공통 소스선에 연결된다. 메모리셀의 제어게이트는 행방향으로 순차적으로 형성되고, 워드선으로서 이용된다.
도 1a는 메모리셀 어레이의 하나의 NAND셀부를 나타낸 평면도이고, 도 1b는 등가회로도이다. 도 2a는 도 1a의 2a-2a선에 따른 횡단면도이고, 도 bb는도 1a의 2b-2b선에 따른 횡단면도이다.
복수의 NAND셀을 갖춘 메모리셀은 소자분리산화막(12)으로 둘러싸여진 p-형 실리콘기판(11; 또는 p-형 웰)상에 형성된다. 이 예에 있어서, 하나의 NAND셀은 직렬로 연결된 8개의 메모리셀(M1∼M8)을 구비한다. 각각의 메모리 셀은 부유게이트(141∼148)및 제어게이트(161∼168)를 구비한다. 각 부유게이트(14)는 터널절연막(13)을 통해서 기판(11)상에 형성되고, 각 제어게이트(16)는 게이트절연막(15)을 통해서 그 위에 형성된다. n-형 확산층(19)은 각 소스 및 드레인으로서 이용되고, 인접한 메모리셀은 직렬로 연결되도록 공통으로 n-형 확산을 이용한다.
제1선택게이트(149및 169)는 NAND셀의 드레인측에 제공되고, 제2선택게이트(1410및 1610)는 NAND셀의 소스측에 제공된다. 제1선택게이트(149및169)는 메모리셀의 부유게이트 및 제어게이트와 동시에 형성된다. 위에 형성된 기판은 CVD산화막(17)으로 덮혀 있고, 비트선(18)은 그 위에 형성된다. NAND셀의 제어게이트(16)는 공통으로 제어게이트(CG1∼CG8)로서 제공된다. 이들 제어게이트는 워드선으로서 이용된다.
선택게이트(149, 169및 1410, 1610)는 행방향으로 순차적으로 형성되고, 각각선택게이트(SG1,SG2)로서 이용된다.
도 3은 행렬형상으로 배열된 상기 NAND셀을 갖춘 메모리셀 어레이의 등가회로도를 나타낸다. 64개의 비트선마다 하나의 소스선은 알루미늄, 폴리실리콘 등의 기판전압선에 접촉을 통하여 연결된다. 기판전압선은 주번회로에 연결된다. 메모리셀의 제어게이트와, 제1 및 제2선택게이트는 행방향으로 순차적으로 형성된다. 일반적으로, 복수의 메모리셀이 제어게이트에 연결된 메모리셀의 집합(set)을 1페이지라고 한다. 다음에, 한쌍의 선택게이트(드레인측상의 제1선택게이트와 소스측상의 제2선택게이트)간에 샌드위치(sandwich)된 페이지의 집합을 1NAND블럭 또는 단순히 1블럭이라고 한다.
NAND셀형 EEPROM의 동작은 다음과 같이 설명된다.
데이터기록동작은 순차적으로 비트선으로부터 먼 메모리셀로부터 수행된다. 증폭전압(Vpp; 약 20V)은 선택된 메모리셀의 제어게이트에 인가된다. 중간전압(Vm; 약 10V)은 다른 비선택 메모리셀의 제어게이트와 제1선택게이트에 인가된다. 0V("0"상태) 또는 중간전위("1"상태)는 데이터에 따라 비트선에 인가된다. 동시에, 비트선의 전위가 선택셀에 전달된다. "0"상태일 때에, 고전압은 선택메모리셀의 부유게이트와 기판에 인가된다. 결과적으로, 전자는 기판으로부터 부유게이트로 터널-주입되고, 임계전압은 정(positive)방향으로 이동된다. "1"상태일 때에, 임계전압은 변화되지 않는다.
데이터 소거는 블럭 유니트에 의해 거의 동시에 수행된다. 특히, 소거되는 블럭의 모든 제어게이트와 선택게이트는 "0"상태로 설정되고, 증폭전압 (VppE; 약 20V)은 p-형 웰 및 n-형 기판에 인가된다. 또한, VppE는 소거가 수행되지 않은 블럭의 제어게이트와 선택게이트에 인가된다. 결과적으로, 소거블럭의 메모리셀에 있어서, 부유게이트의 전자는 웰로 방전되고, 임계전압은 부(negat ive)방향으로 이동된다.
데이터 독출동작은 다음과 같이 수행된다.
특히, 선택된 메모리셀의 제어게이트는 "0"상태로 설정하고, 다른 메모리셀의 제어게이트는 전원-공급전압(Vcc; 예컨대 3V)으로 설정된다. 다음에, 데이터 독출동작은 전류가 선택메모리셀로 흐르는지의 여부를 검출함으로써 수행된다. NAND셀형 EEPROM에 있어서, 복수의 메모리셀이 직렬로 연결되기 때문에, 독출시에 셀전류량은 작다. 더욱이, 메모리셀의 제어게이트와 제1 및 제2게이트가 행방향으로 연속적으로 배열되기 때문에, 1페이지에 대한 데이터는 비트선으로 동시에 독출된다.
독출동작의 한계 때문에, 임계전압은 "1"상태를 기록한 후에 0V에서 Vcc 사이로 제어되어야 한다. 따라서, 검증기록이 수행되고, "1"이 불충분하게 기록된 메모리셀만이 검출된다. 다음에, 재기록데이터는 "1"이 불충분하게 기록된(각 비트의 검증기록) 메모리셀만의 재기록동작을 실행하도록 제공된다. 선택된 제어게이트는 "1"이 불충분하게 기록된 메모리셀을 검출하도록 검증독출을 실행하기 위해, 예컨대 0.5V(검증전압)로 설정된다.
다시 말해서, 메모리셀의 임계전압이 0.5V 이상이 아니면, 전류는 선택메모리셀로 흐르고, 메모리셀은 "1"이 불충분하게 기록된 메모리셀로서 검출된다. 전류는 "0" 상태의 메모리셀로 자연스럽게 흐른다. 따라서, 메모리셀로 흐르는 전류를 보상하기 위한 검증회로가 제공됨으로써 메모리셀을 "1"이 불충분하게 기록된 메모리셀로 잘못 인식하지 않는다. 기록검증은 검증회로에 의해 고속으로 수행된다.
데이터기록동작을 실행하기 위해 기록 및 기록검증동작이 반복됨으로써, 각 메모리셀의 기록시간이 최적화 되고, 임계전압은 "1"기록 후에 0V에서 Vcc 사이로 제어되어야 한다.
상술한 NAND셀형 EEPROM에 있어서, 기록동작 후의 상태에서 3개의 데이터 ("0", "1", "2")를 저장하는 다중값 메모리셀이 제안된다(도 4a). 이 경우, 예컨대 "0"상태에 있어서 임계전압은 부로 설정되고, "1"상태에 있어서 임계전압은 0V 내지 Vcc/2로 설정되며, "2"상태에 있어서 임계전압은 Vcc/2 내지 Vcc로 설정된다.
도 4b는 기록동작이 이런 형태의 3값 메모리셀에서 충분히 수행되었는지를 점검하는 종래 검증독출동작을 나타낸다.
기록동작에 있어서, 기록전압이 메모리셀(단계(S1,S2))의 제어게이트에 인가된 후에 제1검증독출사이클(단계(S4)) 및 제2검증독출사이클(단계(S5))이 순차적으로 수행된다. 제1검증독출사이클은 "2"상대가 충분히 기록되었는지를 점검하고, 제2검증독출사이클은 "1"상태가 충분히 기록되었는지를 점검한다. 기록펄스는 데이터가 불충분하게 기록된 메모리셀에 인가된다(단계(S7)). 따라서, 검증제1사이클과, 검증제2사이클 및 재기록은 모든 메모리셀이 충분히 기록될 때까지 반복된다(단계(S4∼S7)).
상기한 기록동작의 단계는 도 5a 및 5b에 나타낸 4-값 메모리셀의 경우에 있어서도 동일하다. 특히, 검증독출동작 제2사이클(단계(S4))과, 제3검증독출사이클(단계(S5))시에는 순차적으로 수행된다. 제1검증독출사이클은 "3" 이 충분히 기록(단계(3))되 었는지를 점검하고, 제2검증독출사이클은 "2"가 충분히 기록되었는지를 점검하며, 제2검증독출사이클은 "1"이 충분히 기록되었는지를 점검한다.
그러나, 이러한 형태의 EEPROM에 있어서 다음과 같은 문제가 재기록동작에 존재한다.
특히, 예컨대 3값 메모리셀에 있어서, 기록임계치가 작은 데이터 "1"이 충분히 기록된다. 그 후, "2"가 충분히 기록된다. 종래 기록방법에 따르면 "1"이 기록된 메모리셀에 있어서, "1"이 기록된 메모리셀이 충분히 기록된 후에 "1"이 충분히 기록되었는지를 점검하기 위한 불필요한 제2검증독출사이클은 "2"의 기록이 종료될 때까지 수행된다. 결과적으로, 검증독출시간이 증가되어 전체 기록시간이 증가된다.
4-값메모리셀의 경우에 있어서, 우선 기록임계치가 작은 데이터 "1"이 기록된다. 그 후, "2"기록동작이 충분히 기록되고, "3"이 충분히 기록된다. 종래 기록방법에 따르면, "1"이 기록된 메모리셀에 있어서, "1"이 충분히 기록된 후에 "1"이 충분히 기록되었는지를 점검하기 위한 불필요한 제2검증독출사이클은 "2" 및 "3"의 기록이 종료될 때까지 수행된다. 다음에, "2"가 기록된 메모리셀에 있어서, "2"가 충분히 기록된 후에 "3"이 충분히 기록되었는지를 점검하기 위한 불필요한 제2검증독출사이클은 "3"의 기록이 종료될 때까지 수행된다. 결과적으로, 검증독출시간이 증가되어 전체 기록시간이 증가된다.
종래 불휘발성 반도체기억장치(EEPROM)에 있어서, 다중값 저장가능한 EEPROM에는 상기한 문제점 이외에 다음과 같은 고유한 문제가 있다.
특히, NAND셀형 EEPROM에 있어서, 데이터 독출시에 선택된 메모리셀의 제어게이트는 0V로 설정되고, 다른 메모리셀의 제어게이트는 셀전류가 흐르는지를 검출하도록 Vcc(예컨대, 3V)로 설정된다. 이 경우, 셀(Icell)전류량은 독출될 임계전압 뿐만 아니라 직렬로 연결된 모든 나머지셀의 임계전압에 의해 영향을 받는다. 직렬로 연결된 8개의 메모리셀로 이루어진 하나의 NAND셀의 경우에 있어서, 직렬로 연결된 8개의 셀의 모든 임계전압은 셀전류(Icell;최상)가 가장 크면(저항이 가장 작은) 부의 상태("1"상태)이다. 셀전류(Icell; 최하)가 가장 작으면(저항이 가장 크면), 제1비트선접촉측의 메모리셀(예컨대, 도 3의 MC1)은 직렬로 독출셀에 연결된 다른 셀의 임계전압이 정의상태("0"상태)일 때 "1"로서 독출된다.
셀전류는 메모리셀을 통하여 비트선으로부터 소스선으로 흐른다. 종래 메모리셀 어레이에 있어서, 소스는 동시에 독출되는 1페이지에 대한 NAND로 분할된다. 소스와 기판전압선간 접촉으로부터 가장 먼 메모리셀(도 3의 메모리셀(MC1))을 독출할 경우 다음의 경우가 추측된다.
특히, 직렬로 메모리셀(MC)에 연결된 다른 7개 셀의 임계전압과, 열(columm)에 소스를 갖춘 다른 NAND열의 저항은 최소이다(셀전류량(최상)이 가장 크다). 이 경우, 최초 독출시간에 셀전류는 작은 NAND열로부터 흐르고, 소스선의 저항은 크다. 결과적으로, 메모리셀(MC1)이 속한 NAND셀의 소스선의 전위는 I로 설정된다(I: 최초 독출시간에 흐르는 셀전류, R:소스선의 저항).
다시 말해서, 메모리셀(MC)을 포함하는 NAND열의 메모리셀의 소스는 접지전위(Vss)로부터 부유한다. 결과적으로, 메모리셀의 소스와 드레인간의 전압 및 소스와 게이트간의 전압이다. 더욱이, Vss로부터 소스의 부유로 인해 기판 바이어스효과가 발생하기 때문에, MC1을 포함하는 NAND셀열의 메모리셀의 콘덕턴스가 감소된다. 따라서, 소스선의 저항이 클 때 접지전위로부터 소스선이 부유하기 때문에, 셀전류는 전체 셀전류량이 작은 NAND열에 쉽게 흐르지 않는다.
메모리셀의 부의 임계전압인 "1"상태를 독출하기 위해, ΔAB에 의해 프리 챠지전위로부터 비트선전위가 감소될 필요가 있다. 셀전류량이 가장 작을 때 비트선 방전시간(TRWL)의 최대치가 결정된다. 소스선이 부유하지 않는 곳의 경우 TRWL=CB(비트선 캐패시턴스)/I셀(최하)이다. 상기 메모리셀에 있어서, 소스선이 부유하기 때문에 TRWL이 더욱 증가하고, 랜덤억세스시간이 증가된다.
종래 NAND셀형 EEPROM에 있어서, 다수의 메모리셀열과 같은 동일한 수를 갖는 비트선은 도 3에서 나타낸 바와 같은 열방향으로 제공된다. 트랜치소자 분리기술 등(Aritome et. a1., IEDM Tech. Dig. pp.61(1944))에 의해 미래에 메모리셀의 크기가 열방향으로 감소될 가능성이 있다. 이 때문에, 비트선을 메모리셀열과 같은 동일한 피치로 처리하기 어렵게 된다.
종래 NAND셀형 EEPROM에 다중값 데이터를 저장하고 검증회로에 의해 각 비트의 검증기록을 실행하기 위해, 다음의 검증독출사이클은 모든 데이터의 기록이 종료될 때까지 수행된다.
예컨대, 검증독출시에 3값 메모리셀에 있어서, 2개의 검증독출사이클이 수행되고, 4값메모리셀에 있어서 3개의 검증독출사이클이 수행된다. 결과적으로, 검증독출시간이 증가 전체 기록시간이 증가한다.
종래 EEPROM에 있어서, 소스선이 접지전위로부터 부유되기 때문에 비트선 방전시간이 증가되고, 랜덤억세스시간 역시 증가된다. 더욱이, 종래 EEPROM에 있어서, 다수의 메모리셀과 같은 동일한 수를 갖는 비트선이 열방향으로 제공된다. 그러나, 메모리셀의 크기가 트렌치소자 분리기술에 의해 열방향으로 감소되면, 비트선을 메모리셀열과 같은 동일한 피치에 의해 처리하기 어렵게 된다.
본 발명의 목적은 전체 기록동작에 대한 필요한 시간이 감소될 수 있도록 다중값데이터를 저장할 때, 불필요한 검증독출이 생략될 수 있는 EEPROM을 제공하는 것이다.
본 발명의 다른 목적은 고속 랜덤억세스를 얻기 위해 소스선의 부유가 감소될 수 있도록 소스선의 저항을 낮춘 불휘발성 반도체기억장치를 제공하는 것이다.
더욱이, 본 발명의 다른 목적은 열방향에 비트선간의 피치를 줄일 수 있고, 고밀도를 갖는 메모리셀구조를 실현할 수 있도록 복수의 메모리셀열이 비트선을 분할하는 불휘발성 반도체기억장치를 제공하는 것이다.
도 1a 및 1b는 종래 NAND형 EEPROM의 셀구조를 각각 나타내는 평면도 및 등가회로도,
도 2a 및 2b는 도 1a의 2a-2a선과, 도 1a의 2b-2b선에 따른 각각의 단면도,
도 3은 종래 NAND형 EEPROM의 메모리셀 어레이의 등가회로도,
도 4a 및 4b는 종래 기록동작의 개념을 각각 나타내는 도면,
도 5a 및 5b는 종래 기록동작의 개념을 각각 나타내는 도면,
도 6은 본 발명의 제1실시예의 기록의 개념을 나타내는 도면,
도 7은 본 발명의 제2실시예의 기록의 개념을 나타내는 도면,
도 8은 본 발명의 제3실시예의 기록의 개념을 나타내는 도면,
도 9는 본 발명의 제4 및 제5실시예의 EEPROM의 개략구조를 나타내는 도면,
도 10은 본 발명의 제4실시예의 메모리셀 어레이의 특성구조를 나타내는 회로도,
도 11은 본 발명의 제4실시예의 비트선제어회로의 특성구조를 나타내는 회로도,
도 12는 본 발명의 제4실시예의 독출동작을 나타내는 타이밍챠트,
도 13은 본 발명의 제4실시예의 기록동작을 나타내는 타이밍챠트,
도 14는 본 발명의 제4실시예의 검증기록동작을 나타내는 타이밍챠트,
도 15는 본 발명의 제4 및 제5실시예의 기록의 개념을 설명하는 도면,
도 16은 제5실시예의 비트선제어회로의 특성구조를 나타내는 회로도,
도 17은 본 발명의 제5실시예의 독출동작을 나타내는 타이밍챠트,
도 18은 본 발명의 제5실시예의 기록동작을 나타내는 타이밍챠트,
도 19는 본 발명의 제5실시예의 검증독출동작을 나타내는 타이밍챠트,
도 20은 본 발명의 제4실시예의 비트선제어회로의 구조를 나타내는 회로도,
도 21은 본 발명의 제5실시예의 비트선제어회로의 구조를 나타내는 회로도,
도 22는 본 발명의 제6실시예의 비트선제어회로의 특성구조를 나타내는 회로도,
도 23은 본 발명의 제6실시예의 비트선제어회로의 특성구조를 나타내는 회로도,
도 24는 본 발명의 제8실시예의 다중값 저장형 EEPROM의 구조를 나타내는 블럭도,
도 25는 도 24의 메모리셀 어레이와 데이터회로의 구조를 나타내는 회로도,
도 26은 4-값 저장의 경우에 있어서 메모리셀의 임계치의 분배를 나타내는 도면,
도 27은 데이터회로의 특성구조를 나타내는 블럭도,
도 28a 및 28b는 독출단계의 개념을 설명하는 도면,
도 29는 데이터회로의 특성예를 나타내는 회로도,
도 30은 본 발명의 제8실시예의 독출방법을 설명하는 타이밍챠트,
도 31은 본 발명의 제8실시예의 기록을 설명하는 타이밍챠트,
도 32는 본 발명의 제8실시예의 검증기록동작을 설명하는 타이밍챠트,
도 33은 본 발명의 제8실시예의 검증기록동작을 설명하는 타이밍챠트,
도 34는 본 발명의 제9실시예의 데이터회로의 특성예를 나타내는 회로도,
도 35는 본 발명의 제11실시예의 서브어레이의 구조를 나타내는 블럭도,
도 36은 본 발명의 제11실시예의 메모리셀 어레이의 구조를 나타내는 블럭도,
도 37은 본 발명의 제11실시예의 메모리셀 어레이의 구조를 나타내는 회로도,
도 38은 본 발명의 제11실시예의 메모리셀 어레이의 구조를 나타내는 회로도,
도 39a 내지 39d는 본 발명의 제11실시예의 메모리셀부의 구조를 각각 나타내는 회로도,
도 40은 본 발명의 제12실시예의 NAND형 EEPROM의 구조를 나타내는 블럭도,
도 41은 본 발명의 제12실시예의 메모리셀 어레이를 나타내는 회로도,
도 42는 본 발명의 제12실시예의 메모리셀 어레이를 나타내는 회로도,
도 43은 본 발명의 제12실시예의 데이터 독출동작을 설명하는 타이밍챠트,
도 44는 본 발명의 제12실시예의 비트선제어회로를 나타내는 회로도,
도 45는 본 발명의 제12실시예의 비트선제어회로를 나타내는 회로도,
도 46은 본 발명의 제12실시예의 데이터 독출동작을 설명하는 타이밍챠트,
도 47은 본 발명의 제12실시예의 데이터 독출동작을 설명하는 타이밍챠트,
도 48은 본 발명의 제12실시예의 데이터 독출동작을 설명하는 타이밍챠트,
도 49는 본 발명의 제12실시예의 데이터기록동작을 설명하는 타이밍챠트,
도 50은 본 발명의 제12실시예의 검증기록동작을 설명하는 타이밍챠트,
도 51은 본 발명의 제12실시예의 비트선제어회로의 다른 예를 나타내는 회로도이다.
본 발명의 제1구성에 따르면, 행렬형상으로 배열되고, 바람직한 데이터 "i"(i= 0,1, .., n-1 : n≥3)의 다중값을 저장하도록 셋 이상의 논리상태를 갖춘 전기적으로 기록가능한 복수의 메모리셀을 갖춘 메모리셀 어레이와; 메모리 어레이의 상기 복수의 메모리셀의 기록상태를 제어하는 데이터를 임시로 저장하기 위한 복수의 데이터 래치회로; 복수의 메모리셀의 기록상태를 확인하기 위한 기록검증수단 및; 데이터 "i"가 기록되는 메모리셀이 데이터 "i"의 메모리상태에 도달했는지의 여부를 일괄검출하기 위한 "i"데이터 일괄검증회로로 이루어진 불휘발성 반도체기억장치가 제공된다.
다음에, 본 발명의 제1구성의 바람직한 방법이 이하와 같이 기술된다.
(1) 전기적 데이터기록동작에 있어서, 데이터래치회로의 내용에 기초한 기록동작과 메모리셀의 기록상태를 확인하기 위한 기록검증동작이, 복수의 메모리셀이 소정 기록상태에 도달할 때까지 계속되고; 데이터 "i"'가 기록되는 메모리셀을 일괄검출하는 "i" 데이터 일괄검증회로가 데이터 "i"의 메모리상태에 도달하면, 데이터 "i"의 기록검증동작("i"데이터 검증독출)은 다음의 기록검증동작에서 수행되지 않는다.
(2) 전기적 데이터기록동작에 있어서, 데이터래치회로의 내용에 기초한 기록동작과 메모리셀의 기록상대를 확인하기 위한 기록검증동작이, 복수의 메모리셀이 소정 기록상태에 도달할 때까지 계속되고, "i"데이터 일괄검증회로가 외부로부터 입력된 기록데이터에 데이터 "i"가 아닌 것을 일괄검출하면, 데이터 "i"의 기록동작("i" 데이터 검증독출)은 다음의 기록검증동작에서 수행되지 않는다.
전기적 데이터기록동작에 있어서, 데이터래치회로의 내용에 기초한 기록동작과 메모리셀의 기록상태를 확인하기 위한 기록검증동작 및 데이터래치회로의 내용의 갱신이, 복수의 메모리셀이 소정 기록상태에 도달할 때까지 계속되고; 데이터 일괄검증회로가 외부로부터 입력된 기록데이터에 데이터 "1"이 아닌 것을 일괄검출하면 데이터 "i"의 기록검증동작("i"데이터 검증독출)은 다음의 기록검증동작에서 수행되지 않는다.
(3) 전기적 데이터기록동작에 있어서, 데이터래치회로의 내용에 기초한 기록동작과 메모리셀의 기록상태를 확인하기 위한 기록검증동작이, 복수의 메모리셀이 소정 기록상태에 도달할 때까지 계속되고; 제1기록검증동작에서, 데이터 "i"(i=1,2, ..., n-1)가 기록되는 메모리셀이 데이터 "i"의 메모리상태에 도달했는가를 확인하기 위해 "i'데이터 검증독출이 i=1 내지 i=n-1까지 수행되며, 데이터 "1"이 기록되는 메모리셀이 데이터 "1"의 메모리상태에 도달한 것을 제1데이터 일괄검증회로가 일괄검출하면, 데이터 "i"(i=2,3, ..., n-1)가 기록되는 메모리셀이 데이터 "1"의 메모리상태에 도달했는가를 확인하기 위해다음의 기록검증동작에서 "i"데이터 검증독출이 i=2 내지 i=n-1까지 수행되고, 데이터 "2"가 기록되는 메모리셀이 데이터 "2"의 메모리상태에 도달한 것을 제2데이터 일괄검증회로가 일괄검출하면, 데이터 "i"(i=3,4,..., n-1)가 기록되는 메모리셀이 데이터 "i"의 메모리상대에 도달했는가를 확인하기 위해 다음의 기록검증동작에서 "i"데이터 검증독출이 i=3 내지 i=n-1까지 수행되며, 마지막으로, 데이터 "i"(i=1 내지 n-2)가 기록되는 메모리셀이 데이터 "i"의 메모리상태에 도달한 것을 i번째(i=1 내지 n-2)데이터 일괄검증회로가 일괄검출하면, 데이터 "n-1"이 기록되는 메모리셀이 데이터 "n-1"의 메모리상대에 도달했는가를 확인하기 위해 다음의 기록검증동작에서 n번째-1데이터 검증독출이 수행된다.
전기적 데이터기록동작에 있어서, 데이터래치회로의 내용에 기초한 기록동작과, 메모리셀의 기록상태를 확인하기 위한 기록검증동작 및 데이터래치회로의 내용의 갱신이, 복수의 메모리셀이 소정 기록상태에 도달할 때까지 계속되고, 제1기록검증동작에서, 데이터 "i"(i=1,2, ..., n-1)가 기록되는 메모리셀이 데이터 "i"의 메모리상대에 도달했는가를 확인하기 위해 "i"데이터 검증독출이 i=1 내지 i=n-1까지 수행되며, 데이터 "1"이 기록되는 메모리셀이 데이터 "1"의 메모리상태에 도달한 것을 제1데이터 일괄검증회로가 일괄검증하면, 데이터 "i"(i=2,3, ..., n-1)가 기록되는 메모리셀이 데이터 "i"의 메모리상태에 도달했는가를 확인하기 위해 다음의 기록검증동작에서 "i"데이터 검증독출이 i=2 내지 i=n-1까지 수행되고, 데이터 "2"가 기록되는 메모리셀이 데이터 "2" 의 메모리상태에 도달한 것을 제2데이터 일괄검증회로가 일괄검출하면, 데이터 "i"(i=3,4, ..., n-1)가 기록되는 메모리셀이 데이터 "i"의 메모리상태에 도달했는가를 확인하기 위해 다음의 기록검증동작에서 "i"데이터 검증독출이 i=3 내지 i=n-1까지 수행되며, 마지막으로, 데이터 "i"(i=1 내지 n-2)가 기록되는 메모리셀이 데이터 "i"의 메모리상태에 도달하는 것을 i번째(i=1 내지 n-2)데이터 일괄검증회로가 일괄검출하면, 데이터 "n-1"이 기록되는 메모리셀이 데이터 "n-1"의 메모리상태에 도달했는가를 확인하기 위해 다음의 기록검증동작에서 n번째-1데이터 검증독출이 수행된다.
(4) 데이터가 불충분하게 기록된 메모리셀만이 데이터래치회로의 내용과 메모리셀의 기록상대에 따라 재기록되도록 데이터래치회로의 내용을 갱신하기 위한 데이터 갱신수단을 더 구비한다.
(5) 전기적 데이터기록동작에 있어서, 데이터래치회로의 내용에 기초한 기록동작과, 메모리셀의 기록상태를 확인하기 위한 기록검증동작 및 데이터래치회로의 내용의 갱신은 복수의 메모리셀이 소정 기록상태에 도달할 때까지 계속되고; 데이터 "i"가 기록되는 메모리셀이 데이터 "i"의 메모리상태에 도달하는 것을 "i"데이터 일괄검증회로가 일괄검출하면, 데이터 "i"의 기록검증동작 ("i"데이터 검증독출)이 다음의 기록검증동작에서 수행되지 않는다.
(6) 데이터 일괄검증회로는 데이터래치회로에 접속된 복수의 데이터 일괄검출 M0S트랜지스터 유니트를 포함하고, 그 복수의 데이터 일괄검출 M0S트랜지스터 유니트는 평행하게 접속된다.
(7) 데이터 래치회로는 플립플롭회로를 포함하고, 데이터 일괄검출 MOS 트랜지스터 유니트는 복수의 데이터 일괄검출 MOS트랜지스터를 포함하며, 복수의 데이터 일괄검출 MOS트랜지스터는 직렬로 접속된다.
(8) 각각의 메모리셀은 반도체층상에 전하축적층과 제어게이트로 이루어지고, NAND셀 구조는 복수의 메모리셀을 직렬로 접속함으로써 형성된다.
(9) 각각의 메모리셀은 반도체층상에 전하축적층과 제어게이트로 이루어지고, NOR셀 구조는 복수의 메모리셀을 직렬로 접속함으로써 형성된다.
(10) 데이터 래치회로는 제1, 제2, ..., 제m(m은 2(m-1)＜ n ≤ 2m을 만족하는 자연수이다)래치회로를 포함한다.
본 발명의 제1구성에 있어서, 데이터 일괄검증회로는 메모리셀의 기록상태가 다중값 데이터의 기록동작 후에 소정 다중값 레벨에 도달했는가를 검출할 수있다. 다음에, 다중값 데이터의 기록동작 후에 소정 다중값 레벨에 도달하지 않는 메모리셀이 있으면, 재기록동작이 메모리셀에 제공되도록 소정 기록상태에 따라 기록시간에 필요한 비트선전압이 출력된다. 3값 메모리셀의 경우에 있어서, "1"상태인 모든 메모리셀이 기록되면, "1"상태가 충분히 기록되었는가를 점검하기 위한 검증기록은 전체 기록시간이 줄어들 수 있도록 다음의 검증 독출에서 생략될 수 있다. 모든 메모리셀이 소정기록상태에 도달한 것을 확인하기 위해 기록동작 및 검증독출동작이 반복되면, 데이터기록동작이 종료된다. 4-값 메모리셀의 경우에 있어서, "1"상태인 모든 메모리셀이 기록되면, "1" 상태가 충분히 기록되었는가를 점검하기 위한 검증독출이 다음의 검증독출에서 생략될 수 있다. 더욱이, "2"상태인 모든 메모리셀이 기록되면, "2"상태가 충분히 기록되었는가를 점검하기 위한 검증독출이 다음의 검증독출에서 생략될 수 있다. 따라서, 전체 기록시간이 줄어들 수 있도록 불필요한 검증 독출이 생략될 수 있다. 모든 메모리셀이 소정 기록상태에 도달했는가를 확인하기 위해 기록동작 및 검증독출동작이 반복되면, 데이터기록동작이 종료된다.
상기한 바와 같이, 충분히 기록된 데이터의 검증기록은 다중값 메모리셀을 기록할 때, 다음의 검증독출에서 생략된다. 결과적으로, 불필요한 검증독출이 생략될 수 있어, 전체 기록시간이 줄어들어 기록속도가 향상될 수 있다.
본 발명의 제1구성에 따르면, 기록동작은 기록상태의 정도를 점검하면서 서서히 반복된다. 더욱이, 기록동작이 종료된(3값 메모리셀의 경우에서 "1"상태) 데이터를 고려하면, 불필요한 검증독출("1"상태가 3값 메모리셀의 경우에서 충분히 기록된)이 그 후에 생략될 수 있기 때문에 기록동작이 고속으로 수행될 수 있다.
본 발명의 제2구성에 따르면, 하나, 또는 복수의 불휘발성 메모리셀을 갖춘 메모리셀부와, 이 메모리셀부가 공통신호선에 전기적으로 도통되도록 하는 하나 또는 복수의 선택 M0S트랜지스터를 갖춘 복수의 메모리셀유니트가 행렬형상으로 배열된 메모리셀 어레이를 구비하여 구성되고, 상기 각 메모리셀유니트의 일단은 워드선을 공유하는 복수의 2n(n≥2)개의 메모리셀 유니트가 공통으로 접촉한 상태로 제1공통신호선에 접속되며, 각 메모리셀 유니트의 타단은 워드선을 공유하면서 메모리셀 유니트의 일단에 공통으로 접촉하지 않는 n개의 메모리셀 유니트가 공통으로 접촉하고, 메모리셀 유니트의 일단에 접촉을 공유하는 n개의 메모리셀 유니트가 공통으로 접촉한 상태로 제2공통신호선에 접속된 것을 특징으로 하는 불휘발성 반도체기억장치가 제공된다.
또한, 하나 또는 복수의 불휘발성 메모리셀을 갖춘 메모리셀부와, 이 메모리셀부가 공통신호선에 전기적으로 도통되도록 하는 하나 또는 복수의 선택 MOS트랜지스터를 갖춘 복수의 메모리셀 유니트가 행렬형상으로 배열된 메모리셀 어레이를 구비하여 구성되고, n(n≥2)개의 메모리셀 유니트는 복수의 병렬 접속유니트를 형성하도록 병렬로 배열되고, 각 임의의 병렬접속유니트의 일단은 워드선을 공유하는 2개의 병렬접속유니트가 공통으로 접촉하는 상태로 제1 공통신호선에 접속되고, 그 타단은 워드선을 공유하고, 일단에 공통으로 접촉하지 않는 2개의 병렬접속유니트가 공통으로 접촉한 상태로 제2공통신호선에 접속된 것을 특징으로 하는 불휘발성 반도체기억장치가 제공된다. 다음에, 본 발명의 제2구성의 바람직한 방법이 다음과 같이 기술된다.
(1) 각 메모리셀 유니트의 메모리셀부를 독출함에 있어서, 각 메모리셀유니트의 일단이 접속되는 제1공통신호선이 독출전위로 설정되고, 각 메모리셀 유니트의 타단이 접속되는 제2공통신호선이 독출 비선택전위로 유지된다.
(2) 독출 비선택전위는 접지전위이다.
(3) 각 메모리셀유니트의 기록부를 기록함에 있어서,각메모리셀유니트의 일단이 접속되는 제1공통신호선이 기록데이터 "i"(i=O,1,..., n≥1)에따라 "i" 기록전위로 설정된다.
(4) 각 메모리셀 유니트는, 하나 또는 복수의 불휘발성 메모리셀을 갖춘 메모리셀부와; 메모리셀부가 제1공통신호선에 전기적으로 도통하도록 직렬로 접속된 2개의 선택 MOS트랜지스터(제1공통신호선에 접속된 제1선택MOS트랜지스터와, 메모리셀부에 접속된제2선택MOS트랜지스터); 메모리셀부가 제2공통신호선에 전기적으로 도통하도록 직렬로 접속된 2개의 선택트랜지스터(메모리셀부에 접속된 제3선택MOS트랜지스터와, 제2공통신호선에 접속된 제4선택트랜지스터)를 구비한다.
(5) 각메모리셀 유니트는, 하나 또는 복수의 불휘발성 메모리셀을 갖춘 메모리셀부와; 메모리셀부가 제1공통신호선에 전기적으로 도통하도록 직렬로 접속된 2개의 선택 MOS트랜지스터(제1공통신호선에 접속된 제1선택MOS트랜지스터와, 메모리 셀부에 접속된 제2선택MOS트랜지스터 ); 메모리 셀부가 제2공통신호선에 전기적으로 도통하도록 직렬로 접속된 2개의 선택트랜지스터(메모리셀부에 접속된 제3선택MOS트랜지스터와, 제2공통신호선에 접속된 제4선택트랜지스터 )를 구비하여 구성되고, 제1선택MOS트랜지스터는 제1임계전압(Vth1)을 갖추고, 제2선택MOS트랜지스터는 제2임계전압(Vth2)을 갖추며 , 제3선택MOS트랜지스터는 제3임계전압(Vth3)을 갖추고, 제4선택MOS트랜지스터는 제4임계전압(Vth4)을 갖추어 제1메모리셀 유니트를 형성하고; 제1선택MOS트랜지스터는 제5임계전압(Vth5)을 갖추고, 제2선택MOS트랜지스터는 제6임계전압(Vth6)을 갖추며 , 제3선택MOS트랜지스터는 제7임계전압(Vth7)을 갖추고, 제4선택MOS트랜지스터는 제8임계전압(Vth8)을 갖추어 제2메모리셀 유니트를 형성하며; 제1선택MOS트랜지스터는 제9임계전압(Vth9)을 갖추고, 제2선택MOS트랜지스터는 제10임계전압(Vth10)을 갖추며 , 제3선택MOS트랜지스터는 제11임계전압(Vth11)을 갖추고, 제4선택MOS트랜지스터는 제12임계전압(Vth12)을 갖추어 제3메모리셀 유니트를 형성하고; 제1선택MOS트랜지스터는 제13임계전압(Vth13)을 갖추고, 제2선택MOS트랜지스터는 제14임계전압(Vth14)을 갖추며, 제3선택MOS트랜지스터는 제15임계전압(Vth15)을 갖추고, 제4선택MOS트랜지스터는 제16임계전압(Vth16)을 갖추고, 제4메모리셀 유니트를 형성하며; 제1 내지 제4메모리셀 유니트는 제1선택MOS트랜지스터의 게이트전극과, 제2선택MOS트랜지스터의 게이트전극, 제3선택MOS트랜지스터의 게이트전극 및 제4선택MOS트랜지스터의 게이트전극이 각각 제1 내지 제4선택게이트로서 공유된 상태로 서브-어레이를 형성하고; 적어도 제1, 제5, 제9, 제13임계전압(Vthl, Vth5, Vth9, Vth13)중 하나는 다른 임계전압과는다르고, 적어도 제2, 제6, 제10, 제14임계전압(Vth2, Vth6, Vth10, Vth14)중 하나는 다른 임계전압과는 다르며, 적어도 제3, 제7, 제11, 제15임계전압(Vth3, Vth7, Vth11, Vth15)은 다른 임계전압과는 다르고, 적어도 제4, 제8, 제12, 제16임계전압(Vth4, Vth8, Vth12, Vth16)은 다른 임계전압과는 다르다.
(6) 제1, 제6, 제11, 제16임계전압(Vth1, Vth6, Vth11, Vth16)은 서로 같고, 제2 내지 제5, 제7 내지 제10, 제12 내지 제15임계전압(Vth2∼ Vth5, Vth7∼Vthl0, Vth12∼Vth15)은 서 로 같다.
(7) 제1 내지 제4메모리셀 유니트는 서브-어레이를 형성하도록 번갈아 배열된다.
(8) 제1메모리셀 유니트의 메모리셀부를 독출할 시에는, 제1메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터가 도통상태로 되고, 제2메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제3메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고, 제4메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고; 제2메모리셀 유니트의 메모리셀부를 독출할 시에는, 제2메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터가 도통상태로 되고, 제1메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통 상태로 되며, 제3메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고, 제4메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며; 제3메모리셀 유니트의 메모리셀부를 독출할 시에는, 제3메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터가 도통상태로 되고, 제1메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제2메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고, 제4메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고; 제4메모리셀 유니트의 메모리셀부를 독출할 시에는, 제4메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터가 도통상태로 되고, 제1메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제2메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고, 제3메모리셀 유니트의 제1 내지 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되는 것과 같이, 독출선택게이트전압을 선택된 서브-어레이의 제1 내지 제4선택MOS트랜지스터의 게이트전극에 인가하기 위한 독출선택게이트전압 인가수단을 더 구비한다.
(9) 제1메모리셀 유니트의 메모리셀부를 기록할시에는, 제1메모리셀 유니트의 제1 및 제2선택MOS트랜지스터가 도통상태로 되고, 제3 및 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제2메모리셀 유니트의 제1 및 제2선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고, 제3메모리셀 유니트의 제1 및 제2선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제4메모리셀 유니트의 제1 및 제2선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고; 제2메모리셀 유니트의 메모리셀부를 기록할 시에는, 제2메모리셀 유니트의 제1 및 제2선택MOS트랜지스터가 도통상태로 되고, 제3 및 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제1메모리셀 유니트의 제1 및 제2선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고, 제3메모리셀 유니트의제1 및 제2선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제4메모리셀 유니트의 제1 및 제2선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고; 제3메모리셀 유니트의 메모리셀부를 기록할 시에는, 제3메모리셀 유니트의제3 및 제4선택MOS트랜지스터가 도통상태로 되고, 제1 및 제2선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제1메모리셀 유니트의 제3 및 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고,제2메모리셀 유니트의 제3 및 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제4메모리셀 유니트의 제3 및 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고; 제4메모리셀 유니트의 메모리셀부를 기록할 시에는, 제4메모리셀 유니트의 제3 및 제4선택MOS트랜지스터가 도통상태로 되고, 제1 및 제2선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제1메모리셀 유니트의 제3 및 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되고, 제2메모리셀 유니트의 제3 및 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되며, 제3메모리셀 유니트의 제3 및 제4선택MOS트랜지스터중 적어도 하나가 비도통상태로 되는 것과 같이, 기록선택게이트전압을 선택된 서브-어레이의 제1 내지 제4선택MOS트랜지스터의 게이트전극에 인가하기 위한 기록선택게이트전압 인가수단을 더 구비한다.
(10) 각 메모리셀부는 전기적으로 재기록이 가능한 불휘발성 메모리셀로 이루어진다.
(11) 각 불휘발성 메모리셀은 반도체층상에 형성된 전하축적층과 제어게이트로 이루어지고, 복수의 인접한 메모리셀이 소스 및 드레인을 공유하는 상태로 메모리셀이 직렬로 접속됨으로써, 메모리셀부가 형성된다.
(12) 각불휘발성 메모리셀은 반도체층상에 형성된 전하축적층과 제어게이트로 이루어지고, 하나 또는 복수의 메모리셀이 소스 및 드레인을 공유하는 상태로 메모리셀이 병렬로 접속됨으로써, 메모리셀부가 형성된다.
(13) 채널의 불순물 농도를 변경함으로써, 제1 내지 제16선택MOS트랜지스터의 임계전압을 변경한다.
본 발명의 제2구성에 있어서, 메모리셀 유니트의 각 일단 및 타단은 각각 다른 메모리 유니트에 공통으로 접촉하고, 각각 제1 및 제2공통신호선에 접속된다. 저저항 폴리실리콘과, A1 등으로 구성되는 비트선이 종래 고저항 n-형확산층으로 구성되는 소스선의 위치에 이용된다. 결과적으로, 소스선의 부유가 고속 랜덤억세스를 얻기 위해 감소될 수 있다.
또한, 일단 및 타단을 공통신호선에 각각 접속하기 위한 선택MOS트랜지스터와, E형 MOS트랜지스터, I형 MOS트랜지스터 및 D형 MOS트랜지스터가 적합하게 선택됨으로써, 고속 랜덤억세스가 얻어질 수 있는 메모리셀 어레이를 칩면적의 증가없이 얻을 수 있다. 더욱이, 복수의 메모리셀이 비트선을 공유할수 있기 때문에, 열방향의 비트선간 피치가 완화될 수 있어 고밀도의 메모리셀 구조가 실현될 수 있다.
본 발명의 부가적 목적 및 장점은 이하와 같이 기술되고, 일부는 설명으로부터 명백해질 것이며, 본 발명의 실시예에 의해 숙지될 수 있다. 본 발명의 목적 및 장점이 실현될 수 있고, 첨부한 청구항에서 특별히 지적한 도구 및 그 조합에 의해 얻어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
도 6은 본 발명의 제1실시예의 설명도로, 3값 메모리셀의 경우에 있어서의 기록동작을 나타낸다. 도 6에 있어서, 도 4의 경우와 공통인 부분에는 도 4b 의 경우와 같은 참조부호를 붙이고, 그 설명은 생략한다.
제1기록 후(단계 S2), "2" 상대가 충분히 기록되었는가를 검사하는(단계 S41) 제1검증독출사이클과, "1"상태가 충분히 기록되었는가를 검사하는(단계 S5) 제2검증독출사이클이 수행된다. "1"상태가 기록되는 메모리셀에 있어서 불충분 기록의 메모리셀이 있으면, 재기록이 수행되고(단계 S61, S71), 제1 및제2검증독출사이클(단계 S41, S5)이 재차 수행된다. 재기록에 있어서, 기록동작은 "2"상태가 불충분하게 기록된 메모리셀에도 수행된다.
제2검증독출사이클은 "1"상태가 기록되는 메모리셀이 충분히 기록된 후에는 불필요하다. 이 때문에, 도 6에 나타낸 바와 같이, "2"상태가 기록되는 메모리셀이 충분히 기록될 때까지(단계 S42, S62, S72) 제1검증독출사이클만이 수행된다.
본 실시예에 따르면, "1"상태가 충분히 기록되었는가를 검사하기 위한 검증독출은 "1"상태가 기록되는 메모리셀이 충분히 기록된 후에는 수행되지 않는다.
[실시예 2]
도 7은 3값 메모리셀의 경우에 있어서 본 발명의 제2실시예를 설명하기 위한 도면이다. 제2실시예가 제1실시예와 다른 점은, "2"상태가 기록된 메모리셀의 기록이 "1"상대가 기록된 메모리셀의 경우보다 빠르게 완료되는 점이다.
"2"상태가 기록된 메모리셀의 기록이 "1"상태가 기록된 메모리셀의 경우보다 빠르게 완료되면(단계 S61에서 YES), "2"가 충분히 기록되었는가를 검사하기 위한 검증독출은 "2"가 기록된 메모리셀의 기록의 완료후 수행되지 않는다. "1"이 충분히 기록되었는가를 검사하기 위한 2차 검증독출사이클만이 "1"이 기록된 메모리셀이 충분히 기록될 때까지 수행된다(S73, S52, S64). "1"이 기록된 메모리셀의 기록이 "2"가 기록된 메모리셀의 경우보다 빠르게 완료되면(단계 S62에서 YES), 도 1의 제1실새예와 마찬가지로, 1차 검증독출사이클만이 "2"가 기록되는 메모리셀이 충분히 기록될 때까지 수행된다(단계 S72, S42, S62).
본 실시예에 따르면, "1"이 기록된 메모리셀 및 "2"가 기록되는 메모리 셀중 어느하나의 기록이 완료된 후, 데이터가 충분히 기록된 메모리셀의 검증독출은 수행되지 않는다. 그 결과, 전체 기록시간이 크게 감소된다.
[실시예 3]
도 8은 4값 메모리셀의 경우에 있어서 본 발명의 제3실시예를 설명하기 위한 도면이다. 제1실시예와 마찬가지로, 불필요한 검증독출이 생략된다. 따라서 전체 기록시간이 감소될 수 있다. 특히, 1차 기록 후(단계 S2), "3" 이 충분히 기록되었는가를 검사하기 위한 1차 검증독출사이클(단계 S31)과, "2"가 충분히 기록되었는가를 검사하기 위한 2차 검증독출사이클(단계 S41) 및 "1"이 충분히 기록됐는가를 검사하기 위한 3차 검증독출사이클(단계 S5)이 수행된다. "1" 기록 메모리셀에 불충분하게 기록이 된 경우, 재기록이 수행되고(단계 S61, S71), 검증 1차, 2차 및 3차 사이클(단계 S31, S41, S5)이 재차 수행된다. 재기록에 있어서, 기록동작은 "2"가 불충분하게 기록된 메모리셀과 "3"이 불충분하게 기록된 메모리셀의 경우에도 수행된다.
3차 검증독출사이클은 "1"이 기록되는 메모리셀이 충분히 기록된 후에는 불필요하다. 이 때문에, 재기록(단계 S72), 1차 검증독출사이클(단계 S32) 및 2차 검증독출사이클(단계 S42)이 "2"가 기록되는 메모리셀이 충분히 기록될 때까지 수행된다(단계 S62).
2차 검증독출사이클은 "2"가 기록되는 메모리셀이 충분히 기록된 후에는 불필요하다. 이 때문에, 재기록(단계 S72) 및 1차 검증독출사이클(단계 S32)만이 "3"이 기록되는 메모리셀이 충분히 기록될 때까지 수행된다(단계 S63).
본 발명에 따르면, 다중값 데이터(예컨대 "1", "2", … , "6", "7")를 동시에 기록함에 있어서, 검증독출은 데이터가 이전의 검증독출시에 미리 충분히 기록된 후에는 수행되지 않는다. 그 결과, 전체 기록시간이 감소될 수 있다. 예컨대, 8값 메모리셀의 경우에 있어서, 1차 기록에서 데이터 "1", "2", … , "7"의 7회 검증독출이 수행된다. 2차 기록에서, 데이터 "2", "3", … , "7"의 6회 검증독출이 수행된다. 다음 기록에서, 데이터 "3", "4", … , "7"의 5회 검증독출이 수행된다.
제2실시예에서 설명한 바와 같이, 예컨대 "3" 이 기록되는 메모리셀이 충분히 기록되면, 데이터 "1", "2", "4", "5", "6", "7"의 6회 검증독출이 2차 기록에서 수행된다. 다음에, "2"가 기록되는 메모리셀이 충분히 기록되면, 데이터 "1", "4", "5", "6", "7"의 5회 검증독출이 수행된다.
즉, 매번 원하는 데이터 기록이 충분히 수행되면, 검증독출의 횟수가 감소될 수 있어, 전체 기록시간이 감소될 수 있다.
[실시예 4]
이하, 본 발명이 NAND형 EEPROM의 3값 메모리셀에 적용되는 경우를 나타내는 본 발명의 제4실시예를 설명한다.
도 9는 본 발명의 제4실시예의 NAND셀형 EEPROM의 개략구성을 나타낸 블럭도이다.
메모리셀 어레이(1)는 기록/독출시의 비트선을 제어하는 비트선제어회로 (2)와, 워드선전위를 제어하는 워드선구동회로(7)로 이루어진다. 비트선제어회로(2) 및 워드선구동회로(7)는 각각 열디코더(3) 및 행디코더(8)에 의해 선택된다. 비트선제어회로(2)는 데이터 입/출력선(I/O)을 통해 입/출력(I/O)데이터변환회로(5)로부터 수신하고, 데이터 변환회로(5)로 전송한다. I/O 데이터변환회로(5)는 외부로 출력되는 2값 데이터로 독출메모리셀의 다중값 데이터를 변환시킨다. 또한, I/O데이터 변환회로(5)는 외부로부터 메모리셀의 다중값 데이터로 2값 데이터입력을 변환시킨다. I/O데이터변환회로(5)는 외부로부터 데이터 입력 및 외부로 데이터 출력을 제어하는 데이터 입/출력버퍼(6)에 접속된다. "1" 데이터기록 동작완료 검출회로 및 데이터기록 동작완료 검출회로(4)는 "1" 데이터 기록이 완료되었는지, 그리고 모든 데이터의 기록이 완료되었는가를 검출한다.
도 10 및 도 11은 메모리셀 어레이(1)와 비트선제어회로(2)의 구체적인 구성을 나타내고 있다. 메모리셀(M1∼M8) 및 선택트랜지스터(S1, S2)는 NAND형 셀을 구성한다. NAND형 셀의 일단은 비트선(bL)에 접속되고, 타단은 공통소스선(Vs)에 접속된다. 선택게이트(SG1, SG2), 제어게이트(CG1∼CG8)는 복수의 NAND형 셀로 공유되고, 하나의 제어게이트를 공유하는 메모리셀은 1페이지를 구성한다.
메모리셀은 그 임계치(Vt)에 기초한 데이터를 기억한다. 특히, Vt가 0V이하이면, 메모리셀은 "0" 데이터를 기억한다. Vt가 0V ∼ 1.5V 이하이면, 메모리셀은 "1" 데이터를 기억한다. Vt가 전원전압보다 작고 1.5V보다 크면, 메모리셀은 "2" 데이터를 기억한다. 3개의 데이터상태가 하나의 메모리셀로 제공될 수 있고, 9개의 데이터 조합이 2개의 메모리셀로 형성될 수 있다. 이들 조합중,8개의 조합을 이용함으로써, 2개의 메모리셀은 3비트의 데이터를 기억할 수 있다. 본 실시예에 있어서, 하나의 제어게이트를 공유하는 인접한 2개의 메모리셀의 조합은 3비트의 데이터를 기억한다. 메모리셀 어레이(1)는 전용 p웰상에 형성된다.
클럭동기식 인버터(C11, C12, C13, C14)는 기록/독출데이터를 래치하기 위해 각각 플립플롭을 구성한다. 이들 플립플롭은 센스증폭기로서 동작한다. 인버터(C11, C12)로 이루어진 플립플롭은 ""0"데이터 기록을 하는지, "1" 또는 "2"데이터 기록을 하는지"를 기록데이터로서 래치한다. 또한, 플립플롭은 "메모리셀이 "0" 데이터를 보유하는지, 메모리셀이 "1" 또는 "2"데이터를 보유하는지" 를 독출데이터로서 래치한다. 인버터(C13, C14)로 이루어진 플립플롭은 ""1"데이터 기록을 하는지, "2"데이터 기록을 하는지"를 기록데이터로서 래치한다. 또한, 플립플롭은 "메모리셀이 "2"데이터를 보유하는지, 메모리셀이 "0" 또는 "1" 데이터를 보유하는지" 를 독출데이터로서 래치한다.
n채널 MOS트랜지스터에 있어서, Qn1은 프리챠지신호(PRE)가 "H" 레벨로 설정될 때에 비트선으로 전압(VPR)을 전송한다. Qn2는 비트선접속신호(BLC)가 "H"레벨로 설정될 때에 주비트선제어회로와 비트선을 접속한다. Qn3 ∼ Qn6 및 Qn9 ∼ Qn12는 상술한 플립플롭에 의해 래치된 데이터에 따라 비트선으로 전압(VbLH, VBLM, BVLL)을 선택적으로 전송한다. Qn7 및 Qn8은 신호(SAC2,SAC1)가 "H" 레벨로 각각 설정된 때에 플립플롭을 비트선에 접속한다. Qn13은 플립플롭에 의해 래치된 1페이지의 데이터가 모두 동일한가의 여부를 검출한다. Qn14, Qn15 및 Qn16, Qn17은 각각 열선택신호(CSLl, CSL2)가 "H"상태로 설정될때 대응하는 플립플롭을 데이터 I/O선(IOA, IOB)에 선택적으로 접속한다. Qn13A 및 Qn13B는 동일 페이지의 "1"이 기록되는 메모리셀이 모두 충분히 기록되었는가의 여부를 검출하는 일괄검출 MOS트랜지스터이다.
이하, 도 12 ∼ 도 14를 참조하여 상기 구성의 EEPROM의 동작을 설명한다. 도 12는 독출동작의 타이밍을 나타내고, 도 13은 기록동작의 타이밍을 나타내며, 도 14는 검증독출동작의 타이밍을 나타낸다. 어떤 경우에 있어서도, 제어게이트(CG4)가 선택된다.
[독출동작]
독출동작은 도 12에 나타낸 바와 같이 2개의 기본사이클에 의해 수행된다. 1차 독출사이클에서, 전압(VPR)은 전원전압(Vcc)으로 변환되고, 비트선이 프리챠지된다. 프리챠지신호(PRE)는 "L" 레벨로 설정되고, 비트선은 부유된다. 계속해서 , 선택게이 트(SG1, SG2), 제어게이트(CG1∼CG3, CG5∼CG8)가 Vcc로 설정 된다. 동시에, 제어게이트(CG4)는 1.5V로 설정된다. 선택된 메모리셀의 Vt가 1.5V 이상일 때에만, 즉 데이터 "2"가 기록되어 있는 경우에만, 비트선이 "H" 레벨로 유지된다.
그 후, 감지활성화신호(SEN2, SEN2B)의 레벨이 각각 "L", "H"로 설정되고, 래치활성화신호(LAT2, LAT2B)의 레벨은 각각 "L", "H"로 설정되어, 클럭동기식 인버터(C13, C14)로 이루어진 플립플롭이 리셋된다. 신호(SAC2)의 레벨은 "H" 로 설정되고, 클럭동기식 인버터(C13, C14)로 이루어진 플립플롭과 비트선이 접속된다. 감지활성화신호(SEN2, SEN2B)의 레벨은 각각 "H", "L" 로 설정되고, 따라서 비트선전위가 감지된다. 그 후, 래치활성화신호(LAT2, LAT2B)의 레벨이 각각 "H", "L" 로 설정된다. 다음에, ""2"데이터인지, "1" 또는 "0" 데이터인지" 의 정보가 클럭동기식 인버터(C13, C14)로 이루어진 플립플롭에 의해 래치된다.
2차 독출사이클은 다음과 같은 점이 1차 독출사이클과 다르다.
특히, 선택 제어게이트(CG4)의 전압은 1.5V가 아닌 0V다. 신호(SEN1, SEN1B, LAT1, LAT1B, SAC1)는 신호(SEN2, SEN2B, LAT2, LAT2B, SAC2)로 대치되어 출력된다.
2차 독출사이클에 있어서, ""0"데이터인지, "1" 또는 "2"데이터인지"의 정보가 클럭동기식 인버터(C11, C12)로 이루어진 플립플롭에 의해 래치된다. 메모리셀에 기록된 데이터는 상술한 2개의 독출사이클에 의해 독출된다. 래치(LAT1, LAT2)의 노드(N1, N2)를 하기 표 1에 나타냈고, 여기서 "H"는 Vcc 이고, "L"은 Vss 이다.
[표 1]
[기록동작]
도 13은 기록동작의 타이밍을 나타낸다. 기록데이터는 IOA 및 IOB로부터 래치(LAT1, LAT2)로 전송된다. 노드(N1, N2)의 전위를 하기 표 2에 나타냈다.
[표 2]
데이터기록동작에 앞서 메모리셀의 데이터가 소거되고, 임계치(Vt)가 0V 이하로 설정된다. 데이터 소거는 p-웰, 공통소스선(Vs), 선택게이트(SGl,SG2)를 20V로 설정하고, 제어게이트(CG1∼CG8)를 0V로 설정하는 조건하에서 수행된다.
기록동작에 있어서, 프리챠지신호(PRE)의 레벨이 "L"로 설정되고, 비트선이 부유된다. 선택게이트(SG1)는 Vcc로 설정되고, 제어게이트(CG1∼CG8)는 Vcc 로 설정된다. 선택게이트(SG2)는 기록동작중 0V로 설정된다. 동시에, 신호(VRFY1, VRFY2, FIM, FIH)는 Vcc로 설정된다. "0"이 기록된 경우에 있어서, 데이터는 클럭동기식 인버터(C11)의 출력레벨이 "H"로 설정되도록 클럭동기식인버터(C11, C12)로 이루어진 플립플롭에 의해 래치된다. 그 결과, 비트선은 Vcc에 의해 충전된다. "1" 또는 "2"가 기록된 경우에 있어서, 비트선은 0V로 설정된다.
계속해서, 선택게이트(SG1), 제어게이트(CG1∼CG8), 신호(BLC), 신호(VREY1) 및, 전압(VSA)은 10V로 설정되고, 전압(VBLH)은 8V로 설정되며, 전압(VBLM)은 1V로 설정된다. "1"이 기록된 경우에 있어서, 데이터는 클럭동기식 인버터(C13)의 출력레벨이 "H"로 설정되도록 클럭동기식 인버터(C13, C14)로 이루어진 플립플롭에 의해 래치된다. 그 결과, 1V가 비트선(BL)에 인가된다. "2"가 기록된 경우에 있어서, 비트선은 0V로 설정된다. "0" 이 기록된 경우에 있어서, 비트선은 8V로 설정된다. 그 후, 선택된 제어게이트(CG4)가 20V로 설정된다.
"1" 또는 "2"가 기록된 경우에 있어서, 전자는 비트선(BL)과 제어게이트 (CG4)간의 전위차에 의해 메모리셀의 전하축적층에 주입된다. 그 결과, 메모리셀의 임계치가 상승하게 된다. "1"이 기록된 경우에 있어서, 메모리셀의 전하축적층에 주입되는 전하량은 "2"가 기록된 경우와 비교해서 반드시 적어야한다. 이로 인해, 비트선(BL)은 1V로 설정되고, 비트선(BL)과 제어게이트 (CG4)간의 전위차는 19V로 완화된다. 이 경우, 전위차가 완화되지 않더라도, 동작이 수행될 수 있다. "0" 이 기록된 경우에 있어서, 메모리셀의 임계치는 8V의 비트선전압에 의해 실질적으로 변화되지 않는다.
기록동작이 완료된 때, 선택게이트(SG1)와 제어게이트(CG1∼CG8)는 0V로 설정되고, "0"이 기록된 때의 8V의 비트선 전압은 나중에 0V로 리셋된다. 이 순서가 반대로 되면, 동작상태는 "2"가 기록된 상태로 일시적으로 설정되고, "0"이 기록되면 에러데이터가 기록된다.
[기록검증독출]
기록동작 후 메모리셀의 기록상태를 확인하고 데이터가 불충분하게 기록된 메모리셀에만 데이터를 추가적으로 기록하기 위해, 검증독출이 수행된다. 이 실시예에 있어서, 3값 메모리셀이 이용되고, 검증독출동작의 타이밍을 도 14에 나타냈다. 동작의 구체적인 설명은 도 15를 참조하여 후에 설명한다.
검증독출중, 전압(VBLH)은 Vcc로 설정되고, VBLL은 0V로 설정되며, FIM은 0V로 설정된다. 검증독출에 앞서, RENDB1과 RENDB2가 정전위, 예컨대 Vcc로 프리챠지된다. 그 후, RENDB1과 RENDB2는 부유된다.
최초의 기록펄스가 인가된 후에 최초의 검증독출이 2개의 기본사이클에 의해 수행된다. 기본사이클은 1차 독출사이클과 유사하다. 그러나, 기본사이클과 1차 독출사이클과의 차이점은 선택된 제어게이트(CG4)의 전압과 신호 (VRFY1, MTY2, FIH)가 출력되는 점이 다르다(VERY1만이 1차 검증독출사이클에서 출력됨).
신호(VRFY1, VRFY2, FIH)는 선택게이트(SG1, SG2)와 제어게이트(CG1∼CG8) 가 0V로 리셋된 후, 신호(SEN1, SEN1B, LAT1, LAT1B)가 각각 "L", "H", "L", "H"로 설정되기 전에 출력된다. 즉, 신호(VRFY1, MTY2, FIH)는 비트선의 전위가 메모리셀의 임계치에 의해 결정된 후에 클럭동기식 인버터(C11, C12)로 이루어진 플립플롭이 리셋되기 전에 출력된다. 선택된 제어게이트(CG4)의 전압은 독출시의 1.5V(1차 사이클)와 0V(2차 사이클)에 대응하여 0.5V의 임계마진을 확보하기 위해 2V(1차 사이클)와 0.5V(2차 사이클)로 높게 설정된다.
이하, 데이터 1, 데이터 2 및 선택된 메모리셀의 임계치에 의해 결정되는 비트선(BL)의 전압을 설명한다(데이터 1은 클럭동기식 인버터(C11, C12)로 이루어진 플립플롭에 의해 래치되고, 데이터 2는 클럭동기식 인버터(C13, C14)로 이루어진 플립플롭에 의해 래치된다).
데이터 1은 "0" 데이터 기록인지, "1" 또는 "2" 데이터 기록인지"를 제어하기 위한 신호이다. "0"이 기록된 경우에 있어서는, Qn3이 "ON"상태에 있고, "1" 또는 "2"가 기록된 경우에 있어서는, Qn6 "ON"상태에 있다. 데이터 2는 ""1"데이터 기록인지, "2"데이터 기록인지"를 제어하기 위한 신호이다. "1"이 기록된 경우에 있어서는, "Qnl0이 "ON"상태에 있고, "2"가 기록된 경우에 있어서는, Qn11이 "ON"상태에 있다.
[1차 검증독출사이클]
"0" 데이터 기록시의 1차 검증독출사이클에 있어서, 메모리셀의 데이터가 "0"이기 때문에, 비트선 전위는 제어게이트(CG4)가 2V이면 메모리셀에 의해 "L" 로 설정된다. 그 후, 신호(VRFY1)가 "H"로 설정되면, 비트선(BL)은 "H"로 설정된다.
"1" 데이터 기록시의 1차 검증독출사이클에 있어서(초기 기록데이터가 "1"), 메모리셀의 데이터가 "1"이기 때문에, 메모리셀의 임계치가 1.5V 이하이다. 제어게이트(CG4)가 2V인 경우, 비트선 전위는 "L"로 설정된다. 그 후, 신호(VRFY1)가 "H"로 설정되고, "1"데이터가 미리 충분히 기록되며, 데이터 1이 "0" 데이터기록만을 나타낼 경우, 비트선(BL)은 "H"로(도 14의 (1)), 또는 "L" 로(도 14의 (2)) 설정된다.
"2" 데이터 기록시의 1차 검증독출사이클에 있어서(초기 기록데이터가 "2"), 선택메모리셀의 데이터가 "2"가 아닌 경우("2"가 불충분하게 기록된), 비트선 전위는 제어게이트(CG4)가 2V일 때 "L" 로(도 14의 (5)) 설정된다. "2" 가 선택메모리셀에 충분히 기록된 경우에 있어서, 비트선 전위는 제어게이트 (CG4)가 2V(도 14의 (3),(4))이더라도 "H"이다. 도 14의 (3)은 "2"가 미리 충분히 기록된 경우를 나타내고 데이터 1은 "0" 데이터 기록을 나타낸다. 이경우, 신호(VRFY1)가 "H"로 설정됨에 따라, 비트선(BL)은 전압(VBH)에 의해 재충전된다.
[2차 검증독출사이클]
"0" 데이터 기록시의 2차 검증독출사이클에 있어서(초기 기록데이터가 "0"), 메모리셀의 데이터가 "0"이기 때문에, 비트선 전위는 제어게이트(CG4)가 0.5V일 때 "L"로 설정된다. 그 후, 신호(VRFY1)가 "H"일 때, 비트선(BL)은 "H"로 설정된다.
"1"데이터 기록시의 2차 검증독출사이클에 있어서(초기 기록데이터가 "1"), 선택메모리셀의 데이터가 "1"이 아닌 경우("1"이 불충분하게 기록된), 비트선 전위(BL)는 제어게이트(CG4)가 0.5V일 때에 "L"로(도 14의 (8)) 설정된다. "1"이 선택메모리셀에 총분히 기록된 경우에 있어서, 비트선 전위는 제어게이트(CG4)가 0.5V(도 14의 (6),(7))이더라도 "H=이다. 도 14의 (6)은 "1=이 미리 충분히 기록된 경우를 나타내고, 데이터 1은 "0"데이터 기록을 나타낸다. 이 경우, 신호(VRFY1)가 "H"로 설정됨에 따라, 비트선(BL)은 전압(VBH)에 의해 재층전된다.
"2" 데이터 기록시의 2차 검증독출사이클에 있어서(초기 기록데이터가 "2"), 메모리셀의 데이터는 "2"이다. 따라서, 메모리셀의 임계치가 0.5V 이상이면, 비트선전위는 제어게이트가 0.5V(도 14의 (9),(10))로 설정되더라도 "H"이다. "2"데이터가 불충분하게 기록되고 메모리의 임계치가 O.5V 이하인경우에 있어서, 비트선은 "L"(도 14의 (11))로 설정된다.
그 후, 신호(VRFY1, VRFY2, FIH)가 "H"로 설정됨에 따라, "2"는 미리 충분히 기록되고, 데이터 1은 "0"데이터 기록을 나타내며, 비트선(BL)은 "H"(도 14의 (9)) 또는 "L" (도 14의 (10),(11))로 설정된다.
상술한 검증독출동작에 의해, 메모리셀의 기록상태로부터 기록데이터 및 재기록데이터가 하기 표 3에 나타낸 바와 같이 설정된다.
[표 3]
표 3으로부터 알 수 있는 바와 같이, "1"데이터는 "1"이 불충분하게 기록된 메모리셀에서만 재차 기록된다. 또한, "2"데이터는 "2"가 불충분하게 기록된 메모리셀에서만 재차 기록된다.
"1"이 불충분하게 기록된 메모리셀에 있어서, N1과 N2 양쪽이 "H"로 설정되므로, Qn13A와 Qn13B는 "ON"이고, 따라서 RENDB2는 프리챠지전위로부터 방전된다. 즉, "1"이 불충분하게 기록된 메모리셀중 적어도 하나가 존재하면, RENDB2는 "L"로 설정된다. 그 때, 재기록 후 다음 검증독출에 있어서도, "1" 데이터가 충분히 기록되었는가를 검사한다.
"1"이 기록되는 모든 메모리셀이 충분히 기록된 경우, 노드(N1)는 "1" 을 기록하는 모든 열에서 "L"로 설정된다. 그 결과, Qn13A는 "OFF"로 되고, RENDB2는 프리챠지전위를 유지한다. 즉, "1" 데이터기록 동작완료검출회로(4)RENDB2의 전위의 "H" 레벨이 유지되는가를 검출한다. 그 결과, 도 6 및 도 15에 나타낸 바와 같이, "2"데이터가 충분히 기록되었는가를 검사하기 위한 검증독출만이 수행된다.
"0" 또는"2"가 기록되는 메모리셀에 있어서, N2가 "L" 로 설정되므로, Qn13B는 "OFF"로 되고, RENDB2는 프리챠지전위로부터 방전되지 않는다. 그 결과, 모든 기록데이터가 "이 또는 "2"이더라도 RENDB2는 "H"레벨을 유지할 수있다. "0"데이터기록의 경우에 있어서, N1은 "L"로 설정되고, N2는 "H"로 설정된다. N1이 "L"로 설정되므로, Qn13A는 "OFF"로 되고, RENDB2의 "H"레벨이 유지될 수 있으며, RENDB2는 프리챠지전위로부터 방전되지 않는다.
이하, 도 15를 참조하여 "1" 데이터 기록 메모리셀이 기록충분한가를 검사하기 위한 검증독출상태를 생략하는 경우를 설명한다.
"1"데이터가 불충분하게 기록된 경우, RENDB2가 "L" 레벨이기 때문에 도 15에 나타낸 바와 같이 재기록, 1차 검증독출사이클, 2차 검증독출사이클이 반복된다.
"1"이 기록되는 모든 메모리셀이 충분히 기록되고, "2"가 불충분하게 기록된 메모리셀이 있다고 가정하면, RENDB2가 "H"레벨에 있고 RENDB1이 "L"레벨에 있기 때문에, "2" 데이터가 충분히 기록되었는가를 검사하기 위한 검증독출만이 다음 검증독출(재기록 후)에서 수행된다.
데이터가 모든 메모리셀에 충분히 기록된 경우, 각 열의 Qn13은 "OFF"로 되고, RENDB1 의 레벨은 "H"로 설정된다. 데이터기록 동작완료 검출회로(4)는RENDB1이 "H"로 설정되는가를 검출한다. 그 결과, 데이터기록 동작완료데이터가 출력된다.
본 실시예에 따르면, 불필요한 검증독출동작이 생략되고, 따라서 데이터 기록시간이 크게 감소될 수 있다. 불필요한 검증독출동작의 생략은 종래 경우와 비교해서 2개로 트랜지스터의 수를 증가시킴으로서만 실현될 수 있다. 그 결과, 생략을 실현하기 위해 필요한 면적의 증가가 작아진다.
표 4는 소거, 기록, 독출 및 검증독출 등의 각 경우에 있어서 메모리셀 어레이의 각 부분의 전위를 나타낸다.
[표 4]
[실시예 5]
도 16은 본 발명의 제5실시예에 따른 NOR셀형 EEPROM의 메모리셀 어레이 (1) 및 비트선제어회로(2)의 구체적인 구성을 나타낸다.
NOR형 셀은 메모리셀(M10)만으로 이루어진다. NOR형 셀의 일단은 비트선(BL)에 접속되고, 타단은 공통접지선에 접속되어 있다. 하나의 제어게이트(WL)를 공유하는 메모리셀(M)은 페이지를 구성한다. 메모리셀은 그 임계치(Vt)에 기초하여 데이터를 기억한다. 특히, Vt가 Vcc 이상이면, 메모리셀은 데이터 "0" 을 기억한다. Vt가 Vcc 이하이면, 메모리셀은 데이터 "1"을 기억한다. Vt가 5V 이하 0V 이상이면, 메모리셀은 데이터 "2"를 기억한다.
3개의 데이터상태는 하나의 메모리셀로 제공될 수 있고, 데이터의 9개의 조합은 2개의 메모리셀로 형성될 수 있다. 본 실시예에 있어서, 8개의 조합을 이용하여, 2개의 메모리셀은 3비트의 데이터를 저장할 수 있다. 제어게이트를 공유하는 인접한 2개의 메모리셀의 조합은 3비트의 데이터를 기억할 수 있다.
클럭동기식 인버터(C15, C16, C17, C18)는 각각 기록/독출데이터를 래치하도록 플릴플롭을 구성한다. 이들 플립플롭은 센스증폭기로 동작한다. 인버터(C15, C16)로 이루어진 플립플롭은 ""0" 데이터를 기록하는지, "1" 또는 "2"데이터"를 기록하는지"를 기록데이터로서 래치한다. 또한, 플립플롭은 "메모리셀이 "이데이터를 유지하는지, 메모리셀이 "1" 또는 "2" 데이터를 유지하는지" 를 독출데이터로서 래치한다. 인버터(C17, C18)로 이루어진 플립플롭은 ""1" 데이터를 기록하는지, "2" 데이터를 기록하는지"를 기록데이터로서 래치한다. 또한, 플립플롭은 "메모리셀이 "2" 데이터를 유지하는지, 메모리셀이 "0" 또는 "1"데이터를 유지하는지"를 독출데이터로서 래치한다.
n채널 MOS트랜지스터에 있어서, Qn18은 프리챠지신호(PRE)가 "H"레벨로 설정될 때에 비트선으로 전압(VPR)을 전송한다. Qn19는 비트선접속신호(BCL)가 "H"레벨로 설정될 때에 주비트선제어회로에 비트선을 접속한다. Qn20 ∼ Qn23 및 Qn25 ∼ Qn28은 상술한 플립플롭에 의해 래치된 데이터에 따라 비트선에 전압(VBLH,VBLM,0V)을 선택적으로 전송한다. Qn24 및 Qn29는 신호(SAC2, SAC1)이 각각 "H" 레벨로 설정될 때에 비트선에 플립플롭을 접속한다. Qn30은 플립플롭에 의해 래치된 1페이지의 데이터가 모두 동일한가를 검출한다. Qn35 및 Qn36은 동일한 페이지의 "1"이 기록되는 메모리셀이 모두 충분히 기록되었는가를 검출하는 일괄검출 MOS트랜지스터이다. Qn31, Qn32 및 Qn33, Qn34는 각각 열선택신호(CSL1, CSL2)가 "H"상태로 설정될 때, 대응하는 플립플롭을 데이터 I/O선(IOA,IOB)에 선택적으로 접속한다.
이하, 도 17 ∼ 도 19를 참조하여 상기 구성된 EEPROM의 동작을 설명한다.
도 17은 독출동작의 타이밍을 나타내고, 도 18은 기록동작의 타이밍을 나타내며, 도 19는 검증독출동작의 타이밍을 나타낸다.
[독출동작]
독출동작은 도 17에 나타낸 바와 같이 2개의 기본사이클에 의해 수행된다. 1차 독출사이클에서, 전압(VPR)은 전원전압(Vcc)으로 번경되고, 비트선은 프리챠지된다. 프리챠지신호(PRE)는 "L" 레벨로 설정되고, 비트선은 부유된다. 계속해서, 제어게이트(WL)는 2.5V로 설정된다. 선택된 메모리셀의 Vt가 2.5V 이하, 즉 데이터 "2"가 기록된 때에만, 비트선의 "L" 레벨이 유지된다.
그 후, 감지활성화신호(SEN2, SEN2B)의 레벨이 각각 "L", "H"로 설정된다. 래치활성화신호(LAT2, LAT2B)의 레벨은 각각 "L", "H"로 설정된다. 그 결과, 클럭동기식 인버터(C17, C18)로 이루어진 플립플롭이 리셋된다. 신호(SAC2)의 레벨이 "H"로 설정되고, 클럭동기식 인버터(C17, C18)로 이루어진 플립플롭과 비트선이 서로 접속된다. 감지활성화신호(SEN2, SEN2B)의 레벨이 각각 "H","L"로 설정되고, 따라서 비트선 전위가 감지된다. 그 후, 래치활성화신호(LAT2, LAT2B)의 레벨이 각각 "H", "L" 로 설정된다. 그 때, ""2"데이터인지, "1" 또는 "0"데이터인지"의 정보가 클럭동기식 인버터(C17, C18)로 이루어진 플립플롭에 의해 래치된다.
2차 독출사이클은 다음과 같은 점이 1차 독출사이클과 다르다.
특히, 선택제어게이트(WL)의 전압이 2.5V가 아니라 Vcc이다. 신호(SEN1, SEN1B, LAT1, LAT1B, SAC1)가 신호(SEN2, SEN2B, LAT2, LAT2B, SAC2) 대신에 출력된다.
2차 독출사이클에 있어서, ""0"데이터인지, "1" 또는 "2"데이터인지"의 정보가 클럭동기식 인버터(C15, C16)로 이루어진 플립플롭에 의해 래치된다.
메모리셀에 기록된 데이터는 상술한 2개의 독출사이클에 의해 독출된다.
[기록동작]
데이터기록에 앞서 메모리셀의 데이터가 소거되고, 메모리셀의 임계치(Vt) Vcc 이상이다. 소거시, 제어게이트(WL)는 20V로 설정되고, 비트선은 0V로 설정된다. 도 16의 비트선제어회로에 제공된 플립플롭회로의 노드(N1, N2)의 전위를 하기 표 5에 나타냈다.
[표 5]
기록동작에 있어서, 도 18에 나타낸 바와 같이, 프리챠지신호(PRE)의 레벨은 "L"로 설정되고, 비트선은 부유된다. 신호(VRFY1, VRFY2, FIM, FIL)는 Vcc 로 설정된다. "0"이 기록된 경우에 있어서, 데이터는 클럭동기식 인버터(C15) 의 출력레벨이 "H"로 설정되도록 클럭동기식 인버터(C15, C16)로 이루어진 플립플롭에 의해 래치된다. 그 결과, 비트선이 0V로 설정된다. "1" 또는 "2"가 기록된 경우에 있어서, 비트선은 Vcc로 충전된다.
계속해서, 신호(BLC, VRFY2, FIM, FIL) 및 전압(VSA)은 10V로 설정되고, 전압(VBLH)은 8V로 설정되며, 전압(VBLM)은 7V로 설정된다. "1"이 기록된 경우에 있어서, 데이터는 클럭동기식 인버터(C17)의 출력레벨이 "H"로 설정되도록 클럭동기식 인버터(C17, C18)로 이루어진 플립플롭에 의해 래치된다. 그결과, 7V가 비트선(BL)에 인가된다. "2"가 기록된 경우에 있어서, 비트선은 8V로 설정된다. "0" 이 기록된 경우에 있어서, 비트선은 0V로 설정된다. 그 선택된 제어게이트(WL)가 -12V로 설정된다.
"1" 또는 "2"가 기록된 경우에 있어서, 전자는 비트선(BL)과 제어게이트 (WL)간의 전위차에 의해 메모리셀의 전하축적층에 주입된다. 그 결과, 메모리셀의 임계치가 감소된다. "1"이 기록된 경우에 있어서, 메모리셀의 전하축적층에 주입되는 전하량은 "2"가 기록된 경우와 비교해서 반드시 적어야 한다. 이로 인해, 비트선(BL)은 7V로 설정되고, 비트선(BL)과 제어게이트(WL)간의 전위차는 19V로 완화된다. "0"이 기록된 경우에 있어서, 메모리셀의 임계치는 0V의 비트선전압에 의해 실질적으로 변화되지 않는다.
[검증독출동작]
기록동작 후 메모리셀의 기록상태를 확인하고 데이터가 불충분하게 기록되는 메모리셀에만 추가적으로 데이터 기록을 행하기 위해 검증독출이 수행된다. 검증독출동작의 타이밍을 도 19에 나타냈고, 동작의 개요는 앞서 설명한 도 15에 나타냈다. 검증독출동안 전압(VBLH)는 Vcc이고, FIM은 FIM은 0V이다.
검증독출은 2개의 기본사이클에 의해 수행된다. 기본사이클은 독출사이클과 유사하다. 기본사이클과 독출사이클간 차이점은 다음과 같다.
특히, 선택된 제어게이트(WL)와 신호(VRFY1, VRFY2, FIH)의 전압이 출력된다(VRFY1만이 1차 검증독출사이클에서 출력된다).
신호(VRFY1, VRFY2, FIH)는 제어 게이트(WL)가 0V로 리셋된 후, 신호(SEN1, SEN1B, LAT1, LAT1B)가 각각 "L", "H", "L", "H"로 설정되기 전에 출력된다. 신호(VRFY1, VRFY2, FIH)는 비트선의 전위가 메모리셀의 임계치에 의해 결정된 후 클럭동기식 인버터(C15, C16)로 이루어진 플립플롭이 리셋되기 전에 출력된다. 선택된 제어게이트(WL)의 전압은 독출시에 2.5V(1차 사이클)와 Vcc(2차 사이클)에 대응하여 임계마진을 확보하기 위해 2V(1차 사이클)와 4V(2차 사이클)로 낮게 설정된다.
이하, 데이터 1, 데이터 2 및 선택된 메모리셀의 임계치에 의해 결정된 비트선(BL)의 전압을 설명한다(데이터 1은 클럭동기식 인버터(C15, C16)로 이루어진 플립플롭에 의해 래치되고, 데이터 2는 클력동기식 인버터(C17, C18)로 이루어진 플립플롭에 의해 래치된다).
데이터 1은 ""0" 데이터 기록인지, "1" 또는 "2"데이터 기록인지" 를 제어하기 위한 신호이다. "0"이 기록된 경우에 있어서는, Qn20가 "ON"상태에 있고, "1" 또는 "2"가 기록된 경우에 있어서는, Qn23이 "ON"상태에 있다. 데이터 2 는 ""1"데이터 기록인지, "2"데이터 기록인지" 를 제어하기 위한 신호이다. "1"이 기록된 경우에 있어서는, "Qn26가 "ON"상태에 있고, "2"가 기록된 경우에 있어서는, Qn27이 "ON"상태에 있다.
[1차 검증독출사이클]
"0" 데이터 기록시의 1차 검증독출사이클에 있어서(초기 기록데이터가 "0"), 메모리셀의 데이터가 "0"이므로, 비트선 전위의 레벨은 제어게이트(WL)가 2V이더라도 "H"로 유지된다. 그 후, 신호(VRFY1)가 "H"로 설정되고, 따라서 비트선(BL)의 레벨은 "L" 로 설정된다.
"1"데이터 기록시의 1차 검증독출사이클에 있어서(초기 기록데이터가 "1"), 메모리셀의 데이터가 "1" 이기 때문에, 메모리셀의 임계치는 2.5V 이상이다. 제어게이트(WL)가 2V이더라도, 비트선 전위의 레벨은 "H"로 유지된다. 그 후, 신호(VRFY1)가 "H"로 설정되고, "1"데이터가 미리 충분히 기록되고, 데이터 1이 "0" 데이터기록만을 나타내면, 비트선(BL)의 레벨은 "L" 로(도 19의(2)), 또는 "H"로(도 19의 (1)) 설정된다.
"2"데이터 기록시의 1차 검증독출사이클에 있어서(초기 기록데이터가 "2"), 선택메모리셀의 데이터가 "2"가 아닌 경우("2"가 불충분하게 기록된), 비트선 전위의 레벨은 제어게이트(WL)가 2V이더라도 "H"(도 19의 (3))이다. "2"가 선택메모리셀에 충분히 기록된 경우에 있어서, 비트선 전위의 레벨은 제어게이트(WL)가 2V(도 19의 (4),(5))일 때 "L" 로 설정된다. 도 19의 (5)는 "2"가 미리 충분히 기록된 경우를 나타내고 데이터 1은 "0" 데이터 기록을 나타낸다. 이 경우, 신호(VRFY1)의 레벨이 "H"로 설정됨에 따라, 비트선(BL)은 접지된다.
[2차 검증독출사이클]
"0"데이터 기록시의 2차 검증독출사이클에 있어서(초기 기록데이터가 "0"), 메모리셀의 데이터가 "0" 이기 때문에, 비트선 전위의 레벨은 제어게이트 (CG)가 4V이더라도 "H"로 유지된다. 그 후, 신호(VRFY1)가 "H"로 설정되고, 따라서 비트선(BL)의 레벨은 "L" 로 설정된다.
"1" 데이터 기록시의 2차 검증독출사이클에 있어서(초기 기록데이터가 "1"), 메모리셀의 데이터가 "1"이 아닌 경우("1"이 불충분하게 기록된), 비트선 전위의 레벨은 제어게이트(WL)가 4V이더라도 "H"이다(도 19의 (6)). "1"이 충분히 기록된 경우에 있어서, 전위값의 레벨은 제어게이트(WL)가 4V(도 19의 (7),(8))이면 "L" 이다. 도 19의 (8)은 "1"이 미리 충분히 기록된 경우를 나타내고 데이터 1은 "0" 데이터 기록을 나타낸다. 이 경우, 신호(VRFY1)의 레벨은 "H"로 설정되고, 따라서 비트선(BL)은 접지된다.
"2"데이터 기록시의 1차 검증독출사이클에 있어서(초기 기록데이터가 "2"), 메모리셀의 데이터는 "2"이다. 이로 인해, 메모리셀의 임계치가 4V 이하이고 "2"가 불충분하게 기록된 경우, 비트선 전위의 레벨은 제어게이트(WL)가 4V일 때(도 10의 (10), (11)) "L" 이다. "2"가 불충분하게 기록되고 메모리셀의 임계치가 4V 이상인 경우, 비트선의 레벨은 "H"이다(도 19의 (9)).
그 후, 신호(VRFY1, VRFY2, FIH)가 "H"로 설정되고, "2" 데이터가 미리 충분히 기록되며, 데이터 1이 "0" 데이터 기록만을 나타낼 경우, 비트선(BL)의 레벨은 "L" (도 19의 (11)), 또는 "H"(도 19의 (9),(10))로 설정된다.
상술한 검증독출동작에 의해, 제4실시예와 마찬가지로, 기록데이터 및 재기록데이터가 표 3에 나타낸 바와 같이 설정된다.
이 경우, "1"이 불충분하게 기록된 메모리셀에 있어서, N1과 N2 양쪽이 "H" 레벨이기 때문에, Qn35와 Qn36는 "ON"으로 되고, RENDB2는 프리챠지전위로 부터 방전된다. "1"이 불충분하게 기록된 메모리셀이 하나 존재하더라도, RENDB2는 "L" 레벨로 설정된다. 다음 검증독출에서 "1"데이터가 충분히 기록되 었는지가 검사된다(재기록 후).
"1"이 기록되는 모든 메모리셀이 충분히 기록된 경우, 노드(N1)는 "1" 을 기록하는 모든 열에서 "L"로 설정된다. 그 결과, Qn35는 "OFF"로 되고, RENDB2는 프리챠지전위를 유지할 수 있다. 즉, "1"데이터기록 동작완료검출회로(4)는 RENDB2의 전위의 "H" 레벨이 유지되는가를 검출한다. 그 결과, 도 6및 도 15에 나타낸 바와 같이, 다음 검증독출에서(재기록 후), "2" 데이터가 충분히 기록되었는가를 검사하기 위한 검증독출만이 수행된다.
"0" 또는 "2"가 기록되는 메모리셀에 있어서, N2가 "L"로 설정되기 때문에, Qn36은 "OFF"로 되고, RENDB2는 프리챠지전위로부터 방전되지 않는다. 그결과, 모든 기록데이터가 "0" 또는 "2"이더라도 RENDB2는 "H"레벨을 유지할 수있다. "0" 데이터기록의 경우에 있어서, N1은 "L"로 설정되고, N2는 "H"로 설정된다. N1 이 "L"로 설정되기 때문에, Qn35는 "OFF" 로 되고, RENDB2의 H"레벨이 유지될 수 있으며, RENDB2는 프리챠지전위로부터 방전되지 않는다.
이하, "1"기록 메모리셀이 기록충분한가를 검사하기 위한 검증독출이 생략된 상태를 도 15를 참조하여 설명한다. "1"데이터가 불충분하게 기록된 경우, RENDB2가 "L" 레벨이기 때문에 도 15에 나타낸 바와 같이 재기록, 1차 검증독출사이클, 2차 검증독출사이클은 반복된다.
"1"이 기록되는 모든 메모리셀이 충분히 기록되고, "2"가 불충분하게 기록되는 메모리셀이 있다고 가정하면, RENDB2가 "H" 레벨이고 RENDB1이 "L" 레벨이기 때문에, "2" 데이터가 충분히 기록되었는가를 검사하기 위한 검증독출만이 다음 검증독출(재기록 후)에서 수행된다.
데이터가 모든 메모리셀에 충분히 기록된 경우, 각 열의 Qn30은 "0FF"로되고, RENDB1의 레벨은 "H"로 설정된다. 데이터기록 동작완료검출회로(4)는 RENDB1이 레벨이 "H"로 설정되는가를 검출한다. 그 결과, 데이터기록 동작완료 데이터가 출력된다.
표 6은 소거, 기록, 독출 및 검증독출 등의 각 경우에 있어서 메모리셀 어레이의 각 부분의 전위를 나타낸다.
[표 6]
도 11 및 도 16에 나타낸 회로는 각각 도 20 및 도 21에 나타낸 바와 같이 변형될 수 있다. 도 20은 n채널 트랜지스터(Qn3, Qn4)가 p채널 트랜지스터(Qp1, Qp2)로 대치된 경우를 나타낸다. 도 21은 n채널 트랜지스터(Qn22, Qn23, Qn25∼Qn28)가 p채널 트랜지스터(Qp3∼Qp8)로 대치된 경우를 나타낸다. 그 결과, n채널 트랜지스터의 임계전압에 기초해서 전송될 수 있는 전압의 저하를 방지할 수 있게 된다. 본 예에 있어서, 전압(VSA)은 8V로 증가되고, 따라서 회로를 구성하는 트랜지스터의 항복전압이 감소될 수 있다. 도 20의 VRFY1B는 도 11의 VRFY1의 반전신호이고, 도 21의 VRFY2B, FILB 및 FIMl3는 각각 도 16의 VRFY2, FIL 및 FIM의 반전신호이다.
[실시예 6]
이하,3값 메모리셀이 제2실시예와 마찬가지로 이용된 경우에 있어서 검출의 2종류가 수행되는 구체예를 설명한다. 특히, 하나는 "1"이 기록되는 메모리셀의 기록동작완료의 검출이고, 다른 하나는 "2"가 기록되는 메모리셀의 기록동작완료의 검출이다.
도 22는 본 발명이 NAND형 EEPROM에 적용된 경우를 나타내고, 도 23은 본발명이 NOR형 EEPROM에 적용된 경우를 나타낸다. 제6실시예와 제4실시예 및 제5실시예의 차이점은 다음과 같다.
특히, "2"가 기록되는 메모리셀의 기록동작완료의 검출기가 "1"이 기록되는 메모리셀의 기록동작완료의 검출기에 부가적으로 갖추어져 있다.
도 22 및 도 23에 있어서, 제1데이터일괄검출 MOS트랜지스터 유니트(도 22의 Qn13A, Qn13B와 도 23의 Qn35, Qn36)는 "1"이 기록되는 메모리셀의 기록동작완료를 검출하기 위한 회로이다. 제2데이터일괄검출 MOS트랜지스터 유니트(도 22의 Qn13C, Qn13D 및 도 23의 Qn37, Qn38)는 "2"가 기록되는 메모리셀의 기록동작완료를 검출하기 위한 회로이다.
제4실시예 및 제5실시예와 마찬가지로, RENDB1은 모든 데이터의 기록동작완료를 검출하기 위한 신호이다. RENDB2는 "1"이 기록되는 메모리셀이 충분히 기록되었는가를 검출하기 위한 신호이다.
RENB4는 "2"가 기록되는 메모리셀이 충분히 기록되었는가를 검출하기 위한 신호이다. "2"데이터 기록동작완료 일괄검출은 제4실시예 및 제 5실시예 에서 미리 설명한 "1"데이터 기록동작완료 일괄검출과 동일하게 수행된다.
일괄검출에 앞서, RENDB4는 일정전위로 프리챠지된다. "2"가 기록되는 메모리셀에 있어서, N3이 "H" 레벨로 설정되기 때문에, 도 22의 MOS트랜지스터(QnBD; 도 23의 Qn38)는 "ON"으로 된다. 제4 및 제5실시예에서 기술한 바와같이, "2"가 기록되는 메모리셀의 N1이 "L" 레벨로 설정되기 때문에, 도 22의 Qn13C(도 23의 Qn37)는 "OFF"로 되고, 따라서 RENDB4는 프리챠지전위를 유지한다. "2"가 불충분하게 기록되는 메모리셀의 경우에 있어서, 메모리셀의 N1이 "H"레벨로 설정되기 때문에, 도 22의 Qn13C(도 23의 Qn37)는 "ON"으로 되고, 따라서 RENDB4는 프리챠지전위로부터 방전된다. "0" 이 기록되는 메모리셀의 경우에 있어서, 메모리셀의 N1이 "L" 레벨로 설정되기 때문에, 도 22의 Qn13C(도 23의 Qn37)는 "OFF"로 되고, 따라서 RENDB4는 프리챠지전위를 유지한다. "1"이 기록되는 메모리셀의 경우에 있어서, N3은 기록상태, 즉 충분한 기록 또는 불충분한 기록상태에 상관없이 "L" 레벨로 설정된다. 그 결과, RENDB4 프리챠지전위를 유지한다.
상술한 바와 같이, RENDB4의 검출에 의해 "2"가 기록되는 메모리셀이 충분히 기록되었는가를 검출할 수 있게 된다. 기록동작의 개요는 제2실시예에서 설명한 바와 같이 수행된다.
[실시예 7]
본 발명에 따르면, 다중값 메모리셀에 대한 기록데이터에 있어서, 데이터 일괄검출 M0S트랜지스터 유니트는 "1"이 기록되는 메모리셀의 기록동작완료와 "2"가 기록되는 메모리셀의 기록동작완료를 검출할 수 있다. 데이터일괄검출 MOS트랜지스터 유니트는 비트선제어회로에 접속된다. 예컨대, 3값 메모리셀에 "1"기록데이터가 없으면, "1"기록데이터의 검증독출은 처음부터 생략될 수 있다.
도 22에 나타낸 바와 같이, RENDB2 및 RENDB4는 비트선제어회로에 기록 데이터를 입력하기 전에 프리챠지된다. 그 후, 데이터는 인버터(C11, C12, C13, C14)로 이루어진 래치회로에 로드된다.
기록데이터가 "1"이 아닌 경우, N1 및 N2중 적어도 하나는 "L" 레벨로 설정되고, Qn13 또는 Qn13A중 적어도 하나가 "OFF"로 되며, 따라서 RENDB2는 프리챠지전위를 유지한다. 기록 데이터 "1"의 비트선제어회로에 있어서, N1과 N2 양쪽이 "H" 레벨로 설정되고, 따라서 RENDB2는 프리챠지전위로부터 방전된다.
RENDB2의 전위를 검출함으로써, "1"기록데이터가 있는가를 검출할 수 있다. "1"기록데이터가 없는 경우, "1"이 충분히 기록되었는가를 검사하기 위한 검증독출은 처음부터 수행되지 않는다.
마찬가지로, RENDB4는 데이터 로드전에 프리챠지된다. 비트선제어회로에 데이터 로드된 후, RENDB4의 전위가 검출됨으로써, "2"데이터가 기록되었는가를 검출할 수 있게 된다. 즉, "2"기록데이터가 없으면, RENDB4는 프리챠지전위를 유지한다. "2" 기록데이터가 있으면, RENDB4는 프리챠지 전위로부터 방전된다. 그 때, RENDB4의 전위가 검출된다. 따라서, RENDB4가 방전되면, "2" 가 충분히 기록되었는가를 검사하기 위한 검증독출이 처음부터 수행되지 않는다. 불필요한 검증독출을 생략함으로써, 전체 기록시간이 감소될 수 있다.
[실시예 8]
본 실시예는, 특히 제3실시예에서 설명한 4값 메모리셀을 설명한다.
기록동작을 나타낸 플로우챠트는 도 8과 같다. 본 실시예에 따르면, 불필요한 검증독출이 생략되고,따라서 전체 기록시간이 감소된다. 특히, 1차 기록후, 1차 검증독출사이클, 2차 검증독출사이클 및 3차 검증독출사이클이 수행된다. 1차 검증독출사이클은 "3"이 충분히 기록되었는가를 검사하고, 2차 검증독출사이클은 "2"가 충분히 기록되었는가를 검사하며, 3차 검증독출사이클은 "1"이 충분히 기록되었는가를 검사한다. "
1"이 불충분하게 메모리셀에 기록된 경우, 재기록이 수행된다. 재기록동작에 있어서, 기록동작은 "2"가 불충분하게 기록되는 메모리셀 및 "3"이 불충분하게 기록된 메모리셀에서도 수행된다.
3차 검증독출사이클은 "1"이 기록되는 메모리셀이 충분히 기록된 후에는 불필요하다. 이 때문에, 도 8에 나타낸 바와 같이, "2"가 기록되는 메모리셀이 충분히 기록될 때까지 재기록, 1차 검증독출사이클 및 2차 검증독출사이클이 수행된다.
2차 검증독출사이클은 "1"이 기록되는 메모리셀이 충분히 기록된 후에는 불필요하다. 도 8에 나타낸 바와 같이, "3"이 기록되는 메모리셀이 충분히 기록될 때까지 재기록 및 1차 검증독출사이클만이 수행된다.
이하, 본 발명이 NAND형 EEPROM의 4값 메모리셀에 적용된 경우를 설명한다.
도 24는 본 발명의 제8실시예에 따른 다중값 기억식 EEPROM의 구조를 나타낸다. 메모리셀이 행렬형상으로 배열된 메모리셀 어레이(1)에는, 메모리셀을 선택하거나 제어게이트에 기록전압 및 독출전압을 인가하도록, 제어게이트·선택게이트구동회로(9)가 제공된다. 회로(9)는 어드레스신호를 수신하기 위해 어드레스버퍼(11)에 접속된다. 데이터회로(10)는 메모리셀의 기록데이터 및 독출데이터를 기억한다. 회로(10)는 어드레스버퍼(11)로부터 어드레스신호를 수신하도록 데이터 I/O버퍼(6)에 접속된다. 데이터 I/O버퍼(6)는 EEPROM의 외부로부터 데이터의 입력 및 외부로 데이터의 출력을 제어한다.
도 25는 도 24에 나타낸 메모리셀 어레이(1)와 데이터회로(10)를 나타낸다. 메모리셀(M1∼M4)은 NAND셀형 셀을 구성하기 위해 직렬로 접속된다. NAND셀형 셀의 양단은 각각 선택트랜지스터(S1, S2)를 매개로 비트선(BL) 및 소스선(Vs)에 접속된있다.
제어게이트(CG)를 공유하는 메모리셀(M)군은 "페이지"로 불리는 단위를 형성하고, 데이터를 기록 및 독출한다. 블럭은 4개의 제어게이트(CG1∼CG4)에 연결하는 메모리셀군에 의해 형성된다. 각 "페이지" 또는 "블럭"은 회로(9)에 의해 선택된다. 각 데이터회로(10-0 ∼ 10-m)는 각 비트선(BLOA ∼ BLmA)에 접속되고, 대응하는 메모리셀에 기록데이터를 임시로 기억한다. 본 실시예에 있어서, 개방비트선배열이 이용되기 때문에, 비트선(BL0B ∼ BLmB)은 각각 데이터 회로에 접속된다.
도 26은 메모리셀(M)의 임계치 전압과 4개의 기록상태(4개의 레벨 데이터 "0", "1", "2", "3")와의 관계를 나타낸다. 데이터 "0"의 상태는 소거가 수행된 후의 상태와 같다. 예컨대, 데이터 "0"의 상태는 부의 임계치를 갖고, 데이터 "1"의 상태는 0.5V ∼ 0.8V 사이의 임계치를 갖으며, 데이터 "2"의 상태는 1.5V ∼ 1.8V 사이의 임계치를 갖고, 데이터 "3"의 상태는 2.5V ∼ 2.8V 사이의 임계치를 갖는다.
독출전압(VCG2R)이 메모리셀(M)의 제어게이트(CG)에 인가되고, 메모리셀이 "ON" 또는 "OFF"로 됨에 따라, 메모리셀의 데이터가 "0", "1", "2", 또는 "3"으로 검출될 수 있다. 계속해서, 독출전압(VCG3R, VCGIR)이 제어게이트(CG)에 인가됨에 따라, 메모리셀의 데이터가 완전히 검출된다. 예컨대, 독출전압(VCG1R, VCG2R, VCG3R)은 각각 0V, 1V, 2V이다. 이들 독출전압(VCG1R, VCG2R, VCG3R)은 검증전압으로 불린다. 데이터기록시, 이들 독출검증전압은 메모리셀(M)의 상태를 검출하도록 제어게이트에 인가된다. 그 결과, 기록데이터가 완전히 수행되었는지가 검사된다. 예컨대, 이들 검증전압은 각각 0.5V, 1.5V, 2.5V로 설정된다.
도 27은 2개의 래치회로(제1 및 제2래치회로)를 포함하는 데이터회로를 나타낸다. 기록데이터에 있어서, 2비트 기록데이터는 이들 2개의 래치회로에 기억된다. 독출데이터에 있어서, 독출 4값 데이터는 이들 2개의 래치회로에 기억되고, I/O1 및 I/O2를 매개로 칩의 외부로 출력된다.
이하, 512비트 데이터(열어드레스 A0, A1, A2, … , A510, A511)가 기록 및 독출되는 경우를 설명한다.
[기록]
우선, 헤드어드례스(A0)의 기록데이터는 제1래치회로(RT1-0)에 입력되고, 유지된다. 계속해서, 어드레스(A1, A2, … , A254, A255)의 기록데이터는 각각 래치회로(RT1-1, RT1-2, … , RT1-254, RT1-255)에 입력되고, 유지된다. 그리고, 어드레스(A256, A257, … , A510, A511)의 기록데이터는 각각 래치회로(RT2-0, RT2-1, … , RT2-254, RT2-255)에 입력되고, 유지된다. 그 후, 데이터회로내의 2개의 래치회로에 유지된 2비트의 기록데이터에 따라 메모리셀에 기록이 수행된다.
데이터가 512비트 이하이면, 기록데이터는 데이터회로의 제1래치회로에 입력된다. 그러나, 기록데이터는 제2래치회로에 입력되지 않는다. 이 경우, 기록데이터는 메모리셀의 기록상태가 낮은 임계치를 갖는 "0" 또는 "1"로 설정되도록 제2래치회로에 입력된다.
[독출]
도 28A 및 28B는 데이터독출단계를 나타낸다.
우선, "1"상태 및 "2"상태 사이의 전압(Vp1)이 독출메모리셀의 워드선에 인가된다. 메모리셀이 도통상태에 있으면, 데이터는 "0" 또는 "1"이다. 메모리셀이 비도통상태이면, 데이터는 "2" 또는 "3"이다. 그 때, 열어드레스(A0, A1, A2, … , A254, A255)에 대응하는 독출데이터는 제1래치회로에 저장된다(단계 A1).
다음에, Vp2가 선택 워드선에 인가되면, 메모리셀이 "0" 상태, "1" 또는 "2"상태인가를 알 수 있다. 독출데이터는 제2래치회로에 저장된다(단계 A2).이 때, 제1래치회로에 저장된 데이터(열어드레스(A0, A1, A2, … , A254, A255)에 대응하는)는 I01을 매개로 칩의 외부로 출력된다(단계A3).
마지막으로, Vp3이 선택 워드선에 인가되면, 메모리셀이 "0"상태인가, "1"인가, "2" 또는 "3"상태인가를 알 수 있다. 그 결과, 메모리셀에 저장된 2비트 데이터가 독출된다. 데이터(열어드레스(A256, A257, … , A510, A511)에 대응하는)는 제2래치회로에 저장된다(단계 A4). 제1래치회로에 저장된 데이터(열어드레스(A0, A1, A2, … , A254, A255)에 대응하는)는 칩의 외부로 출력된다. 그 후, 데이터(열어드레스(A256, A257, … , A510, A511)에 대응하는) 제2래치회로에 저장되어 IO2를 매개로 칩의 외부로 출력된다(단계 A5).
상기 독출시스템에 있어서, 데이터가 처음 감지되고, 제1래치회로에 저장된 후에만, 독출데이터가 외부로 출력될 수 있다. 그 결과, 전체 독출시간이 종래의 경우보다 크게 단축된다. 즉, 전체 독출시간은 2값 메모리셀의 경우와 마찬가지로 얻어진다. 종래의 경우에 있어서, 워드선전압은 3회 바뀌고, 데이터는 칩의 외부로 출력된다. 본 실시예에 있어서, 소정 독출전압은 메모리셀을 독출하기 위해 우선 워드선에 인가된다. 그 때, 데이터는 칩의 외부로 출력된다. 그 결과, 독출속도가 개선될 수 있다.
이하, 동작타이밍도를 참조하여 동작을 상세히 설명한다.
도 29는 회로(3)의 구체예이다. 본 실시예는 4값 기억의 경우를 나타낸다. 기록/독출데이터는 플립플롭(FF1, FF2)에 의해 래치된다. 플립플롭(FF1)은 n채널 MOS트랜지스터(Qn21, Qn22, Qn23) 및 p채널 MOS트랜지스터(Qp9, Qp10, Qp11)로 구성된다. 플립플롭(FF2)은 n채널 MOS트랜지스터(Qn29, Qn30, Qn31) 및 p채널 MOS트랜지스터(Qp16, Qp17, Qp18)로 구성된다. 이들 플립플롭(FF1, FF2)은 센스증폭기로서 동작된다.
플립플롭(FF1, FF2)은 ""0"데이터의 기록을 수행하는지, "1"데이터의 기록을 수행하는지, "2"데이터의 기록을 수행하는지 "3"데이터의 기록을 수행하는지"를 기록데이터로서 래치한다. 또한, 플립플롭(FF1, FF2)은 "메모리셀이 "0" 데이터를 보유하는지, 메모리셀이 "1", 데이터를 보유하는지 메모리셀이 "2"데이터를 보유하는지, 또는 메모리셀이 "3" 데이터를 보유하는지"를 독출데이터로서 래치한다. 데이터 I/O선(IOA, IOB)과 플립플롭(FF1)은 n채널 MOS트랜지스터(Qn28, Qn27)를 매개로 서로 접속된다. 데이터 I/O선(IOC, IOD)과 플립플롭(FF2)은 n채널 MOS트랜지스터(Qn35, Qn36)를 매개로 서로 접속된다.
또한, 데이터I/O선(IOA, IOB, IOC, IOD)은 도 24의 데이터나 I/O버퍼(4)에 접속된다. n채널 MOS트랜지스터(Qn27, Qn28)의 게이트는 인버터(I5)로 이루어진 열어드레스 디코더의 출력과 NAND논리회로(G3)에 접속된다. CENB1이 활성화되고, 따라서 플립플롭(FF1)에 저장된 독출데이터는 IOA 및 IOB로 출력된다. n채널 MOS트랜지스터(Qn35, Qn36)의 게이트는 인버터(I4)로 이루어진 열어드레스 디코더의 출력과 NAND논리회로(G2)에접속된다. CENB2가활성화되고, 따라서 플립플롭(FF2)에 저장된 독출데이터는 IOC 및 IOD로 출력된다.
n채널 MOS트랜지스터(Qn26, Qn34)는 신호(ECH1, ECH2)가 "H"로 설정되는 상태에서 각각 플립플롭(FF1, FF2)을 이퀄라이즈(equalize) 한다. n채널 MOS트랜지스터(Qn24, Qn32)는 플립플롭(FF1, FF2)과 MOS캐패시터(Qd1) 사이의 접속을 제어한다. n채널 MOS트랜지스터(Qn25, Qn33)는 플립플롭(FF1, FF2)과 MOS캐패시터(Qd2) 사이의 접속을 제어한다.
p채널 MOS트랜지스터(Qp12C, Qp13C)로 이루어진 회로는 플립플롭(FF1)의데이터에 따른 활성화신호(VRFYBAC)에 의해 MOS캐패시터(Qd1)의 게이트전압을 변화시킨다. p채널 MOS트랜지스터(Qp14C, Qp15C)로 이루어진 회로는 플립플롭(FF1)의 데이터에 따른 활성화신호(VRFYBBC)에 의해 MOS캐패시터(Qd2)의 게이트전압을 변화시킨다. p채널 MOS트랜지스터(Qp12C, Qp19C, Qp20C)로 이루어진 회로는 플립플롭(FF1, FF2)의 데이터에 따른 활성화신호(VRFYBA2C)에 의해 MOS캐패시터(Qd1)의 게이트전압을 변화시킨다.
p채널 MOS트랜지스터(Qp14C, Qp21C, Qp22C)로 이루어진 회로는 플립플롭(FF1, FF2)의 데이터에 따른 활성화신호(VRFYBB2C)에 의해 M0S캐패시터(Qd2)의 게이트전압을 변화시킨다. n채널 MOS트랜지스터(Qn1C, Qn2C)로 이루어진 회로는 플립플롭(FF2)의 데이터에 따른 활성화신호(VRFYBA1C)에 의해 MOS캐패시터(Qd1)의 게이트전압을 변화시킨다. n채널 MOS트랜지스터(Qn3C, Qn4C)로 이루어진 회로는 플립플롭(FF2)의 데이터에 따른 활성화신호(VRFYBB1C)에 의해 MOS 캐패시터(Qd2)의 게이트전압을 변화시킨다.
각 MOS캐패시터(Qd1, Qd2)는 비트선용량보다 충분히 작은 공핍형 n채널 MOS트랜지스터로 구성된다. n채널 MOS트랜지스터(Qn37)는 MOS캐패시터(Qd1)를 신호(PREA)에 의해 전압(VA)으로 변화시킨다. n채널 MOS트랜지스터(Qn38)는 MOS캐패시터(Qd2)를 신호(PREB)에 의해 전압(VB)으로 변화시킨다. n채널 MOS트랜지스터(Qn39, Qn40)는 각각 신호(BLCA, BLCB)에 의해 데이터회로(10)와 비트선(BLa, BLb) 사이 의 접속을 제어한다. n채널 MOS트랜지스터(Qn37, Qn38)로 이루어진 회로는 비트선전압제어회로로 이용된다.
n채널 MOS트랜지스터(Qn7C, Qn8C)로 이루어진 제1데이터 일괄검출 MOS트랜지스터 유니트는 "1"이 기록되는 메모리셀의 기록동작완료를 검출한다. n채널 MOS트랜지스터(Qn9C, Qn10C)로 이루어진 제2데이터 일괄검출 MOS트랜지스터 유니트는 "2"가 기록되는 메모리셀의 기록동작완료를 검출한다.
이하, 제어게이트(CG2A)가 선택된 경우를 나타낸다.
[독출동작]
도 30은 본 실시예의 독출방법을 나타낸다. 시각(tw1)에서, 전압(VA, VB)은 각각 1.8V 및 1.5V로 설정되고, 비트선(BLa, BLb)은 각각 1.8V 및 1.5V로 설정된다. 다음에, 신호(PREA, PREB)의 레벨은 "L" 로 설정되고, 따라서 비트선(BLa, BLb)은 부유된다. 시각(tw2)에서, 제어게이트·선택게이트구동회로 (9)에 의해 선택된 블럭의 제어게이트(CG2A)는 1V로 설정된다. 다음에, 비선택 제어게이트(CG1A, CG3A, CG4A)와 선택게이트(SG1A, 2G2A)는 Vcc로 설정된다. 선택된 메모리셀의 임계치가 1V 이하이면, 비트선전압은 1.5V보다 낮게 설정된다. 선택된 메모리셀의 임계치가 1V 이상이면, 1.8V의 비트선전압이 그대로 유지된다. 그 후, 신호(SAN2, SAP2)의 레벨이 각각 "L", "H"로 설정된다. 다음에, 플립플롭(FF2)이 비활성화되고, 신호(ECH2)가 "H"로 설정되어 이퀼라이즈 된다. 시각(tw3)에서, 신호(RV2A, RV2B)는 "H" 레벨로 설정된다. 시각(tw4)에서, 신호(SAN2, SAP2)의 례벨은 각각 "H", "L"로 설정되고, 따라서 노드(N1)의 전압이 감지되고 래치된다. 그 결과, 플립플롭(FF2)은 "메모리셀의 데이터가 "0" 또는 "1", "2" 또는 "3"인가" 를 감지하고, 감지된 데이터가 래치된다.
시각(tw5)에서, 플립플롭(FF2)에 저장된 데이터는 CENB2가 활성화되면 칩의 외부로 출력된다.
다음에, 메모리셀의 임계치가 1V 이상 또는 0V 이하인지가 검사된다. 비트선(BLa)과 더미비트선(BLb)은 시각(tw5)에서, 각각 1.8V 및 1.5V로 프리챠지되고, 그 후 부유된다. 시각(tw6)에서, 선택된 제어게이트는 0V로 설정된다. 선택된 메모리셀의 임계치가 0V 이하이면, 비트선전압은 1.5V보다 낮게 설정된다. 선택된 메모리셀의 임계치가 0V 이상이면, 비트선전압은 1.8V를 유지한다. 그 후, 신호(SAN1, SAP1)의 레벨은 각각 "L", "H"로 설정된다. 다음에, 플립플롭(FF1)은 비활성화되고, 신호(ECH1)는 "H" 레벨로 설정되어 이퀼라이즈 된다. 시각(tw7)에서, 신호(RV1A, RV1B)의 레벨은 "H"레벨로 설정된다. 시각 (tw8)에서, 신호(SAN1, SAP1)의 레벨은 각각 "H" 및 "L" 로 설정되고, 따라서 노드(N1)의 전압이 감지되고 래치된다. 그 결과, 플립플롭(FF1)은 "메모리셀의 데이터가 "0" 인지, "1", "2" 또는 "3" 인지"를 감지하고, 감지된 데이터가 래치된다. 이 때, 플립플롭(FF1, FF2)의 노드(N3C, N5C)의 전위는 하기 표 7 과 같이 나타날 수 있다.
[표 7]
마지막으로, 메모리셀에 기록된 데이터가 ""0, "1", "2"인지, 또는 "3"인지"가 감지된다. 시각(tw9)에서, 비트선(BLa)과 더미비트선(BLb)은 각각 1.8V 와 1.5V로 프리챠지되고, 그 후 부유된다. 시각(tw10)에서, 선택된 제어게이트는 2V로 설정된다. 선택된 메모리셀의 임계치가 2V 이하이면, 비트선전압은 1.5V보다 낮게 설정된다. 선택된 메모리셀의 임계치가 2V 이상이면, 비트선전압은 1.8V를 유지한다. 시각(tw11)에서, VRFYBA2C는 "0V"로 설정된다.
표 7로부터 알 수 있는 바와 같이, 데이터가 "1"일 때만, 노드(N5C)는 "L" 레벨로 설정되고, 노드(N3C)가 "H"레벨로 설정된다(노드(N4C)는 "L" 레벨로 설정됨). 그 결과, 데이터가 "1"일 때만, p채널 MOS트랜지스터(Qp12C, Qp19C, Qp20C)가 온으로 되고, 노드(N1)는 Vcc로 설정된다.
그 후, 신호 SAN1와 SAP1의 레벨은 각각 "L" 과 "H"로 설정되고, 플립플롭 (FF1)은 비활성화된다. 그 결과, 신호(ECH1)는 "H" 레벨로 설정되어 이궐라이즈 된다. 시각(tw12)에서, 신호(RV1A, RV1B)의 레벨은 "H"로 설정된다. 시각(tw13)에서, 신호 SAN1과 SAP1의 레벨은 각각 "H"와 "L" 로 설정되고, 따라서 노드(N1)의 전압이 감지되고 래치된다. 그 결과, 플립플롭(FF1)은 "메모리셀 의 데이터가 "0" 인지, "1", "2" 또는 "3"인지"를 감지하고, 감지된 데이터가 래치된다. 시각(tw14)에서, 플립플롭(FF1)에 저장된 데이터는 CENB1이 활성화 되면 칩의 외부로 출력된다.
상기 독출동작의 결과로서, 4값 데이터는 하기 표 8에 나타낸 바와 같이 플립플롭(FF1, FF2)에 의해 래치된다.
[표 8]
표 8의 각 데이터에 대한 임계분포는 다음과 같다:
데이터 "0" … 임계: 0V 이하
데이터 "1" … 임계: 0.5V ∼ 0.8V 이하
데이터 "2" … 임계: 1.5V ∼ 1.8V 이하
데이터 "3" … 임계: 2.5V ∼ 2.8V 이하
독출중, 신호(VRFYBAC, VRFYBBC)의 레벨은 "H"로 설정되고, 신호(VRFYBA1C, VRFYBB1C)의 레벨은 "L"로 설정 된다. 전압(Vs)은 0V로 설정된다.
메모리셀에 기억된 데이터와, 임계치 및 독출 후의 레벨의 데이터I/O선 (IOA, IOB, IOC, IOD)간의 관계는 표 8에 나타낸 바와 같다.
[기록동작]
우선, 모든 기록데이터는 플립플롭(FF1, FF2)에 로드된다. 그 후, 데이터 "1", "2" 및 "3"이 거의 동시에 기록된다.
다음에, 데이터 "1", "2", "3"이 충분히 기록되었는가를 검사하기 위해 검증독출이 수행된다. 데이터기록이 메모리셀에 불충분하게 수행된 경우, 재기록이 수행된다. 기록동작완료 검출회로는 모든 메모리셀이 충분히 기록되었는가를 검출하고, 따라서 기록동작이 완료된다.
이하, 기록동작 및 검증독출동작을 설명한다.
(1) 프로그래밍
기록동작전, 입력 데이터는 데이터 I/O버퍼(4)에 의해 번환되어 데이터회로(3)에 입력된다. 4값 데이터, 데이터I/O선(IOA, IOB, IOC, IOD)간의 관계를하기 표 9에 나타냈다.
[표 9]
데이터회로의 수가 256(페이지길이가 256)이라고 가정하면, 입력된 초기의 256비트의 기록데이터는 열활성화신호(CENB1)가 "H" 레벨로 IOA와 IOB를 매개로 플립플롭(FF1)에 입력된다. 그리고, 외부로부터 입력된 256비트 이하의 기록 데이터는, 열활성화신호(CENB2)가 "H" 레벨상태에서 IOC와 IOD를 매개로 플립플롭(FF)에 입력된다.
표 8 및 표 9로부터 알 수 있는 바와 같이, IOA와 IOB를 매개로 플립플롭(FF1)에 입력되어 기록된 데이터는, 독출하는 데이터에서의 독출데이터로서 플립플롭(FF2)으로 출력된다. 그 후, 독출데이터는 IOC와 IOD를 매개로 칩의 외부로 출력된다. 즉, 기록데이터가 IOA로부터 입력된 데이터는 IOD로부터 출력되는 데이터나 I/O버퍼에 의해 제어된다. 마찬가지로, 기록데이터가 IOB로부터 입력된 데이터는 IOC로부터 출력되는 데이터나 I/O버퍼에 의해 제어된다.
IOC와 IOD를 매개로 플립플롭(FF2)에 입력되고 기록된 데이터는 독출하는 데이터에서의 독출데이터로서 플립플롭(FF1)으로 출력된다. 그 후, 독출데이터는 IOB와 IOA를 매개로 칩의 외부로 출력된다. 즉, 기록데이터가 IOC로 부터입력된 데이터는 IOB로부터 출력되는 데이터 I/O버퍼에 의해 제어된다. 마찬가지로, 기록데이터가 IOD로부터 입력된 데이터는 IOA로부터 출력되는 데이터 I/O버퍼에 의해 제어된다.
도 31은 기록동작을 나타낸다.
시각(t1s)에서, 전압(VA)은 1V의 비트선기록제어전압으로 이용되고, 비트선(BLa)은 1V로 설정된다. 이 경우, n채널 MOS트랜지스터(Qn39)의 임계치에 대응하는 전압강하가 발생할 경우, 신호(BLCA)는 상승된다. 계속해서, 신호(PRE)의 레벨이 "L"로 설정되고, 비트선이 부유된다. 시각(t2s)에서, 신호(RV2A)는 1.5V로 설정된다. 그 결과, 0V의 비트선제어전압이 데이터 "1" 또는 "3"이 저장된 데이터회로로부터 비트선에 인가된다. n채널 MOS트랜지스터(Qn32)의 임계치를 1V로 가정하면, Qn32는 데이터 "이 또는 "2"가 기록될 경우 "OFF"로 되고, 데이터 "1" 또는 "3"이 기록될 경우 "ON"으로 된다. 시각(t3s)에서, VRFYBAC는 0V로 설정되고, 비트선기록제어전압(Vcc)은 데이터 "0" 또는 "1"이 저장된 회로로부터 비트선으로 출력된다.
다음에, VRFYBA2는 시각(t1s)에서 0V이고, 비트선 "1" 기록전위 2V가 데이터 "1"이 저장된 데이터회로로부터 비트선으로 출력된다. 그 결과, "0"이 기록된 비트선은 Vcc로 설정되고, "1"이 기록된 비트선은 2V로 설정되며, "2" 가 기록된 비트선은 1V로 설정되고, "3"이 기록된 비트선은 0V로 설정된다.
시각(t4s)에서, 선택된 블럭의 선택게이트(SG1A)와 제어게이트(CG1A∼CG4A)는 제어게이트·선택게이트구동회로(2)에 의해 Vcc로 설정된다. 선택게이트(SG2A)는 0V이다. 계속해서, 선택된 제어게이트(CG2A)는 고전압(VPP: 예컨대, 20V)으로 설정되고, 비선택 제어게이트(CG1A, CG3A, CG4A)는 VM(예컨대, 10V)으로 설정된다. "3"이 저장된 데이터회로에 대응하는 메모리셀에 있어서, 제어게이트의 VPP와 0V의 채널전위 사이의 전위차에 의해, 전자는 부유게이트에 주입되고, 임계치가 상승된다.
"2"가 저장된 데이터회로에 대응하는 메모리셀에 있어서, 제어게이트의 VPP와 1V의 채널전위 사이의 전위차에 의해, 전자는 부유게이트에 주입되고, 임계치가 상승된다. "1"이 기억된 데이터회로에 대응하는 메모리셀에 있어서, 제어게이트의 VPP와 2V의 채널전위 사이의 전위차에 의해, 전자는 부유게이트에 주입되고, 임계치가 상승된다. "2"가 기록된 경우의 채널전위가 1V이고, "1"이 기록된 경우의 채널전위가 2V인 이유는 다음과 같다.
주입되는 전자량은 "3"이 기록된 경우, "2"가 기록된 경우 및, "1"이 기록된 경우의 순서로 감소된다.
데이터 "0"이 기억된 데이터회로에 대응하는 메모리셀에 있어서, 채널전위와 제어게이트의 VPP 사이의 전위차가 작기 때문에, 전자는 실질적으로 부유게이트에 주입되지 않는다. 그 결과, 메모리셀의 임계치가 방전된다. 기록동작중, 신호(SAN1, SAN2, PREB, BLCB)의 레벨은 "H"로 설정되고, 신호(SAP1, SAP2, VRFYGA1C, RV1A, RV1B, ECH1, ECH2)의 레벨은 "L"로 설정되며, 전압(BV)은 0V이다.
(2) 검증독출
기록동작 후, 데이터가 충분히 기록되었는가를 검출한다(기록검증).
메모리셀이 소정 임계치에 도달하면, 데이터회로의 데이터가 "0"으로 변경된다. 메모리셀이 소정 임계치에 도달하지 않으면, 데이터회로의 데이터가 유지되고, 기록동작이 재차 수행된다. 기록 및 기록검증동작은 데이터 "1"이 기록되고, "2"가 기록되며, "3"이 기록된 모든 메모리셀이 소정 임계치에 도달할 때까지 반복된다.
이 경우, 도 8에 나타낸 바와 같이, 제1데이터일괄검출 MOS트랜지스터 유니트가 "1"이 기록되는 모든 메모리셀의 기록이 완료된 것을 검출하면, "1"검증독출은 다음 검증독출에서 생략된다. 마찬가지로, 제2데이터일괄검출 MOS트랜지스터가 "2"가 기록되는 모든 메모리셀의 기록이 완료된 것을 검출하면, "2"검증독출은 다음 검증독출에서 생략된다.
도 32 및 도 33을 참조하여 기록검증동작을 설명한다.
(2-1) "1"검증독출
우선, "1"이 기록되는 메모리셀이 소정 임계치에 도달했는가를 검출한다.
시간(t1yc)에서, 전압(VA, VB)은 각각 1.8V, 1.5V로 설정되고, 비트선(BLa, BLb)은 각각 1.8V, 1.5V로 설정된다. 신호(BLCA, BLCB)의 레벨은 "L"로 설정되고, 비트선(BLa)과 MOS캐패시터(Qd1)는 서로 분리된다. 또한, 비트선(BLb)과 MOS캐패시터(Qd2)는 부유된다. 신호 (PREA, PREB)의 레벨은 "L"로 설정되고, MOS캐패시터(Qd1, Qd2)의 게이트전극으로서 제공되는 노드(N1, N2)는 각각 부유된다.
계속해서, 제어게이트·선택게이트구동회로(2)에 의해 선택된 블럭의 제어게이트(CG2A)는 0.5V로 설정되고, 비선택 제어게이트(CG1A, CG3A, CG4A) 및 선택게이트(SG1A, SG2A)는 Vcc로 설정된다. 선택된 메모리셀의 임계치가 0.5V 이하이면, 비트선전압은 1.5V보다 낮고, 선택된 메모리셀의 임계치가 0.5V 이상이면, 비트선전압은 1.8V를 유지한다.
시각(t2yc)에서, 신호(BLCA, BLCB)의 레벨은 "H"로 설정되고, 비트선의 전위는 N1과 N2로 전송된다. 그 후, 신호(BLCA, BLCB)의 레벨은 "L"로 설정(BLa)되고, 비트선(BLa)과 MOS캐패시터(Qd1)는 서로 분리된다. 또한, 비트선(BLb)과 MOS캐패시터(Qd2)가 서로 분리된다. 그 후, 시각(t3yc)에서 RV1A가 1.5V로 설정된다. 다음에, "2" 기록의 경우와 "3" 기록의 경우에 있어서, 노드(N1)는 0V로 방전된다. 시각(t4yc)에서, 신호(VRFYBA1C)의 레벨이 "H"로 설정되면, n채널 MOS트랜지스터(Qn2)는 "ON"으로 되고, 노드(N1)는 기록데이터 "0" 또는 "2"가 저장된 데이터회로에서 Vcc로 설정된다. 그 결과, "0" 기록의 경우와 "1" 기록의 경우에 있어서, 노드(N1)는 Vcc로 설정된다. "3" 기록의 경우에 있어서, 노드(N1)는 0V로 설정된다.
신호(SAN2, SAP2)의 레벨은 각각 "L", "H"로 설정되고, 따라서 플립플롭(FF2)은 비활성화되며, 신호(ECH2)는 "H"로 설정되어 이퀄라이즈 된다. 그후, 신호(RV2A, RV2B)가 "H"로 설정된다. 다음에, 신호(SAN2, SAP2)의 레벨은 각각 "H", "L"로 재차 설정된다. 그 결과, 시각(t5yc)에서 노드(N1)의 전압이 래치된다. 다음에, 기록데이터 "1"을 저장하는 데이터회로만이 "1"이 기록된 대응하는 메모리셀의 데이터가 충분히 기록됐는가를 검출한다.
메모리셀의 데이터가 "1"인 경우, 노드(N1)의 전압은 플립플롭(FF2)에 의해 감지되고 래치되며, 따라서 기록데이터가 "0"으로 변경된다. 메모리셀의 데이터가 "1"이 아닌 경우, 노드(N1)의 전압은 플립플롭(FF2)에 의해 감지되고 래치되며, 따라서 기록데이터 "1"이 저장된다. "0", "2" 또는 "3"이 기록된 데이터회로의 기록데이터는 변경되지 않는다.
"1"이 기록되는 메모리셀의 기록동작완료는 도 29의 제1데이터일괄검출MOS트랜지스터 유니트에 의해 검출된다. "1"검증독출 후, RNDB1은 Vcc로 프리챠지된다. 데이터 "0", "2" 또는 "3"이 래치된 데이터회로에 있어서, N3C 및 N6C중 적어도 하나는 "L"레벨로 설정된다(표 9). 이 때문에, n채널 MOS트랜지스터(Qn7C, Qn8C)중 적어도 하나는 오프되고, RNDB1이 프리챠지전위로부터 방전되지 않는다.
"1"이 불충분하게 기록된 메모리셀이 1개 있다고 가정하면, 데이터회로의 양노드(N3C, N6C)가 "H"레벨로 설정되기 때문에(표 9), 트랜지스터(Qn7C, Qn8C)는 온되고, RNDB1은 프리챠지 전위로부터 저하된다.
"1"이 기록되는 모든 메모리셀이 충분히 기록된 경우, 노드(N6C)는 "L"레벨로 설정된다. 각 데이터회로(10-0, 10-1, …,10-m-1, 10-m)내의 제1데이터일괄검출 MOS트랜지스터 유니트의 노드(N3C, N6C)중 적어도 하나는 오프된다, 그 결과, RNDB1은 프리챠지전위를 유지하고, 기록데이터 "1"의 완료가 검출된다. 데이터 "1"의 기록이 모두 완료되면, "1"검증독출은 다음 검증독출에서 생략된다.
(2-2) "2"검증독출
"1"검증독출의 경우와 마찬가지로, 비트선과 더미비트선을 프리챠지한 후, 선택된 제어게이트(CG2A)는 1.5V로 설정된다. 선택된 메모리셀의 임계치가 1.5V 이하이면, 비트선전압은 1.5V보다 낮고, 선택된 메모리셀의 임계치가 1.5V 이상이면, 비트선전압은 1.8V를 유지한다.
시각(t6yc)에서, 신호(BLCA, BLCB)의 레벨은 "H"로 설정되고, 비트선의 전위는 N1과 N2로 전송된다. 그 후, 신호(BLCA, BLCB)의 레벨은 "L"로 설정되고, 비트선(BLa)과 MOS캐패시터(Qd1)는 서로 분리된다. 또한, 비트선(BLb)과 MOS캐패시터(Qd2)가 서로 분리된다. 그 후, 시각(t7yc)에서 RV2A가 Vcc 이하인 1.5V로 설정된다.
n채널 MOS트랜지스터(Qn32)의 임계치가 1V인 경우에 있어서, 트랜지스터(Qn32)는 "ON"으로 되고, 노드(N1)는 데이터 "3"이 기록되는 데이터회로에서 0V이다. 데이터 "2"가 기록되는 데이터회로에 있어서, "2"가 기록되는 메모리셀이 충분히 기록된 경우, 트랜지스터(Qn32)는 "OFF"로 되고, 노드(N1)는 1.5V 이상으로 유지된다. "2"가 기록되는 메모리셀이 불충분하게 기록된 경우, 노드(N1)는 1.5V 이하이다. 시각(t8yc)에서, 신호(VRFYBAC)의 레벨이 "L"로 설정된 경우, p채널 MOS트랜지스터(Qp13)는 "ON"으로 되고, 노드(N1)는 데이터 "0" 또는 "1"이 기록된 데이터회로에서 Vcc이다.
신호(SAN1, SAP1)의 레벨이 각각 "L", "H"로 설정되고, 따라서 플립플롭(FF1)이 비활성화되어, 신호(ECH1)의 레벨이 "H"로 설정되어 이퀄라이즈 된다.
그 후, 신호(RV1A, RV1B)의 레벨은 "H"로 설정된다. 다음에, 신호(SAN1, SAP1)의 레벨이 각각 "H", "L"로 재차 설정된다. 그 결과, 시각(t9yc)에서 노드(N1)의 전압이 래치된다. 다음에, 기록데이터 "2"가 저장된 데이터회로만이 "2"가 기록된 대응하는 메모리셀의 데이터가 충분히 기록되었는가를 검출한다.
메모리셀의 데이터가 "2"이면, 노드(N1)의 전압은 플립플롭(FF1)에 의해 감지되고 래치되며, 따라서 기록데이터가 "0"으로 변경된다. 메모리셀의 데이터가 "2"가 아니면, 노드(N1)의 전압은 플립플롭(FF1)에 의해 감지되고 래치되며, 따라서 기록데이터 "2"가 저장된다. "0", "1" 또는 "3"이 기록된 데이터 회로의 기록데이터는 변경되지 않는다.
"2"가 기록된 메모리셀의 기록동작완료는 도 29의 제2데이터일괄검출 MOS트랜지스터에 의해 검출된다. "2"검증독출 후, RNDB2는 Vcc로 프리챠지된다. 데이터 "0", "1" 또는 "3"이 래치된 데이터회로에 있어서, N4C 및 N5C중 적어도 하나는 "L"레벨로 설정된다(표 9). 이 때문에, n채널 MOS트랜지스터(Qn9C, Qn10C)중 적어도 하나는 오프되고, RNDB2는 프리챠지전위로부터 방전되지 않는다.
하나의 메모리셀에 "2"가 불충분하게 기록됐다고 가정하면, 데이터회로의 양노드(N4C, N5C)가 "H"레벨로 설정되어 있기 때문에(표 9), 트랜지스터(Qn9C, Qn10C)는 온되고, RNDB2는 프리챠지전위로부터 저하된다.
"2"가 기록되는 모든 메모리셀이 충분히 기록된 경우, 노드(N4C)는 "L"레벨로 설정된다. 각 데이터회로(10-0. 10-1, …,10-m-1, 10-m)내의 제2데이터일괄검출 MOS트랜지스터 유니트의 노드(N4C, N5C)중 적어도 하나는 오프된다. 그 결과, RNDB2은 프리챠지전위를 유지하고, 기록데이터 "2"의 완료가 검출된다. 데이터 "2"의 기록이 모두 완료되면, "2"검증독출은 다음 검증독출에서 생략된다.
(2-3) "3"검증독출
시각(t10yc)에서 비트선과 더미비트선을 프리챠지한 후, 선택된 제어게이트(CG2A)는 2.5V로 설정된다. 선택된 메모리셀의 임계치가 2.5V 이하이면, 비트선전압은 1.5V보다 낮고, 선택된 메모리셀의 임계치가 2.5V 이상이면, 비트선전압은 1.8V를 유지한다.
시각(t11yc)에서, 신호(BLCA, BLCB)의 레벨은 "H"로 설정되고, 비트선의 전위는 N1과 N2로 전송된다. 신호(BLCA, BLCB)의 레벨은 재차 "L"로 설정되고, 따라서 비트선(BLa)과 MOS캐패시터(Qd1)는 서로 분리된다. 또한, 비트선(BLb)과 MOS캐패시터(Qd2)가 서로 분리된다. 시각(t12yc)에서, 신호(VRFYBA)의 레벨이 "L"로 설정되면, p채널 MOS트랜지스터(Qp13)는 "ON"으로 되고, 노드(N1)는 "0" 또는 "1"이 저장된 데이터회로 또는 "2"가 충분히 기록된 데이터회로에서 Vcc이다. 신호(SAN1, SAP1)의 레벨은 각각 "L", "H"로 설정되고, 따라서 플립플롭(FF1)이 비활성화되며, 신호(ECH1)의 레벨은 "H"로 설정되어 이퀄라이즈 된다.
그 후, 신호(RV1A, RV1B)는 "H"로 설정된다. 시각(t13yc)에서, 신호(SAN1, SAP1)의 레벨은 각각 "H", "L"로 설정되고, 따라서 노드(N1)의 전압이 감지되고 래치된다.
그 후, 도 33에 나타낸 바와 같이, 기록데이터의 변경이 더 수행된다. 시각(t14yc)에서, 신호(BLCA, BLCB)의 레벨은 "H"로 설정되고, 비트선의 전위는 N1과 N2로 전송된다. 신호(BLCA, BLCB)의 레벨은 "L"로 재차 설정되고, 따라서 비트선(BLa)과 MOS캐패시터(Qd1)는 서로 분리된다. 또한, 비트선(BLb)과 MOS캐패시터(Qd2)도 서로 분리된다.
그 후, 시각(t15yc)에서, 신호(VRFYBA1C)의 레벨이 "H"로 설정되면, n채널 MOS트랜지스터(Qn2C)는 "ON"되고, 노드(N1)는 "0" 또는 "1"이 저장된 데이터회로나 또는 "1"이 충분히 기록된 데이터회로에서 Vcc이다. 신호(SAN2, SAP2)의 레벨은 각각 "L", "H"로 설정되고, 따라서 플립플롭(FF2)은 비활성화되고, 신호(ECH2)의 레벨은 "H"로 설정되어 이퀄라이즈 된다.
그 후, 신호(RV2A, RV2B)의 레벨은 "H"로 설정된다. 시각(t17yc)에서, 신호(SAN2, SAP2)의 레벨은 각각 "H", "L"로 설정되고, 따라서 노드(N1)의 전압이 감지되고 래치된다.
따라서, "3" 기록데이터가 저장된 데이터회로만이 대응하는 메모리셀의 데이터 "3"이 충분히 기록되었는가를 검출할 수 있다. 메모리셀의 데이터가 "3"이면, 노드(N1)의 전압은 플립플롭(FF1, FF2)에 의해 감지되고 래치된다. 이로 인해, 기록데이터는 "0"으로 변경된다. 메모리셀의 데이터가 "3"이 아니면, 노드(N1)의 전압은 플립플롭(FF1, FF2)에 의해 감지되고 래치되며, 따라서 기록데이터 "3"이 저장된다. "0", "1" 또는 "2"가 저장된 데이터회로의 기록데이터는 변경되지 않는다.
기록검증중, 신호(VRFYBBC)의 레벨은 "H"로 설정되고, 신호(VRFYBB1C)의 레벨은 "L"로 설정되고, 전압(Vs)이 0V로 설정된다.
모든 선택된 메모리셀이 소정 임계치에 도달하면, 데이터회로의 데이터는 "0"으로 된다. 특히, 기록동작이 완료되면, 노드(N4C, N6C)는 "L"로 설정된다. 기록동작의 완료를 검출함으로써, 선택된 모든 메모리셀이 소정 임계치에 도달했는가를 알 수 있다. 기록동작의 완료를 검출함에 있어서, 기록동작완료 일괄검출트랜지스터(Qn5C, Qn6C)는 도 29에 나타낸 바와 같이 이용된다. 검증독출 후, VRTC는 Vcc로 프리챠지된다.
데이터기록동작이 불충분하게 수행된 메모리셀이 1개 있는 경우, n채널 MOS트랜지스터(Qn5C, Qn6C)중 적어도 하나는 데이터회로의 노드(N4C, N6C)중 적어도 하나가 "H"레벨에 있기 때문에 온된다. VRTC는 프리챠지전위로부터 저하된다. 모든 메모리셀이 충분히 기록된 경우, 데이터회로(10-0, 10-1, …, 10-m-1, 10-m)의 노드(N4C, N6C)는 "L"로 설정된다. 그 결과, 모든 데이터회로의 n채널 MOS트랜지스터(Qn5C, Qn6C)가 오프되기 때문에, VRTC는 프리챠지전위를 유지한다.
[실시예 9]
도 34에 나타낸 바와 같이, "3"이 기록되는 메모리셀의 기록동작완료가 검출된다. 이 경우, 메모리셀의 기록동작완료가 도 34의 제3데이터일괄검출 MOS트랜지스터 유니트에 의해 검출된다. "3"검증독출 후, RNDB3은 Vcc로 프리챠지된다. 데이터 "0", "1" 또는 "2"가 래치된 데이터회로에 있어서, 노드(N4C, N6C)중 적어도 하나가 "L"로 설정되기 때문에(표 9), n채널 MOS트랜지스터(Qn11C, Qn12C)중 적어도 하나가 오프되고, RNDB3은 프리챠지전위로부터 방전되지 않는다.
하나의 메모리셀에 "3"이 불충분하게 기록되었다고 가정하면, 데이터회로의 양노드(N4C, N6C)가 "H"레벨로 설정되기 때문에(표 9), 트랜지스터(Qn11C, Qn12C)는 온되고, RNDB3은 프리챠지전위로부터 저하된다. "3"이 기록되는 모든 메모리셀이 충분히 기록된 경우, 노드(N4C)는 "L"레벨로 설정된다. 각 데이터회로(10-0, 10-1, …,10-m-1, 10-m)내의 제3데이터일괄검출 MOS트랜지스터의 노드(N4C, N6C)중 적어도 하나는 오프된다. 그 결과, RNDB3은 프리챠지전위를 유지하고, 기록데이터 "3"의 완료가 검출된다.
데이터 "3"의 기록동작이 데이터 "1" 또는 "2"의 기록동작 이전에 완료된 경우에 있어서, 제3데이터일괄검출 MOS트랜지스터 유니트가 제공되고, 따라서 "3"의 기록완료가 검출될 수 있다. "3"의 모든 기록이 완료된 경우, "3"검증독출은 다음 검증독출에서 생략된다.
[실시예 10]
기록단계 및 검증독출단계는 도 8의 경우로 한정되지 않는다. 예컨대, 데이터 "2"의 기록이 데이터 "1"의 기록 이전에 완료된 경우에 있어서, 도 29 및 도 34의 제2데이터일괄검출 MOS트랜지스터 유니트는 "2" 기록의 완료를 검출한다. 그 결과, 다음 검증독출에서, "2"검증독출은 생략되고, "1"과 "3"기록동작 및 "1"검증독출동작과 "3"검증독출동작이 수행된다.
따라서, 본 실시예에 따르면, 소정 기록레벨의 기록완료는 소정 레벨의 데이터기록동작완료를 검출하는 회로에 의해 검출될 수 있다. 소정 기록레벨의 기록완료 후, 기록레벨의 검증독출은 생략되고, 따라서 전체 기록속도가 개선될 수 있다. 이 경우, 기록동작완료를 검출하는 기록레벨은 임의로 설정될 수 있고, 기록타이밍도 또한 임의로 설정될 수 있다.
예컨대, 도 8의 실시예에 있어서, 검증독출은 "3"검증독출, "2"검증독출 및 "1"검증독출출 순으로 수행된다. 그러나, 검중독출은 "1"검증독출, "2"검증독출 및 "3"검증독출 순으로 수행해도 된다. 또한, 검증독출은 "2"검증독출, "3"검증독출 및 "1"검증독출 순으로 수행해도 된다.
[실시예 11]
이하, 실시예(제11 ∼ 제13실시예)는 상술한 다중값 저장형 불휘발성 반도체기억장치(EEPROM) 이외에 EEPROMS에 적용될 수 있는 고속동작 및 고밀도를 갖는 EEPROMs에 관하여 설명한다.
제11실시예에 있어서, 메모리셀 또는 메모리셀과 선택트랜지스터를 갖춘 메모리셀유니트는 서브어레이를 형성하기 위해 도 35에 나타낸 바와 같이 배열되어 있다.
특히, 각 메모리셀유니트의 일단은 4개의 메모리셀유니트가 콘택트를 공유하는 상태로 공통신호선에 접속되어 있다. 또한, 각 메모리셀유니트의 타단은 4개의 메모리셀유니트가 콘택트를 공유하는 상태로 공통신호선에 접속되어 있다.
더욱이, 3값 메모리셀유니트(예컨대, 도 35의 상단에서 본 제3유니트)의 일단은 제1공통신호선(공통신호선(1))에 접속되어 있다. 이 경우, 4개의 메모리셀유니트(1∼4;도 35의 상단에서 본 제1∼4유니트)는 콘택트를 공유한다. 메모리셀유니트(3: 상단에서 본 제3유니트)의 타단은 제2공통신호선(공통신호선(2))에 접속되어 있다. 이 경우, 2개의 메모리셀유니트(도 35의 상단에서 본 제5 및 제6유니트)는 서로 워드선 및 콘택트를 공유하고, 상기 메모리셀유니트(3)의 일단과는 접촉하지 않는다. 또한, 2개의 메모리셀유니트(도 35의 상단에서 본 제3유니트)는 서로 워드선 및 콘택트를 공유하고, 상기 메모리셀유니트(3)의 일단과 접촉하고 있다.
즉, 2개의 메모리셀유니트는 병렬로 접속되고, 따라서 복수의 병렬접속유니트가 형성된다. 그리고, 3값 메모리셀유니트의 일단은 워드선을 공유하는 2개의 병렬접속유니트가 서로 접촉하는 상태로 제1공통신호선에 접속된다. 3값 메모리셀유니트의 타단은, 워드선을 공유하고 일단과 접촉하지 않는 2개의 병렬접속유니트가 서로 접촉하는 상태로 제2신호선에 접속된다.
따라서, 서브어레이가 연속해서 형성됨으로써, 메모리셀 어레이는 도 36에 나타낸 바와 같이 구성된다.
도 37 및 도 38에 나타낸 바와 같이, 각 메모리셀유니트는 메모리셀을 갖춘 메모리셀부와, 선택트랜지스터를 구비하여 구성된다. 도 37 및 도 38의 메모리셀유니트(A, B, C, D)는 각각 도 35 및 도 36의 메모리셀유니트(1, 2, 3, 4)중 어느 하나에 대응한다. 특히, 24조합, 예컨대 A:1, B:2, C:3, D:4, 또는 A:4, B:3, C:1, D:2이다. 도 38에 있어서, E형 선택게이트의 임계치(Vt1)는 I형 선택게이트의 임계치(Vt2)보다 크다(예컨대 Vt1=2V, Vt2=0.5V). 도 37에 있어서, E형 선택게이트의 임계치(Vt1)와 D형 선택게이트의 임계치는, 예컨대 각각 0.7V, -2V이어도 된다.
도 37의 메모리셀을 선택할 경우, 선택블럭내의 선택게이트(SG1, SG2, SG3)에는 2가지 유형의 전압이 인가된다. 하나는 E 및 D형 선택게이트가 온되는 전압(Vsgh: 예컨대, Vcc=3V)이고, 다른 하나는 D형 선택게이트가 온되고 E형 선택게이트는 오프되는 전압(Vsg1: 예컨대, 0V)이다. 4개의 메모리셀유니트중에서, 메모리셀유니트(A)를 선택할 경우, SG2, SG3, SG4에 인가되는 전압은 Vsgh로 설정되고, SG1에 인가되는 전압은 Vsg1로 설정된다. 메모리셀유니트(B)를 선택할 경우, SG2에 인가되는 전압은 Vsg1로 설정되고, SG1, SG3, SG4에 인가되는 전압은 Vsgh로 설정된다. 마찬가지로, 메모리셀유니트(C)를 선택할 경우, SG1, SG2, SG4에 인가되는 전압은 Vsgh로 설정되고, SG3에 인가되는 전압은 Vsg1로 설정된다. 메모리셀유니트(D)를 선택할 경우, SG1, SG2, SG3에 인가되는 전압은 Vsgh로 설정되고, SG4에 인가되는 전압은 Vsg1로 설정된다.
0V가 비선택블럭의 선택게이트에 인가된 경우, 비트선전압은 비선택블럭을 통해 누설되지 않는다.
도 38에 나타낸 메모리셀유니트에 있어서, 메모리셀유니트의 선택방법은 도 37의 경우와 실질적으로 동일하다. 그러나, 예컨대 E형 선택게이트의 임계치가 2V이고 I형 선택게이트의 임계치가 0.5V인 경우, 선택블럭에 인가된 VSg1은 1.5V이어도 된다. 그 결과, E형 선택게이트는 오프되고, I형 선택게이트는 온된다.
메모리셀부(메모리셀 섹션)구조의 변형예를 도 39A ∼ 39D에 나타냈다. 도 39A는 NOR셀형 EEPROM을 나타내고, 도 39B는 AND셀형 EEPROM을 나타낸다(H. Kume et a1.: IEDM Tech. Dig., Dec. 1992, pp. 991-993). 도 39C는 NAND셀형을 나타낸다. 도 39D에 나타낸 구조를 이용해도 된다. 본 발명은 EEPROM에 한정되지 않고, 소위 EPROM 또는 마스크ROM에도 이용할 수 있다.
[실시예 12]
이하, 예컨대 NAND셀형 EEPROM에 관하여 상세히 설명한다.
도 40은 본 발명의 제12실시예로서 NAND셀형 EEPROM의 기본구조를 나타낸 블럭도이다. 도 40에 있어서, 도 9 및 도 24와 동일 부분에는 동일 참조부호를 붙인다. 메모리셀 어레이(1)가 개방비트선시스템이기 때문에, 메모리셀 어레이(1)는 메모리셀 어레이(1A, 1B)로 분할된다. 센스증폭기(12)는 데이터의 기록 및 독출을 위해 래치수단으로서 제공된다. 행디코더(8)는 워드선을 선택한다. 열디코더(3)는 비트선을 선택한다. 부가적으로, NAND셀형 EEPROM은 어드레스버퍼(11), I/O센스증폭기(13), 데이I/O버퍼(6) 및 기판전위제어회로(14)를 구비하고 있다.
도 41은 메모리셀 어레이(1A)의 구조를 나타내고, 도 42는 메모리셀 어레이(1B)의 구조를 나타낸다. 종래의 메모리 어레이(도 3)와는 다르게, 본 실시예의 메모리셀 어레이(도 41, 도42)에 있어서, 소스선측의 선택게이트는 n형 확산층의 소스선에 접속되지 않는다. 본 실시예에 있어서, 소스선측의 양단의 선택게이트는 비트선과 접촉된다. 그 결과, 저저항을 갖는 비트선이 독출시 소스선으로서 제공되기 때문에, 독출속도가 개선될 수 있다. 2개의 비트선이 4개의 메모리셀 열마다 공유되기 때문에, 비트선의 피치는 종래 경우보다 2배이고, 따라서 비트선이 용이하게 처리될 수 있다.
본 실시예의 메모리셀 어레이에 있어서, 비트선에 하나의 NAND셀 열을 접속하기 위한 2개의 선택 MOS트랜지스터의 2개의 임계전압, 즉 Vth1과 Vth2(Vth1＞Vth2)가 공급된다. 고임계전압(Vth1; 예컨대, 0.8V)을 갖는 선택MOS트랜지스터가 E형 트랜지스터이고, 저임계전압(Vth1; 예컨대, -2V)을 갖는 선택MOS트랜지스터가 D형 트랜지스터라고 가정하면, 선택게이트에 인가되는 전압은, D형 및 E형 트랜지스터 모두가 온되는 전압(Vsgh; 예컨대, 3V) (Vsgh＞Vt1, Vt2)과, D형 트랜지스터는 온되고 E형 트랜지스터는 오프되는 전압(Vsg1; 예컨대, 0V) (Vt1＞Vsg1＞Vt2)이다.
따라서, 선택MOS트랜지스터의 2종류의 임계전압과 선택게이트에 인가되는 2종류의 전압이 공급된다. 그 결과, 데이터의 기록 및 독출에 있어서, 콘택트를 공유하는 4개의 NAND셀중 하나의 양단은 2개의 비트선과 도통될 수 있고, 다른 메모리셀유니트는 비도통될 수 있다.
이하, 독출 및 기록시스템에 관하여 상세히 설명한다.
[독출]
비트선(BL1A, BL3A, …,)으로 메모리셀유니트(3)의 메모리셀(MC31, MC71, …)의 데이터를 독출할 경우, 비트선(BL1A, BL3A, …,)은 비트선독출전위(VA: 예컨대 1.8V)로 프리챠지되고, 비트선(BL2A, BL4A, …,)은 0V로 접지된다. 프리챠지 후, 비트선(BL1A, BL3A, …,)은 부유된다.
제어게이트(CG1)는 0V로 설정되고, CG2 ∼ CG8은 Vcc(예컨대, 3V)로 설정된다. 선택게이트(SG3)는 Vsg1로 설정되고, 선택게이트(SG1, SG2, SG4)는 Vsgh로 설정된다. 다른 선택게이트 및 제어게이트는 0V로 설정된다. 이 경우, 비트선(BL0A, BL2A, BL4A, … ,)에 접속된 선택MOS트랜지스터(ST11, ST12, ST22, ST23, ST31, ST32, ST41, ST42, ST51, ST52, ST61, ST62, ST71, ST72, …,)는 온된다. 또한, 비트선(BL1A, BL3A, BL5A, …,)에 접속된 선택MOS트랜지스터(ST14, ST24, ST34, ST44, ST54, ST64, ST74, ST84, …,)가 온되고, 비트선(BL1A, BL3A, BL5A, … ,)에 접속된 D형 선택MOS트랜지스터(ST33, ST73, …,)가 온된다. 그러나, E형 선택MOS트랜지스터(ST13, ST23, ST33, ST43, ST53, ST63, ST83, ST93, ST103, …,)는 오프된다.
그 결과, 메모리셀(MC31, MC71, …,)에 기록된 데이터는 "1"이고, 프리챠지된 비트선(BL1A, BL3A, …,)은 프리챠지전위로부터 저하하도록 접지된 비트선(BL2A, BL4A, …,)으로 방전된다. 이로 인해, 메모리셀유니트(3)의 메모리셀(MC31, MC71, …,)의 데이터는 비트선(BL1A, BL3A, …,)으로 독출된다. 메모리셀에 기록된 데이터가 "0"이면, 비트선(BL1A, BL3A, …,)은 방전되지 않고, 프리챠지전위가 유지된다.
비트선(BL1A, BL3A, BL5A, …,)에 접속된 E형 선택MOS트랜지스터(ST13, ST23, ST33, ST43, ST53, ST63, ST83, ST93, …,)는 오프된다. 그 결과, 메모리셀유니트(1,2,4)의 메모리셀(MC1, MC21, MC41, MC51, MC61, MC81, MC91, …,)의 데이터는 비트선(BL1A, BL3A, BL5A)으로 독출되지 않는다.
비트선(BLOA, BL2A, BL4A, BL6A, …,)으로 메모리셀유니트(1)의 메모리셀(MC11, MC51, MC91, …,)의 데이터를 독출할 경우, 선택게이트(SG2, SG3, SG4)는 Vsgh로 설정되고 SG1은 Vsg1로 설정해도 된다. 비트선(BL0A, BL2A, BL4A, …,)으로 메모리셀유니트(2)의 메모리셀(MC21, MC61, MC101, …,)의 데이터를 독출할 경우, 선택게이트(SG1, SG3, SG4)는 Vsgh로 설정되고 SG2는 Vsg1로 설정해도 된다. 비트선(BL1A, BL3A, …,)으로 메모리셀유니트(4)의 메모리셀(MC41, MC81, …,)의 데이터를 독출할 경우, 선택게이트(SG1, SG2, SG3)는 Vsgh로 설정되고 SG4는 Vsg1로 설정해도 된다.
본 실시예에 있어서, 비트선의 절반은 종래 메모리셀 어레이의 소스선(n형 확산층)을 이용하지 않고서 종래 소스선과 동일한 기능으로 이용되도록 접지된다. 그 때, 메모리셀의 데이터는 다른 절반의 비트선으로 독출된다. 저저항을 갖는 폴리실리콘, A1로 형성된 비트선은 저항을 갖는 n형 확산층으로 형성된 종래의 소스선 대신에 이용된다. 그 결과, 소스선의 부유에 의해 초래되는 독출속도의 저하를 방지할 수 있다.
이하, 도 43을 참조하여 독출동작을 상세히 설명한다.
도 43은 도 41의 메모리셀유니트(1)의 메모리셀(MC31, MC71,·‥,)에 기록된 데이터를 독출하는 경우를 나타낸다.
비트선(BL0A, BL2A, BL4A, BL6A, …,)은 도 44의 센스증폭기(SA1)에 접속되어 있고, 비트선(BL1A, BL3A, BL5A, …,)은 도 45의 센스증폭기(SA2)에 접속되어 있다. 센스증폭기는 제어신호(φP, φN)에 의해 제어되는 CMOS플립플롭으로 이루어진다.
우선, 프리챠지신호(PRA1, PRA2, PRB2)는 Vss로부터 Vcc로 변환된다(시각 to). 그리고, 비트선(BL1A, BL3A, BL5A, …,)은 VA2(예컨대, 1.7V)로 프리챠지되고, 더미비트선(BL1B, BL3B, BL5B, …,)은 VB2(예컨대, 1.5V) 시각(t1)로 프리챠지되며, 비트선(BL0A, BL2A, BL4A, BL6A, …,)은 접지된다.
프리챠지 후, PRA2 및 PRB2는 Vss로 설정되고, 비트선(BL1A, BL3A, BL5A, ,)은 부유된다. 그 후, 소정 전압이 행디코터(8)로부터 선택게이트 및 제어게이트에 인가된다(시각 t2). 메모리셀유니트(3)의 메모리셀(MC31, MC71, …,)에 기록된 데이터가 "0"이면, 메모리셀의 임계치전압은 정이고, 전류는 흐르지 않는다. 각 비트선(BL1A, BL3A, BL5A, …,)의 전위는 1.7V로 유지된다. 메모리셀(3)에 있어서, 제어게이트(CG1)는 0V, CG2 ∼ CG8은 Vcc(예컨대, 3V)이고, SG1, SG2, SG4는 3V(Vsgh), SG3은 0V(Vsg1)이다. 데이터가 "1"인 경우, 셀전류가 흐르고, 각 비트선(BL1A, BL3A, BL5A, …,)의 전위는 1.5V 이하로 저하된다. 이 경우, 선택게이트(SG3)가 0V이기 때문에, 게이트전극으로서 SG3을 갖는 E형 선택MOS트랜지스터는 오프되고, 메모리셀유니트(1), (2), (4)의 메모리셀의 데이터는 비트선으로 전달되지 않는다. 이 시간중, 더미비트선(BL1B, BL3B, BL5B)은 1.5V의 프리챠지전위로 유지된다.
그 후, 시각(t3)에서 φP는 3V, φN은 0V이고, CMOS 플립플롭(FF)은 비활성화된다. 시각 (t4)에서, φE는 3V이고, 따라서 SA2의 CMOS플립플롭(FF)이 이퀄라이즈 되고, 노드(N1, N2)는 Vcc/2(예컨대, 1.5V)로 설정된다. 시각(t5)에서, SS2, SA, SB는 3V이고, 비트선 및 센스증폭기는 서로 접속된다. 그 후, φN은 0V에서 3V로 변환되고, φP는 3V에서 0V로 변환되어, 각 비트선(BL1A, BL3A, BL5A, …,)과, 각 비트선(BL1B, BL3B, BL5B, …,)간의 전위차가 증폭된다(시각(t6)). 즉, 데이터 "0"이 메모리셀(MC31, MC71, …)에 기록된 경우, SA2의 노드(N1)는 3V로 설정되고, 노드(N2)는 0V로 설정된다. 데이터 "1"이 메모리셀(MC31, MC71, …)에 기록된 경우, 노드(N1)는 0V로 설정되고, 노드(N2)는 3V로 설정된다, 그 후, 열선택신호(CSL)가 0V에서 3V로 변환되면, CMOS플립플롭에 의해 래치된 데이터는 IO, /IO로 출력된다(시각(t7)).
비트선(BL0A, BL2A, BL4A, BL6A, …)은 독출동작에 의해 0V로 접지된다. 즉, 비트선은 모두 다른 선에 접지된다. 독출비트선사이의 거리는 비트선이 접지되지 않은 경우보다 2배 길다. 그 결과, 내부비트선 용량조합에 의해 초래되는 잡음이 크게 감소된다. PRB1은 Vcc로 설정되고 VB1은 독출동작에 의해 0V로 설정되어, 비트선(BL0B, BL2B, BL4B, BL6B, …)이 접지된다, 그 결과, 비트선전위를 증폭하여 내부비트선 용량조합에 의해 발생되는 잡음이 감소될 수 있다.
도 46은 도 41의 메모리셀유니트((1))의 메모리셀(MC11, MC51, MC91, …)에 기록된 독출데이터의 경우를 나타낸다.
우선, 프리챠지신호(PRA1, PRA2 PRB1)는 Vss에서 Vcc로 변환된다(시각(t0)). 다음에, 비트선(BL0A, BL2A, BL4A, …,)은 VA1(예컨대, 1.7V)로 프리챠지되고, 더미비트선(BL0B, BL2B, BL4B, …,)은 VB1(예컨대, 1.5V)로 프리챠지된다(시각(t1)). VA2는 0V이고, 비트선(BL1A, BL3A, BL5A, …, )은 접지된다.
프리챠지 후, PRA1 및 PRB1은 Vss로 설정되고, 비트선(BL0A, BL2A, BL4A, …, )은 부유된다. 그 후, 소정 전압이 행디코터(8)로부터 선택게이트 및 제어게이트에 인가된다(시각t2). 이 경우, 제어게이트(CG1)가 0V이고, CG2 ∼ CG8은 Vcc(예컨대, 3V)이며, SG2, SG3, SG4는 3V(Vsgh), SG1은 0V(Vsg1)이다. 메모리셀(MC11, MC51, MC91, …)에 기록된 데이터가 "0"이면, 메모리 셀의 임계전압은 정이고, 전류는 흐르지 않는다. 각 비트선(BL0A, BL2A, BL4A, …,)의 전위는 1.7V로 유지된다. 데이터가 "1"인 경우, 셀전류가 흐르고, 각 비트선(BL0A, BL2A, BL4A, …,)의 전위는 1.5V 이하로 감소된다. 이 경우, 선택게이트(SG1)가 0V이기 때문에, 게이트전극으로서 SG1을 갖는 E형 선택MOS트랜지스터는 오프되고, 메모리셀유니트((2), (3), (4))의 메모리셀의 데이터는 비트선으로 전달되지 않는다. 이 시간중, 더미비트선(BL0B, BL2B, BL4B)은 1.5V의 프리챠지전위로 유지된다.
그 후, 시각(t3)에서 φP는 3V, φN은 0V이고, CMOS플립플롭(FF)은 비활성화된다. 시각(t4)에서, φE는 3V이고, 따라서 SA1의 CMOS플립플롭(FF)이 이퀄라이즈 되고, 노드(N1, N2)는 Vcc/2(예컨대, 1.5V)로 설정된다. 시각(t5)에서, SS1, SA, SB는 3V이고, 비트선 및 센스증폭기는 서로 접속된다. 그 후, φN은 0V에서 3V로 변환되고, φP는 3V에서 0V로 변환되어, 각 비트선(BL0A, BL2A, BL4A, …, )과 각 비트선(BL0B, BL2B, BL4B, …,)간의 전위차가 증폭된다(시각(t6)). 즉, 데이터 "0"이 메모리셀(MC11, MC51, MC91, …)에 기록된 경우, SA1의 노드(N1)는 3V로 설정되고, 노드(N2)는 0V로 설정된다. 데이터 "1"이 메모리셀(MC11, MC51, MC91, …)에 기록된 경우, 노드(N1)는 0V로 설정되고, 노드(N2)는 3V로 설정된다, 그 후, 열선택신호(CSL)가 0V에서 3V로 변환되면, CMOS플립플롭(FF)에 의해 래치된 데이터는 IO,/IO로 출력된다(시각(t7)).
비트선(BL1A, BL3A, BL5A, …)이 독출동작에 의해 0V로 접지되기 때문에, 내부비트선용량조합에 의해 초래되는 잡음이 크게 감소된다.
마찬가지로, 도 47은 비트선(BL0A, BL2A, BL4A, BL6A, …)으로 메모리셀유니트((2))의 메모리셀(MC21, MC61, MC101, …)의 독출데이터의 경우를 나타낸 타임챠트이다. SG2가 Vsg1로 설정되고, SG1, SG3, SG4값 Vsgh로 설정된 경우, 메모리셀유니트((2))가 선택되고, 메모리셀유니트((1), (3), (4))는 선택되지 않는다.
도 48은 비트선(BL1A, BL3A, …)으로 메모리셀유니트((4))의 메모리셀(MC41, MC81, …)의 데이터를 독출하는 경우를 나타낸 타임챠트이다. SG4는 Vsg1로 설정되고, SG1, SG2, SG3이 Vsgh로 설정되면, 메모리셀유니트((4))가 선택되고, 메모리셀유니트((1), (2), (3))는 선택되지 않는다.
독출동작의 타이밍은 임의로 설정된다. 예컨대, 시각(t5)에서 센스증폭기 및 비트선을 접속하는 전송게이트는 온되고, 비트선 및 더미비트선의 전위는 센스증폭기의 노드(N1, N2)로 전달된다. 그 후, 전송게이트는 오프된다, 이 경우, 비트과 더미비트선이 센스증폭기로부터 분리되어 있기 때문에, 센스증폭기의 부하용량이 감소되고, 따라서 노드(N1, N2)의 전위가 데이터의 감지 및 래칭시에 신속히 결정된다.
상술한 실시예에 있어서, 메모리셀(MC31, MC71)의 데이터를 독출할 경우, 비트선(BL1A, BL3A, BL5A, …)은 프리챠지된다. 그리고, 비트선(BL2A, BL4A, …)은 접지되고, 따라서 메모리셀의 데이터는 비트선(BL1A, BL3A, BL5A, …)으로 독출된다. 데이터는 메모리셀유니트의 양단에 접속된 비트선측으로 임의로 독출된다. 예컨대, 메모리셀(MC31, MC71, …)의 데이터를 독출할 경우, 비트선(BL2A, BL4A, …)은 프리챠지된다. 그리고, 비트선(BL1A, BL3A, BL5A, …)은 접지된다. 그 결과, 메모리셀의 데이터는 비트선(BL2A, BL4A, …)으로 독출된다.
[기록]
이하, 본 실시예의 기록동작에 관하여 설명한다.
이하에, 데이터가 도 41의 메모리셀유니트((3))의 메모리셀(MC31, MC71, …)에 기록된 경우의 기록동작에 관하여 설명한다.
선택게이트(SG1, SG2)는 0V로 설정된다. 선택게이트(SG1)는 복수의 선택MOS트랜지스터에 대해 공통게이트로서 이용된다. 선택게이트(SG2)도 또한 복수의 선택MOS트랜지스터에 대해 공통게이트로서 이용된다. 게이트전극으로서 SG1 및 SG2를 갖춘 선택MOS트랜지스터는 직렬로 접속되어 있다. 선택MOS트랜지스터중 적어도 하나는 오프된다. SG3, SG4 및 CG1 ∼ CG8은 Vcc로 설정되고, 비트선(BL1A, BL3A, BL5A,…)은 Vcc로 설정된다. 그리고, 기록동작용 페이지의 채널은 Vcc-Vth(선택MOS트랜지스터의 임계전압의 하강에 의한 비트선전위(Vcc)보다 작은 전압)로 프리챠지된다. 이때, SG3 또는 SG4는 임계치의 강하 없이 채널에 Vcc를 전달하도록 Vcc, 예컨대 Vcc+Vth 또는 Vcc+2Vth(Vth: E형 선택MOS트랜지스터의 임계치)보다 큰 값으로 설정되도 된다. 비트선(BL0A, BL2A, BL4A, …)은 임의의 전압, 예컨대 Vcc, 0V로 설정해도 된다.
그 후, SG3은 Vsg1(예컨대, 0V)로 설정되고, D형 선택MOS트랜지스터(ST33, ST73, …)는 온되지만, E형 선택MOS트랜지스터는 오프된다. 그 결과, 기록된 데이터가 없는 메모리셀유니트((1), (2))의 채널은 비트선으로부터 충전된 전위, 즉 Vcc(-Vth)에서 부유된다. 메모리셀유니트((3))의 메모리셀(MC31, MC71, …)에 기록되는 데이터는 비트선(BL1A, BL3A, …)으로부터 공급된다.
예컨대, 메모리셀(MC31)에 데이터 "0"을 기록할 경우, 비트선(BL1A)이 0V로 설정되면, D형 선택MOS트랜지스터(ST33)는 온되고, 따라서 메모리 셀(MC31)의 채널은 0V이다. 메모리셀(MC31)에 데이터 "1"을 기록할 경우, 비트선(BL1A)이 3V로 설정되면, D형 선택MOS트랜지스터(ST33)는 0V이고, 드레인은 3V(Vcc)이며, 소스는 2.2V(Vcc-Vth) 또는 3V(Vcc)이다. 이 전위상태에 있어서, D형 선택MOS트랜지스터의 임계치는 ST33이 오프되도록, 예컨대 -1.6V 또는-2V로 설정된다. 그 결과, D형 선택MOS트랜지스터(ST33, ST73, …)는 오프되고, "1"이 기록된 메모리셀(MC31)의 채널은 Vcc(-Vth)에서 부유된다. 또는, D형 선택MOS트랜지스터의 임계치는 -5V로 설정해도 된다. 이 경우, D형 선택MOS트랜지스터(ST33)가 오프되지 않더라도, D형 선택MOS트랜지스터(ST34)의 소스는 Vcc 또는 Vcc-Vth로 설정되고, 드레인은 Vcc로 설정되며, 게이트는 Vcc로 설정된다. 이 전위상태에 있어서, D형 선택MOS트랜지스터(ST34)는 오프되고, 데이터 "1"이 기록된 메모리셀의 채널은 부유된다.
이하, D형 선택MOS트랜지스터의 임계치, E형 선택MOS트랜지스터의 임계치 및 선택게이트(SG3, SG4)에 인가되는 전위에 대해 설명한다.
특히, 이들 임계치 및 전위는 데이터가 기록된 메모리셀의 채널이 데이터 "0"이 기록된 경우에 0V로 설정되고, "1"이 기록된 경우에 부유되도록 설정해도 된다. 이들 임계치 및 전위는 임의로 설정해도 된다. 비트선(BL0A, BL2A, BL4A, …)은 Vcc 또는 0V이어도 된다.
선택게이트(SG3)는 Vcc로부터 Vsg1(D형 선택MOS트랜지스터의 임계치보다 높고, E형 선택MOS트랜지스터의 임계치보다 낮은 전압, 예컨대 0V)로 변환된다. 그 후, 제어게이트(CG1∼CG8)는 Vcc에서 중간전위(VM: 약 10V)로 변환된다. 그 결과, 데이터가 기록되지 않은 메모리셀유니트((1), (2), (4))의 메모리셀의 채널과 "1"이 기록된 메모리셀(MC31, MC71, …)의 채널은 부유된다. 이들 채널은 제어게이트와 채널 사이의 용량조합에 의해 Vcc(-Vth)에서 중간전위(VM: 약 8V)로 증가된다.
데이터 "0"이 기록된 메모리셀(MC31, MC71, …)의 채널은 비트선이 0V이기 때문에 0V이다.
이들 채널이 Vcc(-Vth)에서 중간전위(VM)로 증가된 후, 제어게이트(CG1)는 중간전위(VM)에서 기록전압(Vpp: 20V)으로 증가된다. 데이터가 기록되지 않은 메모리셀유니트((1), (2), (4))의 메모리셀의 채널과 "1"이 기록된 메모리셀(MC31, MC71, …)의 채널은 중간전위(약 8V)이다. 제어게이트(CG1)는 Vpp(약 20V)이다. 이 때문에, 데이터 "0"이 이들 메모리셀에 기록되지 않는다. 그러나, "0"이 기록된 메모리셀의 채널이 0V이고 제어게이트가 Vpp(약 20V)이기 때문에, 전자는 기판으로부터 부유게이트로 주입되고 데이터 "0"이 기록된다.
다음에, 타이밍챠트를 참조하여 본 실시예의 기록동작을 상세히 설명한다. 도 49는 데이터가 메모리셀유니트((3))의 메모리셀(MC31; MC71, …)에 기록된 경우를 나타낸 타임챠트이다.
메모리셀유니트((3))의 메모리셀(MC31, MC71)에 기록되는 데이터는 센스증폭기(도 45의 SA2)에 의해 래치된다. "0"이 기록된 경우에 있어서, 노드(N1)는 0V, 노드(N2)는 3V이다. "1"이 기록된 경우에 있어서, 노드(N1)는 3V, 노드(N2)는 0V이다.
기록동작이 개시될 경우, SG3 및 SG4는 Vss로 설정되고, SG1, SG2 및 CG1 ∼ CG8은 시각(t1)에서 Vcc+Vth 또는 Vcc+2Vth로 설정된다. 본 실시예에 있어서, 메모리셀유니트((3))의 메모리셀(MC31, MC71, …)에 데이터를 기록함에 있어서, 데이터는 메모리셀 유니트((1), (2), (4))의 메모리셀에 기록되지 않는다. 본 예에서, 메모리셀유니트((1), (2), (4))의 채널은 비트선(BL0A, BL2A, BL4A, …)으로부터 충전된다. 본 실시예에 있어서, 비트선(BL0A, BL2A, BL4A, …)은 도 44의 센스증폭기(SA1)의 VA1에서 Vcc로 충전된다. 그 결과, 비선택 메모리셀의 채널은 Vcc-Vth 또는 Vcc로 충전된다. 이 때, 데이터가 기록된 메모리셀의 채널도 또한 Vcc-Vth 또는 Vcc로 충전된다. 메모리셀유니트((1), (2), (4)의 메모리셀의 채널을 충전하기 위한 충전하기 위한 방법의 경우, 그 채널은 BL0A, BL2A, BL4A, …, 또는 BL1A, BL3A, BL5A, … 로부터 충전된다.
센스증폭기(SA2)에 의해 래치된 데이터에 따라서, Vcc 또는 Vss(0V)는 비트선(BL1A, BL3A, BL5A, …)로 주어진다. 그 결과, 비선택 메모리셀유니트의 채널을 충전한 후 메모리셀(MC31)에 "0"을 기록할 경우, 비트선(BL1A)은 0V로 설정되고, 메모리셀(MC31)의 채널은 0V로 설정된다. 메모리 셀(MC31)에 "1"을 기록할 경우, 비트선(BL1A)은 Vcc(예컨대, 3V)로 설정되고, 메모리 셀(MC31)의 채널은 Vcc(-Vth)로 설정된다.
즉, 선택게이트(SG1, SG2)는 Vss로 설정되고, SG3은 Vsg1(예컨대, 0V)로 설정되며, SG4는 Vcc 또는 Vcc+Vth, 또는 Vcc+2Vth로 설정된다. 선택게이트(SG1)는 복수의 선택MOS트랜지스터용 공통게이트로서 이용된다. 선택게이트(SG2)도 또한 복수의 선택MOS트랜지스터용 공통게이트로서 이용된다. 게이트전극으로서 SG1 및 SG2를 갖춘 선택MOS트랜지스터는 직렬로 접속된다. 선택MOS트랜지스터중 적어도 하나는 오프된다. 데이터기록이 수행되지 않은 메모리셀유니트((1), (2), (4))의 SG3을 갖춘 선택MOS트랜지스터는 E형이기 때문에 오프된다. 메모리셀유니트((1), (2), (4))의 메모리셀의 채널은 Vcc(-Vth)에서 부유된다.
메모리셀(MC31, MC71, …)에 "1"을 기록할 경우, 이들 메모리셀의 채널은 비트선(BL1A, BL3A, …)이 Vcc이기 때문에 부유된다.
메모리셀(MC31, MC71, …)에 "0"을 기록할 경우, 이들 메모리셀의 채널은 비트선(BL1A, BL3A, …)이 0V이기 때문에 0V로 유지된다.
선택게이트(SG3)가 Vsg1(예컨대, 0V)로 설정된 후, 제어 게이트(CG1∼CG8)는 Vcc에서 중간전위(VM: 약 10V)로 변화된다. 그 결과, 데이터가 기록되지 않은 메모리셀유니트의 메모리셀의 채널과 "1"이 기록된 메모리셀(MC31, MC71, …)의 채널은 부유된다. 이들 채널은 제어게이트와 채널 사이의 용량조합에 의해 Vcc(-Vth)에서 중간전위(VM: 약 8V)로 증가된다. 데이터 "0"이 기록된 메모리셀(MC31, MC71, …)의 채널은 비트선이 0V이기 때문에 0V이다.
이들 채널이 Vcc(-Vth)에서 중간전위(VM)로 증가된 후, 제어게이트(CG1)는 중간전위(VM)에서 기록전압(Vpp: 20V)로 증가된다. 데이터가 기록되지 않은 메모리셀유니트((1), (2), (4))의 메모리셀의 채널과 "1"이 기록된 메모리셀유니트의 메모리셀의 채널은 중간전위(VM: 약 10V)이다. 제어게이트(CG1)는 Vpp(약 20V)이다. 이 때문에, 데이터 "0"은 이들 메모리셀에 기록되지 않는다. 그러나, "0"이 기록된 메모리셀의 채널이 0V이고, 제어게이트가 Vpp(약 20V)이기 때문에, 전자는 기판으로부터 부유게이트로 주입되고 데이터 "0"이 기록된다.
기록동작의 완료 후, 제어게이트, 선택게이트 및, 비트선은 순차적으로 방전되고, 기록동작이 완료된다.
마찬가지로, 메모리셀유니트((1))의 메모리셀(MC11, MC51, MC91, …)에 데이터를 기록하기 위해, 메모리셀유니트((2), (3), (4))의 메모리셀의 채널은 Vcc(또는 Vcc-Vth)로 충전된다. 그 후, 선택게이트(SG1)는 Vsg1로 설정되고, SG2는 Vsgh로 설정되며, SG3, SG4는 Vss로 설정된다. 그리고, 비트선(BL0A, BL2A, BL4A, …)은 Vcc 또는 Vss로 설정되고, 데이터는 메모리셀(MC11, MC51, MC91, …)로 전달된다.
마찬가지로, 메모리셀유니트((2))의 메모리셀(MC21, MC61,101, …)에 데이터를 기록하기 위해, 메모리셀유니트((1), (3), (4))의 메모리셀의 채널은 Vcc(또는, Vcc-Vth)로 충전된다. 그 후, 선택게이트(SG2)는 Vsg1로 설정되고, SG1은 Vsgh로 설정되며, SG3, SG4는 Vss로 설정된다. 그리고, 비트선(BL0A, BL2A, BL4A, …)은 Vcc 또는 Vss로 설정되고, 데이터는 메모리 셀(MC21, MC61, MC101, …)로 전달된다.
마찬가지로, 메모리셀유니트((4))의 메모리셀(MC41, MC81, …)에 데이터를 기록하기 위해, 메모리셀유니트((1), (2), (3))의 메모리셀의 채널은 Vcc(또는 Vcc-Vth)로 충전된다. 그 후, 선택게이트(SG4)는 Vsg1로 설정 되 고, SG3은 Vsgh로 설정되며, SG1, SG2는 Vss로 설정된다. 그리고, 비트선(BL1A, BL3A, … )은 Vcc 또는 Vss로 설정되고, 데이터는 메모리셀(MC41, MC81, …)로 전달된다.
기록동작의 종료 후에 기록동작이 충분히 수행되었는지를 검사하기 위해 검증동작이 수행된다(도 50). 독출시와 유사하게 검증독출시시에 선택게이트(SG3)는 Vsg1으로 설정되고, SG1, SG2 및 SG4는 단지 메모리셀 유니트(3)만을 선택하기 위해 Vsgh로 설정된다. 비트선이 프리챠지전위로부터 방전된 후에, 비트선은 기록데이터에 따라 재충전된다. 그 후, 비트선전위가 감지되어 기록데이터가 센스증폭기에 의해 래치된다. 검증동작시에 비트선의 재충전 및 센스증폭기의 동작은, 특히 "IEEE J.Soild-State circuit by T.Tanaka, et al., vol.29, pp. 1366-1373, 1994"에 기술되어 있다.
상기 문서에 있어서, 데이터는 열방향으로 배치된 총 메모리셀수의 1/4에 대응하는 메모리셀에 동시에 기록된다. 즉, 4개의 메모리셀 유니트 중에서 데이터가 동시에 기록된 메모리셀 유니트는 단지 하나이다.
본 발명의 제12실시예에 따르면, 데이터는 2개의 메모리 유니트에 거의 동시에 기록된다. 예컨대, 선택게이트(SG1, SG3)가 Vsg1(예컨대, 0V)으로 설정되고, 선택게이트(SG2, SG4)가 Vsgh로 설정되면, 데이터는 메모리셀 유니트(1,3)에 거의 동시에 기록된다. 이 경우에, 게이트전극으로서 선택게이트(SG1, SG2)를 갖춘 E형선택MOS트랜지스터가 턴오프되고, D형선택MOS트랜지스터가 턴온된다. 메모리셀 유니트(3)의 메모리셀(MC31, MC71, ....)의 기록데이터는 비트선(BL1A, BL3A, ...)으로부터 전달된다. 다시 말해서, "0" 기록의 경우에 있어서 메모리셀의 비트선 및 채널은 0V이다. "1" 기록의 경우에 있어서 비트선은 Vcc이고, 채널은 부유하도록 Vcc(-Vth)이다. 유사하게, 메모리셀 유니트(1)의 메모리셀(MC11, MC51, MC91, ...)의 기록데이터는 비트선(BL0A, BL2A, BL4A, ...)으로부터 전달된다.
더욱이, 예컨대 선택게이트(SG2, SG4)가 Vsg1로 설정되고, 선택게이트(SG1, SG3)가 Vsgh로 설정되면, 데이터는 메모리셀 유니트(2,4)에 거의 동시에 기록된다. 이 경우, 데이터가 비트선(BL1A, BL3A, BL5A, ...)으로부터 메모리셀 유니트(4)의 메모리셀로 전달되고, 데이터가 비트선(BL0A, BL2A, BL4A, ...)으로부터 메모리셀 유니트(2)의 메모리셀로 전달된다.
기록동작 후에, 기록동작이 충분히 수행되었는지를 검사하도록 검증동작이 수행된다.
상기 언급한 문서에 나타난 검증독출동작에 있어서,1개의 메모리셀의 데이터는 2개의 비트선을 이용해서 독출된다. 즉, 4개의 메모리셀 유니트중 하나의 데이터가 동시에 독출된다. 사실상 2개의 메모리셀 유니트의 데이터를 동시에 기록하도록 검증동작이 하나의 기록동작에 대해 2배로 수행된다. 2개의 메모리셀 유니트의 데이터를 거의 동시에 기록하기 위한 방법에 있어서, 검증독출이 각 메모리셀 유니트와 연결하여 수행되기 때문에, 2개의 메모리셀 유니트의 데이터를 기록하기 위한 총시간은 Tpr + 2Tvfy(Tpr : 기록펄스폭, Tvfy : 1회의 검증독출시간)이다. 하나의 메모리셀 유니트의 데이터를 거의 동시에 기록하기 위한 방법에 있어서,2개의 메모리셀 유니트에 대응하는 데이터를 기록하기 위한 총시간은 약 2(Tpr + Tvfy)이다. 따라서, 2개의 메모리셀 유니트의 데이터를 거의 동시에 기록하기 위한 방법에 따른 기록동작은 1개의 메모리셀 유니트의 데이터를 거의 동시에 기록하기 위한 방법에 따른 기록 동작보다 빠르다.
상기 언급한 문서에 있어서, 센스증폭기는 각 비트선에 접속된다. 이것은 1개의 센스증폭기가 2개의 비트선(도 51)에 접속된 소위 공통 센스증폭기 시스템에 이용할 수 있다. 이 경우, 기록 및 독출에 대한 타이밍챠트는 상기한 문서의 경우와 거의 동일하다.
본 발명에 따르면, 1개의 선택게이트를 공유하는 선택MOS트랜지스터에 대해서, 도통상태에 있고, 비도통상태에 있는 선택MOS트랜지스터가 제공될 수 있다. 또한, 동일 선택게이트를 갖춘 메모리셀에 있어서, 선택메모리셀 및 비선택메모리셀은 4개의 상기 선택게이트를 준비하여 용이하게 실현할 수 있다.
선택MOS트랜지스터의 임계전압 및 선택게이트에 인가되는 전압은 임의로 설정될 수 있다. 메모리셀의 일단에 직렬로 접속된 트랜지스터중 하나는 2종류의 임계전압, 즉 Vtd1, Vtd2(Vtd1＞Vtd2)를 갖는다. 선택게이트에 인가되는 전압은 Vsghd(Vsghd＞Vtd1)와 Vsg1d(Vtd1＞Vsg1d＞Vtd2)이다. 다른 트랜지스터는 2종류의 임계전압, 즉 Vte1, Vte2(Vte1＞Vte2)를 갖는다. 선택게이트에 인가되는 전압은 Vsghe(Vsghe＞Vte1)와 Vsgle(Vte1＞Vsgle＞Vte2)이다. 더욱이, 메모리셀의 타단에 직렬로 접속된 트랜지스터중 하나는 2종류의 임계전압, 즉 Vts1, Vts2(Vts1＞Vts2)를 갖는다. 선택게이트에 인가되는 전압은 Vsghs(Vsghs＞Vts1)와 Vsgls(Vts1＞Vsgls＞Vts2)이다. 다른 트랜지스터는 2종류의 임계전압, 즉 Vtp1, Vtp2(Vtp1＞Vtp2)를 갖는다. 선택게이트에 인가되는 전압은 Vsghp(Vsghp＞Vtp1)와 Vsglp(Vtp1＞Vsglp＞Vtp2)이다.
상기한 문서에서 설명한 경우와 다르게, Vtd1=Vte1=Vts1=Vtp1, Vtd2=Vte2=Vts2=Vtp2, Vsghd=Vsghe=Vsghs=Vsghp 및, Vsgld=Vsgle=Vsgls=Vsglp를 설정할 필요가 없다. 선택게이트에 인가되는 전압 및 임계전압은 임의로 설정될 수 있다. 예컨대, 메모리셀의 일단에 직렬로 접속된 트랜지스터중 하나는 2.5V, 0.5V의 2종류의 임계전압을 갖는다. 다른 트랜지스터는 1V, -2V의 2종류의 임계전압을 갖는다. 메모리셀의 타단에 직렬로 접속된 트랜지스터중 하나는 -1V, -3V의 2종류의 임계전압을 갖는다. 다른 트랜지스터는 0.8V, - 2.5V의 2종류의 임계전압을 갖는다.
메모리셀의 일단에 직렬로 접속된 2개의 선택게이트중 하나에 인가되는 전압은 Vsgh=3V, Vsgl=1.5V로 설정해도 된다. 다른 선택게이트에 인가되는 전압은 Vsgh=2V, Vsgl=-0.5V로 설정해도 된다. 메모리셀의 타단에 직렬로 접속된 2개의 선택게이트중 하나에 인가되는 전압은 Vsgh=0V, Vsgl=-2V로 설정해도 된다. 다른 선택게이트에 인가되는 전압은 Vsgh=4V, Vsgl=-1V로 설정해도 된다.
하나의 NAND 열에 접속된 4개의 선택MOS트랜지스터의 임계전압은 거의 동일하다. 예컨대, 하나의 NAND 열에 접속된 4개의 선택MOS트랜지스터의 임계전압은 0.8V로 설정된다. NAND 열에 공통으로 선택MOS트랜지스터의 전극게이트를 이용하여 다른 NAND셀의 일단에 직렬로 접속된 2개의 선택MOS트랜지스터중 하나의 임계전압은 0.8V 및 2V이다. 다른 선택MOS트랜지스터의 임계전압은 0.8V와 -1V이다. 메모리셀의 타단에 직렬로 접속된 2개의 선택MOS트랜지스터의 임계전압은 0.8V와 -1V이다. NAND셀의 일단에 직렬로 접속된 2개의 선택게이트중 하나에 인가되는 전압은 Vsgh=3V, Vsgl=1.4V로 설정된다. 다른 선택게이트에 인가되는 전압은 Vsgh=3V, Vsgl=0V로 설정된다. NAND셀의 타단에 직렬로 접속된 2개의 선택게이트중 하나에 인가되는 전압은 Vsgh=3V, Vsgl=0V로 설정된다. 선택게이트의 임계전압은, 물론 정의 값 또는 부의 값이어도 된다. 또한, 선택게이트에 인가되는 전압도 부의 값이어도 된다.
Vsgh가 Vcc보다 높으면, 선택MOS트랜지스터의 콘덕턴스가 증가되고(즉, 저항의 감소), 따라서 NAND셀 열에 흐르는 셀전류가 증가된다. 그 결과, 비트선 방전시간이 감소되고, 따라서 검증독출속도가 증가된다. Vsgh는, 예컨대 칩의 승압회로에 의해 Vcc에서 승압된다.
선택MOS트랜지스터의 임계전압중 보다 높은 값은 Vcc보다 높은 전압(예컨대, 3.5V)으로 설정해도 된다. 이 경우, 예컨대 상기 임계전압을 갖는 선택MOS트랜지스터가 독출 또는 검증독출시에 온되도록, 칩의 승압회로에 의해 4V가 선택게이트에 인가된다.
임계전압을 변화시키는 방법으로서, 다음과 같은 방법을 고려할 수 있다.
특히, 선택MOS트랜지스터의 게이트의 산화막의 두께가 변화된다. 선택MOS트랜지스터에 채널도프된 불순물의 농도가 변화된다. 또는, 불순물이 선택MOS트랜지스터에 채널도프되었는지에 따라 임계전압의 차를 만들 수 있다. 또한, 선택MOS트랜지스터의 채널길이를 변화시켜 임계전압을 변화시킬 수도 있다. 즉, 임계전압이 짧은 채널길이를 갖는 트랜지스터의 단채널효과에 의해 감소되기 때문에, 이런 종류의 트랜지스터는 I형 트랜지스터 또는 D형 트랜지스터로서 이용될 수 있다. 더욱이, 제조공정이 상기한 방법에 새롭게 부가되지 않더라도, 주변회로의 채널도프와 같은 다른 제조공정이 이용될 수도 있다. 한 방법에 있어서, 선택MOS트랜지스터의 임계전압의 차에 의해, 소정 임계전압이 기판바이어스에 의해 얻어질 수 있다.
[실시예 13]
본 실시예는 도 41의 D형 선택MOS트랜지스터가 I형 선택MOS트랜지스터로 변환된 경우를 나타낸다. 즉, 도 41의 D형 선택MOS트랜지스터의 임계전압이, 예컨대 0.5V로 변화된다. 이러한 구성의 도면은 생략한다. E형 선택MOS트랜지스터의 임계전압이 2V로 설정되고, I형 선택MOS트랜지스터의 임계전압이 0.5V로 설정되면, E형 및 I형 선택MOS트랜지스터가 온됨으로써, 전압이 3V로 설정된다. 더욱이, E형 선택MOS트랜지스터가 온되고, I형 선택MOS트랜지스터가 오프됨으로써, 전압이 1.5V로 설정된다. 독출동작 및 기록동작은 제12실시예와 거의 동일한 방법으로 수행된다.
선택MOS트랜지스터의 저임계전압(I형)을 설정하기 위해 기판의 농도를 감소시키기 위한 방법이 고려될 수 있다. 기판의 농도가 낮은 I형 트랜지스터에 있어서, 게이트전압이 인가되지 않더라도, 드레인과 기판 사이의 공핍층은 드레인전압이 인가되면 확장된다. 그 결과, 드레인과 기판 사이의 공핍층 및 소스와 기판 사이의 공핍층이 서로 용이하게 접속될 수 있다(펀치 스루(punch through). I형 선택MOS트랜지스터의 펀치 스루의 항복전압을 증가시키기 위해, I형 선택MOS트랜지스터의 채널길이(L)가 증가된다.
[실시예 14]
도 41의 D형 선택MOS트랜지스터의 임계전압이 약 -8V로 설정되면, 종래의 NAND형 EEPROM과 같은 기록방법을 실행할 수 있다(기록 비선택 메모리셀의 채널이 부유되지 않는다). 예컨대, 도 41의 메모리셀(MC31)의 데이터 기록을 위해, SG1, SG2는 0V로 설정되고, SG3은 0V로 설정되며, SG4는 VM10(약 10V)로 설정되고, CG1은 Vpp로 설정되며, CG2 ∼ CG8은 VM10으로 설정된다. 데이터 "1" 기록을 위해, BL1A는 0V로 설정된다. 데이터 "0"기록을 위해 BL1A는 0V로 설정된다. 그 결과, "1"이 기록된 메모리셀(MC31)의 채널은 비트선(BL1A)에서 중간전위(약 8V)로 변화된다.
기록동작이 수행되지 않은 메모리셀유니트((1), (2), (4))에 대해서는, 제12실시예에 나타낸 바와 같이, 메모리셀유니트((1), (2), (4))의 메모리셀의 채널은 기록전위가 비트선(BL1A)에서 기록메모리셀(MC31)로부터 바이어스되기전에 Vcc(-Vth)로 설정되도 된다. 기록동작 중, 비선택 메모리셀유니트((1), (2), (4))의 SG3이 오프되기 때문에, 메모리셀의 채널은 부유된다. 그 결과, 제12실시예에서 설명한 바와 같이, 제어게이트를 VM8 또는 Vpp로 끌어 올릴 경우에, 메모리셀의 채널은 기록 비선택전위(VM8)로 설정되고, "0"기록은 제어게이트와 채널의 커플링(coupling)에 의해 방지된다.
내용 없음.

Claims (9)

  1. 적어도 i-상태와 j-상태(j≠i, j＞i)를 포함하는 3개 이상의 논리상태를 기억하는 복수의 메모리셀과,
    상기 메모리셀에 소정의 상태가 충분히 프로그램되었는가를 검출하기 위한 기록검증회로를 구비하여 구성되고,
    상기 기록검증회로가 상기 메모리셀에 "i"상태가 불충분하게 프로그램된 것을 검출할 경우, i-상태 프로그래밍 동작 및 j-상태 프로그래밍 동작과, i-상태 검증독출동작 및 j-상태 검증독출동작이 수행되며,
    상기 기록검증회로가 상기 메모리셀에 i-상태가 충분히 프로그램된 것을 검출한 후, j-상대 프로그래밍 동작 및 j-상태 검증독출동작은 상기 메모리셀에 j-상태가 충분히 프로그램될 때까지 수행되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 기록검증회로는 데이터검출 MOS트랜지스터 유니트를 포함하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제2항에 있어서, 상기 기록검증회로는 플립플롭회로를 포함하고, 상기 데이터검출 MOS트랜지스터 유니트는 게이트가 상기 플립플롭회로에 접속된 복수의 데이터검출 MOS트랜지스터를 포함하며, 상기 복수의 데이터검출 MOS트랜지스터는 직렬로 접속된 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제2항에 있어서, 상기 복수의 데이터검출 MOS트랜지스터 유니트는 병렬로 접속되고 데이터 "i"가 기록되는 메모리셀이 데이터 "i"의 메모리상태에 도달되었는가를 일괄검출하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제1항에 있어서, 상기 각 메모리셀은 반도체층상에 전하축적층과 제어게이트로 이루어지고, NAND셀 구조가 직렬로 상기 복수의 메모리셀을 접속함으로써 형성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 제1항에 있어서, 상기 각 메모리셀은 반도체층상에 전하축적층과 제어게이트로 이루어지고, NOR셀 구조가 형성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 제1항에 있어서, 소거상태와 i-상태간 임계전압의 차는 소거상태와 j-상태간 임계전압의 차보다 작은 것을 특징으로 하는 불휘발성 반도체기억장치.
  8. 적어도 i-상태와 j-상태(j≠i, j＞i)를 포함하는 3개 이상의 논리상태를 기억하는 복수의 메모리셀과,
    프로그래밍 데이터를 래칭하기 위한 데이터 래치회로 및,
    상기 데이터 래치회로에서 래치된 데이터를 프로그래밍/검증하고, 메모리셀에 소정 상태가 충분히 프로그램되었는가를 검출하기 위한 기록검증회로를 구비하여 구성되며,
    i-상태 프로그래밍 데이터를 래치하는 상기 래치회로의 내용이, 상기 메모리셀에 i-상태가 충분히 프로그램되면 i번째 프로그래밍 금지 데이터로 변경되며,
    j-상태 프로그래밍 데이터를 래치하는 상기 래치회로의 내용이, 상기 메모리셀에 j-상태가 충분히 프로그램되면 J번째 프로그래밍 금지 데이터로 변경되며,
    상기 메모리셀에 i-상태가 불충분하게 프로그램되고 i-상태 프로그래밍 데이터를 래치하는 상기 래치회로의 내용이 i번째 프로그래밍 금지 데이터로 변경되지 않는 것을 상기 기록검증회로가 검출하면, i-상태 프로그래밍 및 j-상태 프로그래밍 동작과, i-상태 검증독출동작 및 j-상태 검증독출동작이 수행되고,
    상기 메모리셀에 i-상태가 충분히 프로그램되고 i-상태 프로그래밍 데이터를 래치하는 상기 래치회로의 내용이 i번째 프로그래밍 금지 데이터로 변경된 것을 상기 기록검증회로가 검출하면, 상기 메모리셀에 j-상태가 충분히 프로그램될 때까지 j-상태 프로그래밍 동작과 j-상태 검증독출동작이 수행되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  9. 제8항에 있어서, 소거상태와 i-상태간 임계전압의 차가 소거상태와 j-상태간 임계전압의 차보다 작은 것을 특징으로 하는 불휘발성 반도체기억장치.
KR1019960053594A 1995-11-13 1996-11-13 불휘발성 반도체기억장치 KR100253868B1 (ko)

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JP29405795A JP3400214B2 (ja) 1995-11-13 1995-11-13 不揮発性半導体記憶装置
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JP95-295137 1995-11-14
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JP9862696A JP3172086B2 (ja) 1995-11-14 1996-04-19 不揮発性半導体記憶装置

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