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KR100697285B1 - 워드라인과 선택라인 사이에 보호라인을 가지는 낸드플래시 메모리 장치 - Google Patents

워드라인과 선택라인 사이에 보호라인을 가지는 낸드플래시 메모리 장치 Download PDF

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KR100697285B1
KR100697285B1 KR1020050039433A KR20050039433A KR100697285B1 KR 100697285 B1 KR100697285 B1 KR 100697285B1 KR 1020050039433 A KR1020050039433 A KR 1020050039433A KR 20050039433 A KR20050039433 A KR 20050039433A KR 100697285 B1 KR100697285 B1 KR 100697285B1
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KR
South Korea
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line
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voltage
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word
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KR1020050039433A
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박기태
최정달
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삼성전자주식회사
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Abstract

본 발명은 셀 스트링 구조를 가지는 낸드 플래시 메모리 장치에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 장치는 워드라인과 선택라인 사이에 보호라인(Shield Line)을 갖는다. 보호라인은 프로그램 동작시 워드라인과 선택라인 사이의 라인 커패시턴스 커플링을 줄여서, 프로그램 금지 셀의 채널 전압이 누설되는 것을 방지한다. 본 발명에 의하면, 프로그램 동작시 프로그램 금지 셀이 프로그램되는 문제를 개선할 수 있다.

Description

워드라인과 선택라인 사이에 보호라인을 가지는 낸드 플래시 메모리 장치 {NAND FLASH MEMORY DEVICE HAVING SHIELD LINE BETWEEN WORD LINE AND SELECTION LINE}
도 1은 종래 기술에 따른 낸드 플래시 메모리 장치의 셀 스트링 구조를 보여주는 회로도이다.
도 2는 도 1에 낸드 플래시 메모리 장치의 셀 스트링 구조에서 프로그램 동작시 바이어스 조건을 보여주는 타이밍도이다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링 구조를 보여주는 회로도이다.
도 4는 도 3에 도시된 낸드 플래시 메모리 장치의 셀 스트링의 일부분을 보여주는 단면도이다.
도 5는 본 발명의 바람직한 제 2 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링 구조를 보여주는 회로도이다.
도 6은 도 5에 도시된 낸드 플래시 메모리 장치의 셀 스트링의 일부분을 보여주는 단면도이다.
도 7은 본 발명의 바람직한 제 3 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링 구조를 보여주는 회로도이다.
도 8은 본 발명에 따른 낸드 플래시 메모리 장치에서 프로그램 동작이 진행되는 동안에 워드라인들(WL0~WL31), 선택라인들(GSL, SSL), 그리고 보호라인들(SL1, SL2)에 인가되는 전압을 보여주는 타이밍도이다.
도 9는 본 발명에 따른 낸드 플래시 메모리 장치에서 다수의 보호라인을 하나의 드라이버로 구동하는 것을 보여주는 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 워드라인과 선택라인 사이에 보호라인을 가지는 낸드 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 크게 노어형과 낸드형으로 구분된다.
도 1은 종래 기술에 따른 낸드 플래시 메모리 장치의 셀 스트링 구조를 보여주는 회로도이다. 도 1을 참조하면, 하나의 셀 스트링(cell string)에는 접지 선택 트랜지스터(Ground Selection Transistor; GST), 직렬로 연결된 다수의 메모리 셀들(MC0~MC31), 그리고 스트링 선택 트랜지스터(String Selection Transistor; SST)가 직렬로 연결되어 있다. 접지 선택 트랜지스터(GST)는 공통소스라인(Common Source Line; CSL)에 연결되어 있고, 스트링 선택 트랜지스터(SST)는 비트라인(BL)에 연결되어 있다.
다수의 메모리 셀들(MC0~MC31)의 게이트에는 워드라인 전압을 인가하기 위한 워드라인들(WL0~WL31)이 연결되어 있다. 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택라인(String Selection Line; SSL)이 연결되어 있고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택라인(Ground Selection Line; GSL)이 연결되어 있다.
프로그램을 원하는 메모리 셀(이하, '프로그램 셀'이라 함)이 연결되어 있는 비트라인(PGM_BL)에는 0V가 인가되고, 프로그램을 원하지 않은 메모리 셀(이하, '프로그램 금지 셀' 이라함)이 연결되어 있는 비트라인(IHB_BL)에는 전원전압(Vcc)이 인가된다.
예를 들어, 접지 선택라인(GSL)에 인접한 워드라인(WL0)에 연결된 메모리 셀들(MC0', MC0)이 프로그램된다고 가정한다. 프로그램 동작시 선택된 워드라인(WL0)에는 프로그램 전압(Vpgm)이 인가되고, 비선택 워드라인들(WL1~WL31)에는 패스 전압(Vpass)이 인가된다. 이때 프로그램 셀(MC0')은 데이터 '0'에 해당하는 문턱전압 을 갖고, 프로그램 금지 셀(MC0)은 소거 상태, 즉 데이터 '1'에 해당하는 문턱전압을 갖는다.
도 2는 도 1에 낸드 플래시 메모리 장치의 셀 스트링 구조에서 프로그램 동작을 수행하기 위한 바이어스 조건을 보여주는 타이밍도이다. 도 2는 프로그램 동작이 진행되는 동안 프로그램 금지 셀(MC0)과 프로그램 셀(MC0')의 채널 전압의 변화를 보여준다.
프로그램 동작이 시작되면, 프로그램 셀(MC0')의 비트라인(PGM_BL)은 0V로, 프로그램 금지 셀(MC0)의 비트라인(IHB_BL)은 전원전압(Vcc)으로 각각 세트업(setup) 된다.
t1에서 스트링 선택라인(SSL)에 전원전압(Vcc)이 인가된다. 이때 프로그램 금지 셀(MC0)의 채널 전압은 (Vcc-Vth)이다. 여기에서, Vth는 스트링 선택 트랜지스터(SST)의 문턱전압이다. 그리고 스트링 선택 트랜지스터(SST)는 컷-오프(Cut-off) 상태가 된다.
t2에서 스트링 선택라인(SSL)에 인가되는 전압을 문턱전압(Vth)보다 높고 전원전압(Vcc) 보다 낮은 전압(Vsel)으로 낮춘다. 이는 스트링 선택 트랜지스터(SST)를 보다 강한 컷-오프 상태로 만들기 위함이다.
t3에서 선택된 워드라인(WL0) 및 비선택된 워드라인들(WL1~WL31)에 약 8V에 해당하는 고전압을 인가한다. 이때 인가되는 고전압을 패스 전압(Vpass)이라 한다. 선택된 워드라인(WL0)을 통해 프로그램 금지 셀(MC0)의 게이트에 패스 전압(Vpass)이 인가되면, 프로그램 금지 셀(MC0)의 게이트와 채널 사이의 커패시턴스 커플링(capacitance coupling) 현상이 발생한다. 커패시턴스 커플링 현상으로 인해, 채널 전압은 부스트 전압(Vboost)으로 상승한다. 이러한 현상을 셀프-부스팅(Self-Boosting)이라고 한다. 여기에서, 상승한 부스트 전압(Vboost)은 프로그램 금지 셀(MC0)에서 F-N 터널링이 일어나지 않도록 한다.
그러나 도 2에서 보는 바와 같이, 워드라인들(WL0~WL31)에 패스 전압(Vpass)이 인가될 때, 순간적으로 접지 선택라인(GSL)과 스트링 선택라인(SSL)의 전압이 증가하는 현상이 발생한다. 이러한 현상은 워드라인(WL0)과 접지 선택라인(GSL) 사이 또는 워드라인(WL31)과 스트링 선택라인(SSL) 사이의 라인 커패시턴스 커플링(Line Capacitance Coupling) 때문에 발생한다.
라인 커패시턴스 커플링에 의해 접지 선택라인(GSL)과 스트링 선택라인(SSL)의 전압은 순간적으로 상승한다. 접지 선택라인(GSL) 또는 스트링 선택라인(SSL)의 전압이 상승하면, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)는 컷-오프(cut-off) 상태를 유지하지 못하고 순간적으로 턴-온 된다. 이때, 셀프 부스팅(Self-Boosting)에 의해 상승한 프로그램 금지 셀(MC0)의 채널 전압(Vboost)은 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)를 통해 누설된다. 도 2에서 보는 바와 같이, 프로그램 금지 셀(MC0)의 채널 전압(Vboost)이 낮아진다.
t4에서 선택된 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되면, 프로그램 셀(MC0')은 F-N 터널링 현상에 의해 채널에 있던 전자가 플로팅 게이트로 주입된다. 프로그램 금지 셀(MC0)에서는 F-N 터널링 현상이 일어나지 않기 때문에 채널의 전자가 플로팅 게이트로 주입되지 않아야 한다.
그러나 도 2에서 보는 바와 같이, 프로그램 금지 셀(MC0)의 채널 전압이 낮아지면 프로그램 금지 셀(MC0)에서도 F-N 터널링 현상이 일어나게 된다. 즉, 프로그램 금지 셀(MC0)이 원하지 않게 프로그램되는 되는 문제가 발생한다. 이는 메모리 셀의 프로그램 산포 특성을 떨어뜨리는 요인이 되고 있다. 특히, 하나의 메모리 셀이 다수 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell)에서는 메모리 셀의 프로그램 산포 특성이 매우 중요하다. 따라서 멀티 레벨 셀을 프로그램하는 경우에 워드라인과 선택라인 사이의 커패시턴스 커플링에 의한 채널 전압의 누설은 더욱 문제가 된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 동작시 워드라인과 선택라인 사이의 커패시턴스 커플링을 줄여서 프로그램 금지 셀이 프로그램 되는 것을 방지하는 낸드 플래시 메모리 장치를 제공하는 데 있다.
본 발명에 따른 셀 스트링 구조를 가지는 낸드 플래시 메모리 장치는, 메모리 셀에 워드라인 전압을 인가하기 위한 워드라인; 상기 메모리 셀과 직렬 연결된 선택 트랜지스터에 선택 전압을 인가하기 위한 선택라인; 및 상기 워드라인과 상기 선택라인 사이에 위치하며, 프로그램 동작시 상기 워드라인과 상기 선택라인 사이의 커패시턴스 커플링을 줄이기 위한 보호라인을 포함한다.
이 실시예에 있어서, 상기 보호라인은 상기 메모리 셀과 상기 선택 트랜지스터에 공유되어 있는 도핑 영역 상(上)에 형성되어 있는 것을 특징으로 한다.
이 실시예에 있어서, 상기 워드라인과 상기 보호라인 사이의 거리 및 상기 보호라인과 상기 선택라인 사이의 거리는 인접한 워드라인들 사이의 거리와 동일한 것을 특징으로 한다.
이 실시예에 있어서, 상기 메모리 셀에 프로그램 전압이 인가되기 전에, 상기 보호라인에 0V 이상 패스전압(Vpass) 이하의 보호전압이 인가된다. 상기 보호전압은 스텝 전압이다. 프로그램 동작시 상기 선택라인에 선택전압이 인가될 때, 상기 보호전압이 상기 보호라인에 인가된다.
이 실시예에 있어서, 상기 보호라인은 전도성 물질로 제조되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 메모리 셀은 프로그램 금지 셀인 것을 특징으로 한다.
본 발명에 따른 셀 스트링 구조를 가지는 낸드 플래시 메모리 장치의 다른 일면은, 메모리 셀에 워드라인 전압을 인가하기 위한 워드라인; 상기 메모리 셀과 직렬 연결된 선택 트랜지스터에 선택 전압을 인가하기 위한 선택라인; 및 상기 워드라인과 상기 선택라인 사이에 위치하며, 상기 메모리 셀과 상기 선택 트랜지스터 사이에 연결된 보호 트랜지스터에 보호전압을 인가하기 위한 보호라인을 포함하되, 프로그램 동작시 상기 워드라인에 프로그램 전압이 인가되기 전에 상기 보호라인에 보호전압이 인가되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 보호 트랜지스터는 상기 메모리 셀과 동일한 구조를 갖는다. 이때 상기 보호전압은 0V 이상 패스전압(Vpass) 이하이다. 상기 보호전압은 스텝 전압이다. 프로그램 동작시 상기 선택라인에 선택전압이 인가될 때, 상기 보호전압이 상기 보호라인에 인가된다.
이 실시예에 있어서, 상기 보호 트랜지스터는 상기 선택 트랜지스터와 동일한 구조를 갖는다.
이 실시예에 있어서, 상기 워드라인과 상기 보호라인 사이의 거리 및 상기 보호라인과 상기 선택라인 사이의 거리는 인접한 워드라인들 사이의 거리와 동일하다.
본 발명에 따른 셀 스트링 구조를 가지는 낸드 플래시 메모리 장치의 또 다른 일면은, 접지 선택 트랜지스터, 직렬 연결된 다수의 메모리 셀들, 그리고 스트링 선택 트랜지스터가 직렬로 연결되며; 상기 다수의 메모리 셀들에 워드라인 전압을 인가하기 위한 다수의 워드라인들; 상기 접지 선택 트랜지스터에 제 1 선택 전압을 인가하기 위한 접지 선택라인; 상기 스트링 선택 트랜지스터에 제 2 선택 전압을 인가하기 위한 스트링 선택라인; 상기 다수의 워드라인들과 상기 접지 선택라인 사이에 위치하며, 프로그램 동작시 상기 다수의 워드라인들과 상기 접지 선택라인 사이의 커패시턴스 커플링을 줄이기 위한 제 1 보호라인; 및 상기 다수의 워드라인들과 상기 스트링 선택라인 사이에 위치하며, 프로그램 동작시 상기 다수의 워드라인들과 상기 스트링 선택라인 사이의 커패시턴스 커플링을 줄이기 위한 제 2 보호라인을 포함한다.
이 실시예에 있어서, 프로그램 동작시 상기 메모리 셀에 프로그램 전압이 인가되기 전에, 0V 이상 패스전압(Vpass) 이하의 보호전압이 상기 제 1 및 제 2 보호라인에 인가되는 것을 특징으로 한다. 상기 접지 선택라인 및 상기 스트링 선택라인에 제 1 및 제 2 선택전압이 각각 인가될 때, 상기 보호전압이 상기 제 1 및 제 2 보호라인에 인가된다.
이 실시예에 있어서, 상기 보호전압은 하나의 드라이버를 통해 상기 제 1 및 제 2 보호라인에 동시에 인가되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링 구조를 보여주는 회로도이다. 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링에는 접지 선택 트랜지스터(GST), 직렬로 연결된 다수의 메모리 셀들(MC0~MC31), 그리고 스트링 선택 트랜지스터(SST)가 직렬로 연결되어 있다. 접지 선택 트랜지스터(GST)는 공통소스라인(CSL)에 연결되어 있고, 스트링 선택 트랜지스터(SST)는 비트라인(BL)에 연결되어 있다.
다수의 메모리 셀들(MC0~MC31)의 게이트에는 워드라인 전압을 인가하기 위한 다수의 워드라인들(WL0~WL31)이 연결되어 있다. 여기에서, 워드라인 전압은 프로그램 동작시에 인가되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass) 등을 포함한다. 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택라인(GSL)이 연결되어 있고, 스 트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택라인(SSL)이 연결되어 있다.
프로그램 동작시, 프로그램 셀(MC0')이 연결되어 있는 비트라인(PGM_BL)에는 0V가 인가되고, 프로그램 금지 셀(MC0)이 연결되어 있는 비트라인(IHB_BL)에는 전원전압(Vcc)이 인가된다. 그리고 프로그램 동작시, 선택된 워드라인(Selected WL, WL0)에는 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드라인(Non-Selected WL, WL1~WL31)에는 패스 전압(Vpass)이 인가된다.
도 3을 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치의 셀 스트링은 워드라인(WL0)과 접지 선택라인(GSL) 사이 또는 워드라인(WL31)과 스트링 선택라인(SSL) 사이에 보호라인(Shield Line; SL)을 가지고 있다. 제 1 보호라인(SL1)은 워드라인(WL0)과 접지 선택라인(GSL) 사이에 있고, 제 2 보호라인(SL2)은 워드라인(WL31)과 스트링 선택라인(SSL) 사이에 있다. 상기 제 1 및 제 2 보호라인(SL1, SL2)은 프로그램 동작시 워드라인들(WL0~WL31)에 워드라인 전압이 인가될 때, 워드라인(WL0 또는 WL31)과 선택라인(GSL 또는 SSL) 사이의 커패시턴스 커플링을 줄여준다.
프로그램 동작이 진행되는 동안에, 워드라인들(WL0~WL31), 선택라인들(GSL, SSL), 그리고 보호라인들(SL1, SL2)에 인가되는 전압은 후술되는 도 8을 참조하여 상세히 설명된다.
도 4는 도 3에 도시된 낸드 플래시 메모리 장치의 셀 스트링의 일부분을 보여주는 단면도이다. 도 4를 참조하면, 접지 선택 트랜지스터(GST)의 채널 길이(Ls)는 메모리 셀(MC0, MC1)의 채널 길이(Lc)보다 길다. 그리고 접지 선택 트랜지스터 (GST)와 메모리 셀(MC0) 사이의 거리는 메모리 셀들(MC0, MC1) 사이의 거리(S1) 보다 길다. 이는 프로그램 동작시 셀프 부스팅에 의해 상승한 프로그램 금지 셀(MC0)의 채널 전압이 접지 선택 트랜지스터(GST)를 통해 누설되는 것을 방지하기 위함이다.
도 4를 참조하면, 제 1 보호라인(SL1)은 메모리 셀(MC0)과 접지 선택 트랜지스터(GST)에 공유되어 있는 n+ 도핑 영역 위에 형성되어 있다. 제 1 보호라인(SL1)은 폴리 실리콘 또는 메탈 등 전도성 물질로 제조된다. 그리고 워드라인(WL0)과 제 1 보호라인(SL1) 사이의 거리(S1) 및 제 1 보호라인(SL1)과 접지 선택라인(GSL) 사이의 거리(S1)는 인접한 워드라인들(WL0, WL1) 사이의 거리(S1)와 동일하다.
도 5는 본 발명의 바람직한 제 2 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링 구조를 보여주는 회로도이다. 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링은 메모리 셀들(MC0~MC31), 선택 트랜지스터들(GST, SST), 그리고 보호 셀들(Shield Cells; SC)을 포함한다. 도 5를 참조하면, 하나의 셀 스트링에는 접지 선택 트랜지스터(GST), 제 1 보호 셀(SC1), 직렬로 연결된 다수의 메모리 셀들(MC0~MC31), 제 2 보호 셀(SC2), 그리고 스트링 선택 트랜지스터(SST)가 직렬로 연결되어 있다.
제 1 보호 셀(SC1)은 접지 선택 트랜지스터(GST)와 메모리 셀(MC0) 사이에 연결되어 있으며, 제 1 보호라인(SL1)을 통해 보호전압을 입력받는다. 프로그램 동작시, 제 1 보호 셀(SC1) 및 제 1 보호라인(SL1)은 프로그램 금지 셀(MC0)에 워드라인 전압이 인가될 때 워드라인(WL0)과 접지 선택라인(GSL) 사이의 커패시턴스 커 플링을 줄여준다.
제 2 보호 셀(SC2)은 스트링 선택 트랜지스터(SST)와 메모리 셀(MC31) 사이에 연결되어 있으며, 제 2 보호라인(SL2)을 통해 보호전압을 입력받는다. 프로그램 동작시, 제 2 보호 셀(SC2) 및 제 2 보호라인(SL2)은 메모리 셀(MC31)에 워드라인 전압이 인가될 때 워드라인(WL31)과 스트링 선택라인(SSL) 사이의 커패시턴스 커플링을 줄여준다.
프로그램 동작이 진행되는 동안에, 워드라인들(WL0~WL31), 선택라인들(GSL, SSL), 그리고 보호라인들(SL1, SL2)에 인가되는 전압은 후술되는 도 8을 참조하여 상세히 설명된다.
도 6은 도 5에 도시된 낸드 플래시 메모리 장치의 셀 스트링의 일부분을 보여주는 단면도이다. 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링에서, 보호 셀(SC)은 메모리 셀(MC)과 동일한 구조를 갖는다.
도 6을 참조하면, 제 1 보호 셀(SC1)은 메모리 셀(MC0)과 접지 선택 트랜지스터(GST) 사이에 형성되어 있으며, 메모리 셀들(MC0)과 동일한 채널 길이(Lc)를 갖는다. 워드라인(WL0)과 제 1 보호라인(SL1) 사이의 거리(S1) 및 제 1 보호라인(SL1)과 접지 선택라인(GSL) 사이의 거리(S1)는 인접한 워드라인들(WL0, WL1) 사이의 거리(S1)와 동일하다.
도 7은 본 발명의 바람직한 제 3 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링 구조를 보여주는 회로도이다. 본 발명의 제 3 실시예에 따른 낸드 플래시 메모리 장치의 셀 스트링은 메모리 셀들(MC0~MC31), 선택 트랜지스터들(GST, SST), 그리고 보호 트랜지스터들(Shield Transistors; ST)을 포함한다. 도 7을 참조하면, 하나의 셀 스트링에는 접지 선택 트랜지스터(GST), 제 1 보호 트랜지스터(ST1), 직렬로 연결된 다수의 메모리 셀들(MC0~MC31), 제 2 보호 트랜지스터(ST2), 그리고 스트링 선택 트랜지스터(SST)가 직렬로 연결되어 있다.
보호 트랜지스터들(ST1, ST2)은 선택 트랜지스터들(GST, SST)과 동일한 구조를 가지는 MOS 트랜지스터로 구성된다. 제 1 보호 트랜지스터(ST1)는 접지 선택 트랜지스터(GST)와 메모리 셀(MC0) 사이에 위치하며, 제 1 보호라인(SL1)을 통해 보호전압을 입력받는다. 제 2 보호 트랜지스터(ST2)는 스트링 선택 트랜지스터(SST)와 메모리 셀(MC31) 사이에 연결되어 있으며, 제 2 보호라인(SL2)을 통해 보호전압을 입력받는다. 프로그램 동작시, 보호 트랜지스터들(ST1, ST2) 및 보호라인들(SL1, SL2)은 메모리 셀들(MC0~MC31)에 워드라인 전압이 인가될 때 워드라인(WL)과 선택라인(SL) 사이의 커패시턴스 커플링을 줄여준다.
프로그램 동작이 진행되는 동안에, 워드라인들(WL0~WL31), 선택라인들(GSL, SSL), 그리고 보호라인들(SL1, SL2)에 인가되는 전압은 후술되는 도 8을 참조하여 상세히 설명된다.
도 8은 본 발명에 따른 낸드 플래시 메모리 장치에서 프로그램 동작이 진행되는 동안에 워드라인들(WL0~WL31), 선택라인들(GSL, SSL), 그리고 보호라인들(SL1, SL2)에 인가되는 전압을 보여주는 타이밍도이다.
먼저, 프로그램 동작이 시작되면 프로그램 셀(MC0')이 연결되어 있는 비트라인(PGM_BL)은 0V로 세트업 되고, 프로그램 금지 셀(MC0)이 연결되어 있는 비트라인 (IHB_BL)은 전원전압(Vcc)으로 세트업 된다.
t1에서 스트링 선택라인(SSL)에 전원전압(Vcc)이 인가된다. 이때 프로그램 금지 셀(MC0)의 채널 전압은 (Vcc-Vth)로 된다. 여기에서, Vth는 스트링 선택 트랜지스터(SST)의 문턱전압이다. 그리고 스트링 선택 트랜지스터(SST)는 컷-오프(Cut-off) 상태가 된다.
또한, 스트링 선택 라인(SSL)에 전원전압(Vcc)이 인가될 때, 제 1 및 제 2 보호라인(SL1, SL2)에는 보호전압이 인가된다. 도 8에서 보는 바와 같이, 보호전압은 소정의 전압 차를 가지고 패스 전압(Vpass)까지 증가하는 스텝 전압(step voltage)이다. 보호라인들(SL1, SL2)에 스텝 전압을 인가하는 이유는 보호전압이 인가될 때 보호라인들(SL1, SL2)과 선택라인들(GSL, SSL) 사이의 커패시턴스 커플링을 줄이기 위함이다. 도 8에서는, 보호전압이 패스 전압까지 상승하는 것으로 도시되어 있으나 이것은 하나의 실시예에 불과하며, 보호전압은 0V 이상 패스 전압(Vpass) 이하의 전압을 가질 수 있으며, 보호전압이 반드시 스텝 전압을 가져야 하는 것도 아니다.
t2에서 스트링 선택라인(SSL)에 인가되는 전압을 문턱전압(Vth)보다 높고 전원전압(Vcc) 보다 낮은 전압(Vsel)으로 낮춘다. 이는 스트링 선택 트랜지스터(SST)를 보다 강한 컷-오프 상태로 만들기 위함이다.
t3에서 워드라인들(WL0~WL31)에 패스 전압(Vpass)을 인가한다. 이때 프로그램 금지 셀(MC0)의 채널 전압은 부스트 전압(Vboost)으로 상승한다. 도 8에서 보는 바와 같이, 워드라인에 패스 전압이 인가될 때, 워드라인(WL0)과 제 1 보호라인 (SL1) 사이 및 워드라인(WL31)과 제 2 보호라인(SL2) 사이의 라인 커패시턴스 커플링으로 인해 제 1 및 제 2 보호라인의 전압이 상승한다. 그리고 제 1 및 제 2 보호라인(SL1, SL2)의 전압 상승에 따라 제 1 보호라인(SL1)과 접지 선택라인(GSL) 사이 및 제 2 보호라인(SL2)과 스트링 선택라인(SSL) 사이에서도 라인 커패시턴스 커플링 현상이 발생한다. 라인 커패시턴스 커플링으로 인해 접지 선택라인(GSL)과 스트링 선택라인(SSL)의 전압은 상승한다.
그러나 이때 상승하는 접지 선택라인(GSL)과 스트링 선택라인(SSL)의 전압은 도 2에서 상승하는 접지 선택라인(GSL)과 스트링 선택라인(SSL)의 전압보다 상대적으로 낮다. 이는 워드라인과 선택라인 사이에 있는 보호라인이 워드라인과 선택라인의 직접적인 라인 커패시턴스 커플링을 막아주기 때문이다.
예를 들어, 워드라인(WL0)과 접지 선택라인(GSL) 사이의 커패시턴스를 CCP, 접지 선택라인(GSL)과 접지 사이에 존재하는 모든 커패시턴스를 CGSL이라고 하고, CGSL=15CCP라고 가정한다. 그리고 워드라인(WL0)과 접지 선택라인(GSL) 사이의 전압을 VCP, 접지 선택라인(GSL)과 접지 사이의 전압을 VGSL라고 가정한다.
종래 기술에 의하면, 워드라인(WL0)에 워드라인 전압(VWL)이 인가될 때 상승하는 접지 선택라인(GSL)의 전압(VGSL)은 다음과 같이 계산된다.
워드라인의 전하량(QCP)과 접지 선택라인의 전하량(QGSL)은 같다.
QCP = QGSL ..............(A)
CCPVCP = CGSLVGSL ........(B)
VWL = VCP + VGSL .........(C)
(B)식을 VCP에 대해서 정리하고, (C)식에 대입하면 다음과 같은 식이 성립한다.
Figure 112005024729632-pat00001
수학식 1에, CGSL=15CCP와 VWL=Vpass=8V를 대입하면, VGSL=0.063VWL=0.5V가 된다. 즉, 종래 기술에서는 워드라인(WL0~WL31)에 패스 전압(Vpass)이 인가될 때, 접지 선택라인(GSL)은 라인 커패시턴스 커플링(Line Capacitance Coupling)에 의해, 순간적으로 약 0.5V 정도 상승하게 된다. 이때 접지 선택 트랜지스터(GST)는 컷-오프(cut-off) 상태를 유지하지 못하고 턴-온 된다. 이때 프로그램 금지 셀(MC0)의 채널 전압(Vboost)은 접지 선택 트랜지스터(GST)를 통해 누설된다.
한편, 본 발명에 있어서, 워드라인(WL0)과 제 1 보호라인(SL1) 사이의 커패시턴스를 CSP, 제 1 보호라인(SL1)과 접지 사이에 존재하는 모든 커패시턴스를 CSL이라고 하고, CSL=7CCP라고 가정한다. 이때 라인 커패시턴스 커플링에 의해 상승하는 제 1 보호라인(SL1)의 전압(VSL1)을 구하는 식은 다음과 같다.
Figure 112005024729632-pat00002
수학식 2에 CSP=2CCP와 CSL=7CCP을 대입하면, VSL1=0.22VWL이 된다.
그리고 제 1 보호라인(SL1)과 접지 선택라인(GSL) 사이의 커패시턴스를 CSP, 접지 선택라인(GSL)과 접지 사이에 존재하는 모든 커패시턴스를 CGSL이라고 하고, CGSL=15CCP라고 가정한다.
이때 라인 커패시턴스 커플링에 의해 상승하는 접지 선택라인(GSL)의 전압(VGSL)을 구하는 식은 다음과 같다.
Figure 112005024729632-pat00003
수학식 3에 CSP=2CCP와 CGSL=15CCP을 대입하면, VGSL=0.12*0.22VWL=0.26VWL이 된다. 따라서 본 발명에 의하면, 워드라인(WL0)에 약 8V의 패스 전압(Vpass)이 인가될 때 상승하는 접지 선택라인(GSL)의 전압은 약 0.21V이다.
이와 같이 본 발명에 따른 낸드 플래시 메모리 장치는 워드라인과 선택라인 사이에 보호라인을 더 구비하여, 프로그램 동작시 워드라인에 패스 전압이 인가될 때 라인 커패시턴스 커플링에 의해 상승하는 선택라인의 전압을 낮춘다.
t4에서, 선택된 워드라인(WL0)에 프로그램 전압(Vpgm)을 인가한다. 프로그램 전압(Vpgm)은 소정의 전압 차를 갖는 스텝 전압(step voltate)이다. 스텝 전압을 인가하는 이유는 라인 커패시턴스 커플링에 의한 접지 선택라인(GSL)의 전압 상승을 막기 위함이다.
선택된 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되면, 프로그램 셀(MC0')은 F-N 터널링 현상에 의해 프로그램되고, 프로그램 금지 셀(MC0)은 F-N 터널링 현상이 일어나지 못해서 프로그램이 금지된다.
도 8에서 살펴본 바와 같이, 본 발명에 따른 낸드 플래시 메모리 장치는 워드라인과 선택라인 사이에 보호라인을 구비하여, 프로그램 동작시 라인 커패시턴스 커플링에 의해 선택라인의 전압이 순간적으로 상승하는 것을 막아준다.
도 9는 다수의 보호라인을 하나의 드라이버로 구동하는 것을 보여준다. 도 9에 도시된 워드라인들(WL0~WL31), 선택라인들(SSL, GSL), 그리고 보호라인들(SL1, SL2)은 도 3, 도 5, 그리고 도 7에 도시된 셀 스트링 구조의 라인들에 각각 연결된다.
도 9를 참조하면, 워드라인들(WL0~WL31), 선택라인들(SSL, GSL), 그리고 보호라인들(SL1, SL2)은 블록 선택회로(910)에 연결되어 있다. 블록 선택회로(910)는 다수의 MOS 트랜지스터들로 구성된다. 각각의 MOS 트랜지스터는 각각의 라인들에 연결되어 있으며, 블록 선택라인(Block Selection Line; BSL)에 의해 온(on) 또는 오프(off) 된다. 다수의 MOS 트랜지스터들은 디코더(920)에서 제공된 고전압(예를 들면, Vpgm, Vpass 등)을 각각의 라인들에 전달해야 하기 때문에 고전압에 내구성을 가지는 트랜지스터로 구성된다.
도 9를 참조하면, 제 1 및 제 2 보호라인(SL1, SL2)이 하나의 MOS 트랜지스터(911)에 의해 구동되는 것을 볼 수 있다. 이는 제 1 및 제 2 보호라인(SL1, SL2)에 동일한 레벨의 보호전압이 동시에 제공되기 때문이다. 여기에서, MOS 트랜지스터(911)는 제 1 및 제 2 보호라인(SL1, SL2)에 보호전압을 동시에 제공하는 드라이버(driver)로 동작한다.
도 9에는 비록 도시되어 있지만, 다수의 메모리 블록을 갖는 낸드 플래시 메모리 장치에서 각각의 메모리 블록에 있는 다수의 보호라인들은 하나의 드라이버를 통해 동일한 레벨의 보호전압을 동시에 인가받을 수도 있다. 이처럼 본 발명에 따른 낸드 플래시 메모리 장치는 다수의 보호라인들을 하나의 드라이버를 통해 구동함으로써 보호라인의 추가에 따라 칩의 면적이 증가하는 문제 또한 해결할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 낸드 플래시 메모리 장치는 워드라인과 선택라인 사이에 보호라인을 구비하여 프로그램 동작시 프로그램 금지 셀의 채널 전압이 누설되는 것을 방지한다. 본 발명에 의하면, 프로그램 동작시 프로그램 금지 셀이 라인 커패시턴스 커플링에 의해 프로그램 되는 문제를 개선할 수 있다.

Claims (24)

  1. 셀 스트링 구조를 가지는 낸드 플래시 메모리 장치에 있어서:
    메모리 셀에 워드라인 전압을 인가하기 위한 워드라인;
    상기 메모리 셀과 직렬 연결된 선택 트랜지스터에 선택 전압을 인가하기 위한 선택라인; 및
    상기 워드라인과 상기 선택라인 사이에 위치하며, 프로그램 동작시 상기 워드라인과 상기 선택라인 사이의 커패시턴스 커플링을 줄이기 위한 보호라인을 포함하되,
    상기 보호라인은 하나의 전도성 물질로 제조되는 낸드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 보호라인은 상기 메모리 셀과 상기 선택 트랜지스터에 공유되어 있는 도핑 영역 상(上)에 형성되어 있는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 워드라인과 상기 보호라인 사이의 거리 및 상기 보호라인과 상기 선택라인 사이의 거리는 인접한 워드라인들 사이의 거리와 동일한 것을 특징으로 하는 낸드 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 선택라인은 스트링 선택라인(SSL)인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 선택라인은 접지 선택라인(GSL)인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀에 프로그램 전압이 인가되기 전에, 상기 보호라인에 0V 이상 패스전압(Vpass) 이하의 보호전압이 인가되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 보호전압은 스텝 전압인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  8. 제 6 항에 있어서,
    프로그램 동작시 상기 선택라인에 선택전압이 인가될 때, 상기 보호전압이 상기 보호라인에 인가되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  9. 제 1 항에 있어서,
    상기 전도성 물질은 폴리 실리콘 또는 메탈인 것을 특징으로 하는 낸드 플래시 메모리 장치
  10. 제 1 항에 있어서,
    상기 메모리 셀은 프로그램 금지 셀인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  11. 셀 스트링 구조를 가지는 낸드 플래시 메모리 장치에 있어서:
    메모리 셀에 워드라인 전압을 인가하기 위한 워드라인;
    상기 메모리 셀과 직렬 연결된 선택 트랜지스터에 선택 전압을 인가하기 위한 선택라인; 및
    상기 워드라인과 상기 선택라인 사이에 위치하며, 상기 메모리 셀과 상기 선택 트랜지스터 사이에 연결된 보호 트랜지스터에 보호전압을 인가하기 위한 보호라인을 포함하되,
    프로그램 동작시 상기 워드라인에 프로그램 전압이 인가되기 전에, 상기 보호라인에 보호전압이 인가되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 보호 트랜지스터는 상기 메모리 셀과 동일한 구조를 갖는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 보호전압은 0V 이상 패스전압(Vpass) 이하인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 보호전압은 스텝 전압인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  15. 제 12 항에 있어서,
    프로그램 동작시 상기 선택라인에 선택전압이 인가될 때, 상기 보호전압이 상기 보호라인에 인가되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  16. 제 11 항에 있어서,
    상기 보호 트랜지스터는 상기 선택 트랜지스터와 동일한 구조를 갖는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  17. 제 11 항에 있어서,
    상기 워드라인과 상기 보호라인 사이의 거리 및 상기 보호라인과 상기 선택라인 사이의 거리는 인접한 워드라인들 사이의 거리와 동일한 것을 특징으로 하는 낸드 플래시 메모리 장치.
  18. 제 11 항에 있어서,
    상기 선택라인은 스트링 선택라인(SSL)인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  19. 제 11 항에 있어서,
    상기 선택라인은 접지 선택라인(GSL)인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  20. 접지 선택 트랜지스터, 직렬 연결된 다수의 메모리 셀들, 그리고 스트링 선택 트랜지스터가 직렬로 연결되어 있는 셀 스트링을 다수개 가지는 낸드 플래시 메모리 장치에 있어서:
    각각의 셀 스트링은,
    상기 다수의 메모리 셀들에 워드라인 전압을 인가하기 위한 다수의 워드라인들;
    상기 접지 선택 트랜지스터에 제 1 선택 전압을 인가하기 위한 접지 선택라인;
    상기 스트링 선택 트랜지스터에 제 2 선택 전압을 인가하기 위한 스트링 선택라인;
    상기 다수의 워드라인들과 상기 접지 선택라인 사이에 위치하며, 프로그램 동작시 상기 다수의 워드라인들과 상기 접지 선택라인 사이의 커패시턴스 커플링을 줄이기 위한 제 1 보호라인; 및
    상기 다수의 워드라인들과 상기 스트링 선택라인 사이에 위치하며, 프로그램 동작시 상기 다수의 워드라인들과 상기 스트링 선택라인 사이의 커패시턴스 커플링을 줄이기 위한 제 2 보호라인을 포함하되,
    프로그램 동작시 선택된 워드라인에 프로그램 전압이 인가되기 전에, 상기 제 1 및 제 2 보호라인에 보호전압이 인가되는 낸드 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 보호전압은 0V 이상 패스전압(Vpass) 이하인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  22. 제 20 항에 있어서,
    프로그램 동작시 상기 접지 선택라인 및 상기 스트링 선택라인에 제 1 및 제 2 선택전압이 각각 인가될 때, 상기 보호전압이 상기 제 1 및 제 2 보호라인에 인가되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  23. 제 20 항에 있어서,
    상기 제 1 및 제 2 보호라인은 하나의 드라이버를 통해 상기 보호전압을 동시에 입력받는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  24. 제 20 항에 있어서,
    상기 다수의 셀 스트링에 있는 보호라인들은 하나의 드라이버를 통해 상기 보호전압을 동시에 입력받는 것을 특징으로 하는 낸드 플래시 메모리 장치.
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