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KR970029859A - 비휘발성 메모리 소자 및 구동방법 - Google Patents

비휘발성 메모리 소자 및 구동방법 Download PDF

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KR970029859A
KR970029859A KR1019950044894A KR19950044894A KR970029859A KR 970029859 A KR970029859 A KR 970029859A KR 1019950044894 A KR1019950044894 A KR 1019950044894A KR 19950044894 A KR19950044894 A KR 19950044894A KR 970029859 A KR970029859 A KR 970029859A
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Abstract

본 발명의 비휘발성 메모리 소자 및 그 구동방법에 관한 것이다. 본 발명의 종래 기술의 비휘발성 메모리 소자가 모든 스트링이 하나의 바디에 형성되는데 비해, 각각의 스트링 별로 독립된 바디 및 공통요소/바디라인을 형성하고 그 스트링의 소오스와 연결하여 사용하고; 개별적으로 전압을 인가함으로서 프로그램 전압(Vpgm) 및 패스전압(Vpss)에 의한 스트레스를 최소화하여 프로그램 동작 및 소거동작을 정확하게 수행할 수 있도록 하는 동시에 스트링 내의 셀트랜지스터의 수를 증가시켜 고집적화를 구현할 수 있다.

Description

비휘발성 메모리 소자 및 구동방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 제1실시예에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이다.
제7도는 본 발명의 제2실시예에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이다.

Claims (30)

  1. 하나의 비트라인(bit line)에 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치되고, 각 스프링은 각각 독립된 바디(body) 즉 포켓웰 상에 형성되어 이루어지는 스트링 블록이 2차원적으로 배열된 비휘발성 메모리 소자에 있어서, 상기 스트링 블록은 제1선택트랜지스터, 다수의 셀트랜지스터, 제2선택트랜지스터, 비트라인이 순차적으로 직렬 연결되는 제1스프링과; 상기 제1스프링과 공유되는 비트라인, 제3선택트랜지스터, 다수의 셀트랜지스터, 제4선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2스트링과, 상기 제1선택트랜지스터의 게이트 및 제3선택트랜지스터의 게이트에 연결된 제1스트링선택라인과; 상기 제2선택트랜지스터의 게이트 및 제4선택트랜지스터의 게이트에 연결된 제2스트링선택라인과; 상기 제1스트링 및 제2스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 다수의 워드라인으로 구성되고, 각 스트링 단위로 바디라인과 소오스 라인의 역할을 동시에 수행하는 공통소오스/바디라인을 구비하되, 상기 공통소오스/바디라인은 각 스트링의 일단에 있는 선택트랜지스터의 소오스에 접속되는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 제1스트링 및 제2스트링의 각 선택트랜지스터는 채널증가형(enhancement mode) NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 바디는 P형의 웰(well)인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 비트랑인 및 공통소오스/바디라인은 금속으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4항에 있어서, 상기 비트라인은 폴리사이드(polycide)등의 내열성 금속(refractory metal)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제4항에 있어서, 상기 공통소오스/바디라인은 알루미늄(aluminum)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제1항에 있어서, 각 스트링에 존재하는 2개의 선택트랜지스터는 서로 문턱전압의 크기가 다르게 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제7항에 있어서, 상기 제1스트링의 제1선택트랜지스터의 문턱전압은 제2선택트랜지스터의 문턱전압 보다 크고, 제2스트링의 제4선택트랜지스터의 문턱전압은 제3선택트랜지스터의 문턱전압 보다 큰 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 하나의 비트라인(bit line)에 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치되고, 각 스트링은 각각 독립된 바디(body) 즉 포켓웰 상에 형성되어 이루어지는 스트링 블록이 2차원적으로 배열된 비휘발성 메모리 소자에 있어서, 상기 각각의 스트링 블록은 제1선택트랜지스터, 다수의 셀트랜지스터, 제2선택트랜지스터, 제3선택트래지스터, 비트라인이 순차적으로 직렬 연결되어 이루어지는 제1스트링과; 상기 제1스트링과 공유되는 비트라인, 제4선택트랜지스터, 다수의 셀트랜지스터, 제5선택트랜지스터, 제6선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2스트링과; 상기 제1선택트랜지스터의 게이트 및 제4선택트랜지스터의 게이트에 연결된 제1스트링선택라인과; 상기 제2선택트랜지스터의 게이트 및 제5선택트랜지스터의 게이트에 연결된 제2스트링선택라인과; 상기 제3선택트랜지스의 게이트 및 제6선택트랜지스터의 게이트에 연결된 제3스트링선택라인과; 상기 제1스트링 및 제2스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 다수의 워드라인으로 구성되고, 각 스트링 단위로 바디라인과 소오스라인의 역할을 동시에 수행하는 공통소오스/바디라인을 구비하되, 상기 공통소오스/바디라인은 각 스트링의 일단에 있는 선택트랜지스터의 소오스에 접속되는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제9항에 있어서, 상기 제1스트링의 제1선택트랜지스터와 제2스트링의 제4선택트랜지스터는 채널증가형(enhancement mode) NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제9항에 있어서, 상기 제1스트링의 제3선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제2선택트랜지스터는 채널공핍형(depletion mode) NM0S로 구성되고, 그와 동시에 상기 제2스트링의 제5선택트랜지스터는 채널증가형 NMOS, 제6선택트랜지스터는 채널공핍형 NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제9항에 있어서, 상기 제1스트링의 제2선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제3선택트랜지스터는 채널공핍형(depletion mode) NM0S로 구성되고, 그와 동시에 상기 제2스트링의 제6선택트랜지스터는 채널증가형 NMOS, 제5선택트랜지스터는 채널공핍형 NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제9항에 있어서, 상기 바디 P형의 웰(well)인 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제9항에 있어서, 상기 비트라인 및 공통소오스/바디라인은 금속으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제1선택트랜지스터, 다수의 셀트랜지스터, 제2선택트랜지스터, 비트라인이 순차적으로 직렬 연결되어 이루어지는 제1스트링과; 상기 제1스트링과 공유되는 비트라인, 제3선택트랜지스터, 다수의 셀트랜지스터, 제4선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2스트링과; 상기 제1선택트랜지스터의 게이트 및 제3선택트랜지스터의 게이트에 연결된 제1스트링선택라인과; 상기 제2선택트랜지스터의 게이트 및 제4선택트랜지스터의 게이트에 연결된 제2스트링선택라인과; 상기 제1스트링 및 제2스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 다수의 워드라인과; 각 스트링의 단위로 상기 각 스트링의 일단에 있는 선택트랜지스터의 소오스와 연결되는 공통소오스/바디라인으로 구성되는 스트링 블록이 2차원적으로 배열된 비휘발성 메모리 소자의 구동방법에 있어서; 상기 제1스트링선택라인 및 제2스트링선택라인에 특정의 전압을 인가시켜 선택된 스트링의 비트라인과 연결되는 선택트랜지스터를 턴온시키는 동시에 공통소오스/바디라인과 연결되는 선택트랜지스터는 턴오프시키고, 비트라인에는 OV를 인가하고, 선택된 워드라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가하여 프로그램 동작을 수행하고; 선택된 워들라인에 OV를 인가하고, 선택된 스트링의 공통소오스/바디라인에는 소거전압을 인가하여 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  16. 제15항에 있어서, 프로그램 동작시 제1스트링을 선택하는 경우는 상기 제1스트링라인에 O{V}를 인가하고, 제2스트링선택라인에는 Vcc를 인가시하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  17. 제15항에 있어서, 프로그램 동작시 제2스트링을 선택하는 경우는 상기 제1스트링라인에 Vcc를 인가하고, 제2스트링선택라인에는 O[V]를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법
  18. 제15항에 있어서, 프로그램 동작시 비선택된 스트링의 고통소오스/바디라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압이 인가되고, 비선택된 워드라인에는 Vcc 이하의 패스전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  19. 제18항에 있어서, 상기 프로그램 방지전압으로 Vcc를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  20. 제18항에 있어서, 상기 프로그램 방지전압은 Vcc 내지 7[V]인 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  21. 제15항에 있어서, 소자 동작시 비선택된 워드라인에는 플로팅 게이트에서 채널로서 터널링이 발생하지 않도록 소거 방지전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  22. 제21항에 있어서, 상기 소거 방지 전압은 Vcc 내지 10[V]인 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  23. 제1선택트랜지스터, 다수의 셀트랜지스터, 제2선택트랜지스터, 제3선택트랜지스터, 비트라인(bit line)이 순차적으로 직렬 연결되어 이루어지는 제1스트링과; 상기 제1스트링과 공유되는 비트라인, 제4선택트랜지스터, 다수의 셀트랜지스터, 제5선택트랜지스터, 제6선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 제2스트링과; 상기 제1선택트랜지스터의 게이트 및 제4선택트랜지스터의 게이트에 연결된 제1스트링선택라인과; 상기 제2선택트랜지스터의 게이트 및 제5선택트랜지스터의 게이트 연결된 제2스트링선택라인과; 상기 제3선택트랜지스터의 게이트 및 제6선택트랜지스터의 게이트에 연결된 제3스트링선택라인과; 상기 제1스트링 및 제2스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 다수의 워드라인과; 각 스트링의 단위로 상기 각 스트링의 일단에 있는 선택트랜지스터의 소오스와 연결되는 공통소오스/바디라인으로 구성되는 스트링 블록이 2차원적으로 배열되어 이루어지는 비휘발성 메모리 소자의 구동방법에 있어서; 비트라인에 OV를 인가한 후 상기 제1스트링선택라인 및 제2스트링선택라인 및 제3스트링선택라인은 특정의 전압을 인가시켜 선택된 스트링의 비트라인과 연결되는 선택트랜지스터를 턴온시키고, 선택된 셀트랜지스터에 연결된 워드라인에는 셀트랜지스터의 채널에서 플로팅 게이트로 터널링 발생하도록 프로그램 전압을 인가함으로서 프로그램 동작을 수행하고; 선택된 워드라인에 OV를 인가하고, 선택된 스트링의 공통소오스/바디라인에는 플로팅 게이트에서 채널영역으로 터널링이 발생하도록 하는 소거전압을 인가하여 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  24. 제23항에 있어서, 프로그램 동작시 제1스트링을 선택하는 경우에는 상기 제1스트링선택라인 및 제2스트링선택라인에 O[V]를 인가하고, 제3스트링선택라인에 Vcc를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  25. 제23항에 있어서, 프로그램 동작시 제2스트링을 선택하는 경우에는 상기 제1스트링선택라인Vcc를 인가하고, 제2스트링선택라인 및 제3스트링선택라인에 0[V]를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  26. 제23항에 있어서, 프로그램 동작시 비선택된 스트링의 공통소오스/바디라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압이 인가되고, 비선택된 워드라인에는 비선택된 셀트랜지스터를 턴온시키는 Vcc의 이하의 패스전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  27. 제26항에 있어서, 상기 프로그램 방지전압으로 Vcc를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  28. 제26항에 있어서, 상기 프로그램 방지전압은 Vcc 내지 7[V]인 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  29. 제23항에 있어서, 소거 동작시 비선택된 워드라인에는 소거방지전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  30. 제29항에 있어서, 상기 소거 방지전압은 Vcc 내지 10[V]인 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
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