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KR101274207B1 - 비휘발성 메모리 소자의 동작 방법 - Google Patents

비휘발성 메모리 소자의 동작 방법 Download PDF

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KR101274207B1
KR101274207B1 KR1020070058573A KR20070058573A KR101274207B1 KR 101274207 B1 KR101274207 B1 KR 101274207B1 KR 1020070058573 A KR1020070058573 A KR 1020070058573A KR 20070058573 A KR20070058573 A KR 20070058573A KR 101274207 B1 KR101274207 B1 KR 101274207B1
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voltage
erase
select transistor
memory device
nonvolatile memory
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이성훈
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신재광
진영구
박성일
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삼성전자주식회사
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Abstract

고집적이 가능한 비휘발성 메모리 소자의 신뢰성 있는 동작 방법이 제공된다. 비휘발성 메모리 소자는 비트 라인 및 공통 소오스 라인 사이에, 스트링 선택 트랜지스터, 복수의 메모리 트랜지스터들 및 접지 선택 트랜지스터를 포함할 수 있다. 상기 비휘발성 메모리 소자에 있어서, 상기 비트 라인 또는 상기 공통 소오스 라인에 소거 전압을 인가하여, 상기 복수의 메모리 트랜지스터들의 데이터를 지울 수 있다.

Description

비휘발성 메모리 소자의 동작 방법{Method of operating non-volatile memory devices}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 배치 및 그 동작 방법을 보여주기 위한 회로도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 구조 및 그 동작 방법을 보여주기 위한 단면도이고;
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 구조 및 그 동작 방법을 보여주기 위한 단면도이고;
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 구조를 보여주는 사시도이고;
도 5 내지 도 7은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 전압 분포를 보여주는 시뮬레이션에 의한 단면도들이고;
도 8 내지 도 11은 본 발명의 다른 실험예에 따른 비휘발성 메모리 소자의 소거 과정을 보여주는 시뮬레이션에 의한 단면도들이고; 그리고
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 보여주는 블록도이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 데이터를 저장할 수 있는 비휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 이이피롬(EEPROM) 또는 플래시 메모리는 전원이 꺼지더라도 데이터를 보관할 수 있고, 나아가 저장된 데이터를 삭제하고 새로 데이터를 프로그램 할 수 있다. 이러한 비휘발성 메모리 소자는 반도체 제품, 예컨대 모바일 기기의 저장 매체 또는 휴대용 메모리 스틱 등에 이용될 수 있다.
최근 이러한 반도체 제품들의 소형화 추세로 인해, 이러한 반도체 제품들에 사용되는 비휘발성 메모리 소자는 더욱 고집적화되고 있다. 예를 들어, 3차원 구조의 비휘발성 메모리 소자는 평면 구조의 비휘발성 메모리 소자에 비해서, 동일 평면 내에서 보다 높은 집적도를 가질 수 있다. 예를 들어, 실리콘-온-절연체(SOI) 기판을 이용하거나 또는 나노 와이어 구조를 이용하여 3차원 구조의 비휘발성 메모리 소자를 제조할 수 있다. 이러한 3차원 구조의 비휘발성 메모리 소자는 스택 구조로 적층될 수 있다.
이러한 3차원 구조의 비휘발성 메모리 소자는 채널층과 기판이 직접 연결되지 않는다. 따라서, 이러한 3차원 구조의 비휘발성 메모리 소자는 평면 구조에서와 같이 기판에 바디 전압을 인가하여 데이터를 지우기 어렵다. 또한, 제어 게이트 전극에 음의 전압을 인가하여 데이터를 지우는 것을 고려할 수 있으나, 이는 터널링 절연막의 신뢰성을 크게 떨어뜨릴 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 고집적이 가능한 비휘발성 메모리 소자의 신뢰성 있는 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 동작 방법이 제공된다. 비휘발성 메모리 소자는 비트 라인 및 공통 소오스 라인 사이에, 스트링 선택 트랜지스터, 복수의 메모리 트랜지스터들 및 접지 선택 트랜지스터를 포함할 수 있다. 상기 비휘발성 메모리 소자에 있어서, 상기 비트 라인 또는 상기 공통 소오스 라인에 소거 전압을 인가하여, 상기 복수의 메모리 트랜지스터들의 데이터를 지울 수 있다.
상기 비휘발성 메모리 소자의 동작 방법의 일 예에 따르면, 상기 데이터를 지우는 단계에서, 상기 비트 라인에 제 1 소거 전압을 인가하고, 상기 공통 소오스 라인에 제 2 소거 전압을 인가할 수 있다. 나아가, 상기 제 1 소거 전압은 고전압 펌프로부터 로우 디코더를 거쳐서 공급하고, 상기 제 2 소거 전압은 상기 고전압 펌프로부터 칼럼 디코더를 거쳐서 공급할 수 있다.
상기 비휘발성 메모리 소자의 동작 방법의 다른 예에 따르면, 상기 데이터를 지우는 단계에서, 상기 스트링 선택 트랜지스터의 게이트 또는 상기 접지 선택 트랜지스터의 게이트에 패스 전압을 인가할 수 있다.
상기 비휘발성 메모리 소자의 동작 방법의 또 다른 예에 따르면, 상기 비휘발성 메모리 소자는 상기 스트링 선택 트랜지스터 및 상기 비트 라인 사이 또는 상 기 접지 선택 트랜지스터 및 상기 공통 소오스 라인 사이에 보조 트랜지스터를 더 포함하고, 상기 데이터를 지우는 단계에서, 상기 보조 트랜지스터에 제 4 패스 전압을 더 인가할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자의 동작 방법이 제공된다. 복수의 비트 라인들 및 공통 소오스 라인 사이에, 낸드 셀 어레이를 포함하는 비휘발성 메모리 소자에 있어서, 상기 복수의 비트 라인들 또는 상기 공통 소오스 라인에 소거 전압을 인가하여, 상기 낸드 셀 어레이의 데이터를 일시에 지울 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 행과 열은 보는 방향에 따라서 상대적으로 지칭될 수 있고, 따라서 행과 열은 서로 바뀌어 불릴 수도 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)의 배치 및 그 동작 방법을 보여주기 위한 회로도이다.
도 1을 참조하면, 비휘발성 메모리 소자(100)는 낸드 셀 어레이를 포함할 수 있다. 낸드 셀 어레이에서, 복수의 비트 라인들(BL0, BL1 ... BLm-1, BLm)은 열로 배치되고, 공통 소오스 라인(CSL)은 행으로 배치될 수 있다. 스트링 선택 트랜지스터(TSS), 복수의 메모리 트랜지스터들(TM) 및 접지 선택 트랜지스터(TGS)는 비트 라인들(BL0, BL1 ... BLm-1, BLm)의 각각 및 공통 소오스 라인(CSL) 사이에 직렬로 배치될 수 있다.
스트링 선택 라인(SSL)은 스트링 선택 트랜지스터들(TSS)의 제 1 게이트(G1)에 연결되도록 행으로 신장될 수 있다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터들(TGS)의 제 2 게이트(G2)를 연결하도록 행으로 신장될 수 있다. 복수의 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)은 메모리 트랜지스터들(TM)의 제어 게이트(CG)에 연결되도록 행으로 신장될 수 있다. 메모리 트랜지스터들(TM) 및 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)의 수는 예시적으로 도시되었고, 본 발명의 범위를 제한하지 않는다.
메모리 트랜지스터들(TM)의 스토리지 노드(SN)는 데이터를 저장할 수 있다. 예를 들어, 전하의 터널링을 이용하여 스토리지 노드(SN)에 전하를 저장함으로써, 메모리 트랜지스터들(TM)에 데이터를 프로그램 할 수 있다. 이러한 데이터를 프로그램 하는 방법 및 그 데이터를 읽는 방법은 통상적인 플래시 메모리 소자의 동작 방법을 참조할 수 있다. 이하에서는 메모리 트랜지스터들(TM)에 프로그램 된 데이터 의 소거 방법에 대해서 설명한다.
메모리 트랜지스터들(TM)의 데이터를 지우기 위해서, 비트 라인들(BL0, BL1 ... BLm-1, BLm)에 제 1 소거 전압(VER1)을 인가하고, 공통 소오스 라인(CSL)에 제 2 소거 전압(VER2)을 인가할 수 있다. 나아가, 스트링 선택 라인(SSL)에는 제 1 패스 전압(VPS1)을 인가하고 그리고/또는 접지 선택 라인(GSL)에는 제 2 패스 전압(VPS2)을 인가할 수 있다. 즉, 제 1 패스 전압(VPS1)은 제 1 게이트(G1)에 인가되고, 제 2 패스 전압(VPS2)은 제 2 게이트(G2)에 인가될 수 있다.
제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2)은 메모리 트랜지스터들(TM) 사이에 밴드간(band to band) 터널링을 유발하도록 높은 전압인 것이 바람직하다. 메모리 트랜지스터들(TM)의 소오스 및 드레인 사이에서 접합 항복(junction breakdown)이 발생하여, 밴드간 터널링이 유발될 수 있다. 예를 들어, 제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2)은 서로 동일할 수 있고, 예컨대 10 내지 20V 범위, 바람직하게는 15 내지 20V 범위를 가질 수 있다.
스트링 선택 트랜지스터(TSS) 및 접지 선택 트랜지스터(TGS)의 채널 폭은 메모리 트랜지스터들(TM)의 채널 폭보다 클 수 있다. 이 경우, 제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2)이 충분히 크지 않으면, 스트링 선택 트랜지스터(TSS) 및 접 지 선택 트랜지스터(TGS)의 채널에 밴드간 터널링이 유발되지 않을 수 있다. 따라서, 제 1 패스 전압(VPS1) 및 제 2 패스 전압(VPS2)은 스트링 선택 트랜지스터(TSS) 및 접지 선택 트랜지스터(TGS)를 턴-온 시키도록 선택될 수 있다.
예를 들어, 제 1 패스 전압(VPS1) 및 제 2 패스 전압(VPS2)은 제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2)과 동일하거나 또는 이보다 클 수 있다. 바람직하게는, 제 1 패스 전압(VPS1)은 제 1 소거 전압(VER1)에 스트링 선택 트랜지스터(TSS)의 문턱 전압을 더한 것보다 크거나 같을 수 있다. 제 2 패스 전압(VPS2)은 제 2 소거 전압(VER2)에 접지 선택 트랜지스터(TGS)의 문턱 전압을 더한 것보다 크거나 같을 수 있다.
소정의 시간이 흐르면, 밴드간 터널링에 의해서, 메모리 트랜지스터들(TM)의 채널에 홀(hole)이 주입될 수 있다. 이에 따라, 메모리 트랜지스터들(TM)의 채널은 제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2) 사이의 평형 전압으로 충전될 수 있다. 예를 들어, 제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2)이 동일한 경우, 메모리 트랜지스터들(TM)의 채널은 등전위를 갖게 될 수 있다.
한편, 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)에는 0V를 인가할 수 있다. 그 결과, 메모리 트랜지스터들(TM)의 제어 게이트(CG)에 0V가 인가될 수 있다. 이에 따라, 메모리 트랜지스터들(TM)의 채널과 제어 게이트(CG) 사이에 높은 전계가 유도되고, 스토리지 노드(SN)에 있던 전자가 터널링에 의해서 채널로 이동될 수 있다. 즉, 메모리 트랜지스터들(TM)의 데이터가 일시에 지워질 수 있다. 한편, 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)에 제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2) 보다 낮은 소정의 전압을 인가하여, 채널의 밴드간 터널링을 촉진시킬 수도 있다.
따라서, 이 실시예에 따른 비휘발성 메모리 소자(100)의 동작 방법에 따르면, 제어 게이트(CG)에 높은 전압을 인가하지 않고서도, 데이터 소거 동작을 수행할 수 있다. 따라서, 제어 게이트(CG)에 프로그램과 소거 동작 시에 반대 극성의 높은 전압이 인가되는 것을 피할 수 있다. 따라서, 메모리 트랜지스터들(TM)의 신뢰성이 향상될 수 있다.
이 실시예의 변형된 예에서, 비트 라인들(BL0, BL1 ... BLm-1, BLm)의 일부에만 제 1 소거 전압(VER1)을 인가하고, 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)의 일부에만 0V를 인가함으로써, 메모리 트랜지스터들(TM)의 일부의 데이터만 선택적으로 지울 수도 있다.
이 실시예의 다른 변형된 예에서, 제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2) 가운데 어느 하나만 인가될 수도 있다. 예를 들어, 비트 라인들(BL0, BL1 ... BLm-1, BLm)에 제 1 소거 전압(VER1)을 인가한 경우, 공통 소오스 라인(CSL)은 플로팅시킬 수 있다. 다른 예로, 공통 소오스 라인(CSL)에 제 2 소거 전압(VER2)을 인가한 경우, 비트 라인들(BL0, BL1 ... BLm-1, BLm)은 플로팅시킬 수 있다. 하지만, 이 경우, 밴드간 터널링 효율이 감소하여, 메모리 트랜지스터들(TM)의 소거 속도가 제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2)을 모두 인가한 경우보다 떨어질 수 있다.
이 실시예의 또 다른 변형된 예에서, 제 1 패스 전압(VPS1) 및/또는 제 2 패스 전압(VPS2)이 생략될 수도 있다. 왜냐하면, 다른 방법으로, 스트링 선택 트랜지스터(TSS) 및 접지 선택 트랜지스터(TGS)의 채널에 밴드간 터널링이 유발할 수 있기 때문이다. 예를 들어, 제 1 소거 전압(VER1) 및 제 2 소거 전압(VER2)을 충분히 크게 하거나, 또는 스트링 선택 트랜지스터(TSS) 및 접지 선택 트랜지스터(TGS)의 채널 폭을 작게 할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)의 구조 및 그 동작 방법을 보여주기 위한 단면도이다. 도 2는 도 1의 비휘발성 메모리 소자(100)의 하나의 비트 라인(BL0)을 예시적으로 보여줄 수 있다.
도 2를 참조하면, 반도체층(105)이 제공될 수 있다. 반도체층(105)은 벌크 기판(미도시) 상에 배치되거나 또는 벌크 기판을 포함할 수 있다. 예를 들어, 반도체층(105)은 반도체 박막 또는 나노와이어 구조를 가질 수 있고, 이 경우 복층으로 배치될 수도 있다. 반도체층(105)은 채널 영역(165), 및 소오스 및 드레인 영역(160)을 포함할 수 있다.
복수의 제어 게이트 전극들(140)은 채널 영역(165) 상에 배치될 수 있다. 제어 게이트 전극들(140)은 도 1의 제어 게이트(CG)에 대응하고, 도 1의 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)의 일부를 구성할 수 있다. 채널 영역(165) 및 제어 게이트 전극들(140) 각각의 사이에는 터널링 절연층(120), 전하 저장층(125) 및 블로킹 절연층(130)이 순차로 개재될 수 있다. 전하 저장층(125)은 도 1의 스토리지 노드(SN)에 대응할 수 있다.
제 1 게이트 전극(115)은 도 1의 제 1 게이트(G1)에 대응하고, 도 1의 스트링 선택 라인(SSL)의 일부를 구성할 수 있다. 제 1 게이트 전극(115) 및 채널 영역(165) 사이에는 제 1 게이트 절연층(110)이 개재될 수 있다. 제 2 게이트 전극(150)은 도 1의 제 2 게이트(G2)에 대응하고, 도 1의 접지 선택 라인(GSL)의 일부를 구성할 수 있다. 제 2 게이트 전극(150) 및 채널 영역(165) 사이에는 제 2 게이트 절연층(145)이 개재될 수 있다.
소오스 및 드레인 영역(160)은 제 1 게이트 전극(115), 제어 게이트 전극들(140) 및 제 2 게이트 전극(150) 사이의 반도체층(105)에 불순물이 도핑되어 한정될 수 있다. 비트 라인(BL0)은 반도체층(105)의 일단, 즉 스트링 선택 트랜지스터(TSS)의 소오스 및 드레인 영역(160)에 연결될 수 있다. 공통 소오스 라인(CSL)은 반도체층(105)의 타단, 즉 접지 선택 트랜지스터(TGS)의 소오스 및 드레인 영 역(160)에 연결될 수 있다.
도 1에서 설명한 바와 같이, 비트 라인(BL0)에 제 1 소거 전압(VER1)을 인가하고, 공통 소오스 라인(CSL)에 제 2 소거 전압(VER2)을 인가하면, 채널 영역(165)에 강한 역전압(reverse bias)이 걸릴 수 있다. 그 결과, 채널 영역(165)과, 소오스 및 드레인 영역(160) 사이에 접합 항복이 일어나 밴드간 터널링이 발생할 수 있다. 따라서, 채널 영역(165)에 홀이 주입되어 채널 영역(165)에 높은 전압이 인가되고, 그 결과 전하 저장층(125)의 전하가 제거될 수 있다.
이 실시예의 변형된 예에서, 메모리 트랜지스터들(TM) 사이의 소오스 및 드레인 영역(160)은 불순물 도핑이 아닌, 전계효과에 의해서 반도체층(105)에 한정될 수도 있다. 예를 들어, 제 1 게이트 전극(115), 제어 게이트 전극들(140) 및 제 2 게이트 전극(150)의 측면 방향의 프린징 필드(fringing field)에 의해서, 소오스 및 드레인 영역(160)이 한정될 수도 있다. 이 경우, 제 1 소거 전압(VER1) 및/또는 제 2 소거 전압(VER2)을 인가하기 전에, 제어 게이트 전극들(140) 또는 워드 라인들(WL0, WL1 ... WL29, WL30, WL31)에 제 3 패스 전압을 인가할 수도 있다. 이에 따라, 소거 동작이 일어나기 전에, 소오스 및 드레인 영역(160)이 프린징 필드에 의해서 형성되고, 채널 영역(165)이 턴-온 될 수 있다. 이어서, 소거 동작이 이어질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(100a)의 구조 및 그 동작 방법을 보여주기 위한 단면도이다. 비휘발성 메모리 소자(100a)는 도 2의 비휘발성 메모리 소자(100)에 일부 구성을 추가한 것이다. 따라서, 두 실시예들에서 중복된 설명은 생략한다.
도 3을 참조하면, 제 1 게이트 전극(115) 양편의 소오스 및 드레인 영역(160), 및/또는 제 2 게이트 전극(150) 양편의 소오스 및 드레인 영역(160) 상에 보조 게이트 전극들(175)이 배치될 수 있다. 소오스 및 드레인 영역(160)과 보조 게이트 전극들(175) 사이에는 보조 게이트 절연층(170)이 개재될 수 있다. 보조 게이트 전극들(175) 및 보조 게이트 절연층(170)은 보조 트랜지스터들을 구성할 수 있다. 이러한 보조 트랜지스터들은 도 1에서, 스트링 선택 트랜지스터(TSS) 및 메모리 트랜지스터들(TM)의 사이 및/또는 접지 선택 트랜지스터(TGS) 및 메모리 트랜지스터들(TM)의 사이의 소오스 및 드레인에 커플링 될 수 있다.
보조 게이트 전극들(175)은 보조 라인(SL)에 공통으로 연결될 수 있다. 비휘발성 메모리 소자(100a)의 소거 동작 동안, 보조 라인(SL)에는 제 4 패스 전압이 인가될 수 있다. 제 4 패스 전압은 스트링 선택 트랜지스터(TSS) 및 접지 선택 트랜지스터(TGS)에서 밴드간 터널링이 보다 빨리 일어나도록 도와줄 수 있다. 이에 따라, 비휘발성 메모리 소자(100a)의 소거 속도다 빨라질 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자(200)의 구조 를 보여주는 사시도이다. 비휘발성 메모리 소자(200)는 도 1의 비휘발성 메모리 소자(100)에서 메모리 트랜지스터들의 일부에 대응할 수 있다.
도 4를 참조하면, 복수의 나노와이어들(205)은 절연층(202) 상에 제공될 수 있다. 복수의 나노와이어들(205)은 도 2의 반도체층(105)에 대응할 수 있다. 제어 게이트 전극(240)은 나노와이어들(205)의 복수의 면을 덮도록 절연층(202) 상에 배치될 수 있다. 예를 들어, 제어 게이트 전극(240)은 나노와이어들(205)의 3면을 둘러싸거나, 또는 나노와이어들(205)을 한바퀴 둘러쌀 수 있다.
이러한 구조는 메모리 트랜지스터들의 단면적을 작게 하여 비휘발성 메모리 소자(200)의 고집적화에 기여할 수 있다. 나아가, 이러한 구조는 메모리 트랜지스터들의 단면적에 비해서 유효 채널 길이를 길게 하여 단채널 효과를 억제하는 데 효과적이다.
도 1 내지 도 3의 소거 방법은 비휘발성 메모리 소자(200)에 용이하게 적용될 수 있다. 즉, 비휘발성 메모리 소자(200)에는 바디 바이어스를 인가할 수 없지만, 도 1 내지 도 3의 방법을 이용하여 데이터 소거 동작을 수행할 수 있다. 이 경우, 비휘발성 메모리 소자(200)는 스택 구조로 더 확장될 수 있고, 이 경우에도 바디 바이어스 없이 도 1 내지 도 3의 소거 방법을 이용하여 데이터를 신뢰성 있게 지울 수 있다.
도 5 내지 도 7은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 전압 분포를 보여주는 시뮬레이션에 의한 단면도들이다. 도 5 내지 도 7에서 파란색에서 빨간색으로 갈수록 높은 전압(V)을 나타낸다.
도 5를 참조하면, 워드 라인들(WL0 ... WL15)은 반도체층(305) 상에 배치될 수 있다. 워드 라인들(WL0 ... WL15)의 수는 시뮬레이션의 편의를 위해서 임으로 선정되었다. 따라서, 이 실험예는 도 1의 비휘발성 메모리 소자(100)에서 메모리 트랜지스터의 수를 감소시킨 것에 대응할 수 있다. 처음(t = 0)에, 메모리 트랜지스터들은 데이터를 저장하도록 모두 프로그램되어 있고, 반도체층(305)은 거의 0V (파란색)에 가깝다.
도 6을 참조하면, 비트 라인(BL), 공통 소오스 라인(CSL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)에 소거 전압, 약 10V를 인가하고, 워드 라인들(WL0 ... WL15)에는 0V를 인가하였다. 소거 시간, t = 10 ns인 경우, 반도체층(305)의 양단에서 안쪽으로 전압이 전파되는 것을 볼 수 있다 (파란색에서 밝은 색으로 전환됨). 즉, 비트 라인(BL) 및 공통 소오스 라인(CSL)에서부터 가운데로 전압이 상승되고 있다.
도 7을 참조하면, 소거 시간, t = 100 ns인 경우, 반도체층(305)이 전체적으로 약 10V (빨간색)에 도달한 것을 알 수 있다. 즉, 밴드간 터널링에 의해서 홀이 메모리 트랜지스터들에 주입된다는 것을 알 수 있다.
도 5 내지 도 7의 시뮬레이션 결과는 도 1에서 설명한 소거 동작이 효율적으로 이루어질 수 있음을 보여준다. 즉, 비트 라인(Bl) 및 공통 소오스 라인(CSL)에 소거 전압을 인가하여, 반도체층(305)에 소거 전압을 공급할 수 있음을 알 수 있다.
도 8 내지 도 11은 본 발명의 다른 실험예에 따른 비휘발성 메모리 소자의 소거 과정을 보여주는 시뮬레이션에 의한 단면도들이다. 이 실험예에서, 빨간색에서 파란색으로 갈수록 전하 농도(counts/cm3)가 낮아진다.
도 8을 참조하면, 제어 게이트 전극(340)은 반도체층(305) 상에 제공된다. 블로킹 절연층(330), 전하 저장층(325), 및 터널링 절연층(320)은 제어 게이트 전극(340) 및 반도체층(305) 사이에 제공될 수 있다. 이 실험예에서, 전하 저장층(325a)은 트랩층으로 제공되고, 동일한 소거 전압, 약 20 V가 비트 라인 및 공통 소오스 라인에 인가되었다.
소거 시간, t = 10 ns인 경우, 전하 저장층(325)의 전하 농도는 크게 변화가 없음을 알 수 있다. 따라서, 아직 소거 전압의 전파가 충분하지 않음을 알 수 있다.
도 9를 참조하면, 소거 시간, t = 100 ns인 경우, 전하 저장층(325)의 바닥 일부분의 전하 농도가 낮아지는 것을 알 수 있다(바닥 부분이 파란색으로 바뀜). 즉, 전하 저장층(325)에서 전하가 제거되기 시작했다는 것을 알 수 있다.
도 10을 참조하면, 소거 시간, t = 1 ms인 경우, 전하 저장층(325)의 상당 부분의 전하 농도가 낮아지는 것을 알 수 있다(파란색 영역이 확대). 즉, 전하 저장층(325)에서 상당수의 전하가 제거되었다는 것을 알 수 있다.
도 11을 참조하면, 소거 시간, t = 10 ms인 경우, 전하 저장층(325)의 대부분의 전하 농도가 낮아지는 것을 알 수 있다(파란색 영역이 더욱 확대). 따라서, 전하 저장층(325)의 전하가 대부분 제거된 것을 알 수 있다.
따라서, 도 8 내지 도 11에 도시된 바와 같이, 비트 라인 및 공통 소오스 라인에 소거 전압을 인가하여, 소거 동작을 실시할 수 있음을 알 수 있다. 한편, 전하 저장층(325)을 트랩층이 아닌 플로팅 게이트로 형성하는 경우, 소거 속도는 더 빨라질 수 있을 것이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 소자(400)를 보여주는 블록도이다.
도 12를 참조하면, 낸드 셀 어레이(450)는 도 1의 비휘발성 메모리 소자(100)에 대응할 수 있다. 낸드 셀 어레이(450)의 스트링 선택 라인(SSL), 워드 라인들(WL0, WL1 ... WL29, WL30, WL31), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)은 로우 디코더(430, row decoder)에 연결될 수 있다. 낸드 셀 어레이(450)의 비트 라인들(BL)은 페이지 버퍼(440, page buffer) 및 칼럼 디코더(435, column decoder)에 연결될 수 있다.
로우 디코더(430)는 SSL 드라이버(425, SSL driver), 고전압 펌프(420, high voltage pump), 고전압 램프 회로(415, high voltage ramp circuit), 로우 프리-디코더(410, row pre-decoder)를 통해서 신호를 전달받을 수 있다. 따라서, 소거 동작에서, 고전압 펌프(420)로부터 로우 디코더(430)를 거쳐서 공통 소오스 라인(CSL)에 높은 소거 전압을 공급할 수 있다. 제어 로직(405, control logic)은 SSL 드라이버(425, SSL driver), 고전압 펌프(420, high voltage pump), 고전압 램프 회로(415, high voltage ramp circuit), 로우 프리-디코더(410, row pre- decoder)를 제어할 수 있다.
한편, 통상적인 비휘발성 메모리 소자와는 달리, 이 실시예에서 고전압 펌프(420)는 칼럼 디코더(435)에 더 연결될 수 있다. 따라서, 소거 동작에서, 고전압 펌프(420)로부터 칼럼 디코더(435)를 거쳐서 비트 라인들(BL)에 높은 소거 전압을 공급할 수 있다. 따라서, 비휘발성 메모리 소자(400)는 통상적인 비휘발성 메모리 소자에 비해서 특별히 부가적인 고전압 생성 장치를 필요로 하지 않는다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. 특히, 상기 실시예들에서, 플로팅 게이트 전극의 모양은 전술한 본 발명의 사상 범위 내에서 다양하게 변형될 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 동작 방법은 바디 바이어스를 인가하지 않고서도 소거 동작을 신뢰성 있게 수행할 수 있다. 따라서, 이러한 동작 방법은 바디 바이어스를 인가할 수 없는 3차원 구조의 비휘발성 메모리 소자에 효율적으로 적용될 수 있다. 이러한 3차원 구조의 비휘발성 메모리 소자는 고집적화 및 단채널 효과 억제에 동시에 적합할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 따르면, 제어 게이트에 높은 전압을 인가하지 않고서도, 데이터 소거 동작을 수행할 수 있다. 따라 서, 제어 게이트에 프로그램과 소거 동작 시에 반대 극성의 높은 전압이 인가되는 것을 피할 수 있다. 따라서, 메모리 트랜지스터들의 신뢰성이 향상될 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 따르면, 동일한 고전압 펌프를 이용하여 로우 디코더 및 칼럼 디코더에 높은 소거 전압을 제공할 수 있다. 따라서, 추가적인 고전압 생성 장치를 필요로 하지 않는다.

Claims (20)

  1. 비트 라인 및 공통 소오스 라인 사이에, 스트링 선택 트랜지스터, 복수의 메모리 트랜지스터들 및 접지 선택 트랜지스터를 포함하는 비휘발성 메모리 소자에 있어서,
    상기 비트 라인 또는 상기 공통 소오스 라인에 소거 전압을 인가하여, 상기 복수의 메모리 트랜지스터들의 데이터를 지우는 단계를 포함하고,
    상기 데이터를 지우는 단계에서, 상기 스트링 선택 트랜지스터의 게이트 또는 상기 접지 선택 트랜지스터의 게이트에 패스 전압을 인가하고,
    상기 스트링 선택 트랜지스터의 게이트에 제 1 패스 전압을 인가하고, 상기 접지 선택 트랜지스터의 게이트에 제 2 패스 전압을 인가하고,
    상기 제 1 패스 전압은 상기 소거 전압에 상기 스트링 선택 트랜지스터의 문턱 전압을 더한 것보다 크거나 같은 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  2. 제 1 항에 있어서, 상기 데이터를 지우는 단계에서, 상기 비트 라인에 제 1 소거 전압을 인가하고, 상기 공통 소오스 라인에 제 2 소거 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  3. 제 2 항에 있어서, 상기 제 1 소거 전압 및 상기 제 2 소거 전압은 동일한 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  4. 제 2 항에 있어서, 상기 제 1 소거 전압 및 상기 제 2 소거 전압은 10 내지 20 V 범위인 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  5. 제 2 항에 있어서, 상기 제 1 소거 전압은 고전압 펌프로부터 로우 디코더를 거쳐서 공급하고, 상기 제 2 소거 전압은 상기 고전압 펌프로부터 칼럼 디코더를 거쳐서 공급하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
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  10. 제 1 항에 있어서, 상기 제 2 패스 전압은 상기 소거 전압에 상기 접지 선택 트랜지스터의 문턱 전압을 더한 것보다 크거나 같은 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  11. 제 1 항에 있어서, 상기 데이터를 지우는 단계에서 상기 복수의 메모리 트랜지스터들의 제어 게이트에 0V를 더 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  12. 제 1 항에 있어서, 상기 소거 전압을 인가하기 전에, 상기 복수의 메모리 트랜지스터들의 제어 게이트에 제 3 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  13. 제 1 항에 있어서, 상기 비휘발성 메모리 소자는 상기 스트링 선택 트랜지스터 및 상기 비트 라인 사이 또는 상기 접지 선택 트랜지스터 및 상기 공통 소오스 라인 사이에 보조 트랜지스터를 더 포함하고,
    상기 데이터를 지우는 단계에서, 상기 보조 트랜지스터에 제 4 패스 전압을 더 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  14. 제 13 항에 있어서, 상기 보조 트랜지스터는 상기 스트링 선택 트랜지스터 또는 상기 접지 선택 트랜지스터의 소오스 또는 드레인에 커플링 된 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
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