[go: up one dir, main page]

KR101036300B1 - 플래시 메모리 장치 및 이의 프로그램 방법 - Google Patents

플래시 메모리 장치 및 이의 프로그램 방법 Download PDF

Info

Publication number
KR101036300B1
KR101036300B1 KR1020090038128A KR20090038128A KR101036300B1 KR 101036300 B1 KR101036300 B1 KR 101036300B1 KR 1020090038128 A KR1020090038128 A KR 1020090038128A KR 20090038128 A KR20090038128 A KR 20090038128A KR 101036300 B1 KR101036300 B1 KR 101036300B1
Authority
KR
South Korea
Prior art keywords
voltage
line
drain select
program
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020090038128A
Other languages
English (en)
Other versions
KR20100119165A (ko
Inventor
이혜령
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090038128A priority Critical patent/KR101036300B1/ko
Publication of KR20100119165A publication Critical patent/KR20100119165A/ko
Application granted granted Critical
Publication of KR101036300B1 publication Critical patent/KR101036300B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 플래시 메모리 장치 및 이의 프로그램 방법에 관한 것으로, 드레인 선택 라인을 공유하며 비트 라인에 연결되는 드레인 선택 트랜지스터들과 소스 선택 라인을 공유하며 공통 소스 라인에 연결되는 소스 선택 트랜지스터들 및 상기 드레인 선택 트랜지스터와 상기 소스 선택 트랜지스터 사이에 연결된 메모리 셀들을 포함하며, 상기 드레인 선택 트랜지스터의 문턱 전압이 상기 소스 선택 트랜지스터의 문턱 전압보다 낮은 플래시 메모리 장치를 구비하고, 상기 메모리 셀들의 채널 영역을 프리차징하는 단계 및 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인에 패스 전압을 인가하며, 상기 메모리 셀들이 형성된 웰에 음전압을 인가하는 단계를 포함하기 때문에, 프로그램 금지셀이 포함된 셀 스트링의 채널 영역을 더욱 높은 전압으로 프리차징할 수 있도록 하되, 채널 부스팅 방법을 실시하는 동안에 웰 영역에 음전압을 인가하여 드레인 선택 트랜지스터의 선택 전압을 상대적으로 높임으로써 부스팅된 채널 전압이 드레인 선택 트랜지스터를 통해 누설되지 않도록 한다.
프리 차징, 채널 부스팅, 드레인 선택 트랜지스터, 문턱 전압

Description

플래시 메모리 장치 및 이의 프로그램 방법{Non-volatile memory device and method for programing thereof}
본 발명은 플래시 메모리 장치 및 이의 프로그램 방법에 관한 것으로, 특히 채널 부스팅 방법을 포함하는 플래시 메모리 장치 및 이의 프로그램 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 비휘발성 메모리 장치의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리킨다. 비휘발성 메모리 장치 중 낸드(NAND)형 플래시 메모리 장치는, 인접한 셀끼리 드레인 또는 소스를 공유함으로써 복수의 메모리 셀(memory cell)들이 직렬로 접속되어 한 개의 셀 스트링(cell string)을 구성하기 때문에 대용량의 정보를 저장하기에 적합한 장점이 있다.
낸드형 플래시 메모리 장치를 구성하는 셀 스트링은 비트 라인과 공통 소스 라인 사이에 드레인 선택 트랜지스터, 메모리 셀 들 및 소스 선택 트랜지스터가 직렬로 연결되어 구성된다. 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜 지스터는 각각 드레인 선택 라인, 워드 라인들 및 소스 선택 라인에 의해 게이트가 연결되어 이들에 의해 선택된다. 특히, 콘트롤 게이트가 서로 연결되어 하나의 워드 라인을 공유하는 메모리 셀들은 당해 워드 라인에 의해 제어되며 하나의 페이지를 구성한다. 그리고, 이러한 다수의 셀 스트링 및 이와 연결되는 다수의 비트 라인은 메모리 셀 블럭을 구성한다.
이러한 메모리 셀들을 프로그램하기 위해서는 먼저 메모리 셀들이 음의 문턱 전압을 갖도록 메모리 셀들에 대해 소거 동작을 실시한다. 그리고, 프로그램하기 위해서 선택된 메모리 셀의 워드 라인에 프로그램 전압인 고전압을 인가함으로써 선택된 메모리 셀이 더 높은 문턱 전압을 갖도록 한다. 반면에 나머지 선택되지 않은 메모리 셀 들의 문턱 전압은 변화되지 않도록 한다.
그런데, 프로그램 동작시 선택된 워드 라인에 프로그램 전압이 인가될 때, 프로그램 전압은 선택된 메모리 셀 뿐만 아니라 선택된 메모리 셀의 워드 라인을 공유하는 다른 메모리 셀들에도 인가되며, 이에 의해 프로그램 디스터브가 발생할 수 있다.
따라서, 프로그램 금지 셀이 연결되어 전원 전압(VCC)이 인가되는 비선택된 비트 라인에 연결된 메모리 셀의 채널 전압을 모두 전원 전압(VCC)보다 높은 전압, 예를 들면 8V로 부스팅(boosting)시켜 비선택된 비트 라인에 연결된 셀이 프로그램되는 현상을 방지할 수 있다.
전원전압(VCC)이 비선택된 비트 라인에 인가됨에 따라 프로그램 금지 셀의 채널 전압이 부스팅되는 이유는 다음과 같다. 비선택된 비트 라인에 전원 전 압(VCC)이 인가되고 드레인 선택 트랜지스터(DST)가 턴온되면, 메모리 셀 들의 채널 쪽으로 VCC-Vt(Vt는 DST의 문턱 전압)만큼 전압이동이 발생하여, 프로그램 금지 셀이 포함된 스트링의 채널 영역은 VCC-Vt로 이니셜 챠징(initial charging)된다.
그리고, 비선택된 비트 라인에 연결된 메모리 셀에 각각 프로그램 전압(Vpgm)과 패스 전압(Vpass)이 인가되면 드레인 선택 트랜지스터(DST)의 소스 전압이 채널 부스팅 현상에 의해 높아지면서 드레인 선택 트랜지스터(DST)는 채널을 형성하지 못하고 턴오프된다. 그런데, 메모리 셀들의 채널과 콘트롤 게이트 사이에는 터널 산화막 커패시턴스와 ONO(Oxide Nitride Oxide)막 커패시턴스가 존재하고 채널과 벌크(기판 Si-Sub) 사이에는 공핍(Depletion) 커패시턴스가 존재하기 때문에, 비선택된 비트 라인에 연결된 메모리 셀에 각각 프로그램 전압(Vpgm)과 패스 전압(Vpass)이 인가되면 메모리 셀들의 채널 전압은 이 세 가지의 커패시턴스의 커플링만큼 부스팅되어 8V 정도로 상승하게 된다. 이러한 이유로 게이트에 프로그램 전압(Vpgm)이 인가되더라도 전원전압(Vcc)이 인가되는 비선택된 비트라인(BLe)에 연결된 프로그램 금지 셀은 프로그램이 되지 않는다.
그런데, 프로그램 금지 셀이 프로그램되지 않기 위해서는 채널 전압이 충분히 높게 부스팅되어야 한다. 따라서, 채널 전압이 더욱 높게 부스팅될 수 있도록 다양한 기술이 제안되고 있다.
본 발명은 문턱 전압이 낮게 형성된 드레인 선택 트랜지스터를 구비한 뒤 채널 부스팅 방법을 실시하여 프로그램 금지셀이 포함된 셀 스트링의 채널 영역을 더욱 높은 전압으로 프리차징할 수 있도록 하되, 채널 부스팅 방법을 실시하는 동안에 웰 영역에 음전압을 인가하여 드레인 선택 트랜지스터의 선택 전압을 상대적으로 높임으로써 부스팅된 채널 전압이 드레인 선택 트랜지스터를 통해 누설되지 않도록 한다.
본 발명의 일 측면에 따른 플래시 메모리 소자는, 드레인 선택 라인을 공유하며 비트 라인에 연결되는 드레인 선택 트랜지스터들과 소스 선택 라인을 공유하며 공통 소스 라인에 연결되는 소스 선택 트랜지스터들 및 상기 드레인 선택 트랜지스터와 상기 소스 선택 트랜지스터 사이에 연결된 메모리 셀들을 포함하며, 상기 드레인 선택 트랜지스터의 문턱 전압이 상기 소스 선택 트랜지스터의 문턱 전압보다 낮다.
상기 드레인 선택 트랜지스터들의 접합 영역의 불순물 농도는 상기 소스 선택 트랜지스터들의 접합 영역의 불순물 농도보다 낮을 수 있다.
본 발명의 다른 측면에 따른 플래시 메모리 소자의 프로그램 방법은, 전술한 플래시 메모리 소자가 제공되는 단계와, 상기 메모리 셀들의 채널 영역을 프리차징하는 단계 및 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인에 패스 전압을 인가하며, 상기 메모리 셀들이 형성된 웰에 음전압을 인가하는 단계를 포함한다.
상기 음전압은 음의 전원 전압(-Vcc) 이상할 수 있다. 상기 음전압은 상기 프로그램 전압 또는 상기 패스 전압과 동시에 인가될 수 있다. 상기 웰에 상기 음전압을 인가하여 상기 메모리 셀들의 채널 전압이 부스팅될 수 있다. 상기 채널 전압이 부스팅된 후, 상기 프로그램 전압, 상기 패스 전압 및 상기 음전압의 인가를 중단하는 단계를 더욱 포함할 수 있다.
본 발명의 플래시 메모리 장치 및 이의 프로그램 방법에 따르면, 채널 부스팅 방법을 더욱 효과적으로 실시할 수 있기 때문에 프로그램 디스터번스를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일실시예에 따른 플래시 메모리 장치 및 이의 프로그램 방법을 설명하기 위하여 도시한 플래시 메모리 장치의 도면이다.
도 1을 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(memory cell array; 100)을 포함한다. 메모리 셀 어레이(100)에는 데이터를 저장하고 소거할 수 있는 메모리 셀들이 매트릭스 형상으로 배치되어 있다. 메모리 셀 어레이(100)에는 다수의 비트 라인(BL)과 다수의 워드 라인(WL)이 포함된다. 워드 라인(WL)들은 X디코더(130)에 의하여 디코딩되는 로우 어드레스(row address)에 의하여 선택되며 선택된 워드 라인(WL)들은 독출, 프로그램 또는 소거에 필요한 전압을 전압 제공부(140)로부터 공급받는다. 비트라인(BL)들은 메모리 셀 어레이(100)의 메모리 셀에 프로그램되는 데이터 또는 메모리 셀로부터 독출되는 데이터를 전송한다. 그리고 비트라인(BL)들과 연결되는 페이지 버퍼부(110)는 Y디코더(120)에 의하여 디코딩되는 칼럼 어드레스(column address)에 대응하는 비트라인(BL)들의 데이터를 송수신한다. 그리고 제어부(150)는 외부 명령에 따른 제어 신호들을 적절한 전압으로 구동하여, 페이지 버퍼부(110), Y디코더(120), X디코더(130) 및 전압 제공부(140) 들에 제공한다. 또한 제어부(150)는 외부에서 입력된 어드레스를 로우 어드레스 또는 칼럼 어드레스로 버퍼링하여 X 디코더(130) 또는 Y디코더(120)로 제공한다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치 중 메모리 셀 어레이에 포함된 셀 스트링을 나타낸 개략도이다. 또한, 도 3 및 도 4는 본 발명의 일실시예에 따른 플래시 메모리 장치의 단면을 도시한 개략도이다.
도 2 내지 도 4를 참조하면, 본 발명의 일실시예에 따른 플래시 메모리 장치를 형성하기 위하여, 먼저 반도체 기판(300)에 대해 웰(well) 이온 주입 공정 및 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(300)에 웰 영역(310)을 형성하기 위해 실시하고 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시한다. 이때, 드레인 선택 트랜지스터(DST)가 형성되는 영역은 소스 선택 트랜지스터(SST)에 비해 문턱 전압 이온 농도를 낮추어 드레인 선택 트랜지스터(DST)의 문턱 전압을 낮추는 것이 바람직하다.
이어서, 반도체 기판(300)의 웰 영역(310) 상에는 공통 소스 라인(CSL)과 연결된 소스 선택 라인(SSL)들, 비트 라인(BL)과 연결되는 드레인 선택 라인(DSL)들 및, 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이에 배치되는 워드 라인(WL0 내지 WL31)을 형성한다.
일방향으로 배치된 드레인 선택 트랜지스터(DST)들은 드레인 선택 라인(DSL)을 공유하며 비트 라인(BL)과 연결된다. 일방향으로 배치된 소스 선택 트랜지스터(SST)들은 소스 선택 라인(SSL)을 공유하며 공통 소스 라인(CSL)과 연결된다. 일방향으로 형성된 메모리 셀(MC0 내지 MC31)들은 워드 라인(WL)을 공유한다.
셀 스트링(ST0, ST1)은 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST) 및 이들 사이에서 접합 영역들을 통해 직렬로 연결된 메모리 셀(MC0 내지 MC31)들을 다수 포함한다.
도 3 및 도 4는 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 개략도로써, 도 3은 프로그램 동작시 선택된 메모리 셀을 포함하는 셀 스트링에서 인가되는 전압을 나타내고, 도 4는 프로그램 동작시 비선택된 메모리 셀을 포함하는 셀 스트링에서 인가되는 전압을 나타낸다. 도 5는 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위하여 도시한 타이밍도이다.
도 3을 참조하면, 선택된 메모리 셀을 포함하는 셀 스트링에 대한 프로그램 동작시, 먼저 소스 선택 라인(SSL)에 접지 전압, 즉 0V를 인가함으로써 소스 선택 트랜지스터(SST)를 턴 오프시켜 소스 선택 트랜지스터(SST)의 소스와 연결된 공통 소스 라인(CSL)과의 경로를 차단한다. 또한, 공통 소스 라인(CSL)을 통해 누설 전류가 발생하는 것을 방지하기 위하여 공통 소스 라인(CSL)에 전원 전압(Vcc)를 인가한다. 이어서, 드레인 선택 트랜지스터(DST)의 드레인과 연결된 비선택된 비트 라인(BL)에 접지 전압인 0V를 인가한다.
그리고, 드레인 선택 라인(DSL)에 전원 전압(Vcc)을 인가하여 드레인 선택 트랜지스터(DST)를 턴온시키고 모든 워드 라인(WL0 내지 WL31)에 패스 전압(Vpass)을 인가하여 메모리 셀들을 턴온시킨다. 이에 따라 드레인 선택 트랜지스터(DST)와 메모리 셀들의 하단에 채널이 형성되어 접합 영역들은 채널을 통해 전기적으로 연결되며, 채널 전압은 비트 라인(BL)의 접지 전압(0V)으로 유지된다.
그리고, 프로그램 선택된 메모리 셀과 연결된 워드 라인(WL1)에 프로그램 전압을 인가하여 선택된 메모리 셀의 게이트에 프로그램 전압(Vpgm)을 인가한다. 프로그램 전압(Vpgm)은 고전압이기 때문에, 선택된 메모리 셀은 채널 전압과 프로그 램 전압의 차이로 인한 터널링 현상에 의해 프로그램될 수 있다.
도 4 및 도 5를 참조하면, 비선택된 메모리 셀을 포함하는 셀 스트링에 대한 프로그램 동작시, 먼저 채널 전압을 프리차징하는 제1 구간(T1) 동안, 소스 선택 라인(SSL)에 접지 전압, 즉 0V를 인가함으로써 소스 선택 트랜지스터(SST)를 턴 오프시켜 소스 선택 트랜지스터(SST)의 소스와 연결된 공통 소스 라인(CSL)과의 경로를 차단한다. 또한, 공통 소스 라인(CSL)을 통해 누설 전류가 발생하는 것을 방지하기 위하여 공통 소스 라인(CSL)에 전원 전압(Vcc)를 인가한다. 이어서, 드레인 선택 트랜지스터(DST)의 드레인과 연결된 비트 라인(BL)에 전원 전압인 Vcc를 인가한다.
그리고, 드레인 선택 라인(DSL)에 전원 전압(Vcc)을 인가하여 드레인 선택 트랜지스터(DST)를 턴온시킨다. 이에 따라 드레인 선택 트랜지스터(DST)의 하단에 채널이 형성되어 채널 전압(Vpre)은 비트 라인에 인가된 전원 전압(Vcc)과 드레인 선택 트랜지스터(DST)의 문턱 전압(Vth)의 차이(Vcc-Vth)만큼 상승하여 프리차징된다. 본 발명에서는 드레인 선택 트랜지스터(DST)의 문턱 전압(Vth)을 낮게 형성하였기 때문에, 채널 전압(Vpre)은 더욱 높은 전압으로 프리차징될 수 있다.
이때, 드레인 선택 트랜지스터(DST)의 게이트에 인가되는 전원 전압(Vcc)과 소스 역할을 하는 비트 라인(BL)에 인가되는 전원 전압(Vcc) 사이의 전압 차이가 없기 때문에 드레인 선택 트랜지스터(DST)는 턴오프된다. 이로써, 셀 스트링 내의 채널 영역은 플로팅 상태가 된다.
이어서, 채널 부스팅으로 채널 전압을 상승시키는 제2 구간(T2) 동안, 모든 워드 라인(WL0 내지 WL31)에 패스 전압(Vpass)을 인가하고 선택된 워드 라인(WL1)에 프로그램 전압(Vpgm)을 인가한다. 이에 따라, 채널 부스팅 현상으로 인하여 채널 전압(Vb)은 Vcc-Vth 이상으로 상승하여 부스팅될 수 있다. 그런데, 본 발명에 따른 드레인 선택 트랜지스터(DST)는 문턱 전압(Vth)이 낮게 형성되기 때문에, 채널 전압(Vb)이 상승함에 따라 드레인 선택 트랜지스터(DST)를 통해 누설 전류가 발생하여 채널 전압(Vb)이 하강할 수 있다.
따라서, 본 발명은 비선택된 메모리 셀을 포함하는 셀 스트링에 대한 프로그램 동작시 채널 전압(Vb)이 부스팅되기 시작할 때 웰(310)에 음전압(Vwell)을 인가한다. 웰(310)에 음전압(Vwell)을 인가하면 상대적으로 드레인 선택 트랜지스터(DST)의 문턱 전압(Vth)이 상승하는 효과가 있기 때문에, 드레인 선택 트랜지스터(DST)를 통해 누설 전류가 발생하는 것을 방지할 수 있다. 따라서, 부스팅된 채널 전압(Vb)이 하강하는 것을 방지할 수 있다. 웰(310)에 인가되는 음전압(Vwell)은 음의 전원 전압(-Vcc) 이상으로 설정할 수 있다.
이로써, 채널 전압(Vb)은 부스팅된 상태를 유지할 수 있어 비선택된 워드 라인(WL1)에 인가되는 프로그램 전압(Vpgm)과의 전압차를 좁힐 수 있다. 따라서 비선택된 워드 라인(WL1)과 연결된 메모리 셀은 프로그램되지 않을 수 있다.
이후에, 프로그램 동작을 종료하는 제3 구간(T3) 동안 워드 라인(WL0 내지 WL31)에 패스 전압(Vpass) 또는 프로그램 전압(Vpgm)의 인가를 중단한다. 또한, 웰(310)에 음전압(Vwell)의 인가를 중단한다.
도 1은 본 발명의 일실시예에 따른 플래시 메모리 장치 및 이의 프로그램 방법을 설명하기 위하여 도시한 플래시 메모리 장치의 도면이다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치 중 메모리 셀 어레이에 포함된 셀 스트링을 나타낸 개략도이다.
도 3 및 도 4는 본 발명의 일실시예에 따른 플래시 메모리 장치의 단면을 도시한 개략도이다.
도 5는 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위하여 도시한 타이밍도이다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 드레인 선택 라인을 공유하며 비트 라인에 연결되는 드레인 선택 트랜지스터들, 소스 선택 라인을 공유하며 공통 소스 라인에 연결되는 소스 선택 트랜지스터들, 및 상기 드레인 선택 트랜지스터와 상기 소스 선택 트랜지스터 사이에 연결된 메모리 셀들을 포함하는 플래시 메모리 소자가 제공되는 단계;
    상기 비트 라인 및 상기 드레인 선택 라인에 양전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차징하는 단계; 및
    상기 드레인 선택 라인에 양전압이 인가된 상태에서 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인에 패스 전압을 인가하며, 상기 메모리 셀들이 형성된 웰에 음전압을 인가하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 음전압은 음의 전원 전압(-Vcc) 이상인 플래시 메모리 소자의 프로그램 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 음전압은 상기 프로그램 전압 또는 상기 패스 전압과 동시에 인가되는 플래시 메모리 소자의 프로그램 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 웰에 상기 음전압을 인가하여 상기 메모리 셀들의 채널 전압이 부스팅되는 플래시 메모리 소자의 프로그램 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
KR1020090038128A 2009-04-30 2009-04-30 플래시 메모리 장치 및 이의 프로그램 방법 Expired - Fee Related KR101036300B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090038128A KR101036300B1 (ko) 2009-04-30 2009-04-30 플래시 메모리 장치 및 이의 프로그램 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090038128A KR101036300B1 (ko) 2009-04-30 2009-04-30 플래시 메모리 장치 및 이의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20100119165A KR20100119165A (ko) 2010-11-09
KR101036300B1 true KR101036300B1 (ko) 2011-05-23

Family

ID=43405267

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090038128A Expired - Fee Related KR101036300B1 (ko) 2009-04-30 2009-04-30 플래시 메모리 장치 및 이의 프로그램 방법

Country Status (1)

Country Link
KR (1) KR101036300B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508441B1 (en) 2015-07-07 2016-11-29 Samsung Electronics Co., Ltd. Memory device and memory system

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101862156B1 (ko) 2012-01-19 2018-05-29 삼성전자주식회사 불휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템
KR101868393B1 (ko) 2012-03-14 2018-06-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970029859A (ko) * 1995-11-29 1997-06-26 김광호 비휘발성 메모리 소자 및 구동방법
KR100850516B1 (ko) * 2007-01-25 2008-08-05 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970029859A (ko) * 1995-11-29 1997-06-26 김광호 비휘발성 메모리 소자 및 구동방법
KR100850516B1 (ko) * 2007-01-25 2008-08-05 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508441B1 (en) 2015-07-07 2016-11-29 Samsung Electronics Co., Ltd. Memory device and memory system

Also Published As

Publication number Publication date
KR20100119165A (ko) 2010-11-09

Similar Documents

Publication Publication Date Title
JP5106083B2 (ja) 不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置
US7596026B2 (en) Program method of non-volatile memory device
KR100502412B1 (ko) 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
TWI453748B (zh) 快閃記憶體程式禁止方案
KR101605911B1 (ko) 불휘발성 메모리 소자 및 그 소거방법
US8891314B2 (en) Semiconductor memory device and operating method thereof
KR101264019B1 (ko) 반도체 장치의 동작 방법
JP2008084471A (ja) 半導体記憶装置
JP2011238348A (ja) 不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法
US7672169B2 (en) Nonvolatile semiconductor memory and driving method thereof
KR20150117152A (ko) 낸드형 플래쉬 메모리 장치 및 낸드형 플래쉬 메모리 장치의 프로그램 방법
US20130163345A1 (en) Semiconductor memory device and method of operating the same
KR20120121170A (ko) 반도체 장치 및 이의 동작 방법
US9779830B2 (en) Non-volatile semiconductor memory device and erase method thereof
US8730735B2 (en) Method of programming a semiconductor memory device
US7957191B2 (en) Method of programming non-volatile memory device
US20130051147A1 (en) Nonvolatile semiconductor memory device
US7768833B2 (en) Method of programming non-volatile memory device
KR20090075535A (ko) 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법
KR20090044762A (ko) 플래시 메모리 장치
GB2434676A (en) Semiconductor device and semiconductor device control method
KR101036300B1 (ko) 플래시 메모리 장치 및 이의 프로그램 방법
KR20100022228A (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR20060108324A (ko) Ｎａｎｄ형 플래쉬 메모리 셀의 프로그램 방법
KR101034917B1 (ko) 불휘발성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20090430

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20101026

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20110429

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20110516

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20110517

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20150409