JP2008084471A - 半導体記憶装置 - Google Patents

Abstract

【課題】誤書き込み率の低減を図った半導体記憶装置を提供する。
【解決手段】電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、前記ダミーセルはメモリセルの消去状態より高いしきい値電圧状態に設定される。
【選択図】図７

Description

この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＡＮＤ型フラッシュメモリの誤書き込み率低減技術に関する。

電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続する。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。

ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート）とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、浮遊ゲートの電荷蓄積状態によりデータを不揮発に記憶する。具体的には、浮遊ゲートに電子を注入したしきい値電圧の高い状態を例えばデータ“０”、浮遊ゲートの電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込みしきい値分布を細分化して、４値等の多値記憶も行われている。

ＮＡＮＤ型フラッシュメモリのデータ書き込みは、選択ワード線に沿って配列された全メモリセルを１ページ（或いはその半分を１ページ）として、ページ単位で行われる。具体的に書き込みは、選択ワード線に書き込み電圧Ｖｐｇｍを与えて、セルチャネルから浮遊ゲートにＦＮトンネリングにより電子を注入するという動作として行われる。この場合、ビット線から書き込みデータ“０”，“１”に応じてＮＡＮＤセルチャネルの電位が制御される。

即ち、“０”書き込みの場合は、ビット線にＶｓｓを与えて、これをオンさせた選択ゲートトランジスタを介して選択セルのチャネルまで転送する。このとき、選択セルでは浮遊ゲートとチャネル間に大きな電界がかかって、浮遊ゲートに電子が注入される。一方、“１”書き込みの場合は、ビット線にＶｄｄを与えて、ＮＡＮＤセルチャネルをＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで充電してフローティング状態にする。このとき、セルチャネルがワード線からの容量結合により電位上昇して、浮遊ゲートへの電子注入が禁止される。

Ｖｐｇｍが与えられた“１”書き込みセル（書き込み禁止セル）で、セルチャネルの昇圧が不十分であると、浮遊ゲートへの電子注入が生じ、望ましくないしきい値変動が生じる。非選択ワード線には通常、書き込み電圧Ｖｐｇｍより低い書き込みパス電圧（中間電圧）Ｖｐａｓｓを与えて、“１”書き込みの場合に非選択セルのチャネルをブーストして浮遊ゲートへの電子注入を生じないようにしている。これらの非選択セルでも、セルチャネルの昇圧が不十分であると、誤書き込みが生じる。

これまで、ＮＡＮＤ型フラッシュメモリにおいて“１”書き込みセルや非選択セルでの誤書き込みを抑制するための書き込み時のチャネル電圧制御方式として、次のようなものが提案されている（例えば、特許文献１参照）。

（１）“１”書き込み時、ＮＡＮＤセルユニット内の全チャネルをフローティング状態にして、ワード線からの容量結合によりチャネルをブーストするセルフブースト（Ｓｅｌｆ−Ｂｏｏｓｔ：ＳＢ）方式。この方式では、書き込み電圧Ｖｐｇｍを与える選択ワード線以外の非選択ワード線には、Ｖｐｇｍより低い書き込みパス電圧（中間電圧）Ｖｐａｓｓを与える。

（２）“１”書き込み時の選択セルのチャネルのみを他から分離してブーストするローカルセルフブースト（Ｌｏｃａｌ Ｓｅｌｆ−Ｂｏｏｓｔ：ＬＳＢ）方式。これは、ソース線側のメモリセルから順番に書き込みを行うシーケンシャル書き込みを前提とし、選択ワード線の両隣の非選択ワード線に、中間電圧Ｖｐａｓｓより低いチャネル分離用電圧Ｖｉｓｏを与え、その他の非選択ワード線に中間電圧Ｖｐａｓｓを与えることにより、行われる。

（３）同様に、ソース線側のメモリセルから順番に書き込みを行うシーケンシャル書き込みを前提とする、消去領域セルフブースト（Ｅｒａｓｅ Ａｒｅａ Ｓｅｌｆ−Ｂｏｏｓｔ：ＥＡＳＢ）方式。これは、“１”書き込み時のブーストチャネル領域を、既書き込みセル領域と、選択セルを含む未書き込みセル領域とに分離する。そのため、選択ワード線のソース線側に隣接する非選択ワード線に、Ｖｐａｓｓより十分に低いチャネル分離用電圧Ｖｉｓｏを与える。

これらのチャネル電圧制御方式を適用した場合にも、更にＮＡＮＤ型フラッシュメモリの微細化が進んだ場合に問題になるのは、選択ゲートトランジスタ（特にソース線側の選択ゲートトランジスタ）に隣接するセルでの誤書き込みである。データ書き込み時、ソース線側の選択ゲートトランジスタはゲート電圧０Ｖのオフ状態とされるが、これに隣接する非選択セルにパス電圧Ｖｐａｓｓが与えられたとき、選択ゲートトランジスタのドレイン端でゲート誘導ドレインリーク電流ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ ）電流が発生し、隣接する非選択セルの浮遊ゲートに電子が注入されるという誤書き込みが生じる（例えば、非特許文献１参照）。ビット線側の選択ゲートトランジスタに隣接するセルでも、同様の誤書き込みが生じることが知られている。

選択ゲートトランジスタに隣接するセルについてのこのような誤書き込みストレスは、そのセルが書き込み電圧Ｖｐｇｍが与えられた“１”書き込みセルである場合にも生じる。しかし、この“１”書き込み選択セルの誤書き込みストレスは、そのページが選択された場合のみであるのに対し、選択ゲートトランジスタに隣接するセルに書き込みパス電圧Ｖｐａｓｓが与えられる状態での誤書き込みストレスは、ＮＡＮＤセルブロック内の他のページが選択された場合の全てについてかかるので、この書き込みパス電圧Ｖｐａｓｓによる誤書き込みストレスの方が問題になる。

上述したＧＩＤＬ電流に起因する誤書き込みを抑制するには、選択ゲートトランジスタの隣に、データ記憶に利用されないダミーセルを配置する方式が一定程度有効になる。この様なダミーセルを挿入する方式は、ＮＡＮＤセルユニット内のデータ記憶に供されるメモリセルの書き込みや消去特性の位置依存性を弱くして、ＮＡＮＤセルユニット内でデータ状態を均一化する技術として提案されている（例えば、特許文献２参照）。

しかし、このダミーセル方式を採用したとしても、例えばデザインルール６０ｎｍ以下という微細化したＮＡＮＤ型フラッシュメモリでは、ＧＩＤＬ電流に起因する誤書き込みが未だ問題になる。
特開２００４−１８５６９０号公報 特開２００４−１２７３４６号公報 Ｊａｅ−Ｄｕｋ Ｌｅｅ ｅｔ ａｌ．"Ａ ＮＥＷ ＰＲＯＧＲＡＭＭＩＮＧ ＤＩＳＴＵＲＢＡＮＣＥ ＩＮ ＮＡＮＤ ＦＬＡＳＨ ＭＥＭＯＲＹ ＢＹＳＯＵＲＣＥ／ＤＲＡＩＮ ＨＯＴ−ＥＬＥＣＴＲＯＮＳ ＧＥＮＥＲＡＴＥＤ ＢＹ ＧＩＤＬ ＣＵＲＲＥＮＴ"， ＮＶＳＭＷ２００６，ｐ．３１−３３

この発明は、誤書き込み率の低減を図った半導体記憶装置を提供することを目的とする。

この発明の一態様によると、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、
前記ダミーセルはメモリセルの消去状態より高いしきい値電圧状態に設定される。

この発明によると、誤書き込み率の低減を図った半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成の概略であり、図２はそのメモリセルアレイ１００の等価回路を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭＣ０−ＭＣ６３とその両端に配置された二つの選択トランジスタＳＧ１，ＳＧ２を基本構成とする。

但しこの実施の形態では、選択ゲートトランジスタＳＧ１，ＳＧ２にそれぞれ隣接して、データ記憶を行わないダミーセルＭＤＤ，ＭＤＳが挿入されている。ダミーセルＭＤＤ，ＭＤＳはアクセスができない他、他のメモリセルＭＣ０−ＭＣ６３と同様に構成されている。

ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続されている。

1つのメモリセルは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。

ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣ０−ＭＣ６３及びダミーセルＭＤＤ，ＭＤＳの制御ゲートは別々のワード線ＷＬ０−ＷＬ６３及びダミーワードＷＬＤＤ，ＷＬＤＳに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線ＷＬ０−ＷＬ６３、ダミーワード線ＷＬＤＤ，ＷＬＤＳ及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線の方向に複数のブロックＢＬＫｉ，ＢＬＫｉ＋１，…が配列される。

ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。

即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。

高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓその他、ロウ系の信号駆動回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。

ロウ系の信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニット内のワード線数に等しい数のＣＧデコーダ・ドライバ２６と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３、ダミーワード線ＷＬＤＤ，ＷＬＤＳを駆動するＣＧＤ，ＣＧＳドライバ２４，２５、及びブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１を有する。これらのドライバ２１−２６は、メモリセルアレイ１００の複数のブロックで共有される。

ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ・ドライバ２６のそれぞれに入力されている。

メモリセルアレイ１００の各ブロックのワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタアレイ１２とを有する。ブロックデコーダ１１には、転送トランジスタアレイ１２の共通ゲートＴＧに所望の電圧を出力するためのレベルシフト回路が含まれる。

転送トランジスタアレイ１２の各一端は、ドライバ２１−２６の出力に接続され、他端はセルアレイ１００内のワード線、ダミーワード線及び選択ゲート線に接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２のしきい値相当の電圧）が印加される。

ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内のセンスユニットＳＡも、ページ長と同数含まれている。

カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスユニットＳＡを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ３０に読み出したデータを、カラムアドレスに従って選択されたセンスユニットＳＡから入出力回路１に出力する。

図１では省略しているが、実際には入出力回路１とページバッファ３０の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。

図２は、偶数番のビット線ＢＬｅと隣接する奇数番のビット線ＢＬｏとが一つのセンスアンプＳＡを共有する例を示している。書き込みまたは読み出し時、選択信号ＳＥＬｅ，ＳＥＬｏにより、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏは勢選択的にセンスアンプＳＡに接続される。このとき非選択ビット線は、シールド線として機能させることにより、ビット線間の干渉が防止される。

このセンスアンプ方式の場合は、図２のワード線ＷＬ１が選択された場合について示しているが、１ワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページ（偶数ページ）を構成し、１ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の１ページ（奇数ページ）を構成する。

これに対して、図３は、全ビット線にセンスアンプＳＡを配置した例を示している。この方式では、１ワード線に沿って配列された全メモリセルの集合が１ページとなる。

図４は、４値データ記憶方式を適用した場合のメモリセルのしきい値状態とデータの関係を示す。この例では、一つのメモリセルに記憶する２ビットデータを、二つのロウアドレスに割り付けている。すなわち、下位ビット（Ｌｏｗｅｒ Ｂｉｔ）は、下位ページが選択された場合に読み出しされるデータである。上位ビット（Ｕｐｐｅｒ Ｂｉｔ）は、上位ページが選択された場合に読み出されるデータである。

しきい値が負の消去状態Ｅがデータ“１１”であり、しきい値の順に並ぶ正しきい値の書き込み状態Ａ，Ｂ，Ｃにそれぞれデータ“１０”，“００”，“０１”が割り付けられる。

このようなデータの割付法における書込み方法の一例を図５と図６に示す。図５は、下位ページデータ書き込み法である。データ“１１”の消去状態Ｅにあるメモリセルに対して、選択的に“０”書き込みを行うことにより、データ“１０”のしきい値状態Ａを得る。このとき“１”書き込みセルは、しきい値がシフトせず、データ“１１”状態を保持する。

図６は、上位ページ書き込みの様子を示す。上位ページデータが、データ“１１”のセルに対する“０”書き込みである場合には、データ状態ＥからＣまで（即ちデータ“１１”からデータ“０１”まで）、しきい値をシフトさせる。上位ページデータが、データ“１０”のセルに対する“０”書き込みである場合、データ状態ＡからＢまで（即ちデータ“１０”からデータ“００”まで）、しきい値をシフトさせる。“１”書き込みデータの場合には、それぞれのデータ“１１”及び“１０”のしきい値分布を維持する。

この４値データ記憶方式では、下位ページ書き込みを上位ページ書き込みに先行させることが必要となる。

４値記憶書き込みでは、上述のように、３つの書き込みしきい値状態を作る必要があり、２値記憶方式に比べて高いしきい値状態への書き込みが必要である。したがって、しきい値をシフトさせない“１”書き込み状態での誤書込みを十分に抑制することが要求される。

データ書き込みは、選択ブロックの全メモリセルを一括消去した後、ページ毎に行われる。例えば、ソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＧＤに近いワード線ＷＬ０から順にワード線選択を行い、偶数ページと奇数ページを別々に、或いはこれらを１ページとして同時に書き込みを行う。

この実施の形態では、データ書き込みに際して、選択ゲート線ＳＧＳ，ＳＧＤにそれぞれ最も近いワード線ＷＬ０，ＷＬ６３が選択された場合の“１”書き込みセル（書き込み禁止セル）でのＧＩＤＬ電流による誤書き込みを防止することを主眼とする。そのために、選択ゲートトランジスタＳＧ２，ＳＧ１に隣接して挿入されたダミーセルＭＤＳ，ＭＤＤについて、他のメモリセルＭＣ０−ＭＣ６３の消去状態のしきい値電圧より高いしきい値電圧に設定するという処理を行う。

具体的には、次のような消去アルゴリズムが用いられる。

［第１の消去アルゴリズム］
データ消去は基本的に、選択ブロック内のダミーセルを含む全セルの一括消去動作と、過消去状態を解消するためのソフトプログラム動作とを含む。一括消去動作は、選択ブロックのダミーワード線を含む全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに正の昇圧された消去電圧Ｖｅｒａ（＝１８〜２０Ｖ）を印加して行われる。これにより、選択ブロックの全メモリセルで浮游ゲートの電子が放出された負のしきい値状態（消去状態）が得られる。

この消去動作では通常、しきい値分布の下限値制御は行われず、従って消去状態は、過消去状態のセルを含む。そこで更に全メモリセルについて、弱い書き込み条件即ち通常の書き込み電圧Ｖｐｇｍ（＝１５〜２０Ｖ）より低い書き込み電圧Ｖｓｐｇｍ（＝１０〜１５Ｖ）を用いるソフトプログラムを行って、過消去状態を解消させる。

第１の消去アルゴリズムでは、上述した消去シーケンスに続いて、ダミーセルについてそのしきい値電圧を例えば正の所定値範囲に収めるような書き込みシーケンスを行う。

図７は、第１の消去アルゴリズムを示している。

消去電圧Ｖｅｒａの初期値を設定し（ステップＳ１）、選択ブロックの全メモリセルを消去する（ステップＳ２）。次いで消去ベリファイを行う（ステップＳ３）。消去ベリファイは、ＮＡＮＤセルユニットの全メモリセルが負のしきい値電圧（約−０．８Ｖ）まで消去されているか否かを確認する動作として行われる。

具体的に消去ベリファイは、全ワード線に０Ｖを与え、ソース線ＣＥＬＳＲＣからビット線ＢＬ側にセル電流を流して、ビット線が０．８Ｖまで充電されるか否かを検出する。０．８Ｖまで充電されれば、ＮＡＮＤセルユニット内の全メモリセルがしきい値電圧−０．８Ｖ以下であることが確認される。

全ＮＡＮＤセルユニットの消去が行われていない場合には、消去電圧Ｖｅｒａをステップアップして（ステップＳ４）、再度消去を行う（ステップＳ２）。

図９は、４値記憶の場合について、第１の消去アルゴリズムにおけるデータしきい値分布の変化を示している。データ消去前は、データ状態Ｅ，Ａ，Ｂ及びＣに分布している。消去では、しきい値電圧分布の下限値は規定しないから、全ＮＡＮＤセルユニットの消去がパスすると、負の広いしきい値分布のデータ状態Ｅ０が得られる。

データ消去がパスしたら、次に過消去状態を解消するため、ソフトプログラム用書き込み電圧Ｖｓｐｇｍの初期値を設定して（ステップＳ５）、ソフトプログラムを行う（ステップＳ６）。ソフトプログラムは、選択ブロックのダミーワード線を含む全ワード線に書き込み電圧Ｖｓｐｇｍを与えて、ダミーセルを含む全メモリセルで浮游ゲートに電子を注入させる動作として行われる。

次いで、インテリジェントソフトプログラム（ＩＴＳＰ）ベリファイを行う（ステップＳ７）。これは、消去状態ＮＡＮＤセルユニットのうち所定個数が消去ベリファイレベル−０．８Ｖを越えたことを確認する動作として行われる。具体的には、消去ベリファイと同様の動作で、ＮＡＮＤセルユニット内のセルしきい値電圧が約−０．８Ｖを越えた結果セル電流が流れない、従ってビット線が充電されないＮＡＮＤセルユニット数をカウントする。

即ち、図９に示すＩＴＳＰベリファイレベルＳＰＶ０（＝−０．８Ｖ）を、所定個数越えたことをもって、ベリファイパスとする。ベリファイがフェイルの場合は、プログラム電圧Ｖｓｐｇｍをステップアップして（ステップＳ８）、ソフトプログラムを繰り返す（ステップＳ６）。

ＩＴＳＰベリファイのステップＳ７がパスしたら、次に、先のベリファイレベルＳＰＶ０より少し高いしきい値レベルであるベリファイレベルＳＰＶ１（例えば、−０．４Ｖ）を設定して、全セルがそのしきい値レベル以下に分布していることを確認するソフトプログラム（ＳＰ）ベリファイを行う（ステップＳ９）。

このベリファイでは、全ワード線に０．４Ｖを与え、ソース線ＣＥＬＳＲＣからビット線に流れるセル電流によりビット線電位が０．８Ｖまで充電されたことを検出してパスとする。これにより、全セルがしきい値電圧−０．４Ｖ以下になっているかことを確認することができる。

ビット線充電レベルが不十分の場合即ち、セルしきい値上限値がベリファイレベルＳＰＶ１を越えている場合には、ＳＰベリファイはフェイル（消去失敗）として、ステップＳ１に戻って最初から消去動作からやり直す。

通常のデータ消去アルゴリズムは、ＳＰベリファイステップＳ９がパスすればシーケンスは終わる。この実施の形態ではこの後更に、ダミーセルＭＤＤ，ＭＤＳに対する書き込みを行う。即ち、書き込み電圧Ｖｐｇｍの初期値を設定し（ステップＳ１０）、選択ブロック内のダミーワード線ＷＬＤＤ及びＷＬＤＳでの書き込みを行う（ステップＳ１１）。図７では、１ワード線の全セルを１ページとして同時書き込みを行う場合、例えば図３のセンスアンプ方式の場合を示している。

具体的には、ダミーワード線ＷＬＤＤ及びＷＬＤＳに書き込み電圧Ｖｐｇｍを与え、残りの全ワード線に書き込みパス電圧Ｖｐａｓｓを与え、ビット線からはＮＡＮＤセルチャネルにＶｓｓを与える。これにより、ダミーワード線ＷＬＤＤ，ＷＬＤＳに沿ったダミーセルで浮游ゲートに電子が注入される。

書き込み後、ダミーワード線ＷＬＤＤ，ＷＬＤＳについてそれぞれ書き込みベリファイを行う（ステップＳ１３）。例えば、選択されたダミーワード線のセルが所定のしきい値下限値であるベリファイレベルＳＰＶ２まで書かれたか否かを確認する。書き込みベリファイでは、ダミーワード線にベリファイ電圧を印加し、他のワード線には適当な読み出しパス電圧を印加して、プリチャージされたビット線の放電状態を検出する。これらの書き込みステップＳ１１及びベリファイステップＳ１２は、通常のＮＡＮＤ型フラッシュメモリのデータ書き込みと同様である。

書き込みが不十分であれば、書き込み電圧Ｖｐｇｍをステップアップして（ステップＳ１２）、書き込みベリファイがパスするまで書き込みを行う（ステップＳ１１）。

このダミーワード線での書き込みにより、ダミーセルについて、他のセルよりしきい値電圧の高い図９に示すデータ状態Ｄを得ることができる。またこの書き込みベリファイでは、例えばデータ状態Ａ，Ｂ，Ｃのベリファイ電圧ＶＡ，ＶＢ，ＶＣ等を用いることもできる。またこのダミーセル書き込みは、ステップアップ電圧ΔＶｐｇｍを通常の書き込み時より大きくしたラフな書き込みとして、図９に破線で示したように、ダミーセルの書き込み状態Ｄを、より広いしきい値分布としてよい。

図８は、基本的に図７の消去アルゴリズムと同様であるが、ダミーワード線にセルに対する書き込みを、奇数ページ書き込みと偶数ページ書き込みにより行う場合、即ち図２に示す共有センスアンプ方式の場合の消去アルゴリズムを示している。

図８のステップＳ１からＳ９までの消去動作とソフトプログラム動作は、図７と同じである。この後、ダミーワード線ＷＬＤＤ，ＷＬＤＳについて、偶数ページ書き込みのステップＳ２０−Ｓ２３と、奇数ページ書き込みのステップＳ１４−Ｓ２７を順次行う。これにより、図７の場合と同様の結果を得ることができる。

以上のように、選択ゲートトランジスタに隣接して挿入されたダミーセルの状態を、他のメモリセルの消去状態より高いしきい値電圧レベルに設定することによって、データ書き込み時の誤書き込み率を低減することが可能になるが、その詳細は、次の第２の消去アルゴリズムを説明した後に、まとめて説明する。

［第２の消去アルゴリズム］
上述の第１の消去アルゴリズムは、従来の消去アルゴリズムに対して、ダミーセルの書き込みシーケンスを追加したものとなっている。これに対して第２の消去アルゴリズムは、消去後のソフトプログラムシーケンス内で、ダミーセルに対して他のセルより高いしきい値状態を書き込むようにする。以下に具体的に説明する。

図１０は第２の消去アルゴリズムを示している。ステップＳ１−Ｓ４の消去シーケンスは、先の第１の消去アルゴリズムと変わらない。これにより、図１１に示すように、ダミーセルを含む全メモリセルが消去状態Ｅ０に設定される。

消去ベリファイがパスしたら、次にソフトプログラムを行うが、このときメモリセルに対する書き込み電圧Ｖｓｐｇｍ１とダミーセルに対する書き込み電圧Ｖｓｐｇｍ２の初期値を別々に設定し（ステップＳ３１）、選択ブロック内の全セルに対して同時にソフトプログラムを行う（ステップＳ３２）。

図１２は、このソフトプログラム時の内部電圧波形を示している。即ちこのソフトプログラムは、選択ブロックのワード線ＷＬ０−ＷＬ６３には書き込み電圧Ｖｓｐｇｍ１（＝１０〜１５Ｖ）を、ダミーワード線ＷＬＤＤ，ＷＬＤＳにはＶｐｇｍ１より高い書き込み電圧Ｖｓｐｇｍ２（＝１６〜２０Ｖ）を与え、ビット線側選択ゲート線ＳＧＤにＶｓｇｄを与えてＮＡＮＤセルチャネルにＶｓｓを転送する。

これにより、ＮＡＮＤセル内のダミーセルを含む全メモリセルで浮游ゲートに電子を注入させる動作が行われる。Ｖｐｇｍ１＜Ｖｐｇｍ２であるので、ダミーセルのしきい値上昇が他のメモリセルのそれより大きい。

次いで、インテリジェントソフトプログラム（ＩＴＳＰ）ベリファイを行う（ステップＳ３３）。これは、先の第１の消去アルゴリズムと同様に、消去状態ＮＡＮＤセルユニットのうち所定個数が例えば消去ベリファイレベル−０．８Ｖを越えたことを確認する動作として行われる。

即ち、図１１に示すＩＴＳＰベリファイレベルＳＰＶ０（＝−０．８Ｖ）を、所定個数のＮＡＮＤセルユニットが越えたことをもって、ベリファイパスとする。ベリファイがフェイルの場合は、プログラム電圧Ｖｓｐｇｍ１／Ｖｓｐｇｍ２をステップアップして（ステップＳ３４）、ソフトプログラムを繰り返す（ステップＳ３２）。

ＩＴＳＰベリファイのステップＳ３３がパスしたら、次にソフトプログラムベリファイを行う（ステップＳ３５）。このソフトプログラムベリファイは、ワード線ＷＬ０−ＷＬ６３のメモリセルのしきい値分布が、図１１に示すように、ＩＴＳＰベリファイレベルＳＰＶ０より少し高いベリファイレベルＳＰＶ１以下にあることと、ダミーワード線ＷＬＤＤ，ＷＬＤＳのダミーセルのしきい値分布がＳＰＶ１より更に高いベリファイレベルＳＰＶ２以下にあることを同時に確認する動作として行われる。

第１の消去アルゴリズムにおけるソフトプログラムベリファイ時のダミーセルのベリファイ電圧ＳＰＶ２は、しきい値分布の下限値を判定するものであるのに対し、この第２の消去アルゴリズムにおいては、ソフトプログラムベリファイ時のダミーセルのベリファイ電圧ＳＰＶ２は、メモリセルのベリファイ電圧ＳＰＶ１と同様に、しきい値分布の上限値を判定するものである点で異なる。

図１３はこのソフトプログラムベリファイ動作時の内部電圧波形を示し、図１４は一つのＮＡＮＤセルユニットに着目して、そのバイアス状態とセル電流Ｉｃｅｌｌの流れる様子を示している。

選択ゲート線ＳＧＤ，ＳＧＳにはそれぞれ選択ゲートトランジスタを十分にオンさせる電圧Ｖｓｇｄ，Ｖｓｇｓ（或いは共通の読み出しパス電圧Ｖｒｅａｄ、例えば約４Ｖ）を与え、ワード線ＷＬ０−ＷＬ６３には、しきい値上限値ＳＰＶ１（例えば−０．５Ｖ）を確認するためのベリファイ電圧Ｖｓｐｖ１（約０．５Ｖ）を、ダミーワード線ＷＬＤＤ，ＷＬＤＳにはしきい値ＳＰＶ２（例えば２Ｖ）を確認するためのベリファイ電圧Ｖｓｐｖ２（約３Ｖ）を与え、ソース線ＣＥＬＳＲＣにＶｄｄを与えて、ソース線ＣＥＬＳＲＣからビット線ＢＬにセル電流Ｉｃｅｌｌを流す。

これにより、ビット線が例えば約１Ｖまで充電されたことを検出すれば、ベリファイパスとする。このとき図１１に示すように、メモリセルはしきい値分布上限値がほぼＳＰＶ１＝−０．５Ｖ以下であり、ダミーセルのしきい値分布上限値がほぼＳＰＶ２＝２Ｖ以下であることが確認される。

メモリセルのしきい値分布上限値がＳＰＶ１を越えているか、ダミーセルのしきい値上限値がＳＰＶ２を越えている場合には、ビット線が所定レベルまで充電されない。従って適当な判定レベルでソフトプログラムベリファイステップＳ３５をフェイル（即ち消去失敗）とし、この場合は再度消去シーケンスに戻ってやり直す。

第２の消去アルゴリズムは、第１の消去アルゴリズムにおけるようなダミーセルに対する追加の書き込みシーケンスを必要としないため、第１の消去アルゴリズムよりも高速性能が得られるという利点がある。

以上、二つの消去アルゴリズムを説明したが、いずれも選択ゲートトランジスタに隣接して挿入されたダミーセルの状態を、他のメモリセルの消去状態より高いしきい値電圧レベルに設定する。これにより、データ書き込み時の誤書き込み率を低減することが可能になることを、次に具体的に説明する。ここでは、書き込み時のチャネル電圧制御方式として、一つのＥＡＳＢ方式を適用した場合を説明する。

図１５は、ビット線ＢＬにＶｄｄを与えた“１”書き込み時であって、ワード線ＷＬｎが選択された場合のＮＡＮＤセルユニット内の電圧印加条件を示している。ビット線側選択ゲート線ＳＧＤには選択ゲートトランジスタがオンする電圧Ｖｓｇｄを与え、ソース線側選択ゲート線ＳＧＳは０Ｖとし、選択ワード線ＷＬｎに書き込み電圧Ｖｐｇｍ（例えば１５〜２０Ｖ）、その両隣の非選択ワード線ＷＬｎ−１，ＷＬｎ＋１に書き込みパス電圧ＶｐａｓｓＬ（例えば８Ｖ）、更に一つソース線側の隣の非選択ワード線ＷＬｎ−２に電圧Ｖｇｐ（例えば４Ｖ）、更に一つソース線側の隣の非選択ワード線ＷＬｎ−３にチャネル分離用電圧Ｖｉｓｏ（例えば１Ｖ）を与え、残りの非選択ワード線及びダミーワード線ＷＬＤＤ，ＷＬＤＳにパス電圧Ｖｐａｓｓ（＞ＶｐａｓｓＬ）またはＶｐａｓｓＬを与える。

これにより、ＮＡＮＤセルチャネル領域は、ワード線ＷＬｎ−３のセルＭＣｎ−３を境として二つのブーストチャネル領域に分離されてそれらが独立にブーストされる。書き込み電圧Ｖｐｇｍが与えられた選択セルＭＣｎと、チャネル分離用電圧Ｖｉｓｏが与えられた非選択セルＭＣｎ−３の間は、Ｖｐｇｍ＞ＶｐａｓｓＬ＞Ｖｇｐ＞Ｖｉｓｏのように順次低くなる駆動電圧が印加されるので、その間のチャネル領域の電界分布は緩いものとなる。これにより、選択セルでのＶｐｇｍストレスによる誤書き込みは起こりにくい。これは、このＥＡＳＢ方式の基本的特長である。

次に、選択ワード線がソース線ＣＥＬＳＲＣ側のダミーワード線ＷＬＤＳの隣のワード線ＷＬ０である場合を考える。このとき、図１６及び図１７に示すように、ワード線ＷＬ０に書き込み電圧Ｖｐｇｍが、その隣のダミーワード線ＷＬＤＳにパス電圧Ｖｐａｓｓがそれぞれ与えられる。

図１６は、ダミーワード線ＷＬＤＳ下のダミーセルＭＤＳのしきい値電圧が負の消去状態Ｅにある場合を示している。このとき、選択ゲートトランジスタＳＧ２のドレイン端でのＧＩＤＬ電流による起因する電子がダミーセルのチャネルを通り、その隣の選択セルＭＣ０の浮遊ゲートにホットエレクトロン注入される可能性がある。

これに対して、図１７は、ダミーセルＭＤＳが他のメモリセルの消去状態よりしきい値が高い、例えば図１１のデータ状態Ｄにある場合を示している。この場合、パス電圧Ｖｐａｓｓにより選択ゲートトランジスタＳＧ２のドレイン端でたとえＧＩＤＬが起ったとしても、ダミーセルＭＤＳがオンしなければ、選択セルＭＣ０まで電子電流が流れず、選択セルＭＣ０での誤書き込みは生じない。

具体的にダミーセルＭＤＳが、図１６では消去状態Ｅにあり、図１７ではデータ状態Ｃにある場合について、２５６ブロックのランダムデータ書き込みの実験を行った結果を説明する。ダミーワード線ＷＬＤＳのパス電圧をＶｐａｓｓ＝８．４８Ｖとし、ダミーセルがデータ状態Ｅ（しきい値電圧が０Ｖ以下）の場合、ダミーワード線ＷＬＤＳと選択ゲート線ＳＧＳの間のチャネル電位は約１０Ｖとなる。一方ダミーセルがデータ状態Ｃ（しきい値電圧３Ｖ以下）の場合は、ダミーワード線ＷＬＤＳと選択ゲート線ＳＧＳの間のチャネル電位は約５Ｖとなる。

選択ワード線ＷＬ０での書き込みフェイル数（不良ビット数）を測定した結果、図１６のケースでは４９であるのに対し、図１７のケースでは７であり、この実施の形態により誤書き込み率が低減されることが確認された。

ビット線側のダミーワード線ＷＬＤＳ（ダミーセルＭＤＤ）に隣接するワード線ＷＬ６３（セルＭＣ６３）が選択された場合も同様の効果が期待できる。実験によれば、ビット線側選択ゲート線ＳＧＤの電圧Ｖｓｇｄがあるレベル以上になると、選択ゲートトランジスタＳＧ１のドレイン端でＧＩＤＬ電流が発生することが確認されている。

従って、選択ゲート線ＳＧＤに最も近いワード線ＷＬ６３が選択された場合に、ＧＩＤＬに起因する誤書き込みが生じる可能性がある。しかし、選択ゲート線ＳＧＤ側のダミーセルＭＤＤを他のセルより高いしきい値状態に設定すれば、オンしてもそのチャネル抵抗を大きいものとすることができ、選択ワード線ＷＬ６３での誤書き込みを防止することが可能になる。

なおチャネル電圧制御方式は、上述のＥＡＳＢ方式に限られない。図１８はこの発明に適用可能なチャネル電圧制御方式を、ワード線ＷＬｎが選択された場合についてまとめて示している。

通常のセルフブースト（ＳＢ）方式では、選択ワード線ＷＬｎに隣接する非選択ワード線に与える書き込みパス電圧ＶｐａｓｓＬに対し、その他の非選択ワード線に与えるパス電圧は、ＶｐａｓｓＬとする場合と、これとは異なるパス電圧Ｖｐａｓｓ（＞ＶｐａｓｓＬ）とする場合がオプションとして用意される。更に図では省略したが、他のオプションとしてダミーワード線ＷＬＤＤ，ＷＬＤＳにＶｇｐを与える場合もある。

消去領域セルフブースト（ＥＡＳＢ）方式は、ＥＡＳＢ（１），ＥＡＳＢ（２）の二つを示している。ＥＡＳＢ（２）が上に説明した例であり、ＥＡＳＢ（１）は、チャネル分離用電圧Ｖｉｏｓを与える非選択ワード線位置がＥＡＳＢ（２）より選択ワード線ＷＬｎに近い例を示している。非選択ワード線やダミーワード線に与える電圧の他のオプションは、ＳＢ方式と同様に用意される。

ローカルセルフブースト（ＬＳＢ）方式もＬＳＢ（１），ＬＳＢ（２）の二つの例を示している。これらは、選択ワード線の隣接非選択ワード線に与えるパス電圧をＶｇｐとするか、ＶｐａｓｓＬとするかの違いである。非選択ワード線ＷＬｎ−２，ＷＬｎ＋２に与えるチャネル分離用電圧はＶｉｓｏ，Ｖｇｐのいずれかを選択できる。その他非選択ワード線に与える電圧のオプションは、上のＳＢ方式、ＥＡＳＢ方式と同様である。

図１８の最右欄には、ＳＢ方式でワード線ＷＬ０が選択された場合を示している。

実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。 同フラッシュメモリのメモリセルアレイとセンスアンプ回路構成を示す図である。 他のセンスアンプ回路構成をセルアレイと共に示す図である。 同ＮＡＮＤ型フラッシュメモリの４値記憶の場合のデータ状態を示す図である。 下位ページ書き込みのデータ遷移を示す図である。 上位ページ書き込みのデータ遷移を示す図である。 実施の形態の第１の消去アルゴリズムの一例を示す図である。 第１の消去アルゴリズムの他の例を示す図である。 第１の消去アルゴリズムによるデータ遷移を示す図である。 第２の消去アルゴリズムを示す図である。 第２の消去アルゴリズムによるデータ遷移を示す図である。 第２の消去アルゴリズムにおけるソフトプログラム時の内部電圧波形を示す図である。 同じくソフトプログラムベリファイ時の内部電圧波形を示す図である。 同じくソフトプログラムベリファイ時のＮＡＮＤセルユニットのバイアス状態を示す図である。 ワード線ＷＬｎが選択された場合のＥＡＳＢ方式による書き込み時のＮＡＮＤセルユニットの電圧印加条件を示す図である。 同じくワード線ＷＬ０が選択された場合のその近傍での電圧印加条件を、ダミーセルＭＤＳがデータ状態Ｅの場合について示す図である。 同じくワード線ＷＬ０が選択された場合のその近傍での電圧印加条件を、ダミーセルＭＤＳがデータ状態Ｃの場合について示す図である。 他のチャネルブースト方式を含めて、書き込み時のワード線、ダミーワード線の電圧印加条件をまとめて示す図である。

符号の説明

１…Ｉ／Ｏバッファ、２…コマンドレジスタ、３…アドレスレジスタ、４…コントローラ、５…高電圧発生回路、６…ページバッファドライバ、７…カラムデコーダ、１０…ロウデコーダ、１１…ブロックデコーダ、１２…転送トランジスタアレイ、２０…ワード線／選択ゲート線ドライバ、３０…センスアンプ回路（ページバッファ）、１００…メモリセルアレイ、ＳＡ…センスアンプ、ＮＵ…ＮＡＮＤセルユニット、ＭＣ０−ＭＣ６３…メモリセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＭＤＤ，ＭＤＳ…ダミーセル、ＷＬ０−ＷＬ６３…ワード線、ＷＬＤＤ，ＷＬＤＳ…ダミーワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬｅ，ＢＬｏ…ビット線。

Claims (5)

1. 電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、
   前記ダミーセルはメモリセルの消去状態より高いしきい値電圧状態に設定される
   ことを特徴とする半導体記憶装置。
2. ＮＡＮＤセルユニット内の全メモリセル及びダミーセルは、データ書き込みに先立って一括消去された後、ソフトプログラムにより過消去状態を解消した所定しきい値電圧分布の消去状態に設定され、
   前記ＮＡＮＤセルユニット内のダミーセルは、前記ソフトプログラムに続く書き込みにより、他のメモリセルより高いしきい値状態に設定される
   ことを特徴とする請求項１記載の半導体記憶装置。
3. ＮＡＮＤセルユニット内の全メモリセル及びダミーセルは、データ書き込みに先立って一括消去された後、ソフトプログラムにより過消去状態を解消した所定のしきい値電圧分布の消去状態及びそれより高いしきい値状態に同時に設定される
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記ソフトプログラムは、全メモリセル及びダミーセルに書き込み電圧Ｖｓｐｇｍを印加して同時書き込みを行う書き込み動作と、全メモリセル及びダミーセルにベリファイ電圧を印加してソース線からビット線にセル電流を流してビット線充電を検出することにより書き込み状態を確認するベリファイ動作とにより行われ、
   前記ダミーセルの書き込みは、ダミーセルに書き込み電圧Ｖｐｇｍを、他のメモリセルに書き込みパス電圧を印加して、ダミーセルに書き込みを行う書き込み動作と、ダミーセルにベリファイ電圧を印加し、他のメモリセルに読み出しパス電圧を印加してビット線放電を検出してダミーセルの書き込み状態を確認するベリファイ動作とにより行われる
   ことを特徴とする請求項２記載の半導体記憶装置。
5. 前記ソフトプログラムは、全メモリセルに対して第１の書き込み電圧Ｖｓｐｇｍを、ダミーセルに第２の書き込み電圧Ｖｓｐｇｍ２（＞Ｖｓｐｇｍ）を印加して、これらに同時書き込みを行う書き込み動作と、全メモリセルに第１のベリファイ電圧Ｖｓｐｖ１を、ダミーセルに第２のベリファイ電圧Ｖｓｐｖ２（＞Ｖｓｐｖ１）を印加して、ソース線からビット線からビット線にセル電流を流してビット線充電を検出することにより、全メモリセルとダミーセルの書き込み状態を同時に確認するベリファイ動作とにより行われる
   ことを特徴とする請求項３記載の半導体記憶装置。

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