[go: up one dir, main page]

KR101462488B1 - 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법 - Google Patents

더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR101462488B1
KR101462488B1 KR1020080029876A KR20080029876A KR101462488B1 KR 101462488 B1 KR101462488 B1 KR 101462488B1 KR 1020080029876 A KR1020080029876 A KR 1020080029876A KR 20080029876 A KR20080029876 A KR 20080029876A KR 101462488 B1 KR101462488 B1 KR 101462488B1
Authority
KR
South Korea
Prior art keywords
memory cells
cells
flash memory
present
read
Prior art date
Application number
KR1020080029876A
Other languages
English (en)
Other versions
KR20090104449A (ko
Inventor
김무성
임영호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080029876A priority Critical patent/KR101462488B1/ko
Priority to US12/407,393 priority patent/US8218365B2/en
Priority to CN200910130671.9A priority patent/CN101552036B/zh
Publication of KR20090104449A publication Critical patent/KR20090104449A/ko
Application granted granted Critical
Publication of KR101462488B1 publication Critical patent/KR101462488B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 더미셀을 이용한 플래시 메모리의 프로그래밍 검증에 관한 것이다. 본 발명에 따른 플래시 메모리 장치는 각각이 제 1 메모리 셀들과 제 2 메모리 셀들을 갖는 복수의 스트링들을 포함하며, 상기 각 스트링에 속하는 상기 제 2 메모리 셀들 중 어느 하나는 프로그램된 상태로 설정되고, 상기 제 2 메모리 셀들 중 나머지는 소거된 상태로 설정된다.

Description

더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법{FLASH MEMORY DEVICE USING DUMMY CELL AND DRIVING METHOD THEREOF}
본 발명은 플래시 메모리 장치(Flash Memory Device)에 관한 것으로, 좀 더 구체적으로는 더미셀을 이용한 플래시 메모리 장치의 프로그래밍 검증 방법에 관한 것이다.
일반적인 올비트라인(ABL:All Bit Line) 구조(Architecture)의 플래시 메모리 장치는 한번에 모든 비트라인(BL:Bit Line)을 프로그래밍(Programming)한다. 구체적으로, 올비트라인(ABL:All Bit Line) 구조(Architecture)의 플래시 메모리 장치는 8Kbyte를 동시에 프로그래밍하고, 4Kbyte씩 두 번에 나누어 검증하거나 독출한다.
올비트라인(ABL) 구조의 플래시 메모리 장치가 한번에 프로그래밍한 셀들을 두 번에 나누어 검증(Verify) 또는 독출(Read)하는 이유는 첫째, 동일한 워드라인(Word Line)에 프로그래밍되거나 소거(Erase)된 셀들이 이웃하는 경우 이웃하는 비트라인간의 커플링 캐패시터(Coupling Capacitor)로 인하여 부정확한 독출동작이 발생할 수 있기 때문이고, 둘째, 모든 비트라인이 공통으로 연결된 소오스의 바이 어스 전압이 일정하게 유지되지 않기 때문이다. 앞에서 상술한 올비트라인(ABL) 구조의 플래시 메모리 장치에 관한 기술은 샌디스크(Scandisk)사에서 출원한 미국등록특허 US 7,023,736에 기재되어 있다.
따라서, 올비트라인(ABL) 구조의 플래시 메모리 장치는 연속적으로 비트라인을 검증 또는 독출하기 때문에 프로그래밍 검증 또는 독출 시간이 증가되는 문제가 발생한다.
본 발명의 목적은 올비트라인 구조를 가지는 플래시 메모리에 있어서 검증 또는 독출 시간을 감소시키는 장치 및 그 검증방법을 제공한다.
본 발명의 실시예에 따른 플래시 메모리 장치는 각각이 제 1 메모리 셀들과 제 2 메모리 셀들을 갖는 복수의 스트링들을 포함하며, 상기 각 스트링에 속하는 상기 제 2 메모리 셀들 중 어느 하나는 프로그램된 상태로 설정되고, 상기 제 2 메모리 셀들 중 나머지는 소거된 상태로 설정된다.
실시 예로서, 상기 제 2 메모리 셀들은 더미 셀이다.
실시 예로서, 동일한 행에 속하는 제 2 메모리 셀들 중 어느 하나만이 프로그램된 상태로 설정되고, 나머지는 소거된 상태로 설정된다.
실시 예로서, 독출/검증 동작 동안, 상기 프로그램된 상태로 설정된 제 2 메모리 셀들에는 독출 전압이 인가된다.
실시 예로서, 상기 독출/검증 동작 동안, 상기 스트링들은 동시에 프리챠지된다.
실시 예로서, 상기 스트링들은 N번에 걸쳐 독출된다.
실시 예로서, 상기 각 스트링에 속하는 제 2 메모리 셀들은 소거 동작 및 검증 동작 이후에 선택적으로 프로그램된다.
실시 예로서, 상기 제 2 메모리 셀들의 수는 상기 복수의 스트링 셀들의 독출 횟수에 따라 결정되고, 상기 제 2 메모리 셀들의 수는 상기 독출 회수와 동일한 개수를 갖는다.
본 발명의 실시예에 따른 플래시 메모리 장치의 동작 방법은 복수의 스트링들을 포함하는 플래시 메모리 장치의 동작 방법에 있어서: 각각이 제 1 메모리 셀들과 제 2 메모리 셀들을 갖는 스트링들을 동시에 프리챠지하는 단계와; 상기 스트링들 중 제 1 스트링들을 센싱하는 단계와; 그리고 상기 스트링들 중 제 2 스트링들을 센싱하는 단계를 포함하되, 상기 각 스트링에 속하는 상기 제 2 메모리 셀들 중 어느 하나는 프로그램된 상태로 설정되고, 상기 제 2 메모리 셀들 중 나머지는 소거된 상태로 설정된다.
실시 예로서, 상기 제 2 메모리 셀들은 더미 셀인 것을 특징으로 한다.
실시 예로서, 동일한 행에 속하는 제 2 메모리 셀들 중 어느 하나만이 프로그램된 상태로 설정되고, 나머지는 소거된 상태로 설정된다.
실시 예로서, 독출/검증 동작 동안, 상기 프로그램된 상태로 설정된 제 2 메모리 셀들에는 독출 전압이 인가된다.
실시 예로서, 상기 제 2 메모리 셀들의 수는 상기 복수의 스트링 셀들의 독출 횟수에 따라 결정되고, 상기 제 2 메모리 셀들의 수는 상기 독출 회수와 동일한 개수를 갖는다.
실시 예로서, 상기 동작 방법은 독출 동작과 검증 동작을 포함한다.
본 발명에 따른 플래시 메모리 장치는 스트링셀 내부에 더미셀을 포함하여 검증 또는 독출 시간을 감소시키는 효과가 있다.
(실시예1)
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 플래시 메모리 장치를 도시한 블록도이다.
도 1을 참조하면, 본 발명에 따른 실시예는 ABL(All Bit Line) 구조의 플래시 메모리 장치이다. 즉, 본 발명에 따른 플래시 메모리 장치(100)는 한번에 모든 비트라인(BL:Bit Line)을 프로그래밍(Programming)하고, 모든 비트라인을 여러 번에 나누어 독출한다.
본 발명에 따른 플래시 메모리 장치(100)는 복수의 스트링셀(String Cell ; 10), 페이지 버퍼(Page Buffer ; 20), 로우 디코더(Row Decoder ; 30) 및 컨트롤 로직(Control Logic ; 40)을 포함한다.
복수의 스트링셀(10) 각각은 제1 및 제2 더미셀(DC1,DC2), 및 복수의 정상셀을 포함한다. 페이지 버퍼(20)는 복수의 스트링셀(10)에 데이터를 기입하거나 독출할때 사용된다. 로우 디코더(30)는 외부(예, 메모리 컨트롤러)로부터 어드레스(ADDR)을 입력받는다. 로우 디코더(30)는 복수의 스트링셀(10)에 어드레스(ADDR) 에 대응하는 워드 라인(WL : Word Line)을 선택한다. 컨트롤 로직(40)은 페이지 버퍼(20)의 기입동작 및 독출동작을 제어하도록 제어신호(CNTR)를 발생한다.
본 발명의 실시예에 따른 복수의 스트링셀들(10) 각각은 독출횟수와 동일한 수의 더미셀을 포함한다. 예를 들면, 본 발명에 따른 플래시 메모리 장치(100)는 8Kbyte를 한 번에 프로그래밍하고, 복수의 스트링셀(10)을 4Kbyte씩 두 번에 나누어 독출한다. 본 발명의 실시예에 따른 복수의 스트링셀들(10) 각각은 2개의 더미셀을 포함한다.
도 2는 도 1에 도시된 복수의 스트링셀(10) 중 일부를 도시한 회로도이다.
도 2를 참조하면, 본 발명에 따른 복수의 스트링셀(10)은 제1 내지 제4 비트라인(BL1-BL4)을 포함한다. 제1 내지 제4 비트라인(BL1-BL4) 각각은 두 개의 더미셀을 포함한다. 즉, 제1 비트라인(BL1)은 제1 및 제2 더미셀(DC1,DC2)을 포함한다. 제2 비트라인(BL2)은 제3 및 제4 더미셀(DC3,DC4)을 포함한다. 제3 비트라인(BL3)은 제5 및 제6 더미셀(DC5,DC6)을 포함한다. 제4 비트라인(BL4)은 제7 및 제8 더미셀(DC7,DC8)을 포함한다.
제2, 제3, 제6 및 제7 더미셀(DC2,DC3,DC6,DC7)은 프로그래밍된 상태이고, 제1, 제4, 제5 및 제8 더미셀(DC1,DC4,DC5,DC8)은 소거된 상태이다. 제1 내지 제8 더미셀(DC1-DC8)의 프로그래밍 동작은 도 3에서 상세히 설명된다. 도 2에 도시된 더미셀을 포함하는 스트링셀(10)의 검증동작은 도 4에서 상세히 설명된다.
본 발명의 실시예에 따른 제1 내지 제8 더미셀(DC1-DC8)의 위치는 복수의 정상셀들 사이에 위치한다. 또한, 본 발명의 또 다른 실시예에 따른 더미셀들의 위치 는 도 7에 도시된다.
도 3는 도 2에 도시된 더미셀의 프로그램 순서를 도시한 순서도이다.
도 1 및 도 3를 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는 스트링셀(10)내의 제1 내지 제4 비트라인들(BL1-BL4)이 소거되고(S01), 소거된 것을 검증한다(S02). 본 발명의 실시예에 따른 플래시 메모리 장치(100)는 검증이 완료되면(S03), 제1, 제3, 제5 및 제7 더미셀(DC1,DC3,DC5,DC7)을 프로그래밍하고(S04), 제2, 제4, 제6 및 제8 더미셀(DC2,DC4,DC6,DC8)을 소거한다(S05).
도 4은 본 발명의 실시예에 따른 플래시 메모리 장치의 검증동작을 도시한 타이밍도이다.
본 발명의 실시예에 따른 플래시 메모리 장치(100)는 스트링셀(10)을 한번에 프로그래밍하고, 모든 비트라인을 두 번에 나누어 검증하는 동작을 설명한다.
도 1 내지 도 4를 참조하면, T1 시간동안, 본 발명에 따른 검증방법은 제1 및 제2 비트라인(BL1,BL2)을 동시에 그라운드 전압(GND)로 초기화한다. 제1 비트라인(BL1)을 센싱(Sensing)하기 위하여 제1 더미셀(DC1)의 워드라인(D_WL1)은 그라운드 전압(GND)을 인가하고, 제2 더미셀(DC2)의 워드라인(D_WL2)은 독출 전압(Vrd)를 인가한다. 또한, 선택된 워드라인은 검증 전압(Verify Voltage)를 인가하고, 비선택된 워드라인은 독출 전압(Vrd)를 인가한다.
본 발명에서 예시하는 독출전압(Vrd)는 스트링셀내의 모든 셀(Cell)의 문턱전압(Vth)보다 더 높은 전압이어야 한다. 왜냐하면, 제1 비트라인(BL1)의 센싱구간동안 제2 비트라인(BL2)의 센싱을 블록킹(Blocking)하여 제2 비트라인(BL2)의 커플 링효과 (Coupling Effect)를 제거하기 위한 것이다.
T2 시간동안, 본 발명에 따른 검증방법은 제1 및 제2 비트라인(BL1,BL2)을 동시에 프리챠지(Precharge)한다. 1 및 제2 비트라인(BL1,BL2)을 동시에 프리챠지하면, 비트라인 간의 커플링 캐피시터(Coupling Capacitor)가 없으므로 프리챠지 시간(Precharge time)이 단축된다.
T3 시간동안, 본 발명에 따른 검증방법은 제1 비트라인(BL1)을 센싱(Sensing)한다. 제1 더미셀(DC1)은 그라운드 전압(GND)이 인가되고, 제2 더미셀(DC2)은 독출 전압(Vrd)이 인가되었으므로, 페이지 버퍼(20)는 제1 비트라인(BL1)의 선택된 워드라인의 셀 전류를 센싱하게 된다.
제3 더미셀(DC3)은 그라운드 전압(GND)이 인가되고, 제4 더미셀(DC4)은 독출 전압(Vrd)이 인가된다. 따라서, 제2 비트라인(BL2)은 제3 더미셀(DC3)에 의하여 차단되므로, 프리챠지 전압을 계속 유지한다. 즉, 페이지 버퍼(20)는 제2 비트라인(BL2)에게 계속 프리챠지 전압을 인가한다.
T4 시간동안, 본 발명에 따른 검증방법은 제1 비트라인(BL1)을 그라운드 전압(GND)으로 디스챠지(Discharge)시킨다. 이 때, 제2 비트라인(BL2)는 계속 프리챠지 전압을 유지한다.
T5 시간동안, 본 발명에 따른 검증방법은 제2 비트라인(BL2)을 센싱(Sensing)한다. 제2 비트라인(BL2)는 프리챠지 전압 상태이므로, 페이지 버퍼(20)는 제2 비트라인(BL2)을 바로 센싱할 수 있다.
제3 더미셀(DC3)은 독출 전압(Vrd)이 인가되고, 제4 더미셀(DC4)은 그라운드 전압(GND)이 인가된다. 따라서, 페이지 버퍼(20)는 제2 비트라인(BL2)의 선택된 워드라인의 셀 전류를 센싱하게 된다. 제1 더미셀(DC1)은 독출 전압(Vrd)이 인가되고, 제2 더미셀(DC2)은 그라운드 전압(GND)이 인가되었으므로, 제1 비트라인(BL1)은 제2 더미셀(DC2)에 의하여 차단된다.
T6 시간동안, 본 발명에 따른 검증방법은 제2 비트라인(BL2)을 그라운드 전압(GND)으로 디스챠지(Discharge)하고, 검증 동작을 종료한다.
본 발명에 따른 검증동작은 동시에 모든 비트라인들을 프리차지하므로, 비트라인들간의 커플링 캐패시터가 존재하지 않으므로, 프리챠징 타임을 감소시키고, 제2 비트라인의 프리챠지 시간을 스킵할 수 있으므로 검증동작 시간을 감소시킨다. 또한, 본 발명에 따른 검증동작은 독출 동작에도 동일하게 적용할 수 있다.
따라서, 본 발명에 따른 플래시 메모리 장치는 스트링셀 내부에 더미셀을 포함하여 검증 또는 독출 시간을 감소시키는 효과가 있다.
도 5는 도 2에 도시된 더미셀의 MLC 프로그램을 도시하고, 도 6은 도 2에 도시된 더미셀의 SLC 프로그램을 도시한다.
도 2, 도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 제1 내지 제8 더미셀(DC1-DC8)은 도 5에 도시된 바와 같이 MLC(Multi Level Cell)로 프로그래밍되거나 도 6에 도시된 바와 같이 SLC(Single Level Cell)로 프로그래밍된다.
본 발명의 실시예에 따른 제1 내지 제8 더미셀(DC1-DC8)은 SLC로 프로그래밍된다.
도 7은 본 발명의 제2 실시예에 따른 스트링셀의 더미셀을 도시한 회로도이 다. 도 7을 참조하면, 본 발명의 제2 실시예에 따른 스트링셀(110)은 두 개의 더미셀사이에 정상셀들을 포함한다.
예를 들면, 제1 비트라인(BL1)은 제1 더미셀(DC1)과 제2 더미셀(DC2) 사이에 정상셀을 포함하고, 제2 비트라인(BL2)은 제3 더미셀(DC3)과 제4 더미셀(DC4) 사이에 정상셀을 포함하고, 제3 비트라인(BL3)은 제5 더미셀(DC5)과 제6 더미셀(DC6) 사이에 정상셀을 포함하고, 제4 비트라인(BL4)은 제7 더미셀(DC7)과 제8 더미셀(DC8) 사이에 정상셀을 포함한다.
본 발명에 따른 더미셀의 위치는 스트링셀 내에서 임의적으로 결정할 수 있다.
일반적으로, 스트링셀은 양끝단의 정상셀들의 특성을 중간에 위치한 정상셀들과 동일하게 하기 위하여 정상셀들의 양끝단에 더미셀을 포함한다. 즉, 본 발명의 실시예에 따른 플래시 메모리 장치는 양끝단에 위치한 더미셀을 이용한다.
도 8는 본 발명의 제3 실시예에 따른 스트링셀의 더미셀을 도시한 회로도이다. 본 발명의 제3 실시예에 따른 플래시 메모리 장치는 모든 비트라인들을 4번에 나누어 검증하거나 독출하는 것을 가정한다.
도 8을 참조하면, 본 발명의 제3 실시예에 따른 플래시 메모리 장치는 제1 내지 제4 비트라인(BL1-BL4)을 순차적으로 검증한다.
제1 내지 제4 비트라인(BL1-BL4) 각각은 4개의 더미셀을 포함한다. 즉, 제1 비트라인(BL1)은 제1 내지 제4 더미셀(DC01-DC04)를 포함하고, 제2 비트라인(BL2)은 제5 내지 제8 더미셀(DC05-DC08)를 포함하고, 제3 비트라인(BL3)은 제9 내지 제 12 더미셀(DC09-DC12)를 포함하고, 제4 비트라인(BL4)은 제13 내지 제16 더미셀(DC13-DC16)를 포함한다.
제1, 제6, 제11 및 제16 더미셀(DC01,DC06,DC11,DC16)은 프로그래밍된 상태이고, 나머지 더미셀들(DC2,DC3,DC4,DC5,DC7,DC8,DC9,DC10,DC12,DC13,DC14,DC15)은 소거된 상태이다.
제1 내지 제4 비트라인(BL1-BL4)의 검증동작은 도 4에서 설명한 바와 동일하다. 즉, 제1 내지 제4 비트라인(BL1-BL4) 중에서 독출할 비트라인의 프로그램된 더미셀에는 독출전압을 인가하고, 소거된 더미셀에는 그라운드 전압을 인가한다. 또한, 비독출할 비트라인의 프로그램된 더미셀에는 그라운드 전압을 인가하고, 소거된 더미셀에는 독출전압을 인가한다. 따라서, 제1 내지 제4 비트라인(BL1-BL4)은 동시에 프리챠지되고, 순차적으로 센싱된다.
도 9은 본 발명의 제1 내지 제3 실시예를 포함하는 플래시 메모리 시스템을 도시한 블럭도이다.
도 9을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 시스템(1000)은 플래시 메모리 장치(100), 플래시 메모리 컨트롤러(200) 및 호스트(300)를 포함한다.
플래시 메모리 컨트롤러(200)는 중앙처리장치(CPU : Central Processing Unit ; 210), 메모리 인터페이스(Memory Interface ; 220), 에러교정코드(Error Correction Code ; 230), 램(Random Access Memory ; 240), 호스트 인터페이스(Host Interface ; 250), 롬(Read Only Memory ; 260) 및 버스(270)를 포함한다.
본 발명의 실시예에 따른 플래시 메모리 장치(100)는 도 1, 도 7 및 도 8에 도시된 더미셀을 포함한다.
도 9에서, 플래시 메모리 컨트롤러(200) 및 플래시 메모리 장치(100)는 하나의 저장 장치 내에 포함될 수 있다. 이러한 저장 장치에는 USB 메모리 및 메모리 카드(MMC(Multi_Media Card), SD 카드, xD 카드, CF 카드, SIM 카드 등) 등과 같은 이동식 저장 장치도 포함된다. 또한, 이러한 저장 장치는 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, PMP(Portable Multimedia Player), 게임기 등과 같은 호스트(110)에 접속되어 사용된다.
플래시 메모리 컨트롤러(200)는 호스트(300)로부터 플래시 메모리 장치(100)에 대한 읽기 요청을 입력받으면, 플래시 메모리 장치(100)의 워드 라인(WL)을 선택하고, 독출 동작을 실행한다.
중앙처리장치(210)는 호스트(300)의 요청에 응답하여 플래시 메모리 장치(100)의 읽기 또는 쓰기 동작 등을 제어하도록 구성된다.
메모리 인터페이스(220)는 플래시 메모리 장치(100)와 인터페이스 하도록 구성된다.
에러교정코드(230)는 플래시 메모리 장치(100)로 전송되는 데이터(메인 데이터)를 이용하여 ECC 데이터를 생성한다. 그렇게 생성된 ECC 데이터는 플래시 메모리(100)의 스페어 영역(spare area)에 저장된다. 에러교정코드(230)는 플래시 메모리 장치(100)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, 에러교정코드(230)는 검출된 에러를 정정한다. 한편, 에러교정코 드(230)는 플래시 메모리 시스템(1000)에 따라, 플래시 메모리 장치(100) 내에 위치할 수도 있고, 플래시 메모리 컨트롤러(200) 밖에 위치할 수도 있다.
호스트 인터페이스(250)는 호스트(300)와 인터페이스 하도록 구성된다.
ROM(260)은 부트 코드(Boot code) 등과 같은 데이터를 저장하며, RAM(240)은 버퍼 메모리로 사용된다. RAM(240)은 플래시 메모리 장치(100)로부터 읽혀진 데이터 또는 호스트(300)로부터 제공되는 데이터를 임시 저장한다. 또한, RAM(240)은 플래시 변환 레이어(Flash Translation Layer; FTL)를 저장한다. 플래시 변환 레이어(FTL)는 중앙처리장치(210)에 의해 운용된다. RAM(240)은 DRAM, SRAM 등으로 구현될 수 있다.
버스(270)는 중앙처리장치(210), 메모리 인터페이스(220), 에러교정코드(230), RAM(240), 호스트 인터페이스(250) 및 ROM(260)을 상호 연결한다.
여기에서, 플래시 메모리 장치(100)는 하나의 메모리 셀에 싱글 비트 데이터(single bit data)를 저장할 수도 있고, 멀티 비트 데이터(multi bit data)를 저장할 수도 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정 해져야 할 것이다.
도 1은 본 발명에 따른 플래시 메모리 장치를 도시한 블록도.
도 2는 도 1에 도시된 복수의 스트링셀(10) 중 일부를 도시한 회로도.
도 3은 도 2에 도시된 더미셀의 프로그램 순서를 도시한 순서도.
도 4은 본 발명의 실시예에 따른 플래시 메모리 장치의 검증동작을 도시한 타이밍도.
도 5는 도 2에 도시된 더미셀의 MLC 프로그램.
도 6은 도 2에 도시된 더미셀의 SLC 프로그램.
도 7은 본 발명의 제2 실시예에 따른 스트링셀의 더미셀을 도시한 회로도.
도 8는 본 발명의 제3 실시예에 따른 스트링셀의 더미셀을 도시한 회로도.
도 9은 본 발명의 제1 내지 제3 실시예를 포함하는 플래시 메모리 시스템을 도시한 블럭도.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 복수의 스트링셀 20 : 페이지 버퍼
30 : 로우 디코더 40 : 컨트롤 로직
100 : 플래시 메모리 장치

Claims (14)

  1. 각각이 제 1 메모리 셀들과 제 2 메모리 셀들을 갖는 복수의 스트링들을 포함하며,
    상기 각 스트링에 속하는 상기 제 2 메모리 셀들 중 어느 하나는 프로그램된 상태로 설정되고, 상기 제 2 메모리 셀들 중 나머지는 소거된 상태로 설정되는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 메모리 셀들은 더미 셀인 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    동일한 행에 속하는 제 2 메모리 셀들 중 어느 하나만이 프로그램된 상태로 설정되고, 나머지는 소거된 상태로 설정되는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    독출/검증 동작 동안, 상기 프로그램된 상태로 설정된 제 2 메모리 셀들에는 독출 전압이 인가되는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 독출/검증 동작 동안, 상기 스트링들은 동시에 프리챠지되는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 스트링들은 복수회로 나누어 독출되는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 각 스트링에 속하는 제 2 메모리 셀들은 소거 동작 및 검증 동작 이후에 선택적으로 프로그램되는 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 2 메모리 셀들의 수는 상기 복수의 스트링 셀들의 독출 횟수에 따라 결정되고,
    상기 제 2 메모리 셀들의 수는 상기 독출 회수와 동일한 개수를 갖는 플래시 메모리 장치.
  9. 복수의 스트링들을 포함하는 플래시 메모리 장치의 동작 방법에 있어서:
    각각이 제 1 메모리 셀들과 제 2 메모리 셀들을 갖는 스트링들을 동시에 프리챠지하는 단계와;
    상기 스트링들 중 제 1 스트링들을 센싱하는 단계와; 그리고
    상기 스트링들 중 제 2 스트링들을 센싱하는 단계를 포함하되,
    상기 각 스트링에 속하는 상기 제 2 메모리 셀들 중 어느 하나는 프로그램된 상태로 설정되고, 상기 제 2 메모리 셀들 중 나머지는 소거된 상태로 설정되는 것을 특징으로 하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 제 2 메모리 셀들은 더미 셀인 것을 특징으로 하는 동작 방법.
  11. 제 9 항에 있어서,
    동일한 행에 속하는 제 2 메모리 셀들 중 어느 하나만이 프로그램된 상태로 설정되고, 나머지는 소거된 상태로 설정되는 것을 특징으로 하는 동작 방법.
  12. 제 9 항에 있어서,
    독출/검증 동작 동안, 상기 프로그램된 상태로 설정된 제 2 메모리 셀들에는 독출 전압이 인가되는 것을 특징으로 하는 동작 방법.
  13. 제 9 항에 있어서,
    상기 제 2 메모리 셀들의 수는 상기 복수의 스트링 셀들의 독출 횟수에 따라 결정되고,
    상기 제 2 메모리 셀들의 수는 상기 독출 회수와 동일한 개수를 갖는 것을 특징으로 하는 동작 방법.
  14. 제 9 항에 있어서,
    상기 동작 방법은 독출 동작과 검증 동작을 포함하는 것을 특징으로 하는 동 작 방법.
KR1020080029876A 2008-03-31 2008-03-31 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법 KR101462488B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080029876A KR101462488B1 (ko) 2008-03-31 2008-03-31 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법
US12/407,393 US8218365B2 (en) 2008-03-31 2009-03-19 Flash memory device having dummy cells and method of operating the same
CN200910130671.9A CN101552036B (zh) 2008-03-31 2009-03-27 具有哑单元的快闪存储设备及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080029876A KR101462488B1 (ko) 2008-03-31 2008-03-31 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20090104449A KR20090104449A (ko) 2009-10-06
KR101462488B1 true KR101462488B1 (ko) 2014-11-18

Family

ID=41116962

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080029876A KR101462488B1 (ko) 2008-03-31 2008-03-31 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법

Country Status (3)

Country Link
US (1) US8218365B2 (ko)
KR (1) KR101462488B1 (ko)
CN (1) CN101552036B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11699487B2 (en) 2021-03-29 2023-07-11 SK Hynix Inc. Semiconductor memory device performing read operation, and method for the semiconductor memory device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784862B1 (ko) * 2006-01-09 2007-12-14 삼성전자주식회사 더미 셀을 포함하는 플래시 메모리 장치
KR101565585B1 (ko) * 2009-11-16 2015-11-03 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
KR20110096414A (ko) * 2010-02-22 2011-08-30 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR101204646B1 (ko) 2010-11-17 2012-11-23 에스케이하이닉스 주식회사 낸드 플래시 메모리 장치 및 그 동작 방법
KR101216876B1 (ko) * 2011-09-20 2012-12-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20130129638A (ko) * 2012-05-21 2013-11-29 에스케이하이닉스 주식회사 불휘발성 반도체 메모리 장치 및 그의 리드 방법
KR102000634B1 (ko) 2012-06-07 2019-07-16 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR20140016712A (ko) * 2012-07-31 2014-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9299438B2 (en) * 2013-06-12 2016-03-29 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20150012768A (ko) * 2013-07-26 2015-02-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102128825B1 (ko) 2013-12-11 2020-07-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
CN105830164B (zh) * 2013-12-18 2019-11-19 东芝存储器株式会社 半导体存储装置
CN104882164B (zh) * 2014-02-27 2019-02-01 北京兆易创新科技股份有限公司 快速擦除的flash芯片及擦除方法
CN104882165B (zh) * 2014-02-27 2018-10-30 北京兆易创新科技股份有限公司 Flash芯片及flash芯片的擦除方法
KR102320830B1 (ko) * 2015-09-24 2021-11-03 에스케이하이닉스 주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
KR102677515B1 (ko) * 2016-12-14 2024-06-21 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
CN112041932B (zh) * 2020-08-07 2021-09-14 长江存储科技有限责任公司 生成增强位线电压的操作方法及非易失性存储器设备
CN112771617B (zh) * 2021-01-04 2024-04-16 长江存储科技有限责任公司 具有降低的干扰的三维存储器器件编程
CN112771616B (zh) * 2021-01-04 2023-12-26 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
US11670374B2 (en) * 2021-08-17 2023-06-06 Micron Technology, Inc. Memory device including initial charging phase for double sense operation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454145B1 (ko) 2001-11-23 2004-10-26 주식회사 하이닉스반도체 플래쉬 메모리 장치
KR100480654B1 (ko) 1997-05-21 2005-04-06 아트멜 코포레이숀 안전한 데이터 기억용 반도체 메모리
US20080144378A1 (en) 2006-12-14 2008-06-19 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device having reduced electrical stress
US20080273388A1 (en) 2007-03-21 2008-11-06 Henry Chin Adjusting resistance of non-volatile memory using dummy memory cells

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6272049B1 (en) * 1999-05-12 2001-08-07 Matsushita Electric Industrial Co., Ltd. Non-volatile semiconductor memory device having increased operating speed
US7196931B2 (en) * 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
JP4005895B2 (ja) * 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置
JP4398750B2 (ja) * 2004-02-17 2010-01-13 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
US7307884B2 (en) * 2004-06-15 2007-12-11 Sandisk Corporation Concurrent programming of non-volatile memory
KR20060070734A (ko) 2004-12-21 2006-06-26 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
DE102005058601A1 (de) * 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
KR20070018216A (ko) 2005-08-09 2007-02-14 주식회사 하이닉스반도체 비휘발성 메모리 장치
KR100704025B1 (ko) 2005-09-09 2007-04-04 삼성전자주식회사 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치
KR100784862B1 (ko) * 2006-01-09 2007-12-14 삼성전자주식회사 더미 셀을 포함하는 플래시 메모리 장치
US7480172B2 (en) * 2006-01-25 2009-01-20 Magic Technologies, Inc. Programming scheme for segmented word line MRAM array
JP2008084471A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
JP2008135100A (ja) * 2006-11-28 2008-06-12 Toshiba Corp 半導体記憶装置及びそのデータ消去方法
KR100897603B1 (ko) * 2007-06-20 2009-05-14 삼성전자주식회사 반도체 메모리 장치
JP2009026369A (ja) * 2007-07-18 2009-02-05 Toshiba Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480654B1 (ko) 1997-05-21 2005-04-06 아트멜 코포레이숀 안전한 데이터 기억용 반도체 메모리
KR100454145B1 (ko) 2001-11-23 2004-10-26 주식회사 하이닉스반도체 플래쉬 메모리 장치
US20080144378A1 (en) 2006-12-14 2008-06-19 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device having reduced electrical stress
US20080273388A1 (en) 2007-03-21 2008-11-06 Henry Chin Adjusting resistance of non-volatile memory using dummy memory cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11699487B2 (en) 2021-03-29 2023-07-11 SK Hynix Inc. Semiconductor memory device performing read operation, and method for the semiconductor memory device

Also Published As

Publication number Publication date
KR20090104449A (ko) 2009-10-06
CN101552036B (zh) 2014-10-01
US8218365B2 (en) 2012-07-10
CN101552036A (zh) 2009-10-07
US20090244967A1 (en) 2009-10-01

Similar Documents

Publication Publication Date Title
KR101462488B1 (ko) 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법
EP3651155B1 (en) Nonvolatile memory device, storage device including nonvolatile memory device, and method of accessing nonvolatile memory device
KR101328909B1 (ko) 데이터 신뢰성을 증가시키는 메모리 장치 프로그래밍
KR100933859B1 (ko) 플래시 메모리 소자 및 그것의 프로그램 방법
US9627077B2 (en) Semiconductor memory device storing management data redundantly in different pages
CN100492542C (zh) 用于验证预先擦除的具有页缓冲器的非易失性存储器装置
US20130194870A1 (en) Semiconductor memory device and method of operating the same
US7755938B2 (en) Method for reading a memory array with neighbor effect cancellation
KR20200034123A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US11955183B2 (en) Memory device and method of reading data
US8385120B2 (en) Method of programming a nonvolatile memory device
US9030878B2 (en) Semiconductor memory device including a plurality of cell strings, memory system including the same, and control method thereof
US9355733B2 (en) Memory sensing system comprising nonvolatile memory device and related method of operation
KR20100004767A (ko) 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
KR20100104840A (ko) 셀 패턴에 따라 추가 ｅｃｃ가 가능한 반도체 메모리 장치,상기 장치를 포함하는 전자 시스템
US20150194220A1 (en) Semiconductor device and memory system including the same
KR20100045739A (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101435889B1 (ko) 공통 소스 라인 전압을 제어하는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
JP4672673B2 (ja) 半導体装置および半導体装置の制御方法
US9105346B2 (en) Semiconductor device and method for operating the same
JP2004039055A (ja) 不揮発性半導体記憶装置
KR101024190B1 (ko) 플래시 메모리 장치 및 동작 방법
CN119360922A (zh) 一种存储器、存储器的操作方法和存储系统
KR20100032190A (ko) 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2011175715A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20080331

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20130304

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20080331

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20140227

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20141029

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20141111

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20141112

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20181031

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20211027

Start annual number: 8

End annual number: 8