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CN100492542C - 用于验证预先擦除的具有页缓冲器的非易失性存储器装置 - Google Patents

用于验证预先擦除的具有页缓冲器的非易失性存储器装置 Download PDF

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CN100492542C CNB2006100514138A CN200610051413A CN100492542C CN 100492542 C CN100492542 C CN 100492542C CN B2006100514138 A CNB2006100514138 A CN B2006100514138A CN 200610051413 A CN200610051413 A CN 200610051413A CN 100492542 C CN100492542 C CN 100492542C
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Abstract

非易失性存储器装置具有可验证预先擦除的页缓冲器。所述装置可包括：单元阵列，具有由安置于位线与字线的交叉区域的存储器单元所组成的多个串；以及多个页缓冲器，经由读出线而连接至该位线。该多个页缓冲器的每一个包括：预先擦除检测单元，响应读出线的信号检测预先擦除，以验证是否已擦除编程至存储器单元的数据；主擦除检测单元，响应于读出线的信号而检测主擦除，以验证是否已擦除编程至存储器单元的数据；锁存电路，在预先擦除验证时响应预先擦除检测单元的输出信号储存数据，并在主擦除验证时响应该主擦除检测单元的输出信号储存数据；以及验证单元，在预先擦除验证或主擦除验证时响应锁存电路的信号而验证预先擦除或主擦除的通过或失败。

Description

用于验证预先擦除的具有页缓冲器的非易失性存储器装置
技术领域
本发明涉及非易失性存储器装置，且更具体地讲，涉及一种具有页缓冲器以用于预先擦除验证的与非(NAND)快闪存储器装置。
背景技术
存在对非易失性存储器的增长的需求，该非易失性存储器装置可被电编程及擦除而不需要以恒定周期重写数据的刷新功能。术语“编程”意指将数据写入存储器单元中的操作。
对于存储器装置的较高集成，已开发一种NAND快闪存储器装置，其中多个存储器单元串联连接(即，其中邻近单元共用漏极或源极的结构)以形成一串。该NAND快闪存储器装置是一种顺序地读取信息的存储器装置，其不同于或非(NOR)快闪存储器装置。
NAND快闪存储器装置使用页缓冲器以便用一短时期储存大容量信息或读取所储存的信息。该页缓冲器用以自I/O焊盘接收大容量数据且将该数据提供给存储器单元，或将该存储器单元的数据储存于其中并随后输出数据。该页缓冲器一般由单一寄存器建构以暂时地储存数据。然而，近来，页缓冲器采用双寄存器以便当在该NAND快闪存储器装置中编程大量数据时增加编程速度。
在其中在NAND快闪存储器装置中执行擦除操作的情形中，存在如下的情形：其中，由于擦除速度、单元的阈值电压(Vt)分布、擦除偏压等而过度地擦除该单元。在其中过度地擦除单元的情形中，该单元的擦除阈值电压(Vt)必须保持至适当电平。为实现这一点，在执行预先擦除操作之后，必须根据该预先擦除验证结果执行主擦除操作。
图1为具有现有页缓冲器的NAND快闪存储器装置的电路图。
下面将参照图1描述该页缓冲器的擦除验证方法。启用重置信号(MRST)以将锁存电路220的节点QA重置为＂0＂且将节点QAb重置为＂1＂。随后根据预充电信号(PRECHb)导通PMOS晶体管P11，使得用电源电压(VCC)预充电读出线SO。此后，如果该读出线SO保持预充电状态，则它意谓着不将所编程的数据自该单元擦除。如果通过位线选择及偏压单元210将该读出线SO的电荷放电至选定位线(例如，BLe)，则意谓着成功地擦除了编程至单元中的数据。
如果擦除了编程至单元中的数据，即，如果读出线SO处于放电状态，则锁存电路220的节点QAb保持完好的＂1＂。相反地，如果未擦除编程至单元中的数据，即，如果读出线SO处于预充电状态，则通过锁存信号(MLCH)导通NMOS晶体管N21且还导通NMOS晶体管N22，使得该锁存电路220的节点QAb改变为＂0＂。
图1的前述的页缓冲器不可执行预先擦除验证操作。术语＂预先擦除＂意指在通过施加预定偏置电压至编程单元而弱擦除编程至单元中的数据之后所执行的验证。如果存在在预先擦除验证操作之后未被擦除的单元，则通过除最先施加的偏压之外还施加预定偏置电压至阱来再次擦除编程至该单元中的数据，使得可防止该单元被过度地擦除。
在此情形中，如果在执行预先擦除操作之后擦除的单元具有低于阈值电压(Vt)的电压(即，放电读出线SO)，则必须改变锁存电路220的节点QAb或节点QA的电压电平。然而，由于图1中所示的页缓冲器200为在对其输入读出线SO的信号的NMOS晶体管N21变成逻辑高时导通的晶体管，所以该页缓冲器200不可检测预先擦除。因此，存在关于其中锁存电路220的节点QAb的电压电平可视预先擦除结果而改变的页缓冲器的需要。
发明内容
一种NAND快闪存储器装置可具有可验证预先擦除的页缓冲器。
非易失性存储器装置可包括具有由安置于位线与字线的交叉区域的存储器单元所组成的多个串的单元阵列及经由读出线连接至位线的多个页缓冲器。该多个页缓冲器的每一个可包括预先擦除检测单元，其响应于读出线的信号而检测预先擦除，以便首次验证是否已擦除编程至存储器单元中的数据；主擦除检测单元，其响应于读出线的信号而检测主擦除，以便第二次验证是否已擦除编程至存储器单元中的数据；锁存电路，其在预先擦除验证时响应于该预先擦除检测单元的输出信号而储存数据并在主擦除验证时响应于该主擦除检测单元的输出信号而储存数据；以及验证单元，其在预先擦除验证或主擦除验证时响应于该锁存电路的信号而验证预先擦除或主擦除的通过或失败。
附图说明
图1为具有现有页缓冲器的NAND快闪存储器装置的电路图；
图2为具有用于预先擦除的页缓冲器的NAND快闪存储器装置的电路图；以及
图3为说明图2中所示的该NAND快闪存储器装置的信号的波形的时序图。
具体实施方式
图2为可具有用于预先擦除的页缓冲器的NAND快闪存储器装置的电路图。与图1的那些数字相同的参考标号用于标识与图2的那些部件相同或相似的部件。
参照图2，NAND快闪存储器装置可包括存储器单元阵列100、页缓冲器200以及列选择单元300。
在存储器单元阵列100中，BLe表示偶数位线，且BLo表示奇数位线。多个存储器单元MC1至MCn分别连接至位线Ble、BLo，且串联连接于漏极选择晶体管DST与源极选择晶体管SST之间以形成一个单元串。存储器单元(例如，MC1)由一个字线(例如，WL1)控制且形成一页。
多个页缓冲器200可连接至存储器单元阵列100。该多个页缓冲器同时执行编程、读取或擦除操作。在图2中，仅展示一个页缓冲器200。然而，要懂得，多个相同页缓冲器可连接至存储器单元阵列100。
页缓冲器200可包括：位线选择及偏压单元210；锁存电路220；预充电单元P11；擦除验证单元P12；预先擦除检测单元P21、P22；主擦除检测单元N21、N22；重置单元N23；编程晶体管N24；读取晶体管N25；以及数据输入晶体管N26、N27。
位线选择及偏压单元210可包括偏压供应晶体管N11、N12及位线选择晶体管N13和N14。该偏压供应晶体管N11具有连接至位线BLe的一端及连接至施加偏压信号(VIRPWR)的线的另一端。偏压供应晶体管N11具有被供应栅极控制信号(DISe)的栅极。根据栅极控制信号(DISe)而导通偏压供应晶体管N11，以将该偏压信号(VIRPWR)施加至位线(例如，BLe)。该偏压供应晶体管N12具有连接至位线BLo的一端及连接至施加该偏压信号(VIRPWR)的线的另一端。偏压供应晶体管N12具有被施加栅极控制信号(DISo)的栅极。根据该栅极控制信号(DISo)而导通偏压供应晶体管N12，以将该偏压信号(VIRPWR)施加至位线(例如，BLo)。根据位线选择信号(BSLe)导通选择晶体管N13以将经由读出线SO接收的电荷(电流)施加至选定位线(例如，BLe)。根据位线选择信号(BSLo)而导通选择晶体管N14，以将经由读出线SO接收的电荷(电流)施加至选择的位线(例如，BLo)。
预充电单元P11可包括PMOS晶体管，该PMOS晶体管连接于电源电压(VCC)与读出线SO之间且具有被施加预充电信号(PRECHb)的栅极。在擦除验证时，该PMOS晶体管P11用该电源电压(VCC)对读出线SO预充电。
锁存电路220包括由反相器IV1、IV2组成的锁存器且具有节点QAb及节点QA。
重置单元N23可包括NMOS晶体管，该NMOS晶体管连接于锁存电路220的节点QA与接地电压(VSS)之间且具有被施加重置信号MRST的栅极。在主擦除验证操作期间，根据该重置信号MRST而导通NMOS晶体管N23，并将锁存电路220的节点QA初始化至逻辑低且将节点QAb初始化至逻辑高。
预先擦除检测单元P21、P22可包括连接于电源电压(VCC)与锁存电路220的节点QAb之间的PMOS晶体管。当擦除单元具有低于阈值电压(Vt)的电压(即，读出线SO被放电)时，在预先擦除验证时，根据预先擦除验证信号(PEVb)而导通PMOS晶体管P21，且在预先擦除操作时导通该PMOS晶体管P22。当在该预先擦除操作期间完全擦除单元时，PMOS晶体管P21、P22将锁存电路220的节点QAb变为逻辑高且将锁存电路220的节点QA变为逻辑低，以便检测预先擦除。
主擦除检测单元N21、N22可包括连接于接地电压(VSS)与锁存电路220的节点QAb之间的NMOS晶体管。在主擦除操作时，当读出线SO处于预充电状态时导通该NMOS晶体管N21，且当读出线SO处于放电状态时将其截止。根据主擦除检测信号(MLCH)导通/截止该NMOS晶体管N22。如果NMOS晶体管N21导通，则NMOS晶体管N22导通，以将锁存电路220的节点QAb变为逻辑低且将锁存电路220的节点QA变为逻辑高。当完全擦除单元时这些NMOS晶体管N21、N22被截止，且当未完全擦除单元时将其导通，因此在主擦除操作时，检测主擦除。这些NMOS晶体管N21、N22还用于在预先擦除操作时，将锁存电路220的节点QAb初始化为逻辑低，且将锁存电路220的节点QA初始化为逻辑高。
预先擦除检测信号(PEVb)仅在预先擦除操作时变成逻辑低，以导通PMOS晶体管P21。主擦除检测信号(MLCH)仅在主擦除操作时变成逻辑高，以导通NMOS晶体管N22。
编程晶体管N24可包括NMOS晶体管，该NMOS晶体管连接于读出线SO与锁存电路220的节点QA之间且具有被施加编程信号(PGM)的栅极。在编程操作期间导通NMOS晶体管N24，以将锁存电路220的节点QA的数据经由读出线SO而传输至选定位线BLe或Blo，使得数据被编程至存储器单元中。
读取晶体管N25可包括连接于读出线SO、锁存电路220的节点QA及列选择单元300之间的NMOS晶体管且具有被施加读取信号(PBDO)的栅极。在读取操作期间导通NMOS晶体管N25，以将锁存电路220的节点QA的数据(输出自选定位线BLe或BLo)经由列选择单元300而传送至数据线DL。
在编程操作期间根据编程输入信号(DI或nDI)导通数据输入晶体管N26、N27，且因此将经由列选择单元300接收的编程数据输入至锁存电路220。
擦除验证单元P12连接于电源电压(VCC)与节点nWDO之间且具有连接至锁存电路220的节点QA的栅极。PMOS晶体管P12用以验证擦除且其通过读取锁存电路220的节点QA的数据验证擦除的通过/失败。
列选择单元300可包括根据列选择信号(YA)控制的NMOS晶体管N31。在读取或编程操作期间，该NMOS晶体管N31用以连接页缓冲器200及数据线DL。该列选择信号(YA)由列地址产生。
图3为说明图2中所示的该NAND快闪存储器装置的信号的波形的时序图。
下文中，将参照图2及3描述用于验证预先擦除的页缓冲器的操作。
在周期t1，根据主擦除检测信号(MLCH)将锁存电路220的节点QAb初始化为逻辑低且将其节点QA初始化为逻辑高。
在周期t2，由位线选择信号(BSLe)选择位线BLe且由逻辑低的预充电信号(PRECHb)导通PMOS晶体管P11，使得预充电选定位线Ble及读出节点SO。
在周期t3，将偏置电压施加到被编程以弱擦除编程数据的单元的阱。
在周期t4，预充电信号(PRECHb)变为逻辑高且使读出线SO浮置。
在周期t5，位线选择信号(BSLe)再次变为逻辑高以连接位线BLe及读出线SO。
在周期t6，放电读出线SO或将其保持至预充电状态。如果读出线SO处于放电状态，则此意谓着预先擦除通过。如果读出线SO保持为预充电状态，则此意谓着预先擦除失败。预先擦除验证信号(PEVb)在预定时间变为逻辑低且将读出节点SO的信号输入至锁存电路220。
在周期t7，确定预先擦除通过还是失败。如果确定预先擦除失败，则执行预先擦除操作。如果确定预先擦除通过，则执行主擦除操作。
例如，如果编程单元具有低于预先擦除操作的阈值电压(Vt)的电压且如图3中所示放电读出线SO，则导通PMOS晶体管P22且预先擦除检测信号(PEVb)变成逻辑低，使得PMOS晶体管P21导通。如图3中所示，锁存电路220的节点QAb变成逻辑高且其节点QA变成逻辑低。在此情形中，导通用于擦除验证的PMOS晶体管P12且节点nWDO变成逻辑高。这验证预先擦除通过。如果读出线SO处于预充电状态，则锁存电路220的节点QAb保持于其初始逻辑低且其节点QA保持于其初始逻辑高。随后截止PMOS晶体管P12且节点nWDO变为浮置状态。这验证预先擦除失败。
如以上所述，如果预先擦除操作通过，则通过施加擦除电压以及预定偏置电压及用于预先擦除操作中的偏置电压至尚未擦除的存储器单元的阱来执行主擦除操作。
此时，在使用重置信号(MRST)来将锁存电路220的节点QAb初始化为逻辑高且将其节点QA初始化为逻辑低之后，预充电读出线SO。
在与预先擦除操作相同的方式下，如果流过读出线SO的电流被放电，则这将意谓着主擦除操作通过。如果读出线SO保持为预充电状态，则这将意谓着主擦除操作失败。
如果待擦除单元具有低于阈值电压(Vt)的电压且放电读出线SO，则NMOS晶体管N21、N22被截止，使得锁存电路220的节点QAb保持为其初始逻辑高且其节点QA保持为其初始逻辑低。
因此，PMOS晶体管P12得以导通且节点nWDO变成逻辑高，使得主擦除操作通过被验证。
相反地，如果读出线SO处于预充电状态，则NMOS晶体管N21、N22导通，使得锁存电路220的节点QAb变成逻辑低且其节点QA变成逻辑高。因此，PMOS晶体管P12截止且节点nWDO变为浮置状态。因此主擦除操作失败被验证。
如以上所描述，本发明可提供可验证预先擦除的页缓冲器。因此有可能防止已编程的单元被过度地擦除。
虽然已参考优选实施例进行了以上描述，但是要理解，在不偏离本发明及权利要求的范围和精神的前提下，本领域普通技术人员可对本发明进行改变及修正。

Claims (7)

1.一种非易失性存储器装置，其包含：
单元阵列，其具有由安置于位线与字线的交叉区域的存储器单元所组成的多个串；以及
多个页缓冲器，其经由读出线连接至该位线，该多个页缓冲器的每一个包含：
预先擦除检测单元，其响应于该读出线的信号以及预先擦除验证信号而检测预先擦除，以便验证是否已擦除编程至该存储器单元中的数据；
主擦除检测单元，其响应于该读出线的信号而检测主擦除，以便验证是否已擦除编程至该存储器单元中的数据；
锁存电路，其在预先擦除验证时响应于该预先擦除检测单元的输出信号而储存数据，且在主擦除验证时响应于该主擦除检测单元的输出信号而储存数据；以及
验证单元，其在预先擦除验证或主擦除验证时响应于该锁存电路的信号，而验证该预先擦除或该主擦除的通过或失败。
2.如权利要求1所述的非易失性存储器装置，其中如果该预先擦除验证为通过，则执行该主擦除，而如果该预先擦除验证为失败，则再次执行该预先擦除。
3.如权利要求1所述的非易失性存储器装置，其中该预先擦除检测单元连接于电源电压与该锁存电路的第一节点之间，且当该预先擦除成功时控制该第一节点以使其具有该电源电压。
4.如权利要求1所述的非易失性存储器装置，其中该预先擦除检测单元包括：第一PMOS晶体管，其根据仅在该预先擦除验证时变成逻辑低的该预先擦除验证信号而被导通；以及第二PMOS晶体管，其当该读出线的信号在预先擦除验证时变成逻辑低时被导通。
5.如权利要求1所述的非易失性存储器装置，其中该主擦除检测单元在该预先擦除操作时，将该锁存电路的第一节点初始化为逻辑低且将其第二节点初始化为逻辑高。
6.如权利要求1所述的非易失性存储器装置，其中该多个页缓冲器的每一个进一步包括重置单元，该重置单元在该主擦除验证时，将该锁存电路的第一节点初始化为逻辑高且将其第二节点初始化为逻辑低。
7.如权利要求1所述的非易失性存储器装置，其中该多个页缓冲器的每一个包括预充电单元，其预充电该读出线，以便验证该预先擦除或主擦除；以及
位线选择及偏压单元，其选择该位线中的一个。
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