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KR102377453B1 - 불 휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불 휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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KR102377453B1
KR102377453B1 KR1020150155319A KR20150155319A KR102377453B1 KR 102377453 B1 KR102377453 B1 KR 102377453B1 KR 1020150155319 A KR1020150155319 A KR 1020150155319A KR 20150155319 A KR20150155319 A KR 20150155319A KR 102377453 B1 KR102377453 B1 KR 102377453B1
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temperature
voltage
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transistor
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이지상
추교수
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삼성전자주식회사
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Abstract

본 발명에 따른 불 휘발성 메모리 장치는 메모리 셀, 상기 메모리 셀에 비트 라인을 통해 연결되며, 읽기 또는 검증 동작을 수행하기 위해 상기 비트 라인을 프리차지하는 페이지 버퍼, 그리고 상기 비트 라인을 프리차지 한 후, 온도에 따라 비트 라인 디벨롭 시간을 다르게 제어하는 제어 로직을 포함하되, 상기 비트 라인 디벨롭 시간은 온도에 따라 서로 다른 주파수를 가지는 기준 클록 신호의 특정 주기에 따라 결정된다.

Description

불 휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불 휘발성 메모리 장치에 데이터를 저장하는 장치를 포함한다.
불 휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
불 휘발성 메모리 장치는 메모리 셀에 데이터를 저장하고, 데이터를 저장하기 위하여 메모리 셀에 연결되는 페이지 버퍼를 포함한다.
본 발명은 메모리 셀의 산포를 최적화하여 동작 오류를 감소시키는 불 휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명에 따른 불 휘발성 메모리 장치는 메모리 셀, 상기 메모리 셀에 비트 라인을 통해 연결되며, 읽기 또는 검증 동작을 수행하기 위해 상기 비트 라인을 프리차지하는 페이지 버퍼, 그리고 상기 비트 라인을 프리차지 한 후, 온도에 따라 비트 라인 디벨롭 시간을 다르게 제어하는 제어 로직을 포함하되, 상기 비트 라인 디벨롭 시간은 온도에 따라 서로 다른 주파수를 가지는 기준 클록 신호의 특정 주기에 따라 결정된다.
본 발명에 따른 불 휘발성 메모리 장치는 메모리 셀, 상기 메모리 셀에 비트 라인을 통해 연결되며, 읽기 또는 검증 동작을 수행하기 위해 상기 비트 라인을 프리차지하는 페이지 버퍼, 그리고 온도에 따라 가변되는 펄스 폭을 가지는 온도 보상 펄스 신호를 생성하는 제어 로직을 포함하되, 상기 제어 로직은 상기 비트 라인을 프리차지 한 후, 상기 온도 보상 펄스 신호의 펄스 폭에 기초하여 비트 라인 디벨롭 시간을 온도에 따라 서로 다르게 조절한다.
본 발명은 온도에 따라 비트 라인 디벨롭 시간을 조절하여 메모리 셀의 산포를 최적화하여 동작 오류를 감소시키는 불 휘발성 메모리 장치 및 그것의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록들 중 하나(BLKa)를 보여주는 도면이다.
도 3은 도 1의 메모리 셀 어레이에 포함된 메모리 블록들 중 하나(BLKi)에 대응하는 구조의 실시 예를 보여주는 사시도이다.
도 4는 도 2의 페이지 버퍼들 중 하나(PBa)를 예시적으로 보여주는 도면이다.
도 5는 도 4의 페이지 버퍼(PBa)에서 데이터 래치 노드(SO)의 동작을 보여주는 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 기준 클록 발생기를 보여주는 블록도이다.
도 7은 도 6의 기준 클록 발생기에 의해 온도에 따라 다르게 생성되는 기준 클록 신호를 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 온도 보상 펄스 발생기를 보여주는 블록도이다.
도 9는 도 8의 온도 보상 펄스 발생기를 자세히 보여주는 회로도이다.
도 10은 도 9의 온도 보상 펄스 발생기에 의해 온도에 따라 다르게 생성되는 온도 보상 펄스를 보여주는 타이밍도이다.
도 11은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 제어 로직 및 전압 발생기(130), 페이지 버퍼 회로(140), 그리고 입출력 회로(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록의 메모리 셀들은 2차원 구조를 형성할 수 있다. 또한, 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 워드 라인들(WL)과 연결될 수 있다. 각 메모리 셀은 1-비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)로 제공될 수 있다.
어드레스 디코더(120)는 복수의 워드 라인(WL)들, 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 또는 메모리 셀 어레이(110)가 3차원 구조로 형성된 경우, 어드레스 디코더(120)는 복수의 워드 라인(WL)들, 스트링 선택 라인(SSL)들, 및 접지 선택 라인(GSL)들을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코더(120)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트, AP 등)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩하여 복수의 워드 라인(WL)들 중 적어도 하나의 워드 라인을 선택할 수 있다. 어드레스 디코더(120)는 선택된 워드 라인에 대한 읽기 또는 쓰기 동작이 수행되도록 복수의 워드 라인(WL)들의 전압들을 각각 제어할 수 있다. 예시적으로, 어드레스 디코더(120)는 수신된 어드레스로부터 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 페이지 버퍼 회로(140)로 전달할 수 있다. 페이지 버퍼 회로(140)는 수신된 열 어드레스를 기반으로 비트 라인(BL)을 제어할 수 있다.
제어 로직 및 전압 발생기(130)는 외부 장치로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(120), 페이지 버퍼 회로(140), 및 입출력 회로(150)를 제어할 수 있다. 예를 들면, 제어 로직 및 전압 발생기(130)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(110)에 기입되도록 어드레스 디코더(120), 페이지 버퍼 회로(140), 및 입출력 회로(150)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(130)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)가 출력되도록 어드레스 디코더(120), 페이지 버퍼 회로(140) 및 입출력 회로(150)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(130)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(110)의 일부가 소거되도록 어드레스 디코더(120), 페이지 버퍼 회로(140), 및 입출력 회로(150)를 제어할 수 있다.
제어 로직 및 전압 발생기(130)는 불 휘발성 메모리 장치(100)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들면, 제어 로직 및 전압 발생기(130)는 복수의 읽기 전압들, 복수의 검증 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 소거 전압들 등과 같은 다양한 전압들을 생성하여 어드레스 디코더(120)로 제공할 수 있다.
페이지 버퍼 회로(140)는 복수의 비트 라인(BL)들을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(140)는 메모리 셀 어레이(110)로부터 읽은 데이터(DATA)를 임시 저장하거나 또는 메모리 셀 어레이(110)에 기입될 데이터(DATA)를 임시 저장할 수 있다.
입출력 회로(150)는 제어 로직 및 전압 발생기(130)의 제어에 따라 외부 장치로부터 데이터(DATA)를 수신하여 페이지 버퍼 회로(140)로 전달할 수 있다. 또는 입출력 회로(150)는 제어 로직 및 전압 발생기(130)의 제어에 따라 페이지 버퍼 회로(140)로부터 수신된 데이터(DATA)를 외부 장치로 전달할 수 있다.
예를 들면, 불 휘발성 메모리 장치(100)의 프로그램 동작 시, 메모리 셀 어레이(110)에 프로그램될 데이터(DATA)가 페이지 버퍼 회로(140)에 임시 저장될 수 있다. 불 휘발성 메모리 장치(100)는 페이지 버퍼 회로(140)에 저장된 데이터(DATA)를 복수의 프로그램 루프들을 수행하여 메모리 셀 어레이(110)에 프로그램할 수 있다. 복수의 프로그램 루프들 각각은 프로그램 펄스를 인가하는 프로그램 단계(program step) 및 검증 전압(verify voltage)를 인가하는 검증 단계(verify step)을 포함할 수 있다.
예를 들면, 불 휘발성 메모리 장치(100)는 페이지 버퍼 회로(140)에 저장된 데이터(DATA)를 기반으로 복수의 메모리 셀들의 프로그램 상태(또는 문턱 전압 산포)를 결정할 수 있다. 예시적으로, 불 휘발성 메모리 장치(100)는 미리 정해진 비트 오더링에 따라 복수의 메모리 셀들의 목표 프로그램 상태(또는 목표 문턱 전압 산포)를 결정할 수 있다. 불 휘발성 메모리 장치(100)는 복수의 메모리 셀들이 목표 프로그램 상태를 각각 갖도록 복수의 프로그램 루프들을 수행할 수 있다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록들 중 하나(BLKa)를 보여주는 도면이다. 도 1 및 도 2를 참조하면, 메모리 블록(BKLa)은 복수의 스트링(SR)들을 포함할 수 있다. 복수의 스트링(SR)들은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 접지 선택 트랜지스터(GST), 메모리 셀(MC)들, 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 또는 도시되지 않았지만 메모리 셀 어레이(110)가 3차원 구조로 형성된 경우, 각 비트 라인(BL)은 서로 다른 스트링 선택 라인(SSL)들에 연결된 복수의 스트링(SR)들과 연결될 수 있다.
각 스트링(SR)의 접지 선택 트랜지스터(GST)는 메모리 셀(MC)들 및 공통 소스 라인(CSL)의 사이에 연결될 수 있다. 복수의 스트링(SR)들의 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
각 스트링(SR)의 스트링 선택 트랜지스터(SST)는 메모리 셀(MC)들 및 비트 라인(BL)의 사이에 연결될 수 있다. 복수의 스트링(SR)들의 스트링 선택 트랜지스터(SST)들은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다.
각 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀(MC)들이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀(MC)들은 직렬 연결될 수 있다.
복수의 스트링(SR)들에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀(MC)들은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링(SR)들의 메모리 셀(MC)들은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
메모리 셀(MC)들의 프로그램 동작 및 읽기 동작은 워드 라인의 단위로 수행될 수 있다. 하나의 워드 라인에 공통으로 연결된 메모리 셀(MC)들은 동시에 프로그램되거나 동시에 읽어질 수 있다. 메모리 셀(MC)들의 소거 동작은 메모리 블록의 단위로 수행될 수 있다. 하나의 메모리 블록(BLKa)의 메모리 셀(MC)들은 동시에 소거될 수 있다. 다른 예로서, 메모리 셀(MC)들의 소거 동작은 서브 블록의 단위로 수행될 수 있다. 하나의 메모리 블록(BLKa)은 복수의 서브 블록들로 분할되고, 하나의 서브 블록의 메모리 셀(MC)들은 동시에 소거될 수 있다.
페이지 버퍼 회로(140)는 복수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 각 페이지 버퍼(PB1~PBn)는 각 비트 라인(BL1~BLn)과 연결될 수 있다. 페이지 버퍼 회로(140)는 메모리 셀 어레이(110)로부터 읽은 데이터(DATA)를 임시 저장하거나 또는 메모리 셀 어레이(110)에 기입될 데이터(DATA)를 임시 저장할 수 있다. 예를 들면, 각 페이지 버퍼(PB1~PBn)는 복수의 래치들을 포함할 수 있다. 래치들은 데이터(DATA)를 임시 저장할 수 있다.
도 3은 도 1의 메모리 셀 어레이에 포함된 메모리 블록들 중 하나(BLKi)에 대응하는 구조의 실시 예를 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLKi)은 기판(SUB)과 수직 방향으로 형성될 수 있다. 기판(SUB)에는 n+ 도핑 영역이 형성될 수 있다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착될 수 있다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성될 수 있다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결될 수 있다. 필라(pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLKi)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL7), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLKi)의 필라(pillar)는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLKi)이 2개의 선택 라인(GSL, SSL), 7개의 워드 라인(WL1 ~ WL7), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 도 2의 페이지 버퍼들 중 하나(PBa)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 페이지 버퍼(PBa)는 캐시 래치부(CLU) 및 데이터 래치부(DLU)를 포함할 수 있다.
캐시 래치부(CLU)는 캐시 래치(141)를 포함할 수 있다. 예를 들면, 캐시 래치(141)는 메모리 셀에 저장될 데이터(DATA)를 저장할 수 있다. 또한, 캐시 래치(141)는 데이터 래치(142)로부터 전송된 데이터(DATA)를 저장할 수 있다. 캐시 래치(141)는 캐시 래치 노드(SOC)에 연결될 수 있다. 캐시 래치(141)는 캐시 래치 노드(SOC)를 통해 데이터(DATA)를 송수신할 수 있다. 캐시 래치부(CLU)는 둘 이상의 캐시 래치들을 포함할 수 있다.
캐시 래치 노드(SOC)는 패스 트랜지스터(NMP)를 통해 데이터 래치 노드(SO)와 연결될 수 있다. 패스 트랜지스터(NMP)는 패스 신호(SO_PASS)에 따라 턴 온 또는 턴 오프 될 수 있다. 패스 트랜지스터(NMP)가 턴 온 되는 경우, 캐시 래치(141) 및 데이터 래치(142) 사이에서 데이터(DATA)는 전송될 수 있다.
데이터 래치부(DLU)는 데이터 캐시(142)를 포함할 수 있다. 예를 들면, 데이터 캐시(142)는 캐시 래치(141)로부터 전송된 데이터(DATA)를 저장할 수 있다. 또한, 데이터 캐시(142)는 메모리 셀로부터 읽어진 데이터(DATA)를 저장할 수 있다. 데이터 래치(142)는 데이터 래치 노드(SO)에 연결될 수 있다. 데이터 래치(142)는 데이터 래치 노드(SO)를 통해 데이터(DATA)를 송수신할 수 있다. 데이터 래치부(DLU)는 둘 이상의 데이터 래치들을 포함할 수 있다.
데이터 래치 노드(SO)는 불 휘발성 메모리 장치(100)의 읽기, 쓰기 또는 소거 동작 동안에 프리차지 될 수 있다. 예를 들면, 데이터 래치 노드(SO)는 셋업 트랜지스터(PM_STP)를 통해 내부 공급 전압(IVC)에 따라 프리차지 될 수 있다. 셋업 트랜지스터(PM_STP)는 비트 라인 셋업 신호(BLSETUP)에 따라 턴 온 또는 턴 오프 될 수 있다. 셋업 트랜지스터(PM_STP)는 P 타입 트랜지스터일 수 있다. 하지만, 셋업 트랜지스터(PM_STP)의 타입은 이것에 한정되지 않는다. 예를 들면, 데이터 래치 노드(SO)는 셧오프 트랜지스터(NM_SHF)를 통해 비트 라인(BL)과 연결될 수 있다. 셧오프 트랜지스터(NM_SHF)는 비트 라인 셧오프 신호(BLSHF)에 따라 턴 온 또는 턴 오프 될 수 있다. 셧오프 트랜지스터(NM_SHF)는 N 타입 트랜지스터일 수 있다. 하지만, 셧오프 트랜지스터(NM_SHF)의 타입은 이것에 한정되지 않는다.
도 5는 도 4의 페이지 버퍼(PBa)에서 데이터 래치 노드(SO)의 동작을 보여주는 타이밍도이다. 도 4 및 도 5를 참조하면, 데이터 래치 노드(SO)는 제 1 시점(t1) 이전에 내부 공급 전압(IVC)에 따라 프리차지 될 수 있다. 예를 들면, 제 1 시점(t1) 이전에, 비트 라인 셋업 신호(BLSETUP)는 로우 레벨이고, 비트 라인 셧오프 신호(BLSHF)는 하이 레벨이다. 따라서, 셋업 트랜지스터(PM_STP) 및 셧오프 트랜지스터(NM_SHF)는 턴 온 될 수 있다. 이때 비트 라인(BL)도 데이터 래치 노드(SO)와 함께 프리차지 될 수 있다.
제 1 시점(t1)에, 비트 라인 셋업 신호(BLSETUP)는 하이 레벨로 변경될 수 있다. 따라서, 셋업 트랜지스터(PM_STP)는 턴 온 된다. 그러면, 데이터 래치 노드(SO)의 전압 레벨은 선택된 메모리 셀의 상태에 따라 감소한다. 선택 워드 라인에 선택된 메모리 셀의 문턱 전압보다 낮은 전압이 인가된 경우(선택된 메모리 셀이 온 셀(on cell)인 경우), 데이터 래치 노드(SO)는 처음의 전압 레벨을 그대로 유지하거나 매우 미세하게 하강할 것이다. 선택 워드 라인에 선택된 메모리 셀의 문턱 전압보다 높은 전압이 인가된 경우(선택된 메모리 셀이 오프 셀(off cell)인 경우), 데이터 래치 노드(SO)는 시간이 지남에 따라 점진적으로 전압 레벨이 하강할 것이다. 따라서, 불 휘발성 메모리 장치(100)는 특정 시간 이후 데이터 래치 노드(SO)의 전압 레벨을 기준 값(A)과 비교하여 선택된 메모리 셀의 상태를 검출할 수 있다.
이때 선택된 메모리 셀이 오프 셀(off cell)인 경우, 온도에 따라 데이터 래치 노드(SO)의 전압 하강율이 다르다. 일반적으로 낮은 온도에서 데이터 래치 노드(SO)의 전압 하강율은 감소한다. 따라서, 온도와 관계 없이 동일한 비트 라인 디벨롭 시간(BL Develop Time)을 적용하면, 동작 오류의 확률이 증가하게 된다. 예를 들어, 제 1 온도(Temp1)인 경우, 제 2 시점(t2)에 데이터 래치 노드(SO)의 전압 레벨을 측정하면 기준 값(A)보다 높게 측정될 수 있다. 비트 라인 디벨롭 시간(BL Develop Time)은 셋업 트랜지스터(PM_STP)가 턴 오프 된 후 셧오프 트랜지스터(NM_SHF)가 턴 오프 될때까지의 시간이다. 도 4에는 선택된 메모리 셀이 오프 셀(off cell)인 경우만 도시되어 있다. 선택된 메모리 셀이 온 셀(on cell)인 경우, 데이터 래치 노드(SO)의 전압 레벨이 기준 값(A)보다 크기만 하면 되기 때문에 온도의 영향이 상대적으로 적다.
본 발명의 불 휘발성 메모리 장치(100)는 온도에 따라 비트 라인 디벨롭 시간(BL Develop Time)을 제어할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 제 1 온도(Temp1)인 경우보다 제 2 온도(Temp2)인 경우에 비트 라인 디벨롭 시간(BL Develop Time)을 짧게 조절할 수 있다. 제 1 온도(Temp1)는 제 2 온도(Temp2)보다 낮은 온도이다.
제 1 온도(Temp1)인 경우, 불 휘발성 메모리 장치(100)는 제 3 시점(t3)에 로우 레벨로 변경되도록 비트 라인 셧오프 신호(BLSHF)를 제어할 수 있다. 그러면 셧오프 트랜지스터(NM_SHF)는 제 3 시점(t3)에 턴 오프 되고, 불 휘발성 메모리 장치(100)는 제 3 시점(t3)에 데이터 래치 노드(SO)의 전압 레벨을 기준 값(A)과 비교할 수 있다.
제 2 온도(Temp2)인 경우, 불 휘발성 메모리 장치(100)는 제 2 시점(t2)에 로우 레벨로 변경되도록 비트 라인 셧오프 신호(BLSHF)를 제어할 수 있다. 그러면 셧오프 트랜지스터(NM_SHF)는 제 2 시점(t2)에 턴 오프 되고, 불 휘발성 메모리 장치(100)는 제 2 시점(t2)에 데이터 래치 노드(SO)의 전압 레벨을 기준 값(A)과 비교할 수 있다.
도 6은 본 발명의 실시 예에 따른 기준 클록 발생기를 보여주는 블록도이다. 도 6을 참조하면, 기준 클록 발생기(132)는 비트 라인 셧오프 신호(BLSHF)의 하강 시점을 결정하기 위한 기준 클록 신호(RCLK)를 생성할 수 있다.
제어 로직 및 전압 발생기(130)는 온도 전압 발생기(131) 및 기준 클록 발생기(132)를 포함할 수 있다. 온도 전압 발생기(131)는 외부 공급 전압(EVC) 및 온도 정보(INFO_Temp)를 수신할 수 있다. 온도 전압 발생기(131)는 외부 공급 전압(EVC) 및 온도 정보(INFO_Temp)를 기초하여 온도에 따라 가변되는 온도 전압(Vtemp)를 생성할 수 있다. 기준 클록 발생기(132)는 내부 공급 전압(IVC) 및 온도 전압(Vtemp)을 수신할 수 있다. 기준 클록 발생기(132)는 온도에 따라 가변되는 온도 전압(Vtemp)에 기초하여 온도에 따라 다른 주파수를 가지는 기준 클록 신호(RCLK)를 생성할 수 있다.
도 7은 도 6의 기준 클록 발생기에 의해 온도에 따라 다르게 생성되는 기준 클록 신호를 보여주는 타이밍도이다. 도 6 및 도 7을 참조하면, 기준 클록 발생기(132)는 온도(Temp1, Temp2)에 따라 서로 다른 주파수를 가지는 기준 클록 신호(RCLK)를 생성할 수 있다.
예를 들면, 제 1 온도(Temp1)인 경우, 기준 클록 발생기(132)는 제 1 시점(t1) 및 제 3 시점(t3) 사이에 5개의 주기를 가지는 기준 클록 신호(RCLK)를 생성할 수 있다. 제 2 온도(Temp2)인 경우, 기준 클록 발생기(132)는 제 1 시점(t1) 및 제 2 시점(t2) 사이에 5개의 주기를 가지는 기준 클록 신호(RCLK)를 생성할 수 있다.
불 휘발성 메모리 장치(100)는 제 1 시점(t1)부터 기준 클록 신호(RCLK)의 특정 주기 이후에 비트 라인 셧오프 신호(BLSHF)를 로우 레벨로 변경할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 제 1 시점(t1)부터 기준 클록 신호(RCLK)의 5 주기 이후의 상승 에지에 비트 라인 셧오프 신호(BLSHF)를 로우 레벨로 변경할 수 있다. 제 1 및 제 2 온도(Temp1, Temp2)에 따라 기준 클록 신호(RCLK)의 주파수가 다르기 때문에, 비트 라인 셧오프 신호(BLSHF)는 제 1 및 제 2 온도(Temp1, Temp2)에 따라 다른 시점에 로우 레벨로 변경될 수 있다. 따라서, 비트 라인 디벨롭 시간(BL Develop Time)은 온도에 따라 다르게 조절될 수 있다.
도 8은 본 발명의 실시 예에 따른 온도 보상 펄스 발생기를 보여주는 블록도이다. 도 8을 참조하면, 불 휘발성 메모리 장치(100)는 도 6 및 도 7의 방법과 다른 방법으로 비트 라인 디벨롭 시간(BL Develop Time)을 온도에 따라 다르게 조절될 수 있다.
제어 로직 및 전압 발생기(130)는 온도 전압 발생기(131), 기준 전류 발생기(133) 및 온도 보상 펄스 발생기(134)를 포함할 수 있다. 온도 전압 발생기(131)는 외부 공급 전압(EVC) 및 온도 정보(INFO_Temp)를 수신할 수 있다. 온도 전압 발생기(131)는 외부 공급 전압(EVC) 및 온도 정보(INFO_Temp)를 기초하여 온도에 따라 가변되는 온도 전압(Vtemp)를 생성할 수 있다.
기준 전류 발생기(133)는 기준 전압(Vref)에 기초하여 온도 변화에 관계없는 기준 전류(Iref)를 생성할 수 있다.
온도 보상 펄스 발생기(134)는 온도 전압(Vtemp), 기준 전류(Vref), 기준 전압(Vref), 및 스타트 신호(START)를 수신할 수 있다. 온도 보상 펄스 발생기(134)는 스타트 신호(START)에 따라 온도 보상 펄스 신호(P_Temp)를 생성할 수 있다. 온도 보상 펄스 발생기(134)는 기준 전압(Vref) 및 온도 전압(Vtemp)으로부터 기준 전류(Iref)를 기초하여 감소는 전압을 비교하여 온도에 따라 서로 다른 펄스 폭을 가지는 온도 보상 펄스 신호(P_Temp)를 생성할 수 있다.
도 9는 도 8의 온도 보상 펄스 발생기를 자세히 보여주는 회로도이다. 도 9를 참조하면, 기준 전류 발생기(133)는 기준 전압(Vref)과 제 1 노도(N1)의 전압을 비교하여 온도와 관계없이 기준 전류(Iref)를 생성할 수 있다. 온도 보상 펄스 발생기는 기준 전류(Iref)에 기초하여 온도 전압(Vtemp)으로부터 일정한 비율로 감소하는 전압과 기준 전압(Vref)를 비교하여 온도 보상 펄스 신호(P_Temp)를 생성할 수 있다.
제 1 비교기(COM1)는 기준 전압(Vref)과 제 1 노드(N1)의 전압을 비교할 수 있다. 기준 전압(Vref)과 제 1 노드(N1)의 전압을 비교하여, 제 1 비교기(COM1)는 제 1 저항에 일정한 기준 전류(Iref)가 흐르도록 제 2 노드(N2)의 전압을 제어할 수 있다. 제 1 및 제 2 PMOS 트랜지스터(MP1, MP2)는 제 2 노드(N2)의 전압에 따라 기준 전류(Iref)가 일정한 값을 가지도록 제어된다. 기준 전류(Iref)는 제 1 NMOS 트랜지스터(MN1)을 통하여도 동일하게 흐르게 된다.
제 3 PMOS 및 제 3 NMOS 트랜지스터(MP3, MN3)는 스타트 신호(START)에 따라 서로 상보적으로 동작할 수 있다. 예를 들면, 제 3 PMOS 트랜지스터(MP3)가 턴 온 되면, 제 3 NMOS 트랜지스터(MN3)는 턴 오프 된다. 반대로 제 3 NMOS 트랜지스터(MN3)가 턴 온 되면, 제 3 PMOS 트랜지스터(MP3)는 턴 오프 된다. 이에 따라 제 1 커패시터(C1)는 충전 또는 방전될 수 있다. 제 1 커패시터(C1)가 방전될 때, 기준 전류(Iref)는 제 2 NMOS 트랜지스터(MN2)를 통해 흐르게 된다. 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)의 게이트에 동일한 전압에 제공되고 있기 때문이다. 따라서, 제 5 노드(N5)의 전압은 온도 전압(Vtemp)까지 충전된 후 기준 전류(Iref)에 따라 온도에 관계없이 동일한 비율로 감소한다. 제 2 비교기(COM2)는 제 5 노드(N5)의 전압과 기준 전압(Vref)이 동일해지는 시점부터 제 3 PMOS 트랜지스터(MP3)가 다시 턴 온 되는 시점까지의 시간만큼의 펄스 폭을 가지는 온도 보상 펄스 신호(P_Temp)를 생성할 수 있다.
도 10은 도 9의 온도 보상 펄스 발생기에 의해 온도에 따라 다르게 생성되는 온도 보상 펄스를 보여주는 타이밍도이다. 도 9 및 도 10을 참조하면, 제 1 및 제 2 온도(Temp1, Temp2)에 따라 온도 전압(Vtemp)의 레벨은 서로 다르다. 따라서, 제 1 시점(t1)에 제 5 노드(N5)의 전압은 온도에 따라 서로 다른 레벨에서 감소하기 시작한다. 하지만, 기준 전류(Iref)에 의해 제 5 노드(N5)의 전압의 감소하는 기울기는 동일하다. 따라서, 제 1 온도(Temp1)일 때 제 5 노드(N5)의 전압은 기준 전압(Vref)과 제 3 시점(t3)에 만나게 된다. 제 2 온도(Temp2)일 때 제 5 노드(N5)의 전압은 기준 전압(Vref)과 제 2 시점(t2)에 만나게 된다. 그리고 제 4 시점(t4)에 스타트 신호(START)는 로우 레벨이 되어 제 5 노드(N5)의 전압은 다시 온도 전압(Vtemp)으로 충전된다.
결국, 제 1 온도(Temp1)일 때, 온도 보상 펄스 신호(P_Temp)는 제 2 시점(t2) 및 제 4 시점(t4) 사이의 펄스 폭을 가질 수 있다. 제 2 온도(Temp2)일 때, 온도 보상 펄스 신호(P_Temp)는 제 3 시점(t3) 및 제 4 시점(t4) 사이의 펄스 폭을 가질 수 있다. 불 휘발성 메모리 장치(100)는 이러한 온도 보상 펄스 신호(P_Temp)에 기초하여 비트 라인 셧오프 신호(BLSHF)의 하강 시점을 결정할 수 있다.
도 11은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, SSD(1000)는 복수의 불 휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다.
불 휘발성 메모리 장치들(1100)은 선택적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불 휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 10에서 설명된 바와 같이, 온도에 따라 비트 라인 디벨롭 시간을 조절할 수 있다. 따라서, 불 휘발성 메모리 장치들(1100)은 온도에 따라 셀의 산포를 최적화하여 동작 오류를 감소시킬 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불 휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불 휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불 휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, SSD 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불 휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1240)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1240)는 낸드 인터페이스일 수 있다. 불 휘발성 메모리 인터페이스(1250)는 불 휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다.
도 12는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(Single Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(Vertical NAND; VNAND)일 수 있다. 낸드 플래시 메모리 장치(2100)는 도 1 내지 도 10에서 설명된 바와 같이, 온도에 따라 비트 라인 디벨롭 시간을 조절할 수 있다. 따라서, 낸드 플래시 메모리 장치(2100)는 온도에 따라 셀의 산포를 최적화하여 동작 오류를 감소시킬 수 있다.
제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2240) 및 낸드 인터페이스(2250)를 포함할 수 있다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2240)는 제어기(2210)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2250)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2240)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2240)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2250)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공될 수 있다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 선택적으로 제공받을 수 있다.
본 발명은 UFS(Universal Flash Storage) 시스템에도 적용 가능하다.
도 13은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 13을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100)와 UFS 장치(3200)를 포함할 수 있다.
UFS 호스트(3100)는 애플리케이션(3110), 장치 드라이버(3120), 호스트 컨트롤러(3130), 그리고 버퍼 램(3140)을 포함할 수 있다. 그리고 호스트 컨트롤러(3130)는 커맨드 큐(CMD queue, 3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)를 포함할 수 있다. 커맨드 큐(3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)는 호스트 컨트롤러(3130) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
UFS 호스트(3100)의 애플리케이션(3110)과 장치 드라이버(3120)에서 생성된 커맨드(예를 들면, 쓰기 커맨드)는 호스트 컨트롤러(3130)의 커맨드 큐(3131)에 입력될 수 있다. 커맨드 큐(3131)는 UFS 장치(3200)로 제공될 커맨드를 순서대로 저장할 수 있다. 커맨드 큐(3131)에 저장된 커맨드는 호스트 DMA(3132)로 제공될 수 있다. 호스트 DMA(3132)는 커맨드를 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 보낸다.
계속해서 도 13을 참조하면, UFS 장치(3200)는 플래시 메모리(3210), 장치 컨트롤러(3230), 그리고 버퍼 램(3240)을 포함할 수 있다. 그리고 장치 컨트롤러(3230)는 중앙처리장치(CPU, 3231), 커맨드 관리자(CMD manager, 3232), 플래시 DMA(3233), 보안 관리자(security manager, 3234), 버퍼 관리자(3235), 플래시 변환 계층(FTL; Flash Translation Layer, 3236), 그리고 플래시 관리자(3237)를 포함할 수 있다. 여기에서, 커맨드 관리자(3232), 보안 관리자(3234), 버퍼 관리자(3235), 플래시 변환 계층(3236), 그리고 플래시 관리자(3237)는 장치 컨트롤러(3230) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
플래시 메모리(3210)는 도 1 내지 도 10에서 설명된 바와 같이, 온도에 따라 비트 라인 디벨롭 시간을 조절할 수 있다. 따라서, 플래시 메모리(3210)는 온도에 따라 셀의 산포를 최적화하여 동작 오류를 감소시킬 수 있다.
UFS 호스트(3100)로부터 UFS 장치(3200)로 입력된 커맨드는 장치 인터페이스(3201)를 통해 커맨드 관리자(3232)로 제공될 수 있다. 커맨드 관리자(3232)는 UFS 호스트(3100)로부터 제공된 커맨드를 해석하고, 보안 관리자(3234)를 이용하여 입력된 커맨드를 인증할 수 있다. 커맨드 관리자(3232)는 버퍼 관리자(3235)를 통해 데이터를 입력받을 수 있도록 버퍼 램(3240)을 할당할 수 있다. 커맨드 관리자(3232)는 데이터 전송 준비가 완료되면, UFS 호스트(3100)로 RTT(READY_TO_TRANSFER) UPIU를 보낸다.
UFS 호스트(3100)는 RTT UPIU에 응답하여 데이터를 UFS 장치(3200)로 전송할 수 있다. 데이터는 호스트 DMA(3132)와 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 전송될 수 있다. UFS 장치(3200)는 제공받은 데이터를 버퍼 관리자(3235)를 통해 버퍼 램(3240)에 저장할 수 있다. 버퍼 램(3240)에 저장된 데이터는 플래시 DMA(3233)를 통해 플래시 관리자(3237)로 제공될 수 있다. 플래시 관리자(3237)는 플래시 변환 계층(3236)의 어드레스 맵핑 정보를 참조하여, 플래시 메모리(3210)의 선택된 어드레스에 데이터를 저장할 수 있다.
UFS 장치(3200)는 커맨드에 필요한 데이터 전송과 프로그램이 완료되면, 인터페이스를 통해 UFS 호스트(3100)로 커맨드에 대한 완료를 알리는 응답 신호(response)를 보낸다. UFS 호스트(3100)는 커맨드에 대한 완료를 장치 드라이버(3120)와 애플리케이션(3110)에 알려주고, 해당 커맨드에 대한 동작을 종료할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 14는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함할 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어할 수 있다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
저장 장치(4400)는 도 1 내지 도 10에서 설명된 바와 같이, 온도에 따라 비트 라인 디벨롭 시간을 조절할 수 있다. 따라서, 저장 장치(4400)는 온도에 따라 셀의 산포를 최적화하여 동작 오류를 감소시킬 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 불 휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 제어 로직 및 전압 발생기
140 : 페이지 버퍼 회로
150 : 입출력 회로
1000 : SSD
2000 : eMMC
3000 : UFS 시스템
4000 : 모바일 장치

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 메모리 셀;
    상기 메모리 셀에 비트 라인을 통해 연결되며, 읽기 또는 검증 동작을 수행하기 위해 상기 비트 라인을 프리차지하는 페이지 버퍼; 그리고
    온도에 따라 가변되는 펄스 폭을 가지는 온도 보상 펄스 신호를 생성하는 제어 로직을 포함하되,
    상기 제어 로직은,
    온도 정보에 기초하여 온도에 따라 가변하는 온도 전압을 생성하는 온도 전압 발생기;
    기준 전압에 기초하여 상기 온도 전압 발생기에 온도에 관계없이 특정한 기준 전류를 제공하는 기준 전류 발생기; 그리고
    상기 기준 전류에 따라 상기 온도 전압으로부터 특정 비율로 감소하는 전압과 상기 기준 전압을 비교하여 상기 온도 보상 펄스 신호의 펄스 폭을 결정하는 온도 보상 펄스 발생기를 포함하고,
    상기 제어 로직은 상기 비트 라인을 프리차지 한 후, 상기 온도 보상 펄스 신호의 펄스 폭에 기초하여 비트 라인 디벨롭 시간을 온도에 따라 서로 다르게 조절하는 불 휘발성 메모리 장치.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 기준 전류 발생기는:
    일단이 접지 단자에 연결되고, 타단이 제 1 노드에 연결되는 제 1 저항;
    일단이 상기 제 1 노드에 연결되는 제 2 저항;
    상기 기준 전압과 상기 제 1 노드의 전압을 비교하여 그 결과 값을 출력하는 제 1 비교기;
    일단이 상기 제 2 저항의 타단에 연결되고 타단이 전원 단자에 연결되며, 상기 제 1 비교기의 출력에 따라 턴 온 되는 제 1 트랜지스터;
    일단이 상기 전원 단자에 연결되고 타단이 제 2 노드에 연결되며, 상기 제 1 비교기의 출력에 따라 턴 온 되는 제 2 트랜지스터; 그리고
    일단이 상기 제 2 노드에 연결되고 타단이 상기 접지 단자에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 턴 온 되는 제 3 트랜지스터를 포함하는 불 휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 온도 보상 펄스 발생기는:
    일단이 상기 접지 단자에 연결되고, 타단이 제 3 노드에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 턴 온 되는 제 4 트랜지스터;
    일단이 상기 제 3 노드에 연결되고, 타단이 제 4 노드에 연결되는 제 5 트랜지스터;
    일단이 상기 제 4 노드에 연결되고, 타단이 상기 온도 전압 단자에 연결되는 제 6 트랜지스터;
    상기 제 4 노드 및 상기 접지 단자 사이에 연결되는 제 1 커패시터; 그리고
    상기 기준 전압 및 상기 제 4 노드의 전압을 비교하여 상기 온도 보상 펄스를 생성하는 제 2 비교기를 포함하되,
    상기 제 5 및 제 6 트랜지스터들은 스타트 신호에 따라 서로 상보적으로 턴 온 또는 턴 오프 되는 불 휘발성 메모리 장치.
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