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CN112771617B - 具有降低的干扰的三维存储器器件编程 - Google Patents

具有降低的干扰的三维存储器器件编程 Download PDF

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CN112771617B CN202180000130.3A CN202180000130A CN112771617B CN 112771617 B CN112771617 B CN 112771617B CN 202180000130 A CN202180000130 A CN 202180000130A CN 112771617 B CN112771617 B CN 112771617B
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Abstract

一种3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一存储器层与第二存储器层之间的第一虚设存储器层。该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。该3D存储器器件可以包括字线(WL)驱动电路，在对第一组存储器层中的一个进行编程时，该WL驱动电路可以被配置为在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。第二预充电电压可以与第一预充电电压重叠，并且在第一预充电电压之前坡降。

Description

具有降低的干扰的三维存储器器件编程
背景技术
本公开涉及三维(3D)存储器器件及其操作方法。
通过改进工艺技术、电路设计、编程算法和制造工艺将平面存储器单元缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战并且成本高昂。结果，平面存储器单元的存储器密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制到存储器阵列和从存储器阵列的信号的外围器件。
发明内容
在一个方面中，公开了一种3D存储器器件。例如，在某些方面中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在某些其他方面中，该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。NAND存储器串中的每一个可以包括在第二组存储器层上方的漏极选择栅极(DSG)。在又一其他方面中，该3D存储器器件可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的存储器层中的每一个进行编程。该外围电路可以包括DSG驱动电路，DSG驱动电路被配置为在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的DSG，并且在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的DSG，以取消选择NAND存储器串中的至少一个。在某些其他方面中，该3D存储器器件可以包括字线(WL)驱动电路，在对第一组存储器层中的一个编程时，该WL驱动电路可以被配置为在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。第二预充电电压可以与第一预充电电压重叠，并且在第一预充电电压之前坡降。该WL驱动电路还可以被配置为在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。
在另一方面中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在某些方面中，该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。NAND存储器串中的每一个可以包括在第二组存储器层下方的源极选择栅极(SSG)。在某些其他方面中，该3D存储器器件可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的存储器层中的每一个进行编程。在某些方面中，该外围电路可以包括SSG驱动电路，SSG驱动电路被配置为在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的SSG，并且在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的SSG，以取消选择NAND存储器串中的至少一个。在某些方面中，该外围电路可以包括WL驱动电路，在对第一组存储器层中的一个进行编程时，该WL驱动电路可以被配置为在预充电周期期间将第二预充电电压施加到第一虚设存储器层。在某些实施方式中，第二预充电电压可以与第一预充电电压重叠。在又一其他方面中，该WL驱动电路可以被配置为在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。
在又一方面中，公开了一种用于操作3D存储器器件的方法。该3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在某些实施方式中，NAND存储器串中的每一个可以包括在第二组存储器层上方的漏极选择栅极(DSG)。在某些方面中，该方法可以包括在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的DSG；在某些其他方面中，该方法可以包括在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的DSG，以取消选择NAND存储器串中的至少一个。在某些其他方面中，该方法可以包括在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些实施方式中，第二预充电电压可以与第一预充电电压重叠，并且在第一预充电电压之前坡降。在某些其他方面中，该方法可以包括在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。
在再一方面中，公开了一种用于操作3D存储器器件的方法。该3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、在第一组存储器层与第二组存储器层之间的第一虚设存储器层、以及多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在某些方面中，NAND存储器串中的每一个可以包括在第二组存储器层下方的源极选择栅极(SSG)。在某些方面中，该方法可以包括在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的SSG；在某些其他方面中，该方法可以包括在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的SSG，以取消选择NAND存储器串中的至少一个。在某些其他方面中，该方法可以包括在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些实施方式中，第二预充电电压可以与第一预充电电压重叠。在某些方面中，该方法可以包括在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。
附图说明
并入本文并且形成说明书的一部分的附图示出了了本公开的实施方式，并且与描述一起进一步用于解释本公开的原理，并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储器器件的示图。
图2示出了根据本公开的一些方面的示例性存储器阵列器件的截面。
图3A示出了根据本公开的一些方面的用于3D NAND存储器器件的正向预充电和编程方案。
图3B示出了根据本公开的一些方面的与用于3D NAND存储器器件的正向预充电和编程方案相关联的第一波形。
图3C示出了根据本公开的一些方面的与用于3D NAND存储器器件的正向预充电编程方案相关联的第二波形。
图3D示出了根据本公开的一些方面的与用于3D NAND存储器器件的正向预充电编程方案相关联的第三波形。
图4A示出了根据本公开的一些方面的用于3D NAND存储器器件的反向预充电和编程方案。
图4B示出了根据本公开的一些方面的与用于3D NAND存储器器件的反向预充电编程方案相关联的第一波形。
图4C示出了根据本公开的一些方面的与用于3D NAND存储器器件的反向预充电编程方案相关联的第二波形。
图4D示出了根据本公开的一些方面的与用于3D NAND存储器器件的反向预充电编程方案相关联的第三波形。
图4E示出了根据本公开的一些方面的与用于3D NAND存储器器件的反向预充电编程方案相关联的第四波形。
图4F示出了根据本公开的一些方面的与用于3D NAND存储器器件的反向预充电编程方案相关联的第五波形。
图5是根据本公开的一些方面的用于3D NAND存储器器件的正向预充电和编程方案的示例性方法的流程图。
图6是根据本公开的一些方面的用于3D NAND存储器器件的反向预充电和编程方案的示例性方法的流程图。
将参考附图描述本公开的各个方面。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。并且，本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以未在附图中具体描绘的方式，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解的是，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式取向(旋转90度或在其他取向下)，并且本文所使用的空间相对描述词也可以被相应地进行解释。
如本文所用，术语“衬底”是指一种在其上添加后续材料层的材料。这种衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片等非导电材料构成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以拥有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或垂直互连接入(过孔)触点)以及一个或多个电介质层。
如本文所用，术语“3D存储器器件”是指一种在横向取向的衬底上，具有垂直取向的存储器单元晶体管串(本文称为“存储器串”，例如NAND存储器串)的半导体器件，其使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”是指标称地垂直于衬底的横向表面。
随着3D存储器器件中所使用的存储器单元的大小继续缩小，并且随着每一个存储器单元对更多的位进行编程，3D存储器器件的可靠性继续降低。可靠性降低的关键因素是编程干扰。编程干扰错误是3D存储器器件架构(例如，3D NAND存储器器件)的固有结果。在3D NAND存储器器件的编程操作期间，通过随后将大于阈值电压的编程电压施加到每一个存储器层来循序地对与同一字线连接的每一个存储器层进行编程。在对一个存储器层进行编程时，其余存储器层的中每一个被施加沟道通过电压，以打开选定NAND存储器串的沟道，这使得能够对存储器层进行编程。对于每一个取消选定NAND存储器串，通过在每一端处关断其漏极选择晶体管和源极选择晶体管，取消选定NAND存储器串的沟道将处于浮置状态。由于每一个存储器层还围绕取消选定NAND存储器串，因此施加到其余存储器层中的每一个的沟道通过电压在取消选定NAND存储器串中形成耦合电势，以抑制由于施加到存储器层的编程电压而对取消选定NAND存储器串中的存储器层进行的编程。为了实现对施加到存储器层的编程电压的期望抑制效果，沟道通过电压必须要大于阈值电压，以便生成耦合电势。
然而，另一方面，高沟道通过电压可能在取消选定NAND存储器串的沟道中诱发自由电子的电隧穿，其可能由于沟道热电子(CHE)注入而使未编程的存储器单元的阈值电压偏移到较高的值，从而使耦合电势不足以抑制对取消选定NAND存储器串中的未编程的存储器单元进行的编程，该编程被称为对取消选定NAND存储器串的编程干扰。随着存储器单元的大小由于增加的存储器单元密度而进一步缩小，晶体管氧化物变得更薄，这进而增加隧穿效应和所导致阈值电压偏移。此外，在3D NAND存储器器件中使用双层面架构在上部存储器层面与下部存储器层面之间的接合界面区域处创建了虚设存储器层，其具有较高的初始阈值电压，并且比其他存储器层更容易在编程循环之后受到阈值电压偏移。结果，编程干扰变成了更严重的问题，特别是对于下部存储器层面中的存储器单元。此外，随着施加更多的编程循环，残余的自由电子可以在取消选定NAND存储器串的沟道中累积。具有负电荷的残余电子也可以抑制在取消选定NAND存储器串中生成的耦合电势，从而使恶化编程恶化。
为了解决前述问题，本公开引入了一种解决方案，在该解决方案中，在对3D存储器器件(例如，3D NAND存储器器件)进行编程时，可以减少编程干扰。本文公开的编程方案可以在每一个编程循环中在施加编程电压/沟道通过电压之前添加预充电周期，以便减少或者甚至去除在每一个取消选定NAND存储器串的沟道中累积的自由电子，以减少或者甚至消除在实际编程发生时自由电子对耦合电势的影响。
例如，本公开的3D存储器器件将正偏压(预充电电压)施加到取消选定存储器串(例如，未编程)的一端(例如，源极端或漏极端，取决于编程方向是正向还是反向)以及在中间的虚设存储器层。在取消选定NAND存储器串的端部处的偏压可以创建电势，该电势可以将残余电子从存储器单元抽离，并且抽向正偏压，从而减少原本可能发生的编程干扰。此外，通过在施加到源极/漏极端的预充电电压之前，使中间虚设存储器层的预充电电压坡降，即使在从中间虚设存储器层去除预充电电压之后，残余电子也可以继续从源极/漏极端被抽离，但是残余电子不能回到将被施加编程电压的存储器层，因为在中间虚设存储器层处的沟道已经首先被切断。以此方式，本公开的3D存储器器件以减少和/或消除编程干扰的方式对存储器单元进行编程，从而提高3D存储器器件的可靠性和/或寿命，例如，如下文结合图3A-图6所述。如本文中所用，在对存储器层进行编程时，实际上对与存储器层相关联的和/或被存储器层控制的存储器单元进行编程。
图1示出了根据本公开的一些方面的示例性3D存储器器件100的示图。
3D存储器器件100可以包括存储器阵列器件102和连接到存储器阵列器件
102的外围电路104。存储器阵列器件102可以是3D NAND闪存存储器器件，其中，存储器单元106以NAND存储器串108的阵列的形式提供，NAND存储器串108均在衬底(未示出)上方垂直地延伸。在一些实施方式中，每一个NAND存储器串108包括串联连接并且垂直地堆叠的多个存储器单元106。每一个存储器单元106可以保持连续的模拟值(例如，电压或电荷)，连续的模拟值取决于在存储器单元106的区域内捕获的电子的数量。每一个存储器单元106可以是包括浮栅晶体管的“浮栅”类型的存储器单元，或者可以是包括电荷捕获晶体管的“电荷捕获”类型的存储器单元。
在一些实施方式中，每一个存储器单元106是具有两种可能的存储器状态并且因而可以存储一位数据的单一层级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每一个存储器单元106是能够以四个以上的存储器状态存储单一位以上的数据的多层级单元(MLC)。例如，MLC可以每单元存储两位、每单元存储三位(又被称为三层级单元(TLC))、或者每单元存储四位(又被称为四层级单元(QLC))。每一个MLC可以被编程为采用可能的标称存储值的范围。在一个示例中，如果每一个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采用三个可能的编程电平中的一个。第四标称存储值可以用于经擦除的状态。
如图1中所示，每一个NAND存储器串108可以包括在其源极端处的源极选择栅极(SSG)110以及在其漏极端处的漏极选择栅极(DSG)112。SSG 110和DSG 112可以被配置为在读取和编程操作期间激活选定NAND存储器串108(阵列的列)。在一些实施方式中，同一存储块中的NAND存储器串108的SSG 110通过同一源极线(SL)114(例如，公共SL)连接到例如地。根据一些实施方式，每一个NAND存储器串108的DSG 112连接到相应的位线116，可以经由输出总线(未示出)从相应的位线116读取数据。在一些实施方式中，每一个NAND存储器串108被配置为通过经由一个或多个DSG线113将选择电压(例如，高于DSG 112的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 112、和/或通过经由一个或多个SSG线115将选择电压(例如，高于SSG 110的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 110而被选择或被取消选择。
相邻NAND的存储器串108的存储器单元106可以通过字线118连接，字线118选择哪行存储器单元受读取和编程操作影响。在一些实施方式中，每个字线118连接到存储器单元页(存储器页)120，存储器单元页为用于读取和编程操作的最小物理可寻址数据单位。存储器页120的以位为单元的大小可以对应于通过字线118连接的NAND存储器串的数量。每一个字线118可以包括在相应存储器页120中的每一个存储器单元106处的多个控制栅以及连接控制栅的栅极线。
图2示出了根据本公开的一些方面的示例性存储器阵列器件200的截面。存储器阵列器件200是图1所示的存储器阵列器件102的示例。如图2所示，存储器阵列器件200包括在衬底202上方垂直地延伸的3D NAND存储器串210(例如，图1中的NAND存储器串108)。衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。应当注意，x轴和y轴被包括在图2中以进一步示出存储器阵列器件200中的部件的空间关系。衬底202包括在x方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用，当衬底在y方向(即，垂直方向或深度方向)上位于半导体结构的最低平面中时，在y方向上相对于半导体结构的衬底(例如，衬底202)来确定半导体结构(例如，存储器阵列器件200)的一个部件是在另一部件“上”、“上方”还是“下方”。在整个本公开中应用用于描述空间关系的相同概念。
如图2所示，3D NAND存储器串210垂直地延伸穿过在衬底202上方的具有交错的栅极导电层206(文中又称为存储器层)和栅极到栅极电介质层208的存储器堆叠层204。存储器堆叠层204中的栅极导电层206和栅极到栅极电介质层208可以在垂直方向上交替。换句话说，除了在存储器堆叠层204的顶部或底部处的层之外，每一个栅极导电层206可以在两侧上被两个栅极到栅极电介质层208邻接，并且每一栅极到栅极电介质层208可以在两侧上被两个栅极导电层206邻接。存储器堆叠层204中的栅极导电层206和栅极到栅极电介质层208的对的数量(例如，32、64、96或128)确定存储器阵列器件200中的存储器单元的数量。每一个栅极导电层206可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每一个栅极导电层206包括金属层，例如，钨层。在一些实施方式中，每一个栅极导电层206包括掺杂多晶硅层。每一个栅极导电层/存储器层206可以包括围绕3D NAND存储器串210的存储器单元(例如，图1中的存储器单元106)并且可以横向地延伸作为字线(例如，图1中的字线118)的控制栅极。
存储器堆叠层204可以具有多层面架构，例如，双层面存储器堆叠层，其包括在衬底202上方的下部存储器层面204A以及在下部存储器层面204A上方的上部存储器层面204B，如图2所示。下部存储器层面204A和上部存储器层面204B中的每一个中的栅极导电层206和栅极到栅极电介质层208的对的数量可以相同的或者不同。下部存储器层面204A和上部存储器层面204B中的每一个可以包括如以上所述的交错的栅极导电层206和栅极到栅极电介质层208。
如图2所示，3D NAND存储器串210包括垂直地延伸穿过下部存储器层面204A和上部存储器层面204B的沟道结构212。在一些实施方式中，沟道结构212包括填充有半导体材料(例如，作为半导体沟道220)和电介质材料(例如，作为存储器膜218)的沟道孔。在一些实施方式中，半导体沟道220包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜218是包括隧道层226、存储层224(又称为“电荷捕获/存储层”)和阻挡层222的复合电介质层。沟道结构212可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道220、隧道层226、存储层224和阻挡层222以此顺序从柱的中心朝向柱的外表面径向布置。隧道层226可以包括氧化硅、氮氧化硅或其任何组合。存储层224可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层222可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜218可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施方式中，3D NAND存储器串210还包括在3D NAND存储器串210的下部部分中(例如，在其下端处)的半导体插塞214。半导体插塞214可以包括从衬底202在任何合适的方向上外延生长的半导体材料，例如，单晶硅。半导体插塞214可以用作3D NAND存储器串210的源极选择晶体管(例如，具有图1中的SSG 110的晶体管)的沟道的一部分。在一些实施方式中，3D NAND存储器串210还包括在3D NAND存储器串210的上部部分中(例如，在上端处)的沟道插塞216。在一些实施方式中，沟道插塞216可以用作3D NAND存储器串210的漏极选择晶体管(例如，具有图1中的DSG 112的晶体管)的沟道。如文中所使用，当衬底202被定位在存储器器件200的最低平面中时，部件(例如，沟道结构212)的上端是在y方向上远离衬底202的端部，并且部件(例如，沟道结构212)的下端是在y方向上接近衬底202的端部。
在一些实施方式中，3D NAND存储器串210包括用于3D NAND存储器串210的存储器单元的多个控制栅极(均为栅极导电层/存储器层206的一部分)。栅极导电层206可以包括用于多个3D NAND存储器串210的多个控制栅极，并且可以作为在存储器堆叠层204的边缘处结束的字线横向地延伸，所述字线可以接收字线偏置电压VWL(例如，如图1所示)，以例如通过读取、擦除和编程操作来控制存储器单元的操作。应当理解，尽管图2中未示出，但是可以形成存储器阵列器件200的附加部件，所述附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。
在图2中，3D NAND存储器串210包括单一沟道结构212，其被称为单一单元形成(SCF)结构。应当理解，在一些实施方式中，3D NAND存储器串210可以包括通过层面间插塞(未示出)电连接的两个沟道结构，其又被称为双单元形成(DCF)结构。还应当理解，在一些实施方式中，存储器堆叠层204可以包括两个以上的存储器层面，并且3D NAND存储器串210可以包括单一沟道结构，该单一沟道结构垂直地延伸穿过存储器层面；或者包括两个以上的沟道结构，该两个以上的沟道结构中的每一个垂直地延伸穿过存储器层面中的相应存储器层面。对于具有多层面存储器堆叠层的3D存储器器件，多个存储器层面中的每一个可以在垂直方向上包括多个存储器层(例如，栅极导电层206)。在一些实施方式中，虚设存储器层组垂直地形成在相邻的存储器层面之间，例如，如图2所示的垂直地在下部存储器层面204A与上部存储器层面204B之间的虚设存储器层204C，或者在DCF结构中围绕层面间插塞的虚设存储器层(未示出)。虚设存储器层可以具有与存储器层相同的物理结构，但是具有与存储器层不同的电构造，因为通过虚设存储器层连接的存储器单元不用于数据存储(即，作为虚设存储器单元)。
返回参考图1，外围电路104可以包括用于促进3D存储器器件100的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路104可以包括数据缓冲器(例如，位线页缓冲器)、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路104使用互补金属氧化物半导体(CMOS)技术形成。
在一些实施方式中，外围电路104尤可以其包括字线(WL)驱动电路122、位线(BL)驱动电路124、漏极选择栅极(DSG)驱动电路126、源极选择栅极(SSG)驱动电路128、以及源极线(SL)驱动电路130。WL驱动电路122、BL驱动电路124、DSG驱动电路126、SSG驱动电路128和SL驱动电路130中的一个或多个可以实施本文公开的编程方案，用于对存储器阵列器件102中的存储器单元106进行编程。编程方案的波形可以由外围电路104以字线偏置电压VWL的形式通过字线118提供到每一个存储器页120。如下面详细所述，可以施加到字线118的WL偏置电压VWL包括预充电电压Vpre-charge、编程电压VPGM、沟道通过电压Vpass、截断电压Vcut等。DSG驱动电路126和/或SSG驱动电路128可以通过分别将选择电压或取消选择电压施加到DSG 112和/或SSG 110而选择或取消选择NAND存储器串108(及其存储器单元106)。DSG驱动电路126还可以在正向编程中经由DSG线113将预充电电压施加到DSG 112，并且SSG驱动电路128还可以在反向编程中经由SSG线115将预充电电压施加到SSG 110，如下面详细所述。BL驱动电路124可以在正向编程中经由BL 116将BL偏置电压施加到取消选定NAND存储器串的漏极端，并且SL驱动电路130可以在反向编程中经由SL 114将SL偏置电压施加到取消选定NAND存储器串的源极端，如下面详细所述。
图3A示出了根据本公开的某些方面的用于3D NAND存储器器件300的正向编程方案。图3B示出了根据本公开的某些方面的与图3A的3D NAND存储器器件300相关联的第一编程波形301。图3C示出了根据本公开的某些方面的与图3A的3D NAND存储器器件300的第一组存储器层相关联的第二编程波形315。图3D示出了根据本公开的某些方面的与图3A的3DNAND存储器器件300的第二组存储器层相关联的第三编程波形317。现在将一起描述图3A-图3D。
参考图3A，3D NAND存储器器件300包括在垂直方向上具有例如多个存储器层302、304、306、308和310(例如，栅极导电层)的存储器堆叠层。在某些实施方式中，存储器堆叠层可以被布置为具有第一组存储器层304和第二组存储器层306。如图3A中所示，第一组存储器层304中的每一个存储器层可以与字线(例如，WL0-WLm)相关联。此外，第二组存储器层306中的每一个存储器层也可以与字线(例如，WLm+1-WLn)相关联。
更进一步地，3D NAND存储器器件300中的每一个存储器层可以与编程循环相关联。编程循环可以尤其包括预充电周期303和编程周期305。在正向编程方向上，可以对选定NAND存储器串320中的存储器层进行编程。为了避免在例如取消选定NAND存储器串322中的编程干扰，可以在编程周期305之前，将预充电电压施加到取消选定NAND存储器串322中的各个层。
作为示例而非限制，第一编程循环可以开始于与WL0相关联的存储器层，然后继续到用于与WL1相关联的存储器层的第二编程循环，等等。也就是说，为了对选定NAND存储器串320中的与WL0相关联的存储器层进行编程，首先将预充电电压施加到3D NAND存储器器件300的取消选定NAND存储器串322中的各个层。然后，将编程电压施加到WL0，以对选定NAND存储器串320中的相关联的第一存储器单元进行编程。一旦在选定NAND存储器串320中对第一存储器单元进行了编程，就可以开始用于与WL1相关联的存储器单元的编程循环。由于上述原因，每次在选定NAND存储器串320中对存储器单元进行编程时，残余电子可以累积在取消选定NAND存储器串322的沟道324(对应于图2中的半导体沟道220)中。因此，对于每一个后续存储器层，可以将预充电电压施加到取消选定存储器串322，以去除在前一存储器层的编程周期305期间累积的残余电子。以此方式，可以减少和/或完全避免取消选定NAND存储器串322中的编程干扰。
仍然参考图3A，第一虚设存储器层308(例如，界面虚设字线(IDMY_L1–IDMY_u1))可以位于第一组存储器层304与第二组存储器层306之间。如图3A中所示，3D NAND存储器器件300也包括多个NAND存储器串(例如，选定NAND存储器串320和取消选定NAND存储器串322)，多个NAND存储器串均垂直地延伸穿过存储器堆叠层。每一个NAND存储器串320或322包括在(一个或多个)第二虚设存储器层310(例如，漏极虚设字线(DMY WL))上方的漏极选择栅极(DSG)312或314。每一个NAND存储器串320或322还包括在(一个或多个)第三虚设存储器层302(例如，源极虚设字线(DMY_WL))下方的源极选择栅极(SSG)316或318。可以执行正向编程操作(例如，在从SSG 316/318到DSG 312/314的方向上的编程)，以对选定NAND存储器串320中的一个或多个存储器层进行编程。应当理解，本文提及的第一虚设存储器层308、第二虚设存储器层310和第三虚设存储器层302中的每一个可以包括一个或多个虚设存储器层。
如图3B-图3D中所示，正向编程操作可以在预充电周期303期间将Vpre-charge1施加到DSG 314，并且将BL电压VBL施加到BL 116，以接通取消选定NAND存储器串322。在某些实施方式中，DSG驱动电路126可以经由与取消选定NAND存储器串322相关联的DSG线113将Vpre-charge1施加到DSG 314。在某些其他实施方式中，BL驱动电路124可以将VBL施加到取消选定NAND存储器串322的BL 116。
如上面所提及，正向编程操作可以包括多个编程循环，3D NAND存储器器件300中的存储器层中的每一个采用一个编程循环。编程循环中的每一个可以尤其包括预充电周期303和编程周期305。在图3B至图3D中所示的(一个或多个)示例中，预充电周期303可以是在t0与t3之间的时间周期。在预充电周期303期间，可以在取消选定NAND存储器串322的沟道324中创建电势。电势可以通过将各个预充电电压施加到取消选定NAND存储器串322中的不同层而朝向漏极端(例如，朝向DSG314)汲取(例如，位于取消选定NAND存储器串322的沟道324中的)残余电子。在t2与t3之间的时间周期期间，预充电电压可以在编程周期305之前坡降。编程周期305可以是在t3与t4之间的时间周期。在编程周期305期间，可以对选定NAND存储器串320中的相关联存储器单元进行编程，并且可以在取消选定NAND存储器串322中生成耦合电势，以防止对取消选定NAND存储器串322的在同一存储器层中的存储器单元进行编程。
参考图3B，DSG驱动电路126可以在预充电周期303期间，将第一预充电电压Vpre-charge1施加到取消选定NAND存储器串322的DSG 314。此外，在预充电周期303期间，WL驱动电路122可以将第二预充电电压Vpre-charge2施加到第一虚设存储器层308。如图3B中所示，Vpre-charge2可以与Vpre-charge1重叠。即，对于预充电周期303的至少一部分，可以同时施加Vpre-charge2和Vpre-charge1。在此重叠时间周期处，可以通过取消选定NAND存储器串322的漏极端将残余电子从取消选定NAND存储器串322的沟道324抽离。然而，如图3B中所示，在t2处开始的DSG驱动电路126使Vpre-charge1坡降之前，WL驱动电路122可以在t1处开始使Vpre-charge2坡降。通过在Vpre-charge1之前使Vpre-charge2坡降，可以防止第一虚设存储器层308周围和/或附近的残余电子朝向下部方存储器层流回。
而且如图3B中所示，在预充电周期303期间，WL驱动电路122可以将第三预充电电压Vpre-charge3施加到第二虚设存储器层310。在某些实施方式中，在预充电周期303期间，Vpre-charge3可以与Vpre-charge1和Vpre-charge2重叠。即，对于预充电周期303的至少一部分，可以同时施加Vpre-charge3、Vpre-charge2和Vpre-charge1。在图3B中所示的示例中，DSG驱动电路126和WL驱动电路122可以分别在相同的时间(例如，在t2处)开始使Vpre-charge1和Vpre-charge3坡降。然而，在图3C中所示的示例中，在DSG驱动电路126在t2处使Vpre-charge1坡降之前，WL驱动电路122可以在t1处开始使Vpre-charge3坡降。通过使Vpre-charge3和Vpre-charge2在Vpre-charge3和Vpre-charge1之前坡降，可以在从第一虚设存储器层308和第二虚设存储器层310降低和/或去除预充电电压之后，继续朝向漏极端汲取残余电子。以此方式，较少的残余电子可以保留在沟道324中，并且因此可以减少在与WL0-WLm相关联的下部存储器层处编程干扰发生的机会。
此外，在图3B和图3C中可以看出，WL驱动电路122可以在与该编程循环相关联的预充电周期303期间，将第四预充电电压Vpre-charge4施加到WL0–WLm-1中的一个。可以以使得沟道324内的电势被增强、或者至少不受Vpre-charge4的施加的影响的方式来施加Vpre-charge4。例如，Vpre-charge4可以小于或者等于0V。
然而，在与其相应的存储器单元(例如，与WLm-WLn中的一个相关联的存储器单元)相关联的每一个预充电周期303期间，可以将预充电电压施加到第二虚设存储器层310和第一虚设存储器层308，这些预充电电压不同于在与在WL0–WLm-1之间的存储器单元中的一个相关联的预充电周期303期间施加的那些预充电电压。例如，参考图3D，DSG驱动电路126可以保持DSG 314处的Vpre-charge1，并且WL驱动电路122可以将第五预充电电压Vpre-charge5施加到第二虚设存储器层310。在某些实施方式中，可以同时施加Vpre-charge5和Vpre-charge1。在某些实施方式中，WL驱动电路122可以将Vpre-charge6施加到第一虚设存储器层308。Vpre-charge6可以是0V或者负电压，使得沟道324内的电势将自由电子从下部层存储器单元朝向DSG 314抽离。在某些实施方式中，在DSG驱动电路126在t2处使Vpre-charge1坡降之前，WL驱动电路122可以在t1处开始使Vpre-charge5坡降。
在图3B-图3D中可以看出，在编程周期305期间，对于取消选定NAND存储器串322，因为在其每一端处的DSG 314和SSG 318被关断，所以取消选定NAND存储器串322的沟道324处于浮置状态。在对选定NAND存储器串320中的存储器层的进行编程期间，因为存储器页120的存储器层围绕选定NAND存储器串320和取消选定NAND存储器串322两者，所以施加到其余存储器层的每一个的沟道通过电压Vpass在取消选定NAND存储器串322中形成耦合电势，以由于用于对选定NAND存储器串320中的存储器单元进行编程的编程电压VPGM而抑制对取消选定NAND存储器串322中的存储器单元进行的编程。例如，在将VPGM施加到WLm-1以对选定NAND存储器串320中的相关联存储器单元进行编程时，可以将Vpass施加到WL0–WLm-2、WLm–WLn以及第一虚设存储器层308。此外，在编程周期305期间，可以在对选定NAND存储器串320的存储器单元进行编程的同时，将取消选择电压(例如，0V)施加到DSG 314和SSG318，以取消选择NAND存储器串322。
图4A示出了根据本公开的某些方面的用于3D NAND存储器器件400的反向编程方案。图4B示出了根据本公开的某些方面的与图4A的3D NAND存储器器件400的第一组存储器层相关联的第一编程波形401。图4C示出了根据本公开的某些方面的与图4A的3D NAND存储器器件400的第一组存储器层相关联的第二编程波形415。图4D示出了根据本公开的某些方面的与图4A的3D NAND存储器器件400的第二组存储器层相关联的第三编程波形417。图4E示出了根据本公开的某些方面的与图4A的3D NAND存储器器件400的第二组存储器层相关联的第四编程波形419。图4E示出了根据本公开的某些方面的与图4A的3D NAND存储器器件400的第二组存储器层相关联的第五编程波形421。现在将一起描述图4A-图4F。
参考图4A，3D NAND存储器器件400包括在垂直方向上具有例如多个存储器层402、404、406、408和410(例如，栅极导电层)的存储器堆叠层。在某些实施方式中，存储器堆叠层可以被布置为具有第一组存储器层404和第二组存储器层406。如图4A中所示，第一组存储器层404中的每一个存储器层可以与字线(例如，WL0-WLm)相关联。此外，第二组存储器层406中的每一个存储器层也可以与字线(例如，WLm+1-WLn)相关联。
更进一步地，3D NAND存储器器件400中的每一个存储器层可以与编程循环相关联。编程循环可以尤其包括预充电周期403和编程周期405。在反向编程方向上，可以对选定NAND存储器串420中的存储器层进行编程。为了避免在例如取消选定NAND存储器串422中的编程干扰，可以在编程周期405之前，将预充电电压施加到取消选定NAND存储器串422中的各个层。
作为示例而非限制，第一编程循环可以开始于与WL0相关联的存储器单元，然后继续到用于与WL1相关联的存储器单元的第二编程循环，等等。也就是说，为了对选定NAND存储器串420中的与WL0相关联的存储器单元进行编程，首先将预充电电压施加到3D NAND存储器器件400的取消选定NAND存储器串422中的各个层。然后，将编程电压施加到WL0，以对选定NAND存储器串420中的相关联的第一存储器单元进行编程。一旦在选定NAND存储器串420中对第一存储器单元进行了编程，就可以开始用于与WL1相关联的存储器单元的编程循环。由于上述原因，每次在选定NAND存储器串420中对存储器单元进行编程时，残余电子可以累积在取消选定NAND存储器串422的沟道424(对应于图2中的半导体沟道220)中。因此，对于每一个后续存储器层，可以将预充电电压施加到取消选定存储器串422，以去除在前一存储器层的编程周期405期间累积的残余电子。以此方式，可以减少和/或完全避免取消选定NAND存储器串422中的编程干扰。
仍然参考图4A，第一虚设存储器层408(例如，界面虚设字线(IDMY_L1–IDMY_u1))可以位于第一组存储器层404与第二组存储器层406之间。如图4A中所示，3D NAND存储器器件400也包括多个NAND存储器串(例如，选定NAND存储器串420和取消选定NAND存储器串422)，多个NAND存储器串均垂直地延伸穿过存储器堆叠层。每一个NAND存储器串420或422包括在(一个或多个)第三虚设存储器层402(例如，漏极虚设字线(DMY WL))上方的漏极选择栅极(DSG)412或414。每一个NAND存储器串420或422还包括在(一个或多个)第二虚设存储器层410(例如，源极虚设字线(DMY_WL))下方的源极选择栅极(SSG)416或418。可以执行反向编程操作(例如，在从DSG 412/414到SSG 416/418的方向上的编程)，以对选定NAND存储器串420中的一个或多个存储器层进行编程。应当理解，本文提及的第一虚设存储器层408、第二虚设存储器层410和第三虚设存储器层402中的每一个可以包括一个或多个虚设存储器层。
如图4B-图4F中所示，反向编程操作可以在预充电周期403期间将Vpre-charge1施加到SSG 418，并且将SL电压VSL施加到SL 114，以接通取消选定NAND存储器串422。在某些实施方式中，SSG驱动电路128可以经由与取消选定NAND存储器串422相关联的SSG线115将Vpre-charge1施加到SSG 418。在某些其他实施方式中，SL驱动电路130可以将VSL施加到取消选定NAND存储器串422的SL 114。
如上面所提及，反向编程操作可以包括多个编程循环，3D NAND存储器器件400中的存储器层中的每一个采用一个编程循环。编程循环中的每一个可以尤其包括预充电周期403和编程周期405。在图4B至图4F中所示的(一个或多个)示例中，预充电周期403可以是在t0与t3之间的时间周期。在预充电周期403期间，可以在取消选定NAND存储器串422的沟道424中创建电势。电势可以通过将各个预充电电压施加到取消选定NAND存储器串422中的不同层而朝向漏极端(例如，朝向SSG 418)汲取(例如，位于取消选定NAND存储器串422的沟道424中的)残余电子。在t2与t3之间的时间周期期间，预充电电压可以在编程周期405之前坡降。编程周期405可以是在t3与t4之间的时间周期。在编程周期405期间，可以对选定NAND存储器串420中的相关联存储器单元进行编程，并且可以在取消选定NAND存储器串422中生成耦合电势，以防止对取消选定NAND存储器串422的在同一存储器层中的存储器单元进行编程。
参考图4B-4D，SSG驱动电路128可以在预充电周期403期间，将第一预充电电压Vpre-charge1施加到取消选定NAND存储器串422的SSG 418。此外，在预充电周期403期间，WL驱动电路122可以将第二预充电电压Vpre-charge2施加到第一虚设存储器层408。如图4B-图4D中所示，Vpre-charge2可以与Vpre-charge1重叠。即，对于预充电周期403的至少一部分，可以同时施加Vpre-charge2和Vpre-charge1。在此重叠时间周期处，可以通过取消选定NAND存储器串422的漏极端将残余电子从取消选定NAND存储器串422的沟道424抽离。在图4B中所示的示例，WL驱动电路122可以在SSG驱动电路128使Vpre-charge1坡降的同时(例如，在t2处)开始使Vpre-charge2坡降。然而，如图4C和图4D中所示，在t2处开始的DSG驱动电路126使Vpre-charge1坡降之前，WL驱动电路122可以在t1处开始使Vpre-charge2坡降。通过在Vpre-charge1之前使Vpre-charge2坡降，可以防止第一虚设存储器层408周围和/或附近的残余电子朝向下部方存储器层流回。
而且如图图4B-图4D中所示，在预充电周期404期间，WL驱动电路122可以将第三预充电电压Vpre-charge3施加到第二虚设存储器层410。在某些实施方式中，在预充电周期403期间，Vpre-charge3可以与Vpre-charge1和Vpre-charge2重叠。即，对于预充电周期403的至少一部分，可以同时施加Vpre-charge3、Vpre-charge2和Vpre-charge1。在图图4B和图4C中所示的示例中，SSG驱动电路128和WL驱动电路122可以分别在相同的时间(例如，在t2处)开始使Vpre-charge1和Vpre-charge3坡降。然而，在图4D中所示的示例中，在SSG驱动电路128在t2处使Vpre-charge1坡降之前，WL驱动电路122可以在t1处开始使Vpre-charge3坡降。通过使Vpre-charge3和Vpre-charge2在Vpre-charge1之前坡降，可以在从第一虚设存储器层408和第二虚设存储器层410降低和/或去除预充电电压之后，继续朝向漏极端汲取残余电子。以此方式，较少的残余电子可以保留在沟道424中，并且因此可以减少在与WL0-WLm相关联的下部存储器层处编程干扰发生的机会。
此外，在图4B至图4D中可以看出，WL驱动电路122可以在与该编程循环相关联的预充电周期404期间，将第四预充电电压Vpre-charge4施加到第一组存储器层404中的一个(例如，与WL0–WLm中的一个相关联)。可以以使得沟道424内的电势被增强、或者至少不受Vpre-charge4的施加的影响的方式来施加Vpre-charge4。例如，Vpre-charge4可以小于或者等于0V。
然而，在与其相应的存储器单元(例如，与WLm-WLn中的一个相关联的存储器单元)相关联的每一个预充电周期404期间，可以将预充电电压施加到第二虚设存储器层410和第一虚设存储器层408，这些预充电电压不同于在与在WL0–WLm-1之间的存储器单元中的一个相关联的预充电周期403期间施加的那些预充电电压。例如，参考图4E和图4F，SSG驱动电路128可以保持SSG 418处的Vpre-charge1，并且WL驱动电路122可以将第五预充电电压Vpre-charge5施加到第二虚设存储器层410。在某些实施方式中，可以同时施加Vpre-charge5和Vpre-charge1。在某些实施方式中，WL驱动电路122可以将Vpre-charge6施加到第一虚设存储器层408。Vpre-charge6可以是0V或者负电压，使得沟道424内的电势将自由电子从下部层存储器单元朝向SSG 418抽离。在某些实施方式中，如图4E中所示，WL驱动电路122可以在SSG驱动电路128在t2处使Vpre-charge1坡降之前，开始在t2处使Vpre-charge5坡降。在某些实施方式中，如图4F所示，在SSG驱动电路128在t2处使Vpre-charge1坡降之前，WL驱动电路122可以在t1处开始使Vpre-charge5坡降。
在图4B-图4F中可以看出，在编程周期405期间，对于取消选定NAND存储器串422，因为在其每一端处的DSG 414和SSG 418被关断，所以取消选定NAND存储器串422的沟道424处于浮置状态。在对选定NAND存储器串420中的存储器层的进行编程期间，因为存储器页120的存储器层围绕选定NAND存储器串420和取消选定NAND存储器串422两者，所以施加到其余存储器层的每一个的沟道通过电压Vpass在取消选定NAND存储器串422中形成耦合电势，以由于用于对选定NAND存储器串420中的存储器单元进行编程的编程电压VPGM而抑制对取消选定NAND存储器串422中的存储器单元进行的编程。例如，在将VPGM施加到WLm-1以对选定NAND存储器串420中的相关联存储器单元进行编程时，可以将Vpass施加到WL0–WLm-2、WLm–WLn以及第一虚设存储器层408。此外，在编程周期405期间，可以在对选定NAND存储器串420的存储器单元进行编程的同时，将取消选择电压(例如，0V)施加到DSG 414和SSG418，以取消选择NAND存储器串422。
图5是根据本公开的一些方面的用于对3D存储器器件进行正向编程的示例性方法500的流程图。图5所示的操作可以由3D存储器器件执行，例如，由图3A中所示的3D NAND存储器器件300执行。应当理解，方法500中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，操作中的一些可以同时执行，或者以不同于图5所示的顺序执行。
参考图5，在502处，该3D存储器器件可以在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的DSG。例如，参考图3A-图3C，DSG驱动电路126可以在预充电周期303期间，将第一预充电电压Vpre-charge1施加到取消选定NAND存储器串322的DSG 314。
在504处，该3D存储器器件可以在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的DSG，以取消选择NAND存储器串中的至少一个。例如，参考图3D，在编程周期305期间，可以在对选定NAND存储器串320的存储器单元进行编程的同时，将取消选择电压(例如，0V)施加到DSG 314和SSG 318，以取消选择对NAND存储器串322。
在506处，该3D存储器器件可以在该预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些方面中，第二预充电电压可以与第一预充电电压重叠，并且在第一预充电电压之前坡降。例如，参考图3B和图3C，在预充电周期303期间，WL驱动电路122可以将第二预充电电压Vpre-charge2施加到第一虚设存储器层308。如图3B中所示，Vpre-charge2可以与Vpre-charge1重叠。即，对于预充电周期303的至少一部分，可以同时施加Vpre-charge2和Vpre-charge1。然而，如图3B中所示，在t2处开始的DSG驱动电路126使Vpre-charge1坡降之前，WL驱动电路122可以在t1处开始使Vpre-charge2坡降。通过在Vpre-charge1之前使Vpre-charge2坡降，可以将第一虚设存储器层308周围和/或附近的自由电子尤其从WLm抽离。
在508处，该3D存储器器件可以在编程周期期间将第一沟道通过电压施加第一虚设存储器层。例如，参考图3B-图3D，在对选定NAND存储器串320中的存储器层的进行编程期间，因为存储器页120的存储器围绕选定NAND存储器串320和取消选定NAND存储器串322两者，所以施加到该存储堆叠层中的其余存储器层的每一个的沟道通过电压Vpass在取消选定NAND存储器串322中形成耦合电势，以由于施加到存储器层的编程电压VPGM而抑制对取消选定NAND存储器串322中的存储器单元进行的编程。
图6是根据本公开的一些方面的用于对3D存储器器件进行反向编程的示例性方法600的流程图。图6所示的操作可以由3D存储器器件执行，例如，由图4A中所示的3D NAND存储器器件400执行。应当理解，方法600中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，操作中的一些可以同时执行，或者以不同于图6所示的顺序执行。
参考图6，在602处，该3D存储器器件可以在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的SSG。例如，参考图4B-图4D，SSG驱动电路128可以在预充电周期403期间，将第一预充电电压Vpre-charge1施加到取消选定NAND存储器串422的SSG 418。
在604处，该3D存储器器件可以在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的SSG，以取消选择NAND存储器串中的至少一个。例如，参考图4B-图4D，在编程周期405期间，可以在对选定NAND存储器串420的存储器单元进行编程的同时，将取消选择电压(例如，0V)施加到DSG 414和SSG 418，以取消选择NAND存储器串422。
在606处，该3D存储器器件可以在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些方面中，第二预充电电压可以与第一预充电电压重叠。例如，参考图4B-图4D，在预充电周期403期间，WL驱动电路122可以将第二预充电电压Vpre-charge2施加到第一虚设存储器层408。如图4B中所示，Vpre-charge2可以与Vpre-charge1重叠。即，对于预充电周期403的至少一部分，可以同时施加Vpre-charge2和Vpre-charge1。
在608处，该3D存储器器件可以在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。例如，参考图4B-图4F，在对选定NAND存储器串420中的存储器层的进行编程期间，因为存储器页120的存储器层围绕选定NAND存储器串420和取消选定NAND存储器串422两者，所以施加到存储堆叠层中的其余存储器层的每一个的沟道通过电压Vpass在取消选定NAND存储器串422中形成耦合电势，以由于施加到存储器层的编程电压VPGM而抑制对取消选定NAND存储器串422中的存储器层进行的编程。
根据本公开的一个方面，公开了一种3D存储器器件。在一些实施方式中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在某些其他方面中，该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。NAND存储器串中的每一个可以包括在第二组存储器层上方的DSG。在又一其他方面中，该3D存储器器件可以包括外围电路，外围电路可以被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的存储器层中的每一个进行编程。该外围电路可以包括DSG驱动电路，DSG驱动电路可以被配置为在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的DSG，并且被配置为在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的DSG，以取消选择NAND存储器串中的至少一个。在某些其他方面中，该3D存储器器件可以包括WL驱动电路，在对第一组存储器层中的一个进行编程时，WL驱动电路可以被配置为在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。第二预充电电压可以与第一预充电电压重叠，并且在第一预充电电压之前坡降。WL驱动电路还可以被配置为在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，该3D存储器器件还可以包括在第二组存储器层与DSG之间的第二虚设存储器层。在一些实施方式中，WL驱动电路还可以被配置为：在预充电周期期间，将第三预充电电压施加到第二虚设存储器层。第三预充电电压可以与第一预充电电压和第二预充电电压重叠。
在一些实施方式中，在预充电周期期间，第三预充电电压可以在第一预充电电压之前坡降。
在一些实施方式中，第三预充电电压和第二预充电电压可以具有相同的持续时间。
在一些实施方式中，WL驱动电路还可以被配置为在编程周期期间，将第一编程电压施加到第一组存储器层中的一个。
在一些实施方式中，WL驱动电路还可以被配置为在预充电周期期间，将第四预充电电压施加到第一组存储器层中的一个。在一些实施方式中，第四预充电电压小于或者等于0V。
在一些实施方式中，第一组存储器层中的一个可以排除第一组存储器层中的与第一虚设存储器层直接相邻的存储器层。
在一些实施方式中，在对第二组存储器层中的一个进行编程时，WL驱动电路还可以被配置为：在与预充电周期期间，将第五预充电电压施加到第二虚设存储器层，第五预充电电压与第一预充电电压重叠。
在一些实施方式中，第五预充电电压在第一预充电电压之前坡降。
在一些实施方式中，在对第二组存储器层中的一个进行编程时，WL驱动电路还可以被配置为在编程周期期间，将第二编程电压施加到第二组存储器层中的一个，并且被配置为将第二沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，在对第二组存储器层中的一个进行编程时，WL驱动电路还可以被配置为：在预充电周期期间，将第六预充电电压施加到第一虚设存储器层。在一些实施方式中，第六预充电电压可以小于或者等于0V。
在一些实施方式中，该3D存储器器件还可以包括分别连接到多个NAND存储器串的多个位线。在一些实施方式中，外围电路还包括位线BL驱动电路，BL驱动电路被配置为：在预充电周期期间，将位线电压施加到位线中的连接到NAND存储器串中的被取消选择的至少一个NAND存储器串的至少一个位线。在一些实施方式中，位线电压可以与第一预充电电压和第二预充电电压重叠。
在另一示例中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在某些方面中，该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。NAND存储器串中的每一个包括在第二组存储器层下方的SSG。在某些其他方面中，该3D存储器器件可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的存储器层中的每一个进行编程。在某些方面中，该外围电路可以包括SSG驱动电路，SSG驱动电路被配置为在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的SSG，并且被配置为在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的SSG，以取消选择NAND存储器串中的至少一个。在某些方面中，该外围电路可以包括WL驱动电路，在对第一组存储器层中的一个进行编程时，WL驱动电路可以被配置为在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些实施方式中，第二预充电电压可以与第一预充电电压重叠。在又一其他方面中，WL驱动电路还可以被配置为在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。
根据本公开的一个方面，公开了一种3D存储器器件。在一些实施方式中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层。在某些方面中，该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。NAND存储器串中的每一个可以包括在第二组存储器层下方的SSG。在某些其他方面中，该3D存储器器件可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的每一个存储器层进行编程。在某些方面中，该外围电路可以包括SSG驱动电路，SSG驱动电路被配置为在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的SSG，并且在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的SSG，以取消选择NAND存储器串中的至少一个。在某些方面中，该外围电路可以包括WL驱动电路，在对第一组存储器层中的一个编程时，该WL驱动电路可以被配置为在该预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些实施方式中，第二预充电电压可以与第一预充电电压重叠。在又一其他方面中，该WL驱动电路可以被配置为在该编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，第二预充电电压可以在第一预充电电压之前坡降。
在一些实施方式中，该3D存储器器件可以还包括在第二组存储器层与SSG之间的第二虚设存储器层。在一些实施方式中，WL驱动电路还可以被配置为：在预充电周期期间，将第三预充电电压施加到第二虚设存储器层。在一些实施方式中第三预充电电压可以与第一预充电电压和第二预充电电压重叠。
在一些实施方式中，在预充电周期期间，第三预充电电压可以在第一预充电电压之前坡降。
在一些实施方式中，第三预充电电压和第二预充电电压可以具有相同的持续时间。
在一些实施方式中，WL驱动电路还可以被配置为在编程周期期间，将第一编程电压施加到第一组存储器层中的一个。
在一些实施方式中，WL驱动电路还可以被配置为在预充电周期期间，将第四预充电电压施加到第一组存储器层中的一个。在一些实施方式中，第四预充电电压可以小于或者等于0V。
在一些实施方式中，第一组存储器层中的一个可以排除第一组存储器层中的与第一虚设存储器层直接相邻的存储器层。
在一些实施方式中，在对第二组存储器层中的一个进行编程时，WL驱动电路还可以被配置为：在预充电周期期间，将第五预充电电压施加到第二虚设存储器层，第五预充电电压与第一预充电电压重叠。
在一些实施方式中，第五预充电电压在第一预充电电压之前坡降。
在一些实施方式中，在对第二组存储器层中的一个进行编程时，WL驱动电路还可以被配置为在编程周期期间，将第二编程电压施加到第二组存储器层中的一个，并且被配置为将第二沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，在对第二组存储器层中的一个进行编程时，WL驱动电路还可以被配置为：在预充电周期期间，将第六预充电电压施加到第一虚设存储器层，第六预充电电压小于或者等于0V。
在一些实施方式中，该3D存储器器件还可以包括分别连接到多个NAND存储器串的源极线。在一些实施方式中，外围电路还包括SL驱动电路，SL驱动电路被配置为：在预充电周期和编程周期期间，将源极线电压施加到源极线，源极线电压与第一预充电电压和第二预充电电压重叠。
根据本公开的一个方面，公开了一种用于操作3D存储器器件的方法。在一些实施方式中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层、以及多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在一些实施方式中，NAND存储器串中的每一个包括在第二组存储器层上方的DSG。在一些实施方式中，该方法可以包括在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的DSG、该方法还可以包括在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的DSG，以取消选择NAND存储器串中的至少一个。此外，该方法还可以包括在该预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在一些实施方式中，第二预充电电压可以与第一预充电电压重叠，并且在第一预充电电压之前坡降。该方法还可以包括在编程周期期间将第一沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，3D存储器器件还可以包括在第二组存储器层与DSG之间的第二虚设存储器层。在一些实施方式中，该方法还可以包括：在预充电周期期间，将第三预充电电压施加到第二虚设存储器层。在一些实施方式中，第三预充电电压可以与第一预充电电压和第二预充电电压重叠。在一些实施方式中，在预充电周期期间，第三预充电电压可以在第一预充电电压之前坡降。
在一些实施方式中，第三预充电电压和第二预充电电压可以具有相同的持续时间。
在一些实施方式中，该方法还可以包括：在编程周期期间，将第一编程电压施加到第一组存储器层中的一个。
在一些实施方式中，该方法还可以包括：在预充电周期期间，将第四预充电电压施加到第一组存储器层中的一个。在一些实施方式中，第四预充电电压小于或者等于0V。
在一些实施方式中，第一组存储器层中的一个可以排除第一组存储器层中的与第一虚设存储器层直接相邻的存储器层。
在一些实施方式中，该方法还可以包括：在预充电周期期间，将第五预充电电压施加到第二虚设存储器层，第五预充电电压与第一预充电电压重叠。
在一些实施方式中，第五预充电电压可以在第一预充电电压之前坡降。
在一些实施方式中，该方法还可以包括：在编程周期期间，将第二编程电压施加到第二组存储器层中的一个，以及将第二沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，该方法还可以包括：在预充电周期期间，将第六预充电电压施加到第一虚设存储器层，第六预充电电压小于或者等于0V。
在一些实施方式中，3D存储器器件还可以包括连接到多个NAND存储器串的多个位线。在一些实施方式中，该方法还可以包括：在预充电周期期间，将位线电压施加到位线中的连接到NAND存储器串中的被取消选择的至少一个NAND存储器串的至少一个位线。在一些实施方式中，位线电压可以与第一预充电电压和第二预充电电压重叠。
根据本公开的一个方面，公开了一种用于操作3D存储器器件的方法。在一些实施方式中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、以及在第一组存储器层与第二组存储器层之间的第一虚设存储器层、以及多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。在某些方面中，NAND存储器串中的每一个可以包括在第二组存储器层下方的源极选择栅极SSG。在某些方面中，该方法可以包括在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的SSG。在某些其他方面中，该方法可以包括在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的SSG，以取消选择NAND存储器串中的至少一个。在某些其他方面中，该方法可以包括在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。在某些实施方式中，第二预充电电压与第一预充电电压重叠。在某些方面中，在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，第二预充电电压可以在第一预充电电压之前坡降。
在一些实施方式中，3D存储器器件还可以包括在第二组存储器层与SSG之间的第二虚设存储器层。在一些实施方式中，该方法还可以包括：在预充电周期期间，将第三预充电电压施加到第二虚设存储器层。在一些实施方式中，第三预充电电压与第一预充电电压和第二预充电电压重叠。
在一些实施方式中，在预充电周期期间，第三预充电电压可以在第一预充电电压之前坡降。
在一些实施方式中，第三预充电电压和第二预充电电压可以具有相同的持续时间。
在一些实施方式中，该方法还可以包括：在编程周期期间，将第一编程电压施加到第一组存储器层中的一个。
在一些实施方式中，该方法还可以包括：在预充电周期期间，将第四预充电电压施加到第一组存储器层中的一个，第四预充电电压小于或者等于0V。
在一些实施方式中，第一组存储器层中的一个排除第一组存储器层中的与第一虚设存储器层直接相邻的存储器层。
在一些实施方式中，该方法还可以包括：在预充电周期期间，将第五预充电电压施加到第二虚设存储器层，第五预充电电压与第一预充电电压重叠。
在一些实施方式中，第五预充电电压可以在第一预充电电压之前坡降。
在一些实施方式中，该方法还可以包括：将第二编程电压施加到第二组存储器层中的一个，以及将第二沟道通过电压施加到第一虚设存储器层。
在一些实施方式中，该方法还包括：在预充电周期期间，将第六预充电电压施加到第一虚设存储器层。在一些实施方式中，第六预充电电压小于或者等于0V。
在一些实施方式中，3D存储器器件还可以包括分别连接到多个NAND存储器串中的每一个的源极线。在一些实施方式中，该方法还可以包括：在预充电周期和编程周期期间，将源极线电压施加到源极线。在一些实施方式中，源极线电压可以与第一预充电电压和第二预充电电压重叠。
可以容易地修改具体实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，此类适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

Claims (50)

1.一种三维(3D)存储器器件，包括：
第一组存储器层、在所述第一组存储器层上方的第二组存储器层、以及在所述第一组存储器层与所述第二组存储器层之间的第一虚设存储器层；
多个NAND存储器串，所述多个NAND存储器串均延伸穿过所述第一组存储器层、所述第二组存储器层和所述第一虚设存储器层，所述NAND存储器串中的每一个包括在所述第二组存储器层上方的漏极选择栅极(DSG)；以及
外围电路，所述外围电路被配置为循序地对所述第一组存储器层中的每一个存储器层进行编程，并且然后循序地对所述第二组存储器层中的所述存储器层中的每一个进行编程，
其中，所述外围电路包括：
DSG驱动电路，所述DSG驱动电路被配置为在预充电周期期间，
将第一预充电电压施加到所述NAND存储器串中的至少一个的所述DSG，并且所述DSG驱动电路被配置为在编程周期期间，将取消选择电压施加到所述NAND存储器串中的所述至少一个的所述DSG，以取消选择所述NAND存储器串中的所述至少一个；以及
字线(WL)驱动电路，在对所述第一组存储器层中的一个进行编程时，所述字线驱动电路被配置为在所述预充电周期期间，将第二预充电电压施加到所述第一虚设存储器层，所述第二预充电电压与所述第一预充电电压重叠，并且在所述第一预充电电压之前坡降，并且所述字线驱动电路被配置为在所述编程周期期间，将第一沟道通过电压施加到所述第一虚设存储器层。
2.根据权利要求1所述的三维存储器器件，还包括在所述第二组存储器层与所述DSG之间的第二虚设存储器层，其中，所述字线驱动电路还被配置为：
在所述预充电周期期间，将第三预充电电压施加到所述第二虚设存储器层，所述第三预充电电压与所述第一预充电电压和所述第二预充电电压重叠。
3.根据权利要求2所述的三维存储器器件，其中，在所述预充电周期期间，所述第三预充电电压在所述第一预充电电压之前坡降。
4.根据权利要求3所述的三维存储器器件，其中，所述第三预充电电压和所述第二预充电电压具有相同的持续时间。
5.根据权利要求1-3中的任一项所述的三维存储器器件，其中，所述字线驱动电路还被配置为在所述编程周期期间，将第一编程电压施加到所述第一组存储器层中的所述一个。
6.根据权利要求4所述的三维存储器器件，其中，所述字线驱动电路还被配置为在所述预充电周期期间，将第四预充电电压施加到所述第一组存储器层中的所述一个，所述第四预充电电压小于或者等于0V。
7.根据权利要求1所述的三维存储器器件，其中，所述第一组存储器层中的所述一个排除所述第一组存储器层中的与所述第一虚设存储器层直接相邻的存储器层。
8.根据权利要求2所述的三维存储器器件，其中，在对所述第二组存储器层中的一个进行编程时，所述字线驱动电路还被配置为：
在与所述第二组存储器层中的所述一个相关联的预充电周期期间，将第五预充电电压施加到所述第二虚设存储器层，所述第五预充电电压与所述第一预充电电压重叠。
9.根据权利要求8所述的三维存储器器件，其中，所述第五预充电电压在所述第一预充电电压之前坡降。
10.根据权利要求9所述的三维存储器器件，其中，在对所述第二组存储器层中的所述一个进行编程时，所述字线驱动电路还被配置为在与所述第二组存储器层中的所述一个相关联的编程周期期间，将第二编程电压施加到所述第二组存储器层中的所述一个，并且所述字线驱动电路被配置为将第二沟道通过电压施加到所述第一虚设存储器层。
11.根据权利要求8-10中的任一项所述的三维存储器器件，其中，在对所述第二组存储器层中的一个进行编程时，所述字线驱动电路还被配置为：
在所述预充电周期期间，将第六预充电电压施加到所述第一虚设存储器层，所述第六预充电电压小于或者等于0V。
12.根据权利要求1-4或6中的任一项所述的三维存储器器件，还包括分别连接到所述多个NAND存储器串的多个位线，其中，所述外围电路还包括位线(BL)驱动电路，所述位线驱动电路被配置为：
在所述预充电周期期间，将位线电压施加到所述位线中的连接到所述NAND存储器串中的被取消选择的所述至少一个NAND存储器串的至少一个位线，所述位线电压与所述第一预充电电压和所述第二预充电电压重叠。
13.一种三维(3D)存储器器件，包括：
第一组存储器层、在所述第一组存储器层下方的第二组存储器层、以及在所述第一组存储器层与所述第二组存储器层之间的第一虚设存储器层；
多个NAND存储器串，所述多个NAND存储器串均延伸穿过所述第一组存储器层、所述第二组存储器层和所述第一虚设存储器层，所述NAND存储器串中的每一个包括在所述第二组存储器层下方的源极选择栅极(SSG)；以及
外围电路，所述外围电路被配置为循序地对所述第一组存储器层中的每一个存储器层进行编程，并且然后循序地对所述第二组存储器层中的所述存储器层中的每一个进行编程，
其中，所述外围电路包括：
SSG驱动电路，所述SSG驱动电路被配置为在预充电周期期间，
将第一预充电电压施加到所述NAND存储器串中的至少一个的所述SSG，并且被配置为在编程周期期间，将取消选择电压施加到所述NAND存储器串中的所述至少一个的所述SSG，以取消选择所述NAND存储器串中的所述至少一个；以及
字线(WL)驱动电路，在对所述第一组存储器层中的一个进行编程时，所述字线驱动电路被配置为在所述预充电周期期间，将第二预充电电压施加到所述第一虚设存储器层，所述第二预充电电压与所述第一预充电电压重叠，并且所述字线驱动电路被配置为在所述编程周期期间，将第一沟道通过电压施加到所述第一虚设存储器层。
14.根据权利要求13所述的三维存储器器件，其中，所述第二预充电电压在所述第一预充电电压之前坡降。
15.根据权利要求13所述的三维存储器器件，还包括在所述第二组存储器层与所述SSG之间的第二虚设存储器层，其中，所述字线驱动电路还被配置为：
在所述预充电周期期间，将第三预充电电压施加到所述第二虚设存储器层，所述第三预充电电压与所述第一预充电电压和所述第二预充电电压重叠。
16.根据权利要求15所述的三维存储器器件，其中，在所述预充电周期期间，所述第三预充电电压在所述第一预充电电压之前坡降。
17.根据权利要求16所述的三维存储器器件，其中，所述第三预充电电压和所述第二预充电电压具有相同的持续时间。
18.根据权利要求13-16中的任一项所述的三维存储器器件，其中，所述字线驱动电路还被配置为在所述编程周期期间，将第一编程电压施加到所述第一组存储器层中的所述一个。
19.根据权利要求17所述的三维存储器器件，其中，所述字线驱动电路还被配置为在所述预充电周期期间，将第四预充电电压施加到所述第一组存储器层中的所述一个，所述第四预充电电压小于或者等于0V。
20.根据权利要求13所述的三维存储器器件，其中，所述第一组存储器层中的所述一个排除所述第一组存储器层中的与所述第一虚设存储器层直接相邻的存储器层。
21.根据权利要求15所述的三维存储器器件，其中，在对所述第二组存储器层中的一个进行编程时，所述字线驱动电路还被配置为：
在与所述第二组存储器层中的所述一个相关联的预充电周期期间，将第五预充电电压施加到所述第二虚设存储器层，所述第五预充电电压与所述第一预充电电压重叠。
22.根据权利要求21所述的三维存储器器件，其中，所述第五预充电电压在所述第一预充电电压之前坡降。
23.根据权利要求22所述的三维存储器器件，其中，在对所述第二组存储器层中的所述一个进行编程时，所述字线驱动电路还被配置为在与所述第二组存储器层中的所述一个相关联的编程周期期间，将第二编程电压施加到所述第二组存储器层中的所述一个，并且所述字线驱动电路被配置为将第二沟道通过电压施加到所述第一虚设存储器层。
24.根据权利要求21-23中的任一项所述的三维存储器器件，其中，在对所述第二组存储器层中的一个进行编程时，所述字线驱动电路还被配置为：
在所述预充电周期期间，将第六预充电电压施加到所述第一虚设存储器层，所述第六预充电电压小于或者等于0V。
25.根据权利要求13-17、19、21或22中的任一项所述的三维存储器器件，还包括分别连接到所述多个NAND存储器串的源极线，其中，所述外围电路还包括源极线(SL)驱动电路，所述源极线驱动电路被配置为：
在所述预充电周期和所述编程周期期间，将源极线电压施加到所述源极线，所述源极线电压与所述第一预充电电压和所述第二预充电电压重叠。
26.一种用于操作三维(3D)存储器器件的方法，其中，所述三维存储器器件包括第一组存储器层、在所述第一组存储器层上方的第二组存储器层、以及在所述第一组存储器层与所述第二组存储器层之间的第一虚设存储器层、以及多个NAND存储器串，所述多个NAND存储器串均延伸穿过所述第一组存储器层、所述第二组存储器层和所述第一虚设存储器层，所述NAND存储器串中的每一个包括在所述第二组存储器层上方的漏极选择栅极(DSG)，所述方法包括：
在预充电周期期间，将第一预充电电压施加到所述NAND存储器串中的至少一个的所述DSG；
在编程周期期间，将取消选择电压施加到所述NAND存储器串中的所述至少一个的所述DSG，以取消选择所述NAND存储器串中的所述至少一个；
在所述预充电周期期间，将第二预充电电压施加到所述第一虚设存储器层，所述第二预充电电压与所述第一预充电电压重叠，并且在所述第一预充电电压之前坡降；以及
在所述编程周期期间，将第一沟道通过电压施加到所述第一虚设存储器层。
27.根据权利要求26所述的方法，其中，所述三维存储器器件还包括在所述第二组存储器层与所述DSG之间的第二虚设存储器层，所述方法还包括：
在所述预充电周期期间，将第三预充电电压施加到所述第二虚设存储器层，所述第三预充电电压与所述第一预充电电压和所述第二预充电电压重叠。
28.根据权利要求27所述的方法，其中，在所述预充电周期期间，所述第三预充电电压在所述第一预充电电压之前坡降。
29.根据权利要求28所述的方法，其中，所述第三预充电电压和所述第二预充电电压具有相同的持续时间。
30.根据权利要求26-28中的任一项所述的方法，还包括：
在所述编程周期期间，将第一编程电压施加到所述第一组存储器层中的所述一个。
31.根据权利要求29所述的方法，还包括：
在所述预充电周期期间，将第四预充电电压施加到所述第一组存储器层中的所述一个，所述第四预充电电压小于或者等于0V。
32.根据权利要求26所述的方法，其中，所述第一组存储器层中的所述一个排除所述第一组存储器层中的与所述第一虚设存储器层直接相邻的存储器层。
33.根据权利要求27所述的方法，还包括：
在与所述第二组存储器层中的一个相关联的预充电周期期间，将第五预充电电压施加到所述第二虚设存储器层，所述第五预充电电压与所述第一预充电电压重叠。
34.根据权利要求33所述的方法，其中，所述第五预充电电压在所述第一预充电电压之前坡降。
35.根据权利要求34所述的方法，还包括：
在与所述第二组存储器层中的所述一个相关联的编程周期期间，将第二编程电压施加到所述第二组存储器层中的所述一个，以及将第二沟道通过电压施加到所述第一虚设存储器层。
36.根据权利要求33-35中的任一项所述的方法，还包括：
在所述预充电周期期间，将第六预充电电压施加到所述第一虚设存储器层，所述第六预充电电压小于或者等于0V。
37.根据权利要求26-29、31、33或34中的任一项所述的方法，其中，所述三维存储器器件还包括连接到所述多个NAND存储器串的多个位线，所述方法还包括：
在所述预充电周期期间，将位线电压施加到所述位线中的连接到所述NAND存储器串中的被取消选择的所述至少一个NAND存储器串的至少一个位线，所述位线电压与所述第一预充电电压和所述第二预充电电压重叠。
38.一种用于操作三维(3D)存储器器件的方法，其中，所述三维存储器器件包括第一组存储器层、在所述第一组存储器层下方的第二组存储器层、以及在所述第一组存储器层与所述第二组存储器层之间的第一虚设存储器层、以及多个NAND存储器串，所述多个NAND存储器串均延伸穿过所述第一组存储器层、所述第二组存储器层和所述第一虚设存储器层，所述NAND存储器串中的每一个包括在所述第二组存储器层下方的源极选择栅极(SSG)，所述方法包括：
在预充电周期期间，将第一预充电电压施加到所述NAND存储器串中的至少一个的所述SSG；
在编程周期期间，将取消选择电压施加到所述NAND存储器串中的所述至少一个的所述SSG，以取消选择所述NAND存储器串中的所述至少一个；
在所述预充电周期期间，将第二预充电电压施加到所述第一虚设存储器层，所述第二预充电电压与所述第一预充电电压重叠；以及
在所述编程周期期间，将第一沟道通过电压施加到所述第一虚设存储器层。
39.根据权利要求38所述的方法，其中，所述第二预充电电压在所述第一预充电电压之前坡降。
40.根据权利要求38所述的方法，其中，所述三维存储器器件还包括在所述第二组存储器层与所述SSG之间的第二虚设存储器层，所述方法还包括：
在所述预充电周期期间，将第三预充电电压施加到所述第二虚设存储器层，所述第三预充电电压与所述第一预充电电压和所述第二预充电电压重叠。
41.根据权利要求40所述的方法，其中，在所述预充电周期期间，所述第三预充电电压在所述第一预充电电压之前坡降。
42.根据权利要求41所述的方法，其中，所述第三预充电电压和所述第二预充电电压具有相同的持续时间。
43.根据权利要求38-41中的任一项所述的方法，所述方法还包括：
在所述编程周期期间，将第一编程电压施加到所述第一组存储器层中的所述一个。
44.根据权利要求42所述的方法，还包括：
在所述预充电周期期间，将第四预充电电压施加到所述第一组存储器层中的所述一个，所述第四预充电电压小于或者等于0V。
45.根据权利要求38所述的方法，其中，所述第一组存储器层中的所述一个排除所述第一组存储器层中的与所述第一虚设存储器层直接相邻的存储器层。
46.根据权利要求40所述的方法，还包括：
在与所述第二组存储器层中的一个相关联的预充电周期期间，将第五预充电电压施加到所述第二虚设存储器层，所述第五预充电电压与所述第一预充电电压重叠。
47.根据权利要求46所述的方法，其中，所述第五预充电电压在所述第一预充电电压之前坡降。
48.根据权利要求47所述的方法，还包括：
将第二编程电压施加到所述第二组存储器层中的所述一个，以及将第二沟道通过电压施加到所述第一虚设存储器层。
49.根据权利要求46-48中的任一项所述的方法，还包括：
在所述预充电周期期间，将第六预充电电压施加到所述第一虚设存储器层，所述第六预充电电压小于或者等于0V。
50.根据权利要求38-42、44、46或47中的任一项所述的方法，其中，所述三维存储器器件还包括分别连接到所述多个NAND存储器串中的每一个的源极线，所述方法还包括：
在所述预充电周期和所述编程周期期间，将源极线电压施加到所述源极线，所述源极线电压与所述第一预充电电压和所述第二预充电电压重叠。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113066518B (zh) * 2019-12-09 2022-09-30 长江存储科技有限责任公司 减少存储器件中编程干扰的方法及利用该方法的存储器件
CN112771617B (zh) * 2021-01-04 2024-04-16 长江存储科技有限责任公司 具有降低的干扰的三维存储器器件编程
US20240079062A1 (en) 2022-09-06 2024-03-07 Sandisk Technologies Llc Precharge scheme during programming of a memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660437A (zh) * 2018-06-29 2020-01-07 东芝存储器株式会社 半导体存储装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6670241B1 (en) * 2002-04-22 2003-12-30 Advanced Micro Devices, Inc. Semiconductor memory with deuterated materials
US7463531B2 (en) 2006-12-29 2008-12-09 Sandisk Corporation Systems for programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
JP2008251138A (ja) 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
KR101462488B1 (ko) 2008-03-31 2014-11-18 삼성전자주식회사 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법
JP2013020682A (ja) * 2011-07-14 2013-01-31 Toshiba Corp 不揮発性半導体記憶装置
JP2014225310A (ja) * 2013-05-16 2014-12-04 株式会社東芝 不揮発性半導体記憶装置
US10014063B2 (en) * 2015-10-30 2018-07-03 Sandisk Technologies Llc Smart skip verify mode for programming a memory device
KR102389077B1 (ko) * 2015-11-05 2022-04-22 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
US9721652B2 (en) 2015-11-17 2017-08-01 Sandisk Technologies Llc State dependent sensing for wordline interference correction
US11455621B2 (en) 2015-11-25 2022-09-27 Idemia Identity & Security USA LLC Device-associated token identity
US10008271B1 (en) * 2017-09-01 2018-06-26 Sandisk Technologies Llc Programming of dummy memory cell to reduce charge loss in select gate transistor
JP2019109952A (ja) * 2017-12-19 2019-07-04 東芝メモリ株式会社 半導体記憶装置
KR102441580B1 (ko) 2018-02-28 2022-09-07 삼성전자주식회사 프로그램 성능이 개선된 메모리 장치 및 이의 동작방법
US11152074B2 (en) 2018-02-28 2021-10-19 Samsung Electronics Co., Ltd. Memory device with improved program performance and method of operating the same
KR102465965B1 (ko) * 2018-11-13 2022-11-10 삼성전자주식회사 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법
US10726920B2 (en) 2018-11-26 2020-07-28 Sandisk Technologies Llc Pre-charge voltage for inhibiting unselected NAND memory cell programming
CN109979509B (zh) * 2019-03-29 2020-05-08 长江存储科技有限责任公司 一种三维存储器及其编程操作方法
WO2021081870A1 (en) 2019-10-31 2021-05-06 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
WO2021092782A1 (en) * 2019-11-13 2021-05-20 Yangtze Memory Technologies Co., Ltd. Method of performing programming operation and related memory device
WO2021114014A1 (en) * 2019-12-09 2021-06-17 Yangtze Memory Technologies Co., Ltd. Method and memory used for reducing program disturbance by adjusting voltage of dummy word line
KR102670304B1 (ko) * 2020-01-17 2024-05-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 이중 데크 3차원 nand 메모리 및 그 형성 방법
KR102735053B1 (ko) * 2020-02-21 2024-11-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
WO2022027541A1 (en) * 2020-08-07 2022-02-10 Yangtze Memory Technologies Co., Ltd. Operating method of generating enhanced bit line voltage and non-volatile memory device
US11205493B1 (en) 2020-10-26 2021-12-21 Sandisk Technologies Llc Controlling word line voltages to reduce read disturb in a memory device
CN112771617B (zh) * 2021-01-04 2024-04-16 长江存储科技有限责任公司 具有降低的干扰的三维存储器器件编程

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660437A (zh) * 2018-06-29 2020-01-07 东芝存储器株式会社 半导体存储装置

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Publication number Publication date
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