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KR102000634B1 - 비휘발성 메모리 장치 및 그것의 소거 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 소거 방법 Download PDF

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KR102000634B1
KR102000634B1 KR1020120061117A KR20120061117A KR102000634B1 KR 102000634 B1 KR102000634 B1 KR 102000634B1 KR 1020120061117 A KR1020120061117 A KR 1020120061117A KR 20120061117 A KR20120061117 A KR 20120061117A KR 102000634 B1 KR102000634 B1 KR 102000634B1
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ground
cells
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이창현
손병근
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삼성전자주식회사
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Abstract

본 발명에 따른 복수의 스트링들로 구성된 복수의 메모리 블록들을 갖는 비휘발성 메모리 장치의 소거 방법은, 스트링 선택 트랜지스터 혹은 접지 선택 트랜지스터와 메모리 셀들 사이에 적어도 2개의 더미 셀들이 존재하고, 상기 복수의 메모리 블록들 중에서 선택된 메모리 블록의 웰에 소거 전압을 인가하는 단계, 및 상기 더미 셀들의 게이트들 각각에 서로 다른 전압을 인가하거나 유도하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 그것의 소거 방법{NONVOLATILE MEMORY DEVICE AND ERASE METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그것의 소거 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램, 마이크로 코드 및 사용자 데이터의 저장을 위해서 사용된다.
본 발명의 목적은 소거 페일을 줄이는 비휘발성 메모리 장치 및 그것의 소거 방법을 제공하는데 있다.
본 발명의 목적은 소거 동작시 전하 트랩을 줄이는 비휘발성 메모리 장치 및 그것의 소거 방법을 제공하는데 있다.
본 발명의 실시 에에 따른 복수의 스트링들로 구성된 복수의 메모리 블록들을 갖는 비휘발성 메모리 장치의 소거 방법은: 스트링 선택 트랜지스터 혹은 접지 선택 트랜지스터와 메모리 셀들 사이에 적어도 2개의 더미 셀들이 존재하고, 상기 복수의 메모리 블록들 중에서 선택된 메모리 블록의 웰에 소거 전압을 인가하는 단계; 및 상기 더미 셀들의 게이트들 각각에 서로 다른 전압을 인가하거나 유도하는 단계를 포함한다.
실시 예에 있어서, 상기 선택된 메모리 블록의 소거 동작이 제대로 수행되었는지 검증하는 단계를 더 포함한다.
실시 예에 있어서, 상기 소거 동작이 제대로 수행되지 않았을 때, 소거 루프의 회수가 최대인 지를 판별하는 단계를 더 포함한다.
실시 예에 있어서, 상기 소거 루프의 회수가 최대가 아니라면, 상기 소거 전압을 소정의 값만큼 증가시키고 다음 소거 루프를 진행하는 단계를 더 포함한다.
실시 예에 있어서, 상기 선택된 메모리 블록의 메모리 셀들에 연결된 워드라인들로 0V 혹은 상기 소거 전압보다 낮은 양의 전압을 인가하는 단계를 더 포함한다.
실시 예에 있어서, 상기 선택된 메모리 블록의 스트링 선택 트랜지스터의 게이트에 연결된 스트링 선택 라인, 상기 선택된 메모리 블록의 상기 접지 선택 트랜지스터의 게이트에 연결된 접지 선택 라인, 상기 선택된 메모리 블록의 공통 소스 라인, 및 복수의 비트라인들을 플로팅시키는 단계를 포함한다.
실시 예에 있어서, 상기 더미 셀들은, 상기 스트링 선택 트랜지스터와 상기 메모리 셀들 사이에 적어도 2개의 스트링 더미 셀들을 포함하거나, 상기 접지 선택 트랜지스터와 상기 메모리 셀들 사이에 적어도 2개의 접지 더미 셀들을 포함한다.
실시 예에 있어서, 상기 적어도 2개의 스트링 더미 셀들은, 상기 스트링 선택 트랜지스터에 최인접한 제 1 스트링 더미 셀과, 상기 복수의 메모리 셀들에 최인접한 제 2 스트링 더미 셀을 포함하거나, 상기 적어도 2개의 접지 더미 셀들은, 상기 접지 선택 트랜지스터에 최인접한 제 1 접지 더미 셀과, 상기 복수의 메모리 셀들에 최인접한 제 2 접지 더미 셀을 포함한다.
실시 예에 있어서, 상기 서로 다른 전압을 인가하거나 유도하는 단계는, 상기 제 1 스트링 더미 셀 혹은 상기 제 1 접지 더미 셀의 게이트들에 제 1 더미 전압을 인가하는 단계; 및 상기 제 2 스트링 더미 셀 혹은 상기 제 2 접지 더미 셀의 게이트들에 제 2 더미 전압을 인가하는 단계를 포함하고, 상기 제 1 더미 전압은 상기 제 2 더미 전압보다 크다.
실시 예에 있어서, 상기 제 1 더미 전압과 상기 제 2 더미 전압 사이의 전압 차이는, 상기 메모리 셀들의 게이트들의 전압들과 상기 제 2 더미 전압 사이의 전압 차이보다 크다.
실시 예에 있어서, 상기 제 1 더미 전압과 상기 제 2 더미 전압 사이의 전압 차이는, 상기 스트링 선택 트랜지스터 혹은 상기 접지 선택 트랜지스터의 게이트의 전압과 상기 제 1 더미 전압 사이의 전압 차이보다 작다.
실시 예에 있어서, 상기 서로 다른 전압을 인가하거나 유도하는 단계는, 상기 제 1 스트링 더미 셀의 게이트에 연결된 제 1 스트링 더미 워드라인 혹은 제 1 접지 더미 셀의 게이트에 연결된 제 1 접지 더미 워드라인으로 0V 혹은 상기 소거 전압보다 낮은 양의 전압을 인가하는 단계; 이후, 상기 소거 전압이 제 1 레벨일 될 때, 상기 제 1 스트링 더미 워드라인 및 상기 제 1 접지 더미 워드라인을 플로팅시킴으로써, 상기 제 1 스트링 더미 셀의 게이트 및 상기 제 1 접지 더미 셀의 게이트에 캐퍼시티브 커플링에 의하여 제 1 더미 전압을 발생하는 단계; 상기 제 2 스트링 더미 셀의 게이트에 연결된 제 2 스트링 더미 워드라인 혹은 제 2 접지 더미 셀의 게이트에 연결된 제 2 접지 더미 워드라인으로 0V 혹은 상기 소거 전압보다 낮은 양의 전압을 인가하는 단계; 및 이후, 상기 소거 전압이 제 2 레벨일 될 때, 상기 제 2 스트링 더미 워드라인 혹은 상기 제 2 접지 더미 워드라인을 플로팅시킴으로써, 상기 제 2 스트링 더미 셀의 게이트 및 상기 제 2 접지 더미 셀의 게이트에 캐퍼시티브 커플링에 의하여 제 2 더미 전압을 발생하는 단계를 포함하고, 상기 제 1 더미 전압은 상기 제 2 더미 전압보다 크다.
실시 예에 있어서, 상기 제 1 레벨은 상기 제 2 레벨보다 작다.
실시 예에 있어서, 상기 복수의 스트링들은 하나의 비트라인에 연결된 적어도 2개의 스트링들을 포함한다.
본 발명의 실시 예에 따른 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하고, 상기 복수의 스트링들 각각은 비트라인과 공통 소스 라인 사이에서 직렬 연결된, 적어도 하나의 스트링 선택 트랜지스터, 스트링 더미 셀들, 복수의 메모리 셀들, 혹은 접지 더미 셀들, 및 적어도 하나의 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이; 어드레스에 따라 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더; 소거 전압을 발생하는 전압 발생 회로; 비트라인들에 연결되고 메모리 셀들에 저장된 데이터를 읽어 오거나, 상기 메모리 셀들에 데이터를 저장하는 입출력 회로; 및 상기 소거 전압을 발생하도록 상기 전압 발생회로를 제어하고, 상기 선택된 메모리 블록의 소거 동작을 위하여 상기 어드레스 디코더 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고, 상기 소거 동작시 상기 스트링 선택 트랜지스터 혹은 접지 선택 트랜지스터와 상기 메모리 셀들 사이의 급격한 수평 전계 차이를 줄이기 위하여, 상기 선택된 메모리 블록의 스트링들 각각에서 스트링 더미 셀들의 게이트들 각각에 서로 다른 전압들이 인가되고, 혹은 접지 더미 셀들의 게이트들 각각에 서로 다른 전압들이 인가된다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치 및 그것의 소거 방법은, 소거 동작시 더미 셀들의 게이트들에 서로 다른 전압들을 인가함으로써, 선택 트랜지스터와 메모리 셀 사이의 수평 전계 차이를 완화시킨다. 그 결과로써, 더미 셀과 메모리 셀 사이의 전하 트랩 현상이 제거되고, 누설 전류 특성이 개선됨으로써 소거 페일이 줄어든다.
도 1은 본 발명에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 본 발명에 따른 소거 동작에 대한 제 1 실시 예를 보여주는 도면이다.
도 3은 본 발명에 따른 소거 동작에 대한 제 2 실시 예를 보여주는 도면이다.
도 4는 도 3에 도시된 소거 동작에 따른 바이어스 조건을 예시적으로 보여주는 도면이다.
도 5는 본 발명에 따른 소거 동작에 대한 제 3 실시 예를 보여주는 도면이다.
도 6은 본 발명에 따른 비휘발성 메모리 장치의 소거 방법을 예시적으로 보여주는 흐름도이다.
도 7은 본 발명의 실시 예에 따른 VNAND의 블록을 예시적으로 보여주는 도면이다.
도 8은 본 발명에 따른 모비 낸드를 예시적으로 보여주는 블록도이다.
도 9는 본 발명에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 10은 본 발명에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
도 11은 본 발명에 따른 스마트 TV 시스템을 예시적으로 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 비휘발성 메모리 장치는 3차원 어레이 구조(three dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여, 본 발명의 비휘발성 메모리 장치가 낸드 플래시 메모리 장치라고 가정하겠다.
도 1은 본 발명에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 전압 발생기(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 여기서 메모리 블록들 각각은 하나의 웰(예를 들어, 111) 위에 형성될 것이다. 도 1에서는 설명의 편의를 위하여 하나의 메모리 블록을 도시한다. 메모리 블록은, 비트라인들(BL1~BLn, n은 자연수) 각각에 연결된 적어도 하나의 스트링(ST)을 포함한다.
스트링(ST)은 대응하는 공통 소스 라인(common source line; CSL)와 비트라인(예를 들어, BL1) 사이에 적어도 하나의 접지 선택 트랜지스터들(GST), 접지 더미 셀들(GDC1, GDC2), 복수의 메모리 셀들(MC1~MCm, m은 자연수), 스트링 더미 셀들(SDC1, SDC2), 적어도 하나의 스트링 선택 트랜지스터(SST)이 직렬 연결된다. 여기서, 접지/스트링 선택 트랜지스터들(SST, GST) 각각은 메모리 셀들(MC1~MCm) 각각과 동일한 구조로 구현될 수 있다.
적어도 하나의 스트링 선택 트랜지스터(SST)는 적어도 하나의 스트링 선택 라인들(SSL(s))을 통하여 전송되는 전압들에 의하여 구동된다. 스트링 선택 트랜지스터(SST)의 문턱전압은 프로그램 동작 혹은 읽기 동작을 통하여 조절될 수 있다.
적어도 하나의 접지 선택 트랜지스터(GST)는 적어도 하나의 접지 선택 라인들(GSL(s))을 통하여 전송되는 전압들에게 의하여 구동된다. 스트링 선택 트랜지스터(SST)의 문턱전압은 프로그램 동작 혹은 읽기 동작을 통하여 조절될 수 있다.
메모리 셀들(MC1~MCm) 각각은 적어도 하나의 비트의 데이터를 저장하고, 대응하는 워드라인들(WL1~WLm)에 전송되는 전압들에 의하여 구동된다.
제 1 및 제 2 스트링 더미 셀들(SDC1, SDC2) 각각은 제 1 및 제 2 스트링 더미 워드라인들(SDWL1, SDWL2)을 통하여 전송되는 전압들에게 의하여 구동된다. 본 발명의 스트링 더미 셀들의 개수는 3개 이상일 수 있다. 실시 예에 있어서, 소거 동작시 제 1 및 제 2 스트링 더미 워드라인들(SDWL1, SDWL2)에는 서로 다른 전압이 인가될 수 있다. 도 1에 도시된 스트링 더미 셀들(SDC1, SDC2)의 개수는 2개이지만, 본 발명이 여기에 제한될 필요는 없다.
제 1 및 제 2 접지 더미 셀들(GDC1, GDC2) 각각은 제 1 및 제 2 접지 더미 워드라인들(GDWL1, GDWL2)을 통하여 전송되는 전압들에게 의하여 구동된다. 실시 예에 있어서, 소거 동작시 제 1 및 제 2 접지 더미 워드라인들(GDWL1, GDWL2)에는 서로 다른 전압이 인가될 수 있다. 도 1에 도시된 접지 더미 셀들(GDC1, GDC2)의 개수는 2개이지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 접지 더미 셀들의 개수는 3개 이상일 수 있다.
도 1에서 하나의 스트링에 스트링 더미 셀들(SDC1, SDC2) 및 접지 더미 셀들(GDC1, GDC2)이 모두 포함된다. 그러나 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 스트링에는 스트링 더미 셀들(SDC1, SDC2) 및 접지 더미 셀(GDC1, GDC2) 중 적어도 하나만 포함될 수 있다.
로우 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택하고, 구동에 필요한 워드라인 전압들(예를 들어, 프로그램 전압, 패스 전압, 소거 전압, 검증 전압, 읽기 전압, 읽기 패스 전압 등)을 대응하는 워드라인들로 전송한다.
전압 발생 회로(130)는 구동에 필요한 워드라인 전압들 및 웰전압(Vwell)을 발생한다. 여기서 웰전압은 웰(111)에 인가되고, 웰(111)에 메모리 블록이 형성된다. 전압 발생 회로(130)는, 고전압을 발생하기 위한 고전압 발생기, 저전압을 발생하기 위한 저전압 발생기, 음전압을 발생하기 위한 음전압 발생기를 포함할 수 있다.
입출력 회로(140)는 프로그램 동작시 외부로부터 입력된 데이터를 임시로 저장하였다가 쓰여질 페이지에 로딩하고, 읽기 동작시 대응하는 페이지로부터 데이터를 읽어 임시로 저장하였다가 외부로 출력한다. 입출력 회로(140)는 도시되지 않았지만 비트라인들(BL1~BLn) 각각에 대응하는 페이지 버퍼들을 포함한다. 여기서 페이지 버퍼들 각각은, 대응하는 비트라인에 연결된 메모리 셀에 프로그램될 데이터를 임시로 저장하거나, 혹은 대응하는 비트라인에 연결된 메모리 셀로부터 읽혀진 데이터를 임시로 저장하는 적어도 하나의 래치를 포함한다.
제어 로직(150)은 비휘발성 메모리 장치(100)의 전반적인 동작을 제어한다. 제어 로직(150)은 외부에서 제공되는 제어 신호들 및 명령어를 해석하고, 해석 결과에 응답하여 로우 디코더(120), 전압 발생 회로(130) 및 입출력 회로(140)를 제어한다. 즉, 제어 로직(150)은 구동(예를 들어, 프로그램/읽기/소거 동작)에 필요한 전압들을 발생하도록 전압 발생 회로(130)를 제어하고, 발생된 전압들이 워드라인들(WL1~WLm)에 전송되도록 로우 디코더(120)를 제어하고, 프로그램될 페이지 데이터 및 읽혀진 페이지 데이터의 입출력을 위하여 입출력 회로(140)를 제어한다.
실시 예에 있어서, 제어 로직(150)은 외부로부터 입력된 소거 명령에 응답하여 스트링 더미 셀들(SDC1, SDC2)의 게이트들에 서로 다른 전압을 인가하고, 접지 더미 셀들(GDC1, GDC2)에 서로 다른 전압을 인가하도록 로우 디코더(120), 전압 발생 회로(130), 및 입출력 회로(140)를 제어한다.
일반적인 비휘발성 메모리 장치는 소거 동작시 더미 전압을 인가하는 하나의 더미 셀을 구비한다. 그런데 소자 사이의 간격이 감소함에 따라 소거 동작시 더미 셀과 최인접 메모리 셀 사이에 수평 전계가 급증한다. 이에 따라 선택 트랜지스터(SST/GST)의 전자 트랩현상에 따른 소거 페일이 발생될 수 있다.
본 발명의 비휘발성 메모리 장치(100)는 선택 트랜지스터(SST/GST)와 최인접 셀(MC1/MCm) 사이에 적어도 2개의 더미 셀들(SDC1, SDC2; GDC1, GDC2)을 구비하고, 소거 동작시 더미 셀들(SDC1, SDC2; GDC1, GDC2)에 서로 다른 더미 전압들을 인가함으로써, 수평 전계가 급격하게 증가되는 것을 방지한다. 그 결과로써, 소거 동작시 선택 트랜지스터(SST/GST)의 전자 트랩 현상이 줄어들고, 이에 따라 소거 페일이 줄어들 수 있다.
도 2는 본 발명에 따른 소거 동작에 대한 제 1 실시 예를 보여주는 도면이다. 도 2를 참조하면, 소거 동작의 바이어스 조건들을 다음과 같다. 비트라인들(BL1, BL2), 공통 소스 라인(CSL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)은 플로팅시키고, 메모리 블록이 형성된 웰에는 소거 전압(Verase)이 인가되고, 워드라인들(WL1~WLm)에는 0V가 인가되고, 제 1 스트링 더미 워드라인(SDWL1) 및 제 1 접지 더미 워드라인(GDWL1)에는 제 1 더미 전압(VD1)이 인가되고, 제 2 스트링 더미 워드라인(SDWL2) 및 제 2 접지 더미 워드라인(GDWL2)에는 제 2 더미 전압(VD2)이 인가된다. 여기서, 제 1 및 제 2 더미 전압들(VD1, VD2) 각각은 0V보다 크고, 소거 전압(Verase)보다 작다. 또한, 제 1 더미 전압(VD1)은 제 2 더미 전압(VD2)보다 크다.
도 2에서는, 소거 동작시 워드라인들(WL1~WLm)로 0V가 인가된다. 그러나 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 소거 동작에서 워드라인들(WL1~WLm)로 소거 전압(Verase) 보다 낮은 양의 전압이 인가될 수 있다.
실시 예에 있어서, 비트라인들(BL1, BL2), 공통 소스 라인(CSL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)에 소거 전압이 인가된 후에, 비트라인들(BL1, BL2), 공통 소스 라인(CSL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)이 플로팅될 수 있다. 즉, 플로팅 전압은 소거 전압일 수 있다.
실시 예에 있어서, 소거 전압은 18V일 수 있다.
실시 예에 있어서, 제 1 더미 전압(VD1)과 제 2 더미 전압(VD2) 사이의 전압 차이는 제 2 더미 전압(VD2)과 최인접 워드라인(WL1/WLm)에 인가되는 전압(혹은, 메모리 셀의 게이트 전압) 사이의 전압 차이보다 클 수 있다.
예를 들어, 제 1 스트링 더미 워드라인(SDWL1)에 인가되는 제 1 더미 전압(VD1)과 제 2 스트링 더미 워드라인(SDWL2)에 인가되는 제 2 더미 전압(VD2)의 전압 차이(VD1-VD2)는, 제 2 스트링 더미 워드라인(SDWL2)에 인가되는 제 2 더미 전압(VD2)와 제 m 워드라인(WLm)에 인가되는 전압(0V) 사이의 전압 차이(VD2)보다 크다. 즉, 제 1 더미 전압(VD1)은 제 2 더미 전압(VD2)의 2배보다 클 것이다. 제 2 스트링 더미 셀(SDC2)은 소거 동작시 제 2 더미 전압(VD2)이 인가되기 때문에, 백터널링(backtunneling)되는 전자가 줄어든다. 따라서, 제 1 스트링 더미 셀(SDC1)과 제 2 스트링 더미 셀(SDC2)의 전압 차이(VD1-VD2)는 제 2 스트링 더미 셀(SDC2)와 최인접 메모리 셀(MCm) 사이의 전압 차이(VD2)보다 증가할 수 있다.
실시 예에 있어서, 제 1 더미 전압(VD1)과 제 2 더미 전압(VD2) 사이의 전압 차이는 제 1 더미 전압(VD1)과 선택 라인(SSL/GSL)에 인가되는 전압 사이의 전압 차이보다 작을 수 있다.
예를 들어, 제 1 스트링 더미 워드라인(SDWL1)에 인가되는 제 1 더미 전압(VD1)과 제 2 스트링 더미 워드라인(SDWL2)에 인가되는 제 2 더미 전압(VD2)의 전압 차이(VD1-VD2)는, 스트링 선택 라인(SSL)에 인가되는 전압(플로팅 전압, 예를 들어 floating(Verase=18V))과 제 1 스트링 더미 워드라인(SDWL1)에 인가되는 제 1 더미 전압(VD1) 사이의 전압 차이(예를 들어, floating-VD1=Verase-VD1)보다 작다. 즉, 제 2 더미 전압(VD2)은 제 1 더미 전압(VD2)의 2배에서 소거 전압(Verase)을 뺀 전압(2VD1-Verase)보다 클 것이다. 제 1 스트링 더미 셀(SDC1)은 제 2 스트링 더미 셀(SDC2)보다 높은 전압이 인가되기 때문에 스트링 선택 트랜지스터(SST)와 제 1 스트링 더미 셀(SDC1) 사이의 전압 차이(floating-VD1)는 더 높은 상태를 유지할 수 있다.
본 발명에 따른 소거 동작은, 선택 라인(SSL/GSL)에 최인접 더미 셀(SDC1/GDC1)에 인가되는 제 1 더미 전압(VD1)을 메모리 셀(MC1/MCm)에 최인접 더미 셀(SDC2/GDC2)에 인가되는 제 2 더미 전압(VD2)보다 크도록 바이어스 조건을 설정한다. 이로써, 소거 동작시 수평 전계의 급격한 증가가 억제되고, 선택 트랜지스터(SST/GST)의 전하 트랩 현상이 줄어들며, 소거 페일이 감소될 수 있다.
도 2에서는 더미 전압들(VD1, VD2)은 도 1에 도시된 전압 발생 회로(130)에 발생된 전압들로써, 더미 워드라인들(SDWL1/GDWL1,SDWL2/GDWL2)로 전송되는 전압들이다. 그러나 본 발명의 더미 전압이 반드시 전압 발생 회로(130)에서 발생할 필요가 없다. 본 발명은 소거 동작시 더미 셀들의 게이트의 플로팅 시점을 달리함으로써 캐퍼시티브 커플링(capacitively coupling)에 의하여 더미 전압들을 발생시킬 수도 있다.
도 3은 본 발명에 따른 소거 동작에 대한 제 2 실시 예를 보여주는 도면이다. 도 3을 참조하면, 소거 동작은, 소거 전압(Verase)의 레벨이 제 1 레벨(EVR1)이 될 때 제 1 더미 셀(SDC1/GDC1)의 게이트가 플로팅되고, 소거 전압(Verase)의 레벨이 제 2 레벨(EVR2)이 될 때 제 2 더미 셀(SDC2/GDC2)의 게이트가 플로팅된다.
실시 예에 있어서, 제 1 더미 셀(SDC1/GDC1)의 게이트가 플로팅되기 전에 제 1 더미 셀(SDC1/GDC1)의 게이트에는 0V가 인가되고, 제 2 더미 셀(SDC2/GDC2)의 게이트가 플로팅되기 전에 제 2 더미 셀(SDC2/GDC2)의 게이트에는 0V가 인가된다.
제 1 더미 셀(SDC1/GDC1)의 게이트가 플로팅되면, 소거 전압(Verase)이 증가함에 따라 제 1 더미 셀(SDC1/GDC1)의 제 1 더미 전압(VD1)은 캐퍼시티브 커플링에 의해 점차적으로 증가될 것이다. 소거 전압(Verase)가 일정 전압이 되면, 제 1 더미 전압(VD1)도 일정하게 될 것이다.
제 2 더미 셀(SDC2/GDC2)의 게이트가 플로팅되면, 소거 전압(Verase)이 증가함에 따라 제 2 더미 셀(SDC2/GDC2)의 제 1 더미 전압(VD2)은 캐퍼시티브 커플링에 의해 점차적으로 증가될 것이다. 소거 전압(Verase)가 일정 전압이 되면, 제 2 더미 전압(VD2)도 일정하게 될 것이다. 여기서 최종적인 제 2 더미 전압(VD2)은 최종적인 제 1 더미 전압(VD1)보다 작을 것이다.
본 발명의 소거 동작은, 더미 셀들(SDC1,SDC2/GDC1,GDC2)의 게이트들을 플로팅시키는 시점을 달리함으로써, 캐퍼시티브 커플링에 의하여 서로 다른 제 1 및 제 2 더미 전압들(VD1, VD2)을 발생한다.
도 4는 도 3에 도시된 소거 동작에 따른 바이어스 조건을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 바이어스 조건은 다음과 같다. 비트라인들(BL1, BL2), 공통 소스 라인(CSL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)은 플로팅시키고, 메모리 블록이 형성된 웰(111)에는 소거 전압(Verase)이 인가되고, 워드라인들(WL1~WLm)에는 0V가 인가되고, 제 1 스트링 더미 워드라인(SDWL1) 및 제 1 접지 더미 워드라인(GDWL1)은 처음에는 0V를 인가하다가 소거 전압(Verase)이 제 1 레벨(EVR1)일 될 때 플로팅되고, 제 2 스트링 더미 워드라인(SDWL2) 및 제 2 접지 더미 워드라인(GDWL2)은, 처음에는 0V를 인가하다가 소거 전압(Verase)이 제 2 레벨(EVR2)일 될 때 플로팅될 것이다. 여기서 제 2 레벨(EVR2)은 제 1 레벨(EVR1)보다 크다.
실시 예에 있어서, 소거 전압(Verase)이 제 1 레벨(EVR1) 될 때 제 1 스트링 더미 워드라인(SDWL1) 및 제 1 접지 더미 워드라인(GDWL1)이 플로팅되면, 캐퍼시티브 커플링에 의하여 소거 전압(Verase, 혹은 플로팅 전압)이 증가함에 따라 제 1 더미 전압(VD1)이 점차적으로 증가한다. 또한, 소거 전압(Verase)이 제 2 레벨(EVR2)이 될 때, 제 2 스트링 더미 워드라인(SDWL2) 및 제 2 접지 더미 워드라인(GDWL2)이 플로팅되면, 캐퍼시티브 커플링에 의하여 소거 전압(Verase, 혹은 플로팅 전압)이 증가함에 따라 제 2 더미 전압(VD2)이 점차적으로 증가한다. 여기서 제 2 레벨(EVR2)은 제 1 레벨(EVR1)보다 높다. 따라서, 제 1 더미 전압(VD1)이 발생된 시간이 제 2 더미 전압(VD2)이 발생된 시간보다 길다. 그 결과, 최종적으로, 소거 전압(Verase)가 일정하게 유지될 때, 제 1 더미 전압(VD1)은 제 2 더미 전압(VD2)보다 클 것이다.
본 발명의 소거 동작은, 선택 트랜지스터(SST/GST)의 최인접 더미 셀(SDC1/GDC1)의 게이트를 메모리 셀(MC1/MCm)의 최인접 더미 셀(SDC2/GDC2)의 게이트보다 빨리 플로팅시킴으로써, 캐퍼시티브 커플링에 의해 서로 다른 더미 전압들(VD1, VD2)을 발생시킬 수 있다.
본 발명의 소거 동작은 공유 비트라인(shared bitline) 구조에서 적용 가능하다. 공유 비트라인 구조에는 하나의 비트라인에 적어도 2개의 스트링이 연결될 수 있다.
도 5는 본 발명에 따른 소거 동작에 대한 제 3 실시 예를 보여주는 도면이다. 도 5를 참조하면, 하나의 비트라인(BL)에 두 개의 스트링들(ST1, ST2)이 연결된다. 스트링들(ST1, ST2)을 선택하기 위한 스트링 선택 트랜지스터는 공핍형 트랜지스터(Dep)와 증가형 트랜지스터(Enh)로 구성된다.
예를 들어, 제 1 스트링(ST1)의 경우, 제 1 스트링 선택 라인(SSL1)이 연결된 공핍형 트랜지스터(Dep)와 제 2 스트링 선택 라인(SSL2)이 연결된 증가형 트랜지스터(Enh)가 직렬로 연결된다. 반면에, 제 2 스트링(ST2)의 경우, 제 1 스트링 선택 라인(SSL1)이 연결된 증가형 트랜지스터(Enh)와 제 2 스트링 선택 라인(SSL2)이 연결된 공핍형 트랜지스터(Dep)가 직렬로 연결된다. 하나의 스트링 선택 라인(예를 들어, SSL)에 인가되는 전압에 따라 공핍형 트랜지스터(Dep)와 증가형 트랜지스터(Enh)가 상보적으로 구동됨으로써, 제 1 및 제 2 스트링들(ST1, ST2) 중 어느 하나가 선택될 수 있다.
소거 동작시 바이어스 조건들은, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 플로팅시키는 것을 제외하고 도 2에 도시된 바이어스 조건들과 동일하다. 예를 들어, 소거 동작시 제 1 더미 전압(VD1)은 제 2 더미 전압(VD2)보다 클 것이다.
도 5에서는 소거 동작은 더미 워드라인들(SDWL1,SDWL2, GDWL1, GDWL1)에 제 1 및 제 2 더미 전압(VD1, VD2)을 인가한다. 그러나 본 발명의 소거 동작이 반드시 여기에 제한될 필요는 없다. 본 발명의 공유 비트라인 구조에서 소거 동작은, 도 3 내지 도 4에 도시된 바와 같이, 더미 셀들의 게이트들의 플로팅 시점들을 달리함으로써 캐퍼시티브 커플링에 따라 더미 셀들의 게이트 전압들을 발생시킬 수도 있다.
도 6은 본 발명에 따른 비휘발성 메모리 장치의 소거 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 6를 참조하면, 소거 동작은 다음과 같이 진행된다. 여기서 소거 동작은 증가형 소거 펄스(incremental step pulse erase; ISPE) 방식으로 진행될 수 있다. 외부로부터 비휘발성 메모리 장치(100)로 소거 명령 및 어드레스가 입력되면, 입력된 어드레스에 대응하는 선택된 메모리 블록의 웰에 소거 전압(Verase)이 인가된다(S110). 적어도 2개의 직렬 연결된 더미 셀들의 게이트에 소정의 서로 다른 전압들이 인가된다. 예를 들어, 선택 트랜지스터(SST/GST)에 최인접 더미 셀의 게이트에 인가되는 전압과 메모리 셀(MC1/MCm)에 최인접 더미 셀의 게이트에 인가되는 전압이 서로 다르다(S120).
이후, 소거 검증 동작을 통하여, 소거 동작이 패스 되었는지가 판별된다(S130). 만일, 소거 검증 동작이 패스되면, 소거 동작은 완료된다. 반면에, 소거 검증 동작이 패스되지 않으면, 소거 루프의 회수가 최대인지가 판별된다(S140). 만일, 소거 루프의 회수가 최대이라면, 소거 동작은 페일 처리된다. 반면에, 소거 루프의 회수가 최대가 아니라면, 소거 전압(Verase)은 소정의 값만큼 증가되고, S110 단계로 진입함으로써 다음 루프가 진행된다(S150).
본 발명에 따른 소거 방법은, 더미 셀들의 게이트에 서로 다른 전압들을 인가한다.
본 발명의 소거 방법은 수직형 낸드 플래시 메모리 장치(VNAND)에도 적용 가능하다.
도 7은 본 발명의 실시 예에 따른 VNAND의 블록(210)을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 기판 위에 워드라인 컷들 사이에는 적어도 2개의 접지 스트링 라인들(GSL1, GSL2), 제 1 및 제 2 접지 더미 라인들(GDWL1, GDWL2), 복수의 워드라인들(WL1~WLm), 제 1 및 제 2 스트링 더미 라인들(SDWL1, SDWL2), 적어도 2개의 스트링 선택 라인들(SSL1, SSL2)이 웰(211) 위에 적층된다.
여기서 적어도 2개의 스트링 선택 라인들(SSL1, SSL2)은 스트링 선택 라인 컷으로 분리된다. 복수의 필라들은 판 형태로 구현된 접지 스트링 라인들(GSL1, GSL2), 제 1 및 제 2 접지 더미 라인들(GDWL1, GDWL2), 복수의 워드라인들(WL1~WLm), 제 1 및 제 2 스트링 더미 라인들(SDWL1, SDWL2), 스트링 선택 라인들(SSL1, SSL2)을 관통한다. 또한, 복수의 필라들의 상부면에는 비트라인들(BL)이 연결된다. 도 7에서 메모리 블록은 워드라인 병합 구조이지만, 본 발명이 여기에 제한될 필요는 없다.
본 발명에 따른 소거 동작은, 메모리 블록 단위로 수행되거나, 워드라인 컷들 사이의 서브 블록 단위로 수행될 수 있다. 소거 동작시, 스트링 더미 라인들(SDWL1, SDWL2)에는 서로 다른 전압이 인가되고, 접지 더미 라인들(GDWL1, GDWL2)에는 서로 다른 전압이 인가된다. 여기서 인가되는 서로 다른 전압은, 전압 발생 회로에서 발생되거나, 캐퍼시티브 커플링에 의해 유도될 수 있다.
아래에서는 본 발명에 따른 비휘발성 메모리 장치의 응용 예들을 설명하겠다.
도 8은 본 발명에 따른 모비 낸드를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, 모비낸드(3000)는 적어도 하나의 낸드 플래시 메모리 장치(3100) 및 제어기(3200)를 포함할 수 있다. 모비낸드(3000)는 MMC 4.4(다른 말로, eMMC) 규격을 지원한다.
낸드 플래시 메모리 장치(3100)는 도 1에 도시된 비휘발성 메모리 장치(100)과 동일하게 구현될 수 있다. 낸드 플래시 메모리 장치(3100)는 SDR(Sing Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 실시 예에 있어서, 낸드 플래시 메모리 장치(3100)는 단품의 낸드 플래시 메모리 장치들을 포함할 수 있다. 여기서, 단품의 낸드 플래시 메모리 장치들은 하나의 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층되어 구현될 수 있다.
메모리 제어기(3200)는 복수의 채널들을 통하여 플래시 메모리 장치(3100)에 연결된다. 제어기(3200)는 적어도 하나의 제어기 코어(3210), 호스트 인터페이스(3250) 및 낸드 인터페이스(3260)를 포함한다. 적어도 하나의 제어기 코어(3210)는 모비낸드(3000)의 전반적인 동작을 제어한다. 호스트 인터페이스(3250)는 제어기(3210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(3260)는 낸드 플래시 메모리 장치(3100)와 제어기(3200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(3250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, 모비낸드(3000)의 호스트 인터페이스(3250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
모비낸드(3000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc: 3.3V)은 낸드 플래시 메모리 장치(3100) 및 낸드 인터페이스(3230)에 제공되고, 제 2 전원 전압(Vccq: 1.8V/3.3V)은 제어기(3200)에 제공된다. 실시 예에 있어서, 모비낸드(3000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명에 따른 모비낸드(3000)는 대용량의 데이터를 저장하는 데 유리할 뿐 아니라, 향상된 읽기 동작 특성을 갖는다. 본 발명의 실시 예에 따른 모비낸드(3000)는 소형 및 저전력이 요구되는 모바일 제품(예를 들어, 갤럭시S, 아이폰 등)에 응용 가능하다.
본 발명의 비휘발성 메모리 장치는 SSD(solid state drive/disk)에 응용 가능하다.
도 9는 본 발명에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, SSD(4000)는 복수의 플래시 메모리 장치들(4100) 및 SSD 제어기(4200)를 포함한다. 플래시 메모리 장치들(4100) 각각은 도 1에 도시된 비휘발성 메모리 장치(100)와 동일하게 구현될 수 있다. 플래시 메모리 장치들(4100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. SSD 제어기(4200)는 복수의 채널들(CH1~CH4)을 통하여 플래시 메모리 장치들(4100)에 연결된다. SSD 제어기(4200)는 적어도 하나의 중앙처리장치(4210), 버퍼 메모리(4220), 호스트 인터페이스(4250) 및 플래시 인터페이스(4260)를 포함한다.
버퍼 메모리(4220)는 외부와 플래시 메모리 장치들(4100) 간의 이동 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4220)는 중앙처리장치(4210)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 버퍼 메모리(4220)는 디램(DRAM) 혹은 에스램(SRAM)으로 구현될 수 있다. 도 9에서 버퍼(4220)는 SSD 제어기(4200) 내부에 포함되지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 실시 예에 따른 버퍼 메모리는 SSD 제어기(4200)의 외부에 배치될 수 있다.
호스트 인터페이스(4250)는 중앙처리장치(4210)의 제어에 따라 호스트와 통신 프로토콜 방식으로 데이터를 교환한다. 실시 예에 있어서, 통신 프로토콜은 ATA(Advanced Technology Attachment) 프로토콜일 수 있다. 이러한 ATA 프로토콜은 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등을 포함한다. 다른 실시 예에 있어서, 통신 프로토콜은 USB(Universal Serial Bus) 프로토콜일 수 있다. 호스트 인터페이스(4250)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(4210)의 제어에 따라 CPU 버스를 경유하지 않고 버퍼 메모리(4220)를 통해 전송된다.
플래시 인터페이스(4260)는 저장 장치로 사용되는 플래시 메모리 장치들(4100)과 SSD 제어기(4200) 사이의 인터페이싱을 수행한다. 플래시 인터페이스(4260)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다.
본 발명의 실시 예에 따른 SSD(4000)는 발열 문제시 전력 소비를 줄이는 집중 프로그램 동작을 수행한다. 그 결과로써 본 발명의 SSD(4000)는 저장된 데이터의 신뢰성을 향상시킬 수 있다. 한편, SSD(4000)에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 US 7,802,054, US 8,027,194, US 8,122,193, US 2007/0106836, US 2010/0082890에서 설명될 것이다.
도 10은 본 발명에 따른 모바일 장치를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 모바일 장치(8000)는 통신 유닛(8100), 제어기(8200), 메모리 유닛(8300), 디스플레이 유닛(8400), 터치 스크린 유닛(8500), 및 오디오 유닛(8600)을 포함한다. 메모리 유닛(8300)은 적어도 하나의 디램(8310), 적어도 하나의 원낸드(8320), 및 적어도 하나의 모비낸드(8330)를 포함한다. 원낸드(8320) 및 모비 낸드(8330) 중 적어도 하나는 도 1에 도시된 비휘발성 메모리 장치(100)를 포함할 것이다. 한편, 모바일 장치에 대한 좀더 자세한 것은, 삼성 전자에서 출원하였으며, 이 출원의 참고 문헌으로 결합된 미국 공개 번호들 US 2010/0010040, US 2010/0062715, US 2010/0309237, US 2010/0315325에서 설명될 것이다.
도 11은 본 발명에 따른 스마트 TV 시스템을 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 스마트 TV 시스템(9000)은 스마트 TV(9100), 레뷰(9200), 셋톱박스(9300), 무선 공유기(9400), 키패드(9500), 및 스마트폰(9600)을 포함한다. 스마트 TV(9100)과 무선 공유기(9400) 사이에 무선 통신이 수행된다. 스마트 TV(9100)는 개방형 플렛폼인 구글 진영의 레뷰(Revue, 9200)를 구비함으로써 인터넷에 접속이 가능하다. 스마트 TV(9100)는 셋톱박스(9300)를 통하여 케이블 방송 및 위성 방송을 시청할 수 있다. 스마트(TV)는 키패드(9500)의 제어 혹은 스마트폰(9600)의 제어에 따라 운용될 수 있다. 본 발명의 스마트 TV(9100)는 도 1에 도시된 비휘발성 메모리 장치(100)를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생 회로
140: 입출력 회로
150: 제어 로직
111: 웰
Verase: 소거 전압
VD1, VD2: 더미 전압

Claims (10)

  1. 복수의 스트링들로 구성된 복수의 메모리 블록들을 갖는 비휘발성 메모리 장치의 소거 방법에 있어서:
    스트링 선택 트랜지스터 혹은 접지 선택 트랜지스터와 메모리 셀들 사이에 적어도 2개의 더미 셀들이 존재하고, 상기 복수의 메모리 블록들 중에서 선택된 메모리 블록의 웰에 소거 전압을 인가하는 단계; 및
    상기 더미 셀들의 게이트들 각각에 서로 다른 전압을 인가하거나 유도하는 단계를 포함하고,
    상기 더미 셀들은, 상기 스트링 선택 트랜지스터와 상기 메모리 셀들 사이에 적어도 2개의 스트링 더미 셀들을 포함하거나, 상기 접지 선택 트랜지스터와 상기 메모리 셀들 사이에 적어도 2개의 접지 더미 셀들을 포함하고,
    상기 적어도 2개의 스트링 더미 셀들은, 상기 스트링 선택 트랜지스터에 최인접한 제 1 스트링 더미 셀과, 상기 복수의 메모리 셀들에 최인접한 제 2 스트링 더미 셀을 포함하고,
    상기 적어도 2개의 접지 더미 셀들은, 상기 접지 선택 트랜지스터에 최인접한 제 1 접지 더미 셀과, 상기 복수의 메모리 셀들에 최인접한 제 2 접지 더미 셀을 포함하며,
    상기 서로 다른 전압을 인가하거나 유도하는 단계는,
    상기 제 1 스트링 더미 셀 혹은 상기 제 1 접지 더미 셀의 게이트들에 제 1 더미 전압을 인가하는 단계; 및
    상기 제 2 스트링 더미 셀 혹은 상기 제 2 접지 더미 셀의 게이트들에 제 2 더미 전압을 인가하는 단계를 포함하고,
    상기 제 1 더미 전압은 상기 제 2 더미 전압보다 큰 소거 방법.
  2. 제 1 항에 있어서,
    상기 선택된 메모리 블록의 메모리 셀들에 연결된 워드라인들로 0V 혹은 상기 소거 전압보다 낮은 양의 전압을 인가하는 단계를 더 포함하는 소거 방법.
  3. 제 2 항에 있어서,
    상기 선택된 메모리 블록의 스트링 선택 트랜지스터의 게이트에 연결된 스트링 선택 라인, 상기 선택된 메모리 블록의 상기 접지 선택 트랜지스터의 게이트에 연결된 접지 선택 라인, 상기 선택된 메모리 블록의 공통 소스 라인, 및 복수의 비트라인들을 플로팅시키는 단계를 포함하는 소거 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 더미 전압과 상기 제 2 더미 전압 사이의 전압 차이는, 상기 메모리 셀들의 게이트들의 전압들과 상기 제 2 더미 전압 사이의 전압 차이보다 큰 소거 방법.
  7. 제 6 항에 있어서,
    상기 제 1 더미 전압과 상기 제 2 더미 전압 사이의 전압 차이는, 상기 스트링 선택 트랜지스터 혹은 상기 접지 선택 트랜지스터의 게이트의 전압과 상기 제 1 더미 전압 사이의 전압 차이보다 작은 소거 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 복수의 스트링들은 하나의 비트라인에 연결된 적어도 2개의 스트링들을 포함하는 소거 방법.
  10. 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하고, 상기 복수의 스트링들 각각은 비트라인과 공통 소스 라인 사이에서 직렬 연결된, 적어도 하나의 스트링 선택 트랜지스터, 스트링 더미 셀들, 복수의 메모리 셀들, 혹은 접지 더미 셀들, 및 적어도 하나의 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    어드레스에 따라 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
    소거 전압을 발생하는 전압 발생 회로;
    비트라인들에 연결되고 메모리 셀들에 저장된 데이터를 읽어 오거나, 상기 메모리 셀들에 데이터를 저장하는 입출력 회로; 및
    상기 소거 전압을 발생하도록 상기 전압 발생회로를 제어하고, 상기 선택된 메모리 블록의 소거 동작을 위하여 상기 어드레스 디코더 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고,
    상기 소거 동작시 상기 스트링 선택 트랜지스터 혹은 접지 선택 트랜지스터와 상기 메모리 셀들 사이의 급격한 수평 전계 차이를 줄이기 위하여, 상기 선택된 메모리 블록의 스트링들 각각에서 스트링 더미 셀들의 게이트들 각각에 서로 다른 전압이 인가되거나, 혹은 접지 더미 셀들의 게이트들 각각에 서로 다른 전압이 인가되고,
    상기 스트링 더미 셀들은, 상기 스트링 선택 트랜지스터에 최인접한 제 1 스트링 더미 셀과, 상기 복수의 메모리 셀들에 최인접한 제 2 스트링 더미 셀을 포함하고,
    상기 접지 더미 셀들은, 상기 접지 선택 트랜지스터에 최인접한 제 1 접지 더미 셀과, 상기 복수의 메모리 셀들에 최인접한 제 2 접지 더미 셀을 포함하며,
    상기 서로 다른 전압을 인가하는 단계는,
    상기 제 1 스트링 더미 셀 혹은 상기 제 1 접지 더미 셀의 게이트들에 제 1 더미 전압을 인가하는 단계; 및
    상기 제 2 스트링 더미 셀 혹은 상기 제 2 접지 더미 셀의 게이트들에 제 2 더미 전압을 인가하는 단계를 포함하고,
    상기 제 1 더미 전압은 상기 제 2 더미 전압보다 큰 비휘발성 메모리 장치.
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