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KR102233810B1 - 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 워드라인 구동 방법 Download PDF

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KR102233810B1
KR102233810B1 KR1020140012171A KR20140012171A KR102233810B1 KR 102233810 B1 KR102233810 B1 KR 102233810B1 KR 1020140012171 A KR1020140012171 A KR 1020140012171A KR 20140012171 A KR20140012171 A KR 20140012171A KR 102233810 B1 KR102233810 B1 KR 102233810B1
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pulse
offset
word line
voltage
level
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박상원
박기태
심상원
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삼성전자주식회사
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Abstract

본 발명에 따른 기판에 수직한 방향으로 형성되고, 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 워드라인 구동 방법은: 워드라인 설정 시간을 단축하기 위하여 소정의 시간 동안 옵셋 펄스를 워드라인으로 인가하는 단계; 및 상기 소정의 시간 이후에 상기 옵셋 펄스의 레벨보다 낮거나 높은 타겟 펄스를 상기 워드라인으로 인가하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 그것의 워드라인 구동 방법{NONVOLATILE MEMORY DEVICE AND WORDLINE DRIVING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 워드라인 설정 시간을 단축하는 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 기판에 수직한 방향으로 형성되고 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나는 선택하는 어드레스 디코더; 프로그램 동작시 상기 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에 프로그램 될 데이터를 저장하거나, 읽기 혹은 검증 동작시 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽혀진 데이터를 저장하는 입출력 회로; 상기 선택된 워드라인 및 비선택된 워드라인들로 인가된 워드라인 전압들을 발생하는 전압 발생 회로; 및 상기 프로그램 동작, 상기 읽기 동작, 및 상기 검증 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 전압 발생 회로를 제어하는 제어 로직을 포함하고, 상기 워드라인 전압들 중 적어도 하나는 옵셋 펄스와 타겟 펄스를 포함하고, 상기 옵셋 펄스는 워드라인 설정 시간을 단축하도록 소정의 시간 동안에 상기 타겟 펄스의 레벨보다 높거나 낮은 옵셋을 포함한다.
실시 예에 있어서, 상기 전압 발생 회로는 상기 제어 로직의 제어에 따라 선택적으로 상기 옵셋 펄스를 발생한다.
실시 예에 있어서, 상기 옵셋 펄스의 레벨 혹은 상기 소정의 시간은 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E 싸이클, 동작 관련 회수 정도에 관련 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 어드레스 정보, 워드라인의 선택/비선택 정보, 시간 정보 중 적어도 하나의 환경 정보에 의거하여 가변된다.
실시 예에 있어서, 상기 타겟 펄스의 레벨이 음전압일 때, 상기 옵셋 펄스의 레벨은 상기 타겟 펄스의 레벨보다 낮다.
실시 예에 있어서, 복수의 읽기 전압들을 이용한 연속 읽기 동작에서 상기 복수의 읽기 전압들에 대응하는 옵셋 펄스들은 상기 복수의 읽기 전압들이 선택된 워드라인에 인가되기 전에 옵셋 시간들 동안 인가되고, 상기 옵셋 펄스들의 옵셋들 혹은 옵셋 시간들은 대응하는 읽기 전압들에 따라 다르게 설정된다.
실시 예에 있어서, 상기 선택된 워드라인에 제 1 옵셋 펄스가 제 1 옵셋 시간 동안 인가되고, 상기 비선택된 워드라인들에 제 2 옵셋 펄스가 제 2 옵셋 시간 동안 인가되고, 상기 제 2 옵셋 시간은 상기 제 1 옵셋 시간보다 길다.
실시 예에 있어서, 상기 프로그램 동작시 상기 선택된 워드라인으로 패스 전압을 인가한 후 프로그램 전압을 인가하는 프로그램 펄스가 인가되고, 상기 패스 전압이 상기 선택된 워드라인에 인가되기 전에 제 1 옵셋 펄스가 상기 선택된 워드라인으로 인가된다.
실시 예에 있어서, 상기 선택된 워드라인으로 상기 프로그램 펄스 인가 후에 복수의 상태들을 검증하기 위한 서로 다른 검증 전압들로 구성된 검증 펄스가 인가되고, 상기 검증 전압들에 대응하는 옵셋 펄스들 각각은 옵셋과 옵셋 시간을 갖는다.
실시 예에 있어서, 상기 옵셋 혹은 상기 옵셋 시간은 상기 복수의 상태들 중 적어도 하나의 패스/페일 정보를 근거로 하여 설정된다.
실시 예에 있어서, 상기 검증 전압들 중 적어도 하나는 음전압이고, 상기 적어도 하나의 검증 전압이 음전압일 때, 상기 적어도 하나의 검증 전압에 대응하는 옵셋 펄스는 상기 적어도 하나의 검증 전압의 레벨보다 낮은 옵셋을 포함한다.
실시 예에 있어서, 상기 프로그램 전압이 상기 선택된 워드라인에 인가되기 전에 제 2 옵셋 펄스가 상기 선택된 워드라인으로 인가된다.
본 발명의 실시 예에 따른 기판에 수직한 방향으로 형성되고, 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 워드라인 구동 방법에 있어서: 워드라인 설정 시간을 단축하기 위하여 소정의 시간 동안 옵셋 펄스를 워드라인으로 인가하는 단계; 및 상기 소정의 시간 이후에 상기 옵셋 펄스의 레벨보다 낮거나 높은 타겟 펄스를 상기 워드라인으로 인가하는 단계를 포함하고, 상기 타겟 레벨은 상기 비휘발성 메모리 장치의 동작 모드에 따라 프로그램 전압, 패스 전압, 읽기 패스 전압, 읽기 전압, 검증 전압 중 어느 하나이다.
실시 예에 있어서, 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E 싸이클, 동작 관련 회수 정도에 관련 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 어드레스 정보, 워드라인의 선택/비선택 정보, 시간 정보 중 적어도 하나의 환경 정보에 의거하여 상기 옵셋 펄스의 레벨 및 시간을 설정하는 단계를 더 포함한다.
실시 예에 있어서, 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E 싸이클, 동작 관련 회수 정도에 관련 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 어드레스 정보, 워드라인의 선택/비선택 정보, 시간 정보 중 적어도 하나의 환경 정보에 의거하여 상기 옵셋 펄스의 인가 여부를 결정하는 단계를 더 포함한다.
실시 예에 있어서, 상기 동작 모드가 프로그램 동작 모드일 때, 상기 워드라인은 선택된 워드라인이다.
본 발명의 실시 예에 따른 저장 장치는, 옵셋 펄스와 타겟 펄스를 갖는 워드라인 전압을 발생하고, 상기 옵셋 펄스는 상기 타겟 펄스가 워드라인 인가 전에 상기 타겟 펄스의 레벨보다 높거나 낮은 레벨로 소정의 시간 동안 상기 워드라인에 인가되는 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하고, 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E 싸이클, 동작 관련 회수 정도에 관련 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 어드레스 정보, 워드라인의 선택/비선택 정보, 시간 정보 중 적어도 하나의 환경 정보에 의거하여 옵셋 펄스 설정 정보를 발생하는 메모리 제어기를 포함하고, 상기 옵셋 펄스의 레벨과 상기 타겟 펄스의 레벨 차이에 대응하는 옵셋과 상기 소정의 시간은 상기 옵셋 펄스 설정 정보에 의거한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법은, 타겟 레벨보다 높거나 낮은 옵셋 펄스를 워드라인에 인가함으로써 워드라인 설정 시간을 줄임으로써, 전체적인 성능 향상을 꾀할 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 워드라인 전압(Vwl)의 제 1 실시 예를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 워드라인 전압(Vwl)의 제 2 실시 예를 예시적으로 보여주는 도면이다.
도 4는 도 1에 도시된 메모리 블록을 예시적으로 보여주는 도면이다.
도 5는 도 4에 도시된 메모리 블록의 단면도의 일부를 예시적으로 보여주는 도면이다.
도 6은 도 4에 도시된 메모리 블록의 등가 회로도를 예시적으로 보여주는 도면이다.
도 7은 도 4에 도시된 메모리 블록의 등가 회로도를 다른 실시 예를 보여주는 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 동작시 선택된 워드라인에 인가되는 워드라인 전압의 파형에 대한 실시 예를 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 동작시 선택된 워드라인에 인가되는 워드라인 전압의 파형에 대한 다른 실시 예를 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 동작시 워드라인 전압이 인가되는 라인들의 파형을 개략적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 동작시 선택된 워드라인에 인가되는 워드라인 전압의 파형에 대한 실시 예를 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 동작시 제 N 번째 프로그램 루프(Loop N)에서 선택된 워드라인에 인가되는 워드라인 전압의 파형에 대한 실시 예를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 동작시 제 N+1 번째 프로그램 루프(Loop N+1)에서 선택된 워드라인에 인가되는 워드라인 전압의 파형에 대한 실시 예를 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 동작시 워드라인 전압이 인가되는 라인들의 파형을 개략적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 동작시 제 N+1 프로그램 루프(Loop N+1)에서 선택된 워드라인에 인가되는 워드라인 전압의 파형에 대한 다른 실시 예를 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 제 N 번째 프로그램 루프(Loop N)에서 선택된 워드라인에 인가되는 워드라인 전압의 파형에 대한 또 다른 실시 예를 보여주는 도면이다.
도 18은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 선택된 워드라인에 인가되는 워드라인 전압의 파형에 대한 다른 실시 예를 보여주는 도면이다.
도 19는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 구동 방법에 대한 제 1 실시 예를 보여주는 도면이다.
도 20은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 구동 방법에 대한 제 2 실시 예를 보여주는 도면이다.
도 21은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 구동 방법에 대한 제 3 실시 예를 보여주는 도면이다.
도 22는 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 23 내지 도 26은 본 발명의 응용 예를 보여주는 도면들이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생 회로(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.
비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(140)에 연결된다. 실시 예에 있어서, 워드라인들(WLs)은 적층된 판 형태 구조일 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(140)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
전압 발생 회로(130)는 구동에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 전압 발생 회로(130)는 프로그램 동작/읽기 동작/소거 동작에 필요한 워드라인 전압(Vwl)을 발생할 수 있다. 여기서 워드라인 전압(Vwl)은 워드라인 설정 시간을 단축하기 위한 가변하는 옵셋 펄스(variable offset pulse)를 포함할 수 있다. 여기서 옵셋 펄스는 워드라인 구동에 필요한 워드라인 전압(Vwl)의 정상 전압의 레벨(이하, "타겟 레벨")보다 높거나 낮은 옵셋(offset)을 갖는다.
또한, 전압 발생 회로(130)는 제어 로직(150)의 제어에 따라 선택적으로 옵셋 펄스를 갖는 워드라인 전압(Vwl)을 발생할 수 있다. 즉, 전압 발생 회로(130)는 옵셋 펄스를 갖는 워드라인 전압(Vwl)을 발생할 수도 있고, 옵셋 펄스가 없는 워드라인 전압(Vwl)을 발생할 수도 있다.
또한, 전압 발생 회로(130)는 제어 로직(150)의 제어에 따라 옵셋 펄스의 옵셋과 옵셋 펄스의 발생 시간을 가변할 수 있다.
입출력 회로(140)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(140)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.
입출력 회로(140)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 읽기 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함한다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램 될 수 있다. 읽기 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 입출력 회로(140)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(150)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(150)은 외부로부터 입력된 제어 신호들 혹은 명령(들)에 응답하여 동작할 수 있다. 제어 로직(150)은 프로그램/읽기/소거 동작시 어드레스 디코더(120), 전압 발생 회로(130) 및 입출력 회로(130)를 제어한다.
특히, 제어 로직(150)은 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E(program/erase) 싸이클, 동작 관련 회수 정도에 관련된 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 위치 정보, 어드레스 정보, 선택/비선택 정보, 시간 정보 등과 같은 적어도 하나의 환경 정보에 의하여 옵셋 펄스의 옵셋 혹은 발생 시간을 가변하도록 전압 발생 회로(130)를 제어할 수 있다. 실시 예에 있어서, 옵셋 펄스의 옵셋 및 시간 관련된 환경 정보는 내부적으로 제공되거나 외부의 메모리 제어기로부터 제공될 수 있다.
일반적인 비휘발성 메모리 장치는 워드라인 전압 인가시 전압 발생 회로부터 워드라인까지의 거리의 길고 짧음(near/far)에 따라 타겟 레벨에 도달하는 설정 시간에 차이점을 갖게 된다. 그런데 이러한 설정 시간의 차이점은 성능의 주요 인자(factor)가 되고 있다. 예를 들어, 최악의 워드라인 설정 시간이 전체적인 동작시간을 결정하는 주요 인자가 될 수 있다.
반면에, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 워드라인 전압 인가시 타겟 레벨 보다 높거나 낮은 레벨을 갖는 옵셋 펄스를 인가한 뒤에 타겟 레벨의 타겟 펄스를 인가함으로써, 종래의 그것과 비교하여 워드라인 로딩 시간을 크게 단축시킬 수 있다. 이러한 워드라인 로딩 시간의 단축은 비휘발성 메모리 장치(100)의 전체적인 성능 향상을 가져올 수 있다.
도 2는 본 발명의 실시 예에 따른 워드라인 전압(Vwl)의 제 1 실시 예를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 워드라인 전압(Vwl)은 옵셋 시간(Tost) 동안 발생되는 옵셋 펄스 및 옵셋 시간(Tost)이 지난 후에 발생되는 타겟 펄스로 구분될 수 있다. 도 2에 도시된 바와 같이, 옵셋 펄스는 제 1 레벨의 전압이고, 타겟 펄스는 제 2 레벨의 전압이다. 여기서 제 1 레벨은 제 2 레벨 보다 옵셋만큼 높다. 실시 예에 있어서, 옵셋은 적어도 하나의 환경 정보에 의하여 가변/변화/조절/조정 될 수 있다. 여기서 제 2 레벨은 워드라인 전압(Vwl)의 타겟 레벨이다. 실시 예에 있어서, 옵셋 시간(Tost)은 적어도 하나의 환경 정보에 의해 가변될 수 있다.
한편, 도 2에서는 본 발명의 실시 예에 따른 워드라인 전압(Vwl)은 옵셋 시간(Tost) 동안 타겟 레벨보다 높은 옵셋 펄스를 갖는다. 하지만, 본 발명의 옵셋 펄스가 반드시 여기에 제한될 필요는 없다. 본 발명의 옵셋 펄스는 타겟 레벨보다 낮을 수도 있다.
도 3은 본 발명의 실시 예에 따른 워드라인 전압(Vwl)의 제 2 실시 예를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 워드라인 전압(Vwl)은 옵셋 시간(Tost) 동안 발생되는 옵셋 펄스 및 옵셋 시간(Tost)이 지난 후에 발생되는 타겟 펄스로 구분될 수 있다. 도 3에 도시된 바와 같이, 옵셋 펄스는 제 1 레벨의 전압이고, 타겟 펄스는 제 2 레벨의 전압이다. 여기서 제 1 레벨은 제 2 레벨 보다 옵셋만큼 낮다. 여기서 제 2 레벨은 0V 보다 낮을 수 있다.
도 4는 도 1에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 워드라인 컷들 각각의 내부에는 벽(wall) 형태의 공통 소스 라인(CSL)이 형성될 수 있다.
실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층될 수 있다.
각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 4에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLK)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 5는 도 4에 도시된 메모리 블록의 단면도의 일부를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 메모리 블록(BLK)은 기판(111)과 수직 방향으로 형성된다. 기판(111)에는 n+ 도핑 영역(112)이 형성된다.
기판(111) 위에는 게이트 전극막(gate electrode layer, 113)과 절연막(insulation layer, 114)이 교대로 증착된다. 실시 예에 있어서, 게이트 전극막(113)과 절연막(114)의 측면에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막(113)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다.
정보 저장막(115)은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다. 터널 절연막은 터널링 효과에 의해서 전하가 이동하는 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 절연막은 게이트 전극막과 전하 저장막 사이에서 절연막으로 동작할 수 있다. 블록킹 절연막은 실리콘 산화막으로 형성될 수 있다. 여기서, 터널 절연막, 전하 저장막, 그리고 블록킹 절연막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
게이트 전극막(113)과 절연막(114)을 수직 방향으로 패터닝(vertical patterning)하면, 필라(pillar, 116)가 형성될 수 있다.
필라(116)는 게이트 전극막(113)과 절연막(114)을 관통하여 비트라인과 기판(111) 사이에 연결된다. 필라(116)의 내부는 충전 유전 패턴(filing dielectric pattern, 117)으로 실리콘 산화물(silicon oxide)과 같은 절연 물질 혹은 에어 갭(air gap)으로 형성 될 수 있다. 필라(116)의 외부는 수직 활성 패턴(vertical active pattern, 118)으로 채널 반도체로 구성될 수 있다. 실시 예에 있어서, 수직 활성 패턴(118)은 P 타입 실리콘층으로 형성될 수 있다. 스트링에 포함된 어느 하나의 메모리 셀은 필라(116)의 내부에서부터 순차적으로 충전 유전 패턴(117), 수직 활성 패턴(118), 정보 저장막(115) 및 게이트 전극막(113)으로 구성될 수 있다.
n+ 도핑 영역들(112) 위에는 공통 소스 라인들(CSL)이 신장되어 있다. 공통 소스 라인(CSL)은 벽(wall) 형태로 워드라인 컷 내부에 포함될 것이다.
도 6은 도 4에 도시된 메모리 블록(BLK)의 등가 회로도를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 비트 라인들(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11 ~ CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 6에서는 설명의 편의를 위하여 스트링에 포함된 메모리 셀의 개수가 8이라고 하겠다. 하지만, 본 발명의 스트링에 포함된 메모리 셀의 개수가 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리되어 있다. 도 4에서는 하나의 비트라인에 대응하는 3개의 스트링 선택 라인들(SSL1 ~ SSL3)에 대하여 도시한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLK)은 하나의 비트라인에 대응하는 적어도 2개의 스트링 선택 라인들로 구성될 수 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
복수의 메모리 셀들(MC1 ~ MC8) 각각에 대응하는 워드라인들(WL1 ~ WL8)에 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지들로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 4을 참조하면, 공통 소스 라인(CSL)으로부터 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
한편, 비휘발성 메모리 장치(100)가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이 때, 프로그램된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생 될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.
한편, 도 4에 도시된 메모리 블록(BLK)에서는 접지 선택 라인(GSL)이 공유된 구조이다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 스트링 선택 라인처럼 분리된 구조로 구현될 수도 있다.
도 7은 도 4에 도시된 메모리 블록(BLK)의 등가 회로도를 다른 실시 예를 보여주는 도면이다. 도 7을 참조하면, 메모리 블록(BLKa)은, 도 6에 도시된 메모리 블록(BLK)과 비교하여 분리된 접지 선택 라인들(GSL1, GSL2, GSL3)을 포함한다. 도 7에 도시된 분리된 접지 선택 라인들(GSL1 ~ GSL3)의 개수는 3이다. 하지만 본 발명이 여기에 제한되지 않는다. 본 발명의 메모리 블록(BLKa)은 적어도 2개의 접지 선택 라인들로 구성될 수 있다.
한편, 도 4 내지 도 7에 도시된 메모리 블록에서 스트링은 기판(111)과 비트라인 사이에 형성된다. 하지만, 본 발명의 스트링의 구조가 여기에 제한되지 않을 수 있다. 본 발명의 스트링은 비트라인과 기판 사이에 형성된 제 1 스트링과 기판과 공통 소스 라인 사이에 형성된 제 2 스트링으로 구성될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 스트링은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 형성되고, 비트라인(BL)과 기판 사이에 수직 방향으로 형성된 제 1 메모리 셀들과 기판과 공통 소스 라인(CSL) 사이에 수직 방향으로 형성된 제 2 메모리 셀들로 구성될 수 있다.
실시 예에 있어서, 메모리 블록(BLKb)은 P-BiCS 구조로 구현될 수 있다.
아래에서는 본 발명의 워드라인 전압(Vwl)이 워드라인에 인가되는 구체적인 실시 예들을 설명하도록 하겠다.
먼저, 읽기 동작시 선택된 워드라인으로 인가되는 옵셋 펄스를 설명하도록 하겠다.
도 9는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 읽기 동작시 선택된 워드라인(SEL WL)에 인가되는 워드라인 전압(Vwl)의 파형에 대한 실시 예를 보여주는 도면이다. 도 9를 참조하면, 선택된 워드라인(SEL WL)에 제 1 읽기 전압(R1)이 인가되지 전에 제 1 옵셋 펄스(R1_ost)가 인가되고, 제 2 읽기 전압(R2)이 인가되기 전에 제 2 옵셋 펄스(R2_ost)가 인가되고, 제 3 읽기 전압(R3)이 인가되기 전에 제 3 옵셋 펄스(R3_ost)가 인가될 수 있다.
도 9에 도시된 바와 같이, 제 1 읽기 전압(R1)은 제 2 읽기 전압(R2) 보다 낮고, 제 2 읽기 전압(R2)은 제 3 읽기 전압(R3)보다 낮다.
실시 예에 있어서, 제 2 옵셋 펄스(R2_ost)에 대응하는 옵셋(A)은 제 3 옵셋 펄스(R3_ost)에 대응하는 옵셋(B)보다 클 수 있다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 옵셋(A)은 옵셋(B)과 동일하거나 작을 수도 있다.
실시 예에 있어서, 옵셋(A) 혹은 옵셋(B)은 적어도 하나의 환경 정보에 의하여 가변 될 수 있다.
도 9에 도시된 바와 같이, 제 1 옵셋 펄스(R1_ost)의 레벨은 제 1 읽기 전압(R1)의 타겟 레벨보다 높다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 제 1 옵셋 펄스(R1_ost)의 레벨은 제 1 읽기 전압(R1)의 타겟 레벨보다 낮을 수도 있다.
도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 읽기 동작시 선택된 워드라인(SEL WL)에 인가되는 워드라인 전압(Vwl)의 파형에 대한 다른 실시 예를 보여주는 도면이다. 도 10을 참조하면, 제 1 옵셋 펄스(R1_ost)의 레벨은, 도 9에 도시된 그것과 비교하여 제 1 읽기 전압(R1)의 타겟 레벨보다 낮다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 읽기 동작시 옵셋 펄스가 인가되는 옵셋 시간도 가변 될 수 있다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 읽기 동작시 워드라인 전압(Vwl)이 인가되는 라인들의 파형을 개략적으로 보여주는 도면이다. 도 11을 참조하면, 읽기 동작시 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 비선택 워드라인들(UNSEL WLs) 각각으로 제 1 옵셋 펄스(Vread_ost) 및 읽기 패스 전압(Vread)이 순차적으로 인가되고, 선택된 워드라인(SEL WL)으로 제 2 옵셋 펄스(Vr_ost) 및 읽기 전압(Vr)이 순차적으로 인가된다.
실시 예에 있어서, 제 2 옵셋 펄스(Vread_ost)가 인가되는 옵셋 시간이 라인별로 다르다. 예를 들어, 도 11에 도시된 바와 같이, 스트링 선택 라인(SSL)에 인가되는 제 1 옵셋 펄스(Vread_ost)의 옵셋 시간은, 접지 선택 라인(GSL)에 인가되는 제 1 옵셋 펄스(Vread_ost)의 옵셋 시간보다 길 수 있다. 비선택 워드라인들(UNSEL WLs)에 인가되는 제 1 옵셋 펄스(Vread_ost)의 옵셋 시간은, 스트링 선택 라인(SSL)/접지 선택 라인(GSL)에 인가되는 제 1 옵셋 펄스(Vread_ost)의 옵셋 시간보다 길 수 있다.
도 11에 도시된 바와 같이, 비트라인 프리차지 구간에서 옵셋 펄스들(Vread_ost, Vr_ost)은 각 라인들(SSL, GSL, SEL WL, UNSEL WL)로 인가되고, 이 후에 라인들(SSL, GSL, SEL WL, UNSEL WL)이 타겟 펄스들(Vread, Vr)이 인가된다. 이 후에 디밸럽(develope) 구간 및 감지(sense) 구간을 거치면서 읽기 동작이 완료될 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프로그램 동작시 선택된 워드라인으로 옵셋 펄스를 인가할 수 있다.
도 12는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 선택된 워드라인(SEL WL)에 인가되는 워드라인 전압(Vwl)의 파형에 대한 실시 예를 보여주는 도면이다. 도 12를 참조하면, 선택된 워드라인(SEL WL)에 패스 전압(Vpass)이 인가되지 전에 옵셋 펄스(Vpass_ost)가 인가되고, 이후에 패스 전압(Vpass)이 인가되고, 이후에 프로그램 전압(Vpgm)이 인가된다.
또한, 본 발명의 실시 예에 다른 비휘발성 메모리 장치(100)는 프로그램 검증 동작시 선택된 워드라인으로 옵셋 펄스를 인가할 수 있다.
도 13은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 제 N 번째 프로그램 루프(Loop N)에서 선택된 워드라인(SEL WL)에 인가되는 워드라인 전압(Vwl)의 파형에 대한 실시 예를 보여주는 도면이다. 도 13을 참조하면, 프로그램 루프(Loop N)는 크게 프로그램 펄스(PGM Pulse) 및 검증 펄스(Verify Pulse)로 구분된다. 여기서 프로그램 펄스는 도 11에 설명된 그것과 동일함으로써 설명을 생략하겠다. 검증 펄스는 설명의 편의를 위하여 4개의 상태들을 검증하기 위한 제 1 내지 제 4 검증 전압들(VF1 ~ VF4)로 구성된다고 가정하겠다. 각 검증 전압들(VF1 ~ VF4)이 선택된 워드라인(SEL WL)에 인가되기 전에 옵셋 펄스들(VF1_ost ~ VF4_ost)이 인가된다.
실시 예에 있어서, 옵셋 펄스들(VF1_ost ~ VF4_ost) 각각에 대응하는 옵셋(a)은 동일할 수 있다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 수 있다. 옵셋 펄스들(VF1_ost ~ VF4_ost)에 대응하는 옵셋들 중 적어도 하나는 서로 다를 수 있다.
실시 예에 있어서, 옵셋 펄스들(VF1_ost ~ VF4_ost) 각각에 대응하는 옵셋 시간(t)은 동일할 수 있다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 수 있다. 옵셋 펄스들(VF1_ost ~ VF4_ost)에 대응하는 옵셋 시간들 중 적어도 하나는 서로 다를 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 프로그램 루프의 진행에 따른 패스/페일 정보를 근거로 하여 옵셋 혹은 옵셋 시간이 가변 될 수 있다.
도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 제 N+1 번째 프로그램 루프(Loop N+1)에서 선택된 워드라인(SEL WL에 인가되는 워드라인 전압(Vwl)의 파형에 대한 실시 예를 보여주는 도면이다. 도 14를 참조하면, 제 N+1 번째 프로그램 루프(Loop N+1)는 도 13에 도시된 제 1 N 번째 프로그램 루프(Loop N) 다음에 진행된 것이라 가정하겠다. 설명의 편의를 위하여 제 N 번째 프로그램 루프(Loop N)에서 제 1 내지 제 3 상태에 대한 프로그램 동작이 완료되었다고 가정하겠다. 따라서, 제 N+1 번째 프로그램 루프(Loop N)에서는 소정의 값(ISSP)이 증가된 프로그램 전압(Vpgm)을 인가하는 프로그램 펄스(PGM Pulse) 및 제 4 상태에 대한 검증 전압(VF4)을 인가하는 검증 펄스(Verify Pulse)로 구분된다.
실시 예에 있어서, 제 4 상태에 대한 옵셋 펄스(VF4_ost)에 대응하는 옵셋(a4)은, 도 13에 도시된 옵셋(a)과 다를 수 있다. 예를 들어, 옵셋(a4)는 옵셋(a) 보다 클 수 있다.
실시 예에 있어서, 제 4 상태에 대한 옵셋 펄스(VF4_ost)가 인가되는 옵셋 시간(t4)은, 도 13에 도시된 옵셋 시간(t)과 다를 수 있다. 예를 들어, 옵셋 시간(t4)은 옵셋 시간(t)보다 길 수 있다.
본 발명의 옵셋 혹은 옵셋 시간은 이전 동작의 선택 워드라인(SEL WL)의 레벨(예를 들어, GND)에서부터 현재 동작의 타겟 레벨(예를 들어, VF4)까지의 전압 차이(VF4)에 따라 가변 될 수 있다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 동작시 워드라인 전압(Vwl)이 인가되는 라인들의 파형을 개략적으로 보여주는 도면이다. 도 15를 참조하면, 스트링 선택 라인(SSL)에는 스트링 선택 라인 전압(Vssl)이 인가되기 전에 옵셋 펄스(Vssl_ost)가 인가되고, 접지 선택 라인(GSL)에는 접지 선택 라인 전압(Vgsl)이 인가되기 전에 옵셋 펄스(Vgsl_ost)가 인가되고, 비선택 워드라인들(UNSEL WLs)에는 프로그램 동작시 패스 전압(Vpass)이 인가되기 전에 옵셋 펄스(Vpass_ost)가 인가되고 검증 동작시 읽기 패스 전압(Vread)이 인가되기 전에 옵셋 펄스(Vread_ost)이 인가된다. 선택된 워드라인(SEL WL)에 대한 전압 인가는 도 12 내지도 도 14에서 설명된 바와 동일하다.
도 16은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 제 N+1 번째 프로그램 루프(Loop N+1)에서 선택된 워드라인(SEL WL)에 인가되는 워드라인 전압(Vwl)의 파형에 대한 다른 실시 예를 보여주는 도면이다. 도 16을 참조하면, 제 N+1 번째 프로그램 루프(Loop N+1)는 도 13에 도시된 제 1 N 번째 프로그램 루프(Loop N) 다음에 진행된 것이라 가정하겠다. 설명의 편의를 위하여 제 N 번째 프로그램 루프(Loop N)에서 제 2 및 제 3 상태에 대한 프로그램 동작이 완료되었다고 가정하겠다. 따라서, 제 N+1 번째 프로그램 루프(Loop N)에서는 소정의 값(ISSP)이 증가된 프로그램 전압(Vpgm)을 인가하는 프로그램 펄스(PGM Pulse) 및 제 1 상태 및 제 4 상태에 대한 검증 전압들(VF1, VF4)을 인가하는 검증 펄스(Verify Pulse)로 구분된다.
실시 예에 있어서, 제 4 상태에 대한 옵셋 펄스(VF4_ost)에 대응하는 옵셋(a3)은, 도 14에 도시된 옵셋(a4)과 다를 수 있다. 예를 들어, 옵셋(a3)은 옵셋(a4) 보다 작을 수 있다. 이는 도 14에서 제 4 검증 전압(VF4)의 옵셋(a4)은 전압 차이(VF4)에 대응하고, 도 15에서 제 4 검증 전압(VF4)의 옵셋(a3)은 전압 차이(VF4 - VF1)에 대응하기 때문이다.
실시 예에 있어서, 제 4 상태에 대한 옵셋 펄스(VF4_ost)가 인가되는 옵셋 시간(t3)은, 도 14에 도시된 옵셋 시간(t4)과 다를 수 있다. 예를 들어, 옵셋 시간(t3)은 옵셋 시간(t4) 보다 짧을 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 검증 펄스는 검증 전압들 중 적어도 하나는 음전압으로 구현될 수 있다.
도 17은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 제 N 번째 프로그램 루프(Loop N)에서 선택된 워드라인(SEL WL)에 인가되는 워드라인 전압(Vwl)의 파형에 대한 또 다른 실시 예를 보여주는 도면이다. 도 17을 참조하면, 프로그램 루프(Loop N)는 도 13에 도시된 것과 비교하여, 제 1 검증 전압(VF1)이 음전압이라는 것과 제 1 검증 전압(VF1)에 대응하는 제 1 옵셋 펄스(VF1_ost)가 제 1 검증 전압(VF1)보다 낮다는 것을 제외하고 동일하다.
실시 예에 있어서, 제 1 옵셋 펄스(VF1_ost)에 대응하는 옵셋(b)은 제 2 내지 도 4 옵셋 펄스들(VF2_ost ~ VF4_ost) 각각의 옵셋(a)과 동일하거나 다를 수 있다. 실시 예에 있어서, 제 1 옵셋 펄스(VF1_ost)가 인가되는 옵셋 시간은, 제 2 내지 도 4 옵셋 펄스들(VF2_ost ~ VF4_ost) 각각의 옵셋 시간(t)와 동일하거나 다를 수 있다.
한편, 도 12 내지 도 17에서는 프로그램 전압(Vpgm) 인가 전에 옵셋 펄스를 인가하지 않았다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프로그램 전압(Vpgm) 인가 전에도 옵셋 펄스를 인가할 수 있다.
도 18은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작시 선택된 워드라인(SEL WL)에 인가되는 워드라인 전압(Vwl)의 파형에 대한 제 2 실시 예를 보여주는 도면이다. 도 18을 참조하면, 선택된 워드라인(SEL WL)에 패스 전압 인가 전에 제 1 옵셋 펄스(Vpass_ost)가 인가되고, 프로그램 전압(Vpgm) 인가 전에 제 2 옵셋 펄스(Vpgm_ost)가 인가된다.
도 19는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 구동 방법에 대한 제 1 실시 예를 보여주는 도면이다. 도 1 내지 도 19를 참조하면, 비휘발성 메모리 장치의 워드라인 구동 방법은 다음과 같다. 옵셋 시간(Tost) 동안 옵셋 펄스가 워드라인에 인가된다(S110). 이 후에 워드라인에 구동에 필요한 타겟 펄스가 인가된다(S120). 여기서 타겟 펄스는 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 패스 전압(Vread), 읽기 전압(Vr), 검증 전압(VF) 중 어느 하나일 수 있다.
본 발명의 실시 예에 따른 워드라인 구동 방법은 옵셋 펄스를 인가한 뒤 타겟 펄스를 인가한다.
한편, 본 발명의 워드라인 구동 방법은 옵셋 펄스의 레벨 및/혹은 시간에 대하여 설정하는 단계를 추가할 수 있다.
도 20은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 구동 방법에 대한 제 2 실시 예를 보여주는 도면이다. 도 20을 참조하면, 워드라인 구동 방법은, 도 19에 도시된 그것과 비교하여 S210 단계를 더 추가한다. S210 단계에서는 옵셋 펄스의 옵셋 혹은 시간을 시간이 설정될 것이다. 여기서 옵셋 펄스의 레벨 혹은 시간은 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E(program/erase) 싸이클, 동작 관련 회수 정도에 관련된 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 위치 정보, 어드레스 정보, 선택/비선택 정보, 시간 정보 등과 같은 적어도 하나의 환경 정보를 근거로 하여 설정될 수 있다.
한편, 본 발명의 워드라인 구동 방법은 옵셋 펄스의 인가 여부를 선택적으로 수행할 수 있다.
도 21은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 구동 방법에 대한 제 3 실시 예를 보여주는 도면이다. 도 21을 참조하면, 워드라인 구동 방법은, 도 20에 도시된 그것과 비교하여 S310 단계를 더 추가한다. S310 단계에서는 옵셋 펄스를 인가할 지 여부가 판별될 것이다. 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 옵셋 펄스의 인가 여부는 상태 정보, 온도 정보, P/E(program/erase) 싸이클, 동작 관련 회수 정도에 관련된 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 위치 정보, 어드레스 정보, 선택/비선택 정보, 시간 정보 등과 같은 적어도 하나의 환경 정보를 근거로 결정 될 수 있다. 또한, 사용자의 선택에 의거하여 옵셋 펄스의 인가 여부가 결정될 수도 있다. 예를 들어, 프로그램 속도가 향상되길 원한다면 옵셋 펄스가 인가될 수 있다. 반면에, 전력 소비를 줄이고자 한다면 옵셋 펄스 인가가 사용되지 않을 수 있다.
도 22는 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 블록도이다. 도 22를 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(12) 및 그것을 제어하는 메모리 제어기(14)를 포함한다. 도 22에 도시된 저장치(10)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.
비휘발성 메모리 장치(12)는 도 1 내지 도 21에서 설명한 비휘발성 메모리 장치(100) 및 그것의 워드라인 전압(Vwl) 인가 방법으로 구현될 수 있다. 비휘발성 메모리 장치(12)는 환경 정보를 근거로 하여 옵셋 펄스의 옵셋과 시간을 설정하도록 구현될 수 있다.
메모리 제어기(14)는 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E(program/erase) 싸이클, 동작 관련 회수 정도에 관련된 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 위치 정보, 어드레스 정보, 선택/비선택 정보, 시간 정보 등과 같은 적어도 하나의 환경 정보에 대응하는 옵셋 펄스 설정 정보를 발생하고, 옵셋 펄스의 옵셋과 시간 설정을 위하여 옵셋 펄스 설정 정보를 비휘발성 메모리 장치(12)에 제공할 수 있다.
실시 예에 있어서, 환경 정보와 대응하는 옵셋 및 시간에 대응하는 값들을 테이블 형태로 저장될 수 있다.
또한, 메모리 제어기(14)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(12)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(14)는 적어도 하나의 중앙처리장치(14-1), 버퍼 메모리(14-2), 에러 정정 회로(14-3), 호스트 인터페이스(14-5) 및 NVM 인터페이스(14-6)를 포함한다.
중앙처리장치(14-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(14-2)는 중앙처리장치(14-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(14-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(14-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(14-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(12)로/또는 비휘발성 메모리 장치(12)에서 호스트로 전송될 데이터를 버퍼링하는데 사용된다. RAM(14-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(12)가 고속으로 동작하도록 한다.
ECC 회로(14-3)는 비휘발성 메모리 장치(12)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(14-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(12)에 저장될 수 있다. 또한, ECC 회로(14-3)는 비휘발성 메모리 장치(12)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(14-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(14-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 제어기(14)는 호스트 인터페이스(14-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(14-6)를 통해 비휘발성 메모리 장치(12)와 데이터 등을 주고 받는다. 호스트 인터페이스(14-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
실시 예에 있어서, 메모리 제어기(14)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
일반적인 VNAND 구조에서는 WL Loading이 플래나 낸드 플래시 메모리와 비교하여 상대적으로 커지고 WL별로 Loading이 다르기 때문에, 읽기/검증 동작시 WL 셋업 시간이 성능의 주요 인자가 될 수 있다. 이에 본 발명의 VNAND에서는 읽기/검증 동작시, 워드라인의 타겟 레벨 대비 높거나/낮은 전압으로 일정 시간 인가 후, 다시 타겟 레벨로 설정됨으로써, 워드라인의 Near/Far간의 설정 시간의 차이가 줄어들 수 있다. 설정 시간의 차이를 줄임으로써 전체 워드라인 설정 시간이 감소될 수 있다. 이를 워드라인 옵셋 인가 기술이라고 부르겠다. 또한 본 발명의 VNAND에서는 이러한 워드라인 옵셋 인가 기술을 선택적으로 적용할 수 있다.
본 발명의 VNAND는 overshooting을 이용한 워드라인의 Near/Far 간의 셋업 시간을 균등하게 함으로써 전체 워드라인의 설정 시간을 줄일 수 있다. 또한, 본 발명의 VNAND는 셀 상태에 따라 이러한 overshooting을 선택적으로 세분화하여 적용할 수 있다. 예를 들어, 복수의 읽기 동작시, 각 읽기 동작의 타겟 전압에 따라서 다양한 경우가 존재할 수 있다. 또한, overshooting을 이용하지 않고 undershooting이 이용될 수도 있다. 또한, 필요에 따라서 상태 별로 Overshooting/Undershooting을 적용하지 않는 경우도 있을 수 있다.
한편, overshooting/undershooting을 일정 시간 동안에 인가함에 있어서, 최적의 효과를 얻기 위해서 인가되는 전압 차이와 인가 시간은 상태 별로 다르게 설정 될 수 있다. 상태 간 WL 전압의 변화량이 모든 상태마다 다르다. 설령 동일한 전압 차이를 가진다 하더라도 어느 전압 레벨에서 시작하느냐에 따라서 인가되는 전압 차이와 인가 시간은 다르게 설정 될 수 있다. 예를 들어, -1V에서 2V로 전이(transition) 할 때와 2V에서 5V로 전이할 때는 동일하게 3V를 이동하지만, 전압 발생기, 펌프 등 내부 회로의 차이로 전이 속도가 다를 수 있다. 따라서, overshooting하는 옵셋의 크기와 인가되는 시간은 시작 전압과 목표 전압과의 전압 차이에 의해서 모든 상태 별로 다르게 조정될 수 있다.
또한, overshooting/undershooting의 2 Step WL 설정에서 프로그램 실행 직후, 검증 동작에서도 적용될 수 있다. 특정 프로그램 상태의 검증 동작의 Pass/Fail 정보를 통해서 overshooting/undershooting의 옵셋 전압차와 인가 시간이 설정 될 수 있다.
또한, 검증 동작시 처음에는 워드라인의 레벨이 검증 레벨에 따라 순차적인 증가를 보인다. 하지만 특정 루프 후에 앞 상태의 검증 동작의 패스된 후에 바로 상위 워드라인 레벨이 올 경우, 이전 루프의 그것과 비교하여 WL 설정 시간이 길어질 수 있다. 또한 특정 하위 상태에 페일비트가 발생함으로써 상위 상태의 검증 동작을 위한 워드라인 설정 시간이 부족할 수 있다. 이때 늘어난 전압차에 대응하여 적절한 전압 옵셋 값과 인가 시간이 VNAND 내부에서 사전에 결정된 룩업 테이블(Pre-Defined LookUp Table)을 참조하여 설정될 수 있다. 첫 번째 상태의 전압 레벨이 positive/negative영역에 위치하는지에 따라, 옵셋 값은 달라 질 수 있다. 상술 된 바와 같이, Pass/Fail 정보를 이용한 WL 2 Step 설정 방식을 통해서, 특정 루프 이후부터 WL 설정 시간 부족으로 인한 야기될 수 있는 산포 개선 열화가 개선될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 읽기/검증 동작시, 연속된 셀 상태 감지 동작에서 일정 시간 동안 타겟 전압보다 높거나 낮은 레벨의 전압을 유지하다가, 일정 시간 이후에 타겟 전압으로 변경할 수 있다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 읽기/검증 동작시 특정 프로그램 상태 감지 동작에서 타겟 전압보다 높거나 낮은 레벨의 전압을 유지하는 것을 선택적으로 수행할 수 있다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 셀 상태 간의 전압차이와 전이가 시작되는 전압 값에 따라 옵셋과 인가 시간을 다르게 설정 할 수 있다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 검증 동작시, 연속된 셀 상태 검증 동작에서 패스/페일 정보에 따라 타겟 전압보다 높거나 낮은 레벨의 전압을 유지하는 것을 선택적으로 수행할 수 있다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 검증 동작시, 연속된 셀 상태 검증 동작에서 타겟 레벨에 대응하는 전압값의 옵셋과 인가 시간을 패스/페일 정보에 기반하여 다르게 설정할 수 있다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 워드라인의 위치를 근거로 하여 옵셋과 인가 시간을 가변하도록 설정할 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다. 도 23은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 21에서 설명된 바와 같이 가변적인 옵셋 펄스를 갖는 워드라인 전압(Vwl)을 발생하도록 구현될 수 있다. SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 프로그램 동작시 옵셋 펄스를 갖는 워드라인 전압(Vwl)을 워드라인에 인가함으로써 프로그램 속도의 향상을 기대할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다. 도 24는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 24를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 도 1 내지 도 21에서 설명된 바와 같이 워드라인 전압(Vwl)에 옵셋 펄스를 포함하도록 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 프로그램 속도/읽기 속도를 향상하기 위하여 환경 정보를 근거로 하여 옵셋 펄스의 레벨 및 시간을 제어할 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다. 도 25는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 25을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 21에 도시된 저장 장치(10)로 구현될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다. 도 26은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 26을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 21에서 설명된 바와 같이 옵셋 펄스의 인가 여부, 옵셋 펄스의 레벨 및 시간을 제어하도록 구현될 것이다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 워드라인 설정 시간을 크게 단축하여 프로그램 속도를 개선하는 저장 장치(4400)를 구비함으로써 시스템적인 성능 향상을 꾀할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생 회로
140: 입출력 회로
150: 제어 로직
10: 저장 장치
12: 비휘발성 메모리 장치
14: 메모리 제어기

Claims (20)

  1. 기판에 수직한 방향으로 형성되고 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나는 선택하는 어드레스 디코더;
    프로그램 동작시 상기 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에 프로그램 될 데이터를 저장하거나, 읽기 혹은 검증 동작시 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽혀진 데이터를 저장하는 입출력 회로;
    상기 선택된 워드라인 및 비선택된 워드라인들로 인가된 워드라인 전압들을 발생하는 전압 발생 회로; 및
    상기 프로그램 동작, 상기 읽기 동작, 및 상기 검증 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 전압 발생 회로를 제어하는 제어 로직을 포함하고,
    상기 워드라인 전압들 중 적어도 하나는 옵셋 펄스와 타겟 펄스를 포함하고, 상기 옵셋 펄스를 통해 상기 옵셋 펄스가 인가되는 워드 라인의 전압이 증가할 때 상기 옵셋 펄스의 레벨은 상기 타겟 펄스의 레벨보다 높고, 그리고 상기 옵셋 펄스를 통해 상기 옵셋 펄스가 인가되는 워드 라인의 전압이 감소할 때 상기 옵셋 펄스의 레벨은 상기 타겟 펄스의 레벨보다 낮은 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 옵셋 펄스의 옵셋 혹은 상기 옵셋 펄스의 인가 시간은 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E 싸이클, 워드라인의 물리적인 구조 관련 정보, 어드레스 정보, 워드라인의 선택/비선택 정보, 시간 정보 중 적어도 하나의 환경 정보에 의거하여 가변되는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    복수의 읽기 전압들을 이용한 연속 읽기 동작에서 상기 복수의 읽기 전압들에 대응하는 옵셋 펄스들은 상기 복수의 읽기 전압들이 선택된 워드라인에 인가되기 전에 옵셋 시간들 동안 인가되고,
    상기 옵셋 펄스들의 옵셋들 혹은 옵셋 시간들은 대응하는 읽기 전압들에 따라 다르게 설정되는 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 선택된 워드라인에 제 1 옵셋 펄스가 제 1 옵셋 시간 동안 인가되고,
    상기 비선택된 워드라인들에 제 2 옵셋 펄스가 제 2 옵셋 시간 동안 인가되고,
    상기 제 2 옵셋 시간은 상기 제 1 옵셋 시간보다 길은 비휘발성 메모리 장치.
  5. 기판에 수직한 방향으로 형성되고 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나는 선택하는 어드레스 디코더;
    프로그램 동작시 상기 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에 프로그램 될 데이터를 저장하거나, 읽기 혹은 검증 동작시 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽혀진 데이터를 저장하는 입출력 회로;
    상기 선택된 워드라인 및 비선택된 워드라인들로 인가된 워드라인 전압들을 발생하는 전압 발생 회로; 및
    상기 프로그램 동작, 상기 읽기 동작, 및 상기 검증 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 전압 발생 회로를 제어하는 제어 로직을 포함하고,
    상기 워드라인 전압들 중 적어도 하나는 옵셋 펄스와 타겟 펄스를 포함하고, 상기 옵셋 펄스는 워드라인 설정 시간을 단축하도록 소정의 시간 동안에 상기 타겟 펄스의 레벨보다 높거나 낮은 옵셋을 포함하고,
    상기 프로그램 동작시 상기 선택된 워드라인으로 패스 전압을 인가한 후 프로그램 전압을 인가하는 프로그램 펄스가 인가되고,
    상기 패스 전압이 상기 선택된 워드라인에 인가되기 전에 제 1 옵셋 펄스가 상기 선택된 워드라인으로 인가되는 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 선택된 워드라인으로 상기 프로그램 펄스 인가 후에 복수의 상태들을 검증하기 위한 서로 다른 검증 전압들로 구성된 검증 펄스가 인가되고,
    상기 검증 전압들에 대응하는 옵셋 펄스들 각각은 옵셋과 옵셋 시간을 갖는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 옵셋 혹은 상기 옵셋 시간은 상기 복수의 상태들 중 적어도 하나의 패스/페일 정보를 근거로 하여 설정되는 비휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 검증 전압들 중 적어도 하나는 음전압이고,
    상기 적어도 하나의 검증 전압이 음전압일 때, 상기 적어도 하나의 검증 전압에 대응하는 옵셋 펄스는 상기 적어도 하나의 검증 전압의 레벨보다 낮은 옵셋을 포함하는 비휘발성 메모리 장치.
  9. 기판에 수직한 방향으로 형성되고, 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 워드라인 구동 방법에 있어서:
    소정의 시간 동안 옵셋 펄스를 워드라인으로 인가하는 단계; 및
    상기 소정의 시간 이후에 상기 옵셋 펄스의 레벨보다 낮거나 높은 타겟 펄스를 상기 워드라인으로 인가하는 단계를 포함하고,
    상기 타겟 펄스는 상기 비휘발성 메모리 장치의 동작 모드에 따라 프로그램 전압, 패스 전압, 읽기 패스 전압, 읽기 전압, 검증 전압 중 어느 하나이고,
    상기 옵셋 펄스를 통해 상기 워드 라인의 전압이 증가할 때 상기 타겟 펄스의 레벨은 상기 옵셋 펄스의 레벨보다 낮고, 그리고 상기 옵셋 펄스를 통해 상기 워드 라인의 전압이 감소할 때 상기 타겟 펄스의 레벨은 상기 옵셋 펄스의 레벨보다 높은 워드라인 구동 방법.
  10. 옵셋 펄스와 타겟 펄스를 갖는 워드라인 전압을 발생하고, 상기 옵셋 펄스는 상기 타겟 펄스가 워드라인 인가 전에 상기 타겟 펄스의 레벨보다 높거나 낮은 레벨로 소정의 시간 동안 상기 워드라인에 인가되는 적어도 하나의 비휘발성 메모리 장치; 및
    상기 적어도 하나의 비휘발성 메모리 장치를 제어하고, 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E 싸이클, 워드라인의 물리적인 구조 관련 정보, 어드레스 정보, 워드라인의 선택/비선택 정보, 시간 정보 중 적어도 하나의 환경 정보에 의거하여 옵셋 펄스 설정 정보를 발생하는 메모리 제어기를 포함하고,
    상기 옵셋 펄스의 레벨과 상기 타겟 펄스의 레벨 차이에 대응하는 옵셋과 상기 소정의 시간은 상기 옵셋 펄스 설정 정보에 의거하여 가변되고,
    상기 옵셋 펄스를 통해 상기 워드 라인의 전압이 증가할 때 상기 타겟 펄스의 레벨은 상기 옵셋 펄스의 레벨보다 낮고, 그리고 상기 옵셋 펄스를 통해 상기 워드 라인의 전압이 감소할 때 상기 타겟 펄스의 레벨은 상기 옵셋 펄스의 레벨보다 높은 저장 장치.
  11. 메모리 블록들을 포함하고, 그리고 상기 메모리 블록들의 각각은 기판에 수직한 방향으로 형성된 스트링들을 포함하고, 그리고 상기 스트링들의 각각은 비트 라인 및 공통 소스 라인의 사이에 연결되는 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    선택된 워드 라인에 프로그램 펄스를 인가하는 단계;
    상기 프로그램 펄스를 인가한 후에, 상기 선택된 워드 라인에 제1 검증 펄스를 인가하는 단계; 그리고
    상기 제1 검증 펄스를 인가한 후에 상기 선택된 워드 라인에 제2 검증 펄스를 인가하는 단계를 포함하고,
    상기 제1 검증 펄스는 제1 옵셋 펄스 및 제1 타겟 펄스를 포함하고, 그리고 상기 제1 타겟 펄스의 레벨은 제1 옵셋 값만큼 상기 제1 옵셋 펄스와 다르고,
    상기 제2 검증 펄스는 제2 옵셋 펄스 및 제2 타겟 펄스를 포함하고, 그리고 상기 제2 타겟 펄스의 레벨은 제2 옵셋 값만큼 상기 제2 옵셋 펄스와 다르고, 그리고
    상기 제1 검증 펄스 및 상기 제2 검증 펄스는 동일한 프로그램 루프에서 인가되고, 그리고 상기 제1 옵셋 값은 상기 제2 옵셋 값과 서로 다른 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 제1 타겟 펄스의 레벨은 양전압이고, 그리고 상기 제1 옵셋 펄스의 레벨은 상기 제1 타겟 펄스의 레벨보다 높은 프로그램 방법.
  13. 제 11 항에 있어서,
    상기 프로그램 펄스는:
    프로그램 옵셋 펄스;
    상기 프로그램 옵셋 펄스 이후에 인가되어 상기 프로그램 옵셋 펄스로부터 변화되는 패스 전압 그리고;
    상기 패스 전압 이후에 인가되어 상기 패스 전압으로부터 변화되는 프로그램 전압을 포함하고,
    상기 패스 전압의 레벨은 상기 프로그램 옵셋 펄스의 레벨보다 낮고, 그리고 상기 프로그램 전압의 레벨은 상기 패스 전압의 레벨보다 높은 프로그램 방법.
  14. 제 13 항에 있어서,
    상기 프로그램 펄스는 제2 프로그램 옵셋 펄스를 더 포함하고,
    상기 제2 프로그램 옵셋 펄스는 상기 프로그램 전압 이전에 그리고 상기 패스 전압 이후에 인가되고, 그리고 상기 제2 프로그램 옵셋 펄스의 레벨은 상기 프로그램 전압의 레벨보다 높은 프로그램 방법.
  15. 메모리 블록들을 포함하고, 그리고 상기 메모리 블록들의 각각은 기판에 수직한 방향으로 형성된 스트링들을 포함하고, 그리고 상기 스트링들의 각각은 비트 라인 및 공통 소스 라인의 사이에 연결되는 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    선택된 워드 라인에 프로그램 펄스를 인가하는 단계;
    상기 프로그램 펄스를 인가한 후에, 상기 선택된 워드 라인에 제1 검증 펄스를 인가하는 단계; 그리고
    상기 제1 검증 펄스를 인가한 후에 상기 선택된 워드 라인에 제2 검증 펄스를 인가하는 단계를 포함하고,
    상기 제1 검증 펄스는 제1 옵셋 펄스 및 제1 타겟 펄스를 포함하고, 그리고 상기 제1 타겟 펄스의 레벨은 제1 옵셋 값만큼 상기 제1 옵셋 펄스와 다르고,
    상기 제2 검증 펄스는 제2 옵셋 펄스 및 제2 타겟 펄스를 포함하고, 그리고 상기 제2 타겟 펄스의 레벨은 제2 옵셋 값만큼 상기 제2 옵셋 펄스와 다르고,
    상기 제1 옵셋 값은 상기 제2 옵셋 값과 서로 다르고, 그리고
    상기 제1 타겟 펄스의 레벨은 음의 전압이고, 그리고 상기 제1 옵셋 펄스는 상기 제1 타겟 펄스보다 낮은 프로그램 방법.
  16. 메모리 블록들; 그리고
    프로그램 펄스, 제1 검증 펄스 및 제2 검증 펄스를 순차적으로 생성하도록 구성되는 전압 생성기를 포함하고,
    상기 메모리 블록들의 각각은 기판에 수직한 방향으로 형성된 스트링들을 포함하고, 그리고 상기 스트링들의 각각은 워드 라인들, 스트링 선택 라인 및 접지 선택 라인에 각각 연결되는 메모리 셀들, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하고, 상기 스트링들의 각각은 비트 라인 및 공통 소스 라인의 사이에 연결되고,
    상기 제1 검증 펄스는 제1 옵셋 펄스 및 제1 타겟 펄스를 포함하고, 그리고 상기 제1 타겟 펄스의 레벨은 제1 옵셋 값만큼 상기 제1 옵셋 펄스와 다르고,
    상기 제2 검증 펄스는 제2 옵셋 펄스 및 제2 타겟 펄스를 포함하고, 그리고 상기 제2 타겟 펄스의 레벨은 제2 옵셋 값만큼 상기 제2 옵셋 펄스와 다르고,
    상기 전압 생성기는 동일한 프로그램 루프 동안 상기 워드 라인들 중 선택된 워드 라인에 상기 제1 검증 펄스 및 상기 제2 검증 펄스를 인가하도록 구성되고,
    상기 제1 옵셋 값은 상기 제2 옵셋 값과 다른 불휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제1 타겟 펄스의 레벨은 음의 전압이고, 그리고 상기 제1 옵셋 펄스는 상기 제1 타겟 펄스보다 낮은 불휘발성 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제1 타겟 펄스의 레벨은 양전압이고, 그리고 상기 제1 옵셋 펄스의 레벨은 상기 제1 타겟 펄스의 레벨보다 높은 불휘발성 메모리 장치.
  19. 제 16 항에 있어서,
    상기 제2 타겟 펄스의 레벨은 양전압이고, 그리고 상기 제2 옵셋 펄스의 레벨은 상기 제2 타겟 펄스의 레벨보다 높은 불휘발성 메모리 장치.
  20. 제 16 항에 있어서,
    상기 프로그램 펄스는:
    프로그램 옵셋 펄스;
    상기 프로그램 옵셋 펄스 이후에 인가되어 상기 프로그램 옵셋 펄스로부터 변화되는 패스 전압 그리고;
    상기 패스 전압 이후에 인가되어 상기 패스 전압으로부터 변화되는 프로그램 전압을 포함하고,
    상기 패스 전압의 레벨은 상기 프로그램 옵셋 펄스의 레벨보다 낮고, 그리고 상기 프로그램 전압의 레벨은 상기 패스 전압의 레벨보다 높은 불휘발성 메모리 장치.
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