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KR101847095B1 - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

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KR101847095B1
KR101847095B1 KR1020110106599A KR20110106599A KR101847095B1 KR 101847095 B1 KR101847095 B1 KR 101847095B1 KR 1020110106599 A KR1020110106599 A KR 1020110106599A KR 20110106599 A KR20110106599 A KR 20110106599A KR 101847095 B1 KR101847095 B1 KR 101847095B1
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안성훈
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에스케이하이닉스 주식회사
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Abstract

가상 네거티브 리드 동작시 발생하는 코어 바이어스 라인의 노이즈를 최소화할 수 있는 비휘발성 메모리 장치가 제공된다. 본 발명의 일 측면에 따르면, 메모리 셀 전류 경로에 포함되는 코어 바이어스 라인의 구동전압을 생성하기 위한 구동전압 발생부; 가상 네거티브 리드 신호에 응답하여 상기 코어 바이어스 라인의 전압 레벨과 예정된 한계 레벨을 비교하기 위한 비교부; 및 상기 비교부의 출력신호에 응답하여 상기 코어 바이어스 라인을 보상 구동하기 위한 보상 구동부를 구비하는 비휘발성 메모리 장치가 제공된다.

Description

비휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 비휘발성 메모리 장치의 코어 바이어스 라인 안정화 회로에 관한 것이다.
반도체 집적회로(IC)에는 다양한 내부 로직들과 소자들을 안정적으로 동작시키기 위한 내부 구동전압 발생 블럭이 구비된다. 비휘발성 메모리 장치, 특히 낸드 플래쉬 메모리의 경우, 매우 다양한 레벨의 바이어스가 필요하다.
낸드 플래쉬 메모리는 셀 문턱전압(Vth)의 분포를 이용하여 프로그램 및 리드를 수행한다. 셀 문턱전압(Vth)의 분포는 좁을수록 유리한데, 공정 기술의 발달에 따라 구현할 수 있는 회로 선폭이 줄어들수록 셀 문턱전압(Vth)의 분포는 넓어질 수밖에 없다.
한편, 셀 문턱전압(Vth)의 분포가 넓어짐에 따라 네거티브 영역에서의 리드 동작이 도입되었다. 네거티브 영역을 리드하기 위해서는 선택된 워드라인과 셀 스트링의 소오스에 해당하는 소오스 라인간의 전압 차이가 네거티브가 되어야 한다. 즉, 선택된 워드라인의 전압이 소오스 라인 보다 낮아야 한다.
네거티브 리드를 구현하기 위한 두 가지 방식이 있다. 하나는 소오스 라인에 0V를 인가하고 선택된 워드라인에 네거티브 바이어스를 인가하는 방식이고, 다른 하나는 선택된 워드라인에 OV를 인가하고 소오스 라인 및 가상 파워 라인에 포지티브 바이어스(VCORE)를 인가하는 방식이다. 후자를 가상 네거티브 리드 방식이라 한다.
가상 네거티브 리드 방식이 갖는 장점은 네거티브 바이어스가 필요하지 않다는 것과 로우 디코더의 패스 트랜지스터의 웰 분리가 필요치 않다는 것이다. 반면, 소오스 라인 및 가상 파워 라인에 특정 포지티브 바이어스(VCORE)를 인가할 때 노이즈가 심하다는 단점이 있다. 이러한 노이즈는 결국 셀 문턱전압(Vth)의 왜곡(distortion)으로 이어져 소자 특성에 악영향을 미치게 된다.
도 1은 가상 네거티브 리드 동작시 셀 전류의 흐름 및 스위치 회로의 구성을 나타낸 도면이다.
우선, 도시된 스위치 회로의 구성을 살펴본다.
NMOS 트랜지스터(M1)은 페이지 버퍼 인에이블 신호(PBSENSE)를 게이트 입력으로 하며 페이지 버퍼(10)와 이븐/오드 비트라인(BLe/BLo)을 스위칭한다. NMOS 트랜지스터(M2)는 이븐 비트라인 감지신호(BSLe)를 게이트 입력으로 하며 이븐 비트라인(BLe)에 연결되어 있다. NMOS 트랜지스터(M3)는 오드 비트라인 감지신호(BSLo)를 게이트 입력으로 하며 오드 비트라인(BLo)에 연결되어 있다. NMOS 트랜지스터(M4)는 이븐 비트라인 디스차지 신호(DISe)를 게이트 입력으로 하며 가상 파워 라인(VIRPWR)과 이븐 비트라인(BLe)을 스위칭한다. NMOS 트랜지스터(M5)는 오드 비트라인 디스차지 신호(DISo)를 게이트 입력으로 하며 가상 파워 라인(VIRPWR)과 오드 비트라인(BLo)을 스위칭한다. NMOS 트랜지스터(M6)는 소오스 라인(SL)과 코어전압(VCORE) 발생기(12)를 스위칭하는 스위치이며, PMOS 트랜지스터(M7)는 가상 파워 라인(VIRPWR)과 코어전압(VCORE) 발생기(12)를 스위칭하는 스위치이다. 참고적으로, 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에 접속된 캐패시터(Ccoup)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 커플링 캐패시턴스를 나타낸 것이다.
도면은 가상 네거티브 리드 동작시 이븐 비트라인(BLe)이 선택된 상황으로, 평가(evaluation) 구간의 스위칭 상태를 나타내고 있다. 이 구간에서 NMOS 트랜지스터 M1, M4, M3는 턴오프되며, NMOS 트랜지스터 M6, M7은 턴온된다.
소오스 라인(SL)에는 이븐 비트라인(BLe)과 오드 비트라인(BLo)이 모두 접속되어 있다. 이븐 비트라인(BLe)이 연결된 셀 스트링에는 셀 전류(Ic)가 흐르고, 오드 비트라인(BLo)이 연결된 셀 스트링에는 바운싱(bouncing)에 의한 전류(Iodd)가 흐른다. NMOS 트랜지스터 M6, M7이 턴온되어 소오스 라인(SL) 및 가상 파워 라인(VIRPWR)에 코어전압(VCORE)을 인가하게 된다. 결국, 소오스 라인(SL)에는 Ic -Iodd-Isw가 흐르며, 가상 파워 라인(VIRPWR)에도 방향이 반대인 Ic - Iodd - Isw가 흐른다(Isw는 스위치 전류).
도 2는 셀 전류(Ic)가 흐르는 동안 소오스 라인(SL) 및 가상 파워 라인(VIRPWR)의 파형 변화를 나타낸 도면이다.
NMOS 트랜지스터 M6, M7와 같은 스위치 회로들이 전류를 흘려주기 위해서는 Vds > 0V 조건(Vds는 NMOS 트랜지스터의 드레인-소오스 전압)이 필요한데, 코어전압(VCORE)의 타겟 전압 레벨(Vtarg)에서 셀 전류(Ic)를 흘려주기 위해 필요한 Vds만큼 소오스 라인(SL) 및 가상 파워 라인(VIRPWR)에 노이즈가 발생하게 된다. 노이즈의 양상은 소오스 라인(SL)과 가상 파워 라인(VIRPWR)에 반대로 나타난다. 즉, 소오스 라인(SL)에는 오버-슈트로 나타나고, 가상 파워 라인(VIRPWR)에는 언더-슈트로 나타난다. 이는 가상 네거티브 리드 동작시 흘려주어야 하는 셀 전류(Ic)가 NMOS 트랜지스터 M6, M7와 같은 스위치 회로들의 전류 구동력보다 큰 것에 기인한다.
이러한 소오스 라인(SL) 및 가상 파워 라인(VIRPWR)의 노이즈는 앞서 언급한 바와 같이 셀 문턱전압(Vth)의 왜곡으로 이어져 소자 특성에 악영향을 미치게 된다.
본 발명은 가상 네거티브 리드 동작시 발생하는 코어 바이어스 라인의 노이즈를 최소화할 수 있는 비휘발성 메모리 장치를 제공하고자 한다.
본 발명의 일 측면에 따르면, 메모리 셀 전류 경로에 포함되는 코어 바이어스 라인의 구동전압을 생성하기 위한 구동전압 발생부; 가상 네거티브 리드 신호에 응답하여 상기 코어 바이어스 라인의 전압 레벨과 예정된 한계 레벨을 비교하기 위한 비교부; 및 상기 비교부의 출력신호에 응답하여 상기 코어 바이어스 라인을 보상 구동하기 위한 보상 구동부를 구비하는 비휘발성 메모리 장치가 제공된다.
본 발명의 다른 측면에 따르면, 메모리 셀 전류 경로에 포함되는 소오스 라인의 구동전압을 생성하기 위한 구동전압 발생부; 가상 네거티브 리드 신호에 응답하여 상기 소오스 라인의 전압 레벨과 예정된 한계 레벨을 비교하기 위한 비교부; 및 상기 비교부의 출력신호에 응답하여 상기 소오스 라인을 보상 풀다운 구동하기 위한 보상 풀다운 구동부를 구비하는 비휘발성 메모리 장치가 제공된다.
본 발명의 또 다른 측면에 따르면, 메모리 셀 전류 경로에 포함되는 가상 파워 라인의 구동전압을 생성하기 위한 구동전압 발생부; 가상 네거티브 리드 신호에 응답하여 상기 가상 파워 라인의 전압 레벨과 예정된 한계 레벨을 비교하기 위한 비교부; 및 상기 비교부의 출력신호에 응답하여 상기 가상 파워 라인을 보상 풀업 구동하기 위한 보상 풀업 구동부를 구비하는 비휘발성 메모리 장치가 제공된다.
가상 네거티브 리드 동작시 발생하는 코어 바이어스 라인의 노이즈를 최소화하여, 셀 문턱전압(Vth)의 왜곡을 방지할 수 있다.
도 1은 가상 네거티브 리드 동작시 셀 전류의 흐름 및 스위치 회로의 구성을 나타낸 도면이다.
도 2는 셀 전류(Ic)가 흐르는 동안 소오스 라인(SL) 및 가상 파워 라인(VIRPWR)의 파형 변화를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 코어 바이어스 라인 안정화 회로를 나타낸 도면이다.
도 4는 도 3의 비휘발성 메모리 장치의 코어 바이어스 라인 안정화 회로의 출력신호(Vout)의 파형을 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 소오스 라인 안정화 회로를 나타낸 도면이다.
도 6은 도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 가상 파워 라인 안정화 회로를 나타낸 도면이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 코어 바이어스 라인 안정화 회로를 나타낸 도면이다.
우선, 기본적으로 도 1에 도시된 바와 같이 코어 바이어스 라인(SL, VIRPWR)의 구동전압인 코어전압(VCORE)을 생성하기 위한 코어전압 발생기는 구비되어야 한다. 도 3에 도시된 코어 바이어스 라인 안정화 회로는 소오스 라인(SL) 또는 가상 파워 라인(VIRPWR)에 대한 보상 구동을 위해 추가되는 것이다.
도 3을 참조하면, 본 실시예에 따른 비휘발성 메모리 장치의 코어 바이어스 라인 안정화 회로는, 가상 네거티브 리드 신호(VNR)에 응답하여 피드백된 코어 바이어스 라인(SL/VIRPWR)의 전압 레벨(Vout)과 예정된 한계 레벨(Vtarg±ΔV)을 비교하기 위한 비교부(310), 비교부(310)의 출력신호(PU_N, PD)에 응답하여 코어 바이어스 라인(SL/VIRPWR)을 보상 구동하기 위한 보상 구동부(320)를 구비한다.
여기서, 비교부(310)는 가상 네거티브 리드 신호(VNR)에 응답하여 코어전압(VCORE)의 타겟 레벨(Vtarg)보다 일정 레벨 낮은 제1 한계 레벨(Vtarg-ΔV)과 피드백된 코어 바이어스 라인(SL/VIRPWR)의 전압 레벨(Vout)을 비교하기 위한 제1 비교부(30), 가상 네거티브 리드 신호(VNR)에 응답하여 코어전압(VCORE)의 타겟 레벨(Vtarg)보다 일정 레벨 높은 제2 한계 레벨(Vtarg+ΔV)과 피드백된 코어 바이어스 라인(SL/VIRPWR)의 전압 레벨(Vout)을 비교하기 위한 제2 비교부(32)를 구비한다.
또한, 보상 구동부(320)는 제1 비교부(30)의 출력신호(PU_N)에 응답하여 코어 바이어스 라인(SL/VIRPWR)을 풀업 구동하기 위한 풀업 구동부, 제2 비교부(32)의 출력신호(PD)에 응답하여 코어 바이어스 라인(SL/VIRPWR)을 풀다운 구동하기 위한 풀다운 구동부를 구비한다. 여기서, 풀업 구동부는 전원전압단에 소오스가 연결되고 코어 바이어스 라인(SL/VIRPWR)에 드레인이 연결되며 제1 비교부(30)의 출력신호(PU_N)를 게이트 입력으로 하는 PMOS 트랜지스터(M11)로 구현할 수 있으며, 풀다운 구동부는 접지전압단에 소오스가 연결되고 코어 바이어스 라인(SL/VIRPWR)에 드레인이 연결되며 제2 비교부(32)의 출력신호(PD)를 게이트 입력으로 하는 NMOS 트랜지스터(M12)로 구현할 수 있다.
도 4는 도 3의 비휘발성 메모리 장치의 코어 바이어스 라인 안정화 회로의 출력신호(Vout)의 파형을 나타낸 도면이다.
가상 네거티브 리드 동작시 가상 네거티브 리드 신호(VNR)가 활성화되어 비교부(310)가 인에이블 된다.
먼저, 코어 바이어스 라인(SL/VIRPWR)의 전압 레벨(Vout)이 제1 한계 레벨(Vtarg-ΔV)보다 낮아지면 제1 비교부(30)의 출력신호(PU_N)는 논리레벨 로우가 된다. 이에 따라, 보상 구동부(320)의 PMOS 트랜지스터(M11)가 턴온되어 코어 바이어스 라인(SL/VIRPWR)의 전압 레벨(Vout)이 제1 한계 레벨(Vtarg-ΔV)보다 높아질 때까지 풀업 구동을 수행한다.
한편, 코어 바이어스 라인(SL/VIRPWR)의 전압 레벨(Vout)이 제2 한계 레벨(Vtarg+ΔV)보다 높아지면 제2 비교부(32)의 출력신호(PD)는 논리레벨 하이가 된다. 이에 따라, 보상 구동부(320)의 NMOS 트랜지스터(M12)가 턴온되어 코어 바이어스 라인(SL/VIRPWR)의 전압 레벨(Vout)이 제2 한계 레벨(Vtarg+ΔV)보다 낮아질 때까지 풀다운 구동을 수행한다.
또한, 코어 바이어스 라인(SL/VIRPWR)의 전압 레벨(Vout)이 한계 레벨(Vtarg±ΔV) 범위 내에 있는 경우에는 풀업/풀다운 동작은 수행되지 않는다.
결국, 가상 네거티브 리드 동작시 소오스 라인(SL) 또는 가상 파워 라인(VIRPWR)에 노이즈가 발생하더라도 해당 라인의 전압 레벨(Vout)이 예정된 한계 레벨(Vtarg±ΔV) 범위 안에서 안정화된다.
한편, 한계 레벨(Vtarg+ΔV)의 ΔV값은 제1 및 제2 비교부(30, 32)의 응답 속도를 고려하여 결정한다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 소오스 라인 안정화 회로를 나타낸 도면이다.
도 5를 참조하면, 본 실시예에 따른 비휘발성 메모리 장치의 소오스 라인 안정화 회로는, 가상 네거티브 리드 신호(VNR)에 응답하여 피드백된 소오스 라인(SL)의 전압 레벨(Vout)과 예정된 한계 레벨(Vtarg+ΔV)을 비교하기 위한 비교부(50), 비교부(50)의 출력신호(PD)에 응답하여 소오스 라인(SL)을 보상 풀다운 구동하기 위한 보상 풀다운 구동부를 구비한다.
여기서, 보상 풀다운 구동부는 접지전압단에 소오스가 연결되고 소오스 라인(SL)에 드레인이 연결되며 비교부(50)의 출력신호(PD)를 게이트 입력으로 하는 NMOS 트랜지스터(M13)로 구현할 수 있다.
가상 네거티브 리드 동작시 가상 네거티브 리드 신호(VNR)가 활성화되어 비교부(50)가 인에이블 되면, 비교부(50)는 피드백된 소오스 라인(SL)의 전압 레벨(Vout)과 예정된 한계 레벨(Vtarg+ΔV)을 비교한다.
소오스 라인(SL)의 전압 레벨(Vout)이 한계 레벨(Vtarg+ΔV)보다 높아지면 비교부(50)의 출력신호(PD)는 논리레벨 하이가 된다. 이에 따라, NMOS 트랜지스터(M13)가 턴온되어 소오스 라인(SL)의 전압 레벨(Vout)이 한계 레벨(Vtarg+ΔV)보다 낮아질 때까지 풀다운 구동을 수행한다.
한편, 소오스 라인(SL)의 전압 레벨(Vout)이 한계 레벨(Vtarg+ΔV)보다 낮은 범위에 있는 경우에는 풀다운 동작은 수행되지 않는다.
결국, 가상 네거티브 리드 동작시 소오스 라인(SL)에 노이즈가 발생하더라도 소오스 라인(SL)의 전압 레벨(Vout)이 예정된 한계 레벨(Vtarg+ΔV) 이하에서 안정화된다. 가상 네거티브 동작시 소오스 라인(SL)에 발생하는 노이즈는 주로 오버-슈트이므로 풀다운측 회로만으로 대부분의 노이즈를 제거할 수 있다.
한편, 한계 레벨(Vtarg+ΔV)의 ΔV값은 비교부(50)의 응답 속도를 고려하여 결정하며, 경우에 따라 ΔV를 0V로 설정하여 코어전압(VCORE)의 타겟 전압(Vtarg)을 그대로 사용할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 가상 파워 라인 안정화 회로를 나타낸 도면이다.
도 6을 참조하면, 본 실시예에 따른 비휘발성 메모리 장치의 가상 파워 라인 안정화 회로는, 가상 네거티브 리드 신호(VNR)에 응답하여 피드백된 가상 파워 라인(VIRPWR)의 전압 레벨(Vout)과 예정된 한계 레벨(Vtarg-ΔV)을 비교하기 위한 비교부(60), 비교부(60)의 출력신호(PU_N)에 응답하여 가상 파워 라인(VIRPWR)을 보상 풀업 구동하기 위한 보상 풀업 구동부를 구비한다.
여기서, 보상 풀업 구동부는 전원전압단에 소오스가 연결되고 가상 파워 라인(VIRPWR)에 드레인이 연결되며 비교부(60)의 출력신호(PU_N)를 게이트 입력으로 하는 PMOS 트랜지스터(M14)로 구현할 수 있다.
가상 네거티브 리드 동작시 가상 네거티브 리드 신호(VNR)가 활성화되어 비교부(60)가 인에이블 되면, 비교부(60)는 피드백된 가상 파워 라인(VIRPWR)의 전압 레벨(Vout)과 예정된 한계 레벨(Vtarg-ΔV)을 비교한다.
가상 파워 라인(VIRPWR)의 전압 레벨(Vout)이 한계 레벨(Vtarg-ΔV)보다 낮아지면 비교부(50)의 출력신호(PU_N)는 논리레벨 로우가 된다. 이에 따라, PMOS 트랜지스터(M14)가 턴온되어 가상 파워 라인(VIRPWR)의 전압 레벨(Vout)이 한계 레벨(Vtarg-ΔV)보다 높아질 때까지 풀업 구동을 수행한다.
한편, 가상 파워 라인(VIRPWR)의 전압 레벨(Vout)이 한계 레벨(Vtarg-ΔV)보다 높은 범위에 있는 경우에는 풀업 동작은 수행되지 않는다.
결국, 가상 네거티브 리드 동작시 가상 파워 라인(VIRPWR)에 노이즈가 발생하더라도 가상 파워 라인(VIRPWR)의 전압 레벨(Vout)이 예정된 한계 레벨(Vtarg-ΔV) 이상에서 안정화된다. 가상 네거티브 동작시 가상 파워 라인(VIRPWR)에 발생하는 노이즈는 주로 언더-슈트이므로 풀업측 회로만으로 대부분의 노이즈를 제거할 수 있다.
한편, 한계 레벨(Vtarg-ΔV)의 ΔV값은 비교부(60)의 응답 속도를 고려하여 결정하며, 경우에 따라 ΔV를 0V로 설정하여 코어전압(VCORE)의 타겟 전압(Vtarg)을 그대로 사용할 수 있다.
본 발명의 기술사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
310: 비교부
320: 보상 구동부
VNR: 가상 네거티브 리드 신호

Claims (18)

  1. 메모리 셀 전류 경로에 포함되는 코어 바이어스 라인의 구동전압을 생성하기 위한 구동전압 발생부;
    가상 네거티브 리드 신호에 응답하여 상기 코어 바이어스 라인의 전압 레벨과 예정된 한계 레벨을 비교하기 위한 비교부; 및
    상기 비교부의 출력신호에 응답하여 상기 코어 바이어스 라인을 보상 구동하기 위한 보상 구동부
    를 구비하고,
    가상 네거티브 리드 동작시 상기 가상 네거티브 리드 신호가 활성화되어 상기 비교부가 인에이블 되는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 비교부는,
    상기 가상 네거티브 리드 신호에 응답하여 상기 구동전압의 타겟 레벨보다 일정 레벨 낮은 제1 한계 레벨과 상기 코어 바이어스 라인의 전압 레벨을 비교하기 위한 제1 비교부; 및
    상기 가상 네거티브 리드 신호에 응답하여 상기 구동전압의 타겟 레벨보다 일정 레벨 높은 제2 한계 레벨과 상기 코어 바이어스 라인의 전압 레벨을 비교하기 위한 제2 비교부를 구비하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 보상 구동부는,
    상기 제1 비교부의 출력신호에 응답하여 상기 코어 바이어스 라인을 풀업 구동하기 위한 풀업 구동부; 및
    상기 제2 비교부의 출력신호에 응답하여 상기 코어 바이어스 라인을 풀다운 구동하기 위한 풀다운 구동부를 구비하는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 코어 바이어스 라인은 소오스 라인인 비휘발성 메모리 장치.
  5. 제3항에 있어서,
    상기 코어 바이어스 라인은 가상 파워 라인인 비휘발성 메모리 장치.
  6. 제3항에 있어서,
    상기 풀업 구동부는 전원전압단에 소오스가 연결되고 상기 코어 바이어스 라인에 드레인이 연결되며 상기 제1 비교부의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터를 구비하는 비휘발성 메모리 장치.
  7. 제3항에 있어서,
    상기 풀다운 구동부는 접지전압단에 소오스가 연결되고 상기 코어 바이어스 라인에 드레인이 연결되며 상기 제2 비교부의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 비휘발성 메모리 장치.
  8. 메모리 셀 전류 경로에 포함되는 소오스 라인의 구동전압을 생성하기 위한 구동전압 발생부;
    가상 네거티브 리드 신호에 응답하여 상기 소오스 라인의 전압 레벨과 예정된 한계 레벨을 비교하기 위한 비교부; 및
    상기 비교부의 출력신호에 응답하여 상기 소오스 라인을 보상 풀다운 구동하기 위한 보상 풀다운 구동부
    를 구비하고,
    가상 네거티브 리드 동작시 상기 가상 네거티브 리드 신호가 활성화되어 상기 비교부가 인에이블 되는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 예정된 한계 레벨은 상기 구동전압의 타겟 레벨보다 일정 레벨 높은 전압 레벨인 비휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 예정된 한계 레벨은 상기 구동전압의 타겟 레벨인 비휘발성 메모리 장치.
  11. 제8항에 있어서,
    상기 보상 풀다운 구동부는 접지전압단에 소오스가 연결되고 상기 소오스 라인에 드레인이 연결되며 상기 비교부의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 비휘발성 메모리 장치.
  12. 메모리 셀 전류 경로에 포함되는 가상 파워 라인의 구동전압을 생성하기 위한 구동전압 발생부;
    가상 네거티브 리드 신호에 응답하여 상기 가상 파워 라인의 전압 레벨과 예정된 한계 레벨을 비교하기 위한 비교부; 및
    상기 비교부의 출력신호에 응답하여 상기 가상 파워 라인을 보상 풀업 구동하기 위한 보상 풀업 구동부
    를 구비하고,
    가상 네거티브 리드 동작시 상기 가상 네거티브 리드 신호가 활성화되어 상기 비교부가 인에이블 되는 비휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 예정된 한계 레벨은 상기 구동전압의 타겟 레벨보다 일정 레벨 낮은 전압 레벨인 비휘발성 메모리 장치.
  14. 제12항에 있어서,
    상기 예정된 한계 레벨은 상기 구동전압의 타겟 레벨인 비휘발성 메모리 장치.
  15. 제12항에 있어서,
    상기 보상 풀업 구동부는 전원전압단에 소오스가 연결되고 상기 가상 파워 라인에 드레인이 연결되며 상기 비교부의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터를 구비하는 비휘발성 메모리 장치.
  16. 제1항에 있어서,
    상기 가상 네거티브 리드 동작은 선택된 워드라인에 접지전압을 인가하고 상기 코어 바이어스 라인에 포지티브 바이어스를 인가하는 비휘발성 메모리 장치.
  17. 제8항에 있어서,
    상기 가상 네거티브 리드 동작은 선택된 워드라인에 접지전압을 인가하고 상기 소오스 라인에 포지티브 바이어스를 인가하는 비휘발성 메모리 장치.
  18. 제12항에 있어서,
    상기 가상 네거티브 리드 동작은 선택된 워드라인에 접지전압을 인가하고 상기 가상 파워 라인에 포지티브 바이어스를 인가하는 비휘발성 메모리 장치.
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