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KR100755061B1 - 전압레벨 검출회로 - Google Patents

전압레벨 검출회로 Download PDF

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KR100755061B1
KR100755061B1 KR1020050114439A KR20050114439A KR100755061B1 KR 100755061 B1 KR100755061 B1 KR 100755061B1 KR 1020050114439 A KR1020050114439 A KR 1020050114439A KR 20050114439 A KR20050114439 A KR 20050114439A KR 100755061 B1 KR100755061 B1 KR 100755061B1
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Abstract

본 발명은 피드백되는 고전압을 분배하여 고전압 분배신호를 출력하되, 외부전압이 소정레벨 이상이 될 때 인에이블되는 제어전압에 응답하여 상기 고전압 분배신호의 레벨을 조절하여 출력하는 고전압분배부 및; 상기 고전압 분배신호와 제 1 기준전압의 비교를 통해 고전압 펌핑회로를 제어하는 전압펌핑 인에이블신호를 출력하는 펌핑 인에이블신호 생성부를 포함하여 구성되는 전압레벨 검출회로에 관한 것이다.
전압레벨 검출회로, 전압펌핑 인에이블신호

Description

전압레벨 검출회로{Voltage Level Detecting Circuit}
도 1은 종래 기술에 의한 전압레벨 검출회로의 구성을 도시한 것이다.
도 2a 및 도 2b는 종래 기술에 의한 전압레벨 검출회로에 따른 고전압의 특성을 도시한 그래프이다.
도 3은 본 발명에 의한 일 실시예에 따른 전압레벨 검출회로의 구성을 도시한 것이다.
도 4는 본 발명에 의한 일 실시예에 따른 제어전압 생성부의 구성을 도시한 것이다.
도 5a 및 도 5b 본 발명의 일 실시예에 따른 전압전압 생성부에서 생성된 제어전압의 특성을 도시한 그래프이다.
도 5c 및 도 5d 본 발명의 일 실시예에 따른 전압레벨 검출회로에 따른 고전압의 특성을 도시한 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 고전압 분배부 20 : 전압 제어부
30 : 펌핑인에이블신호 생성부 40 : 제어전압 생성부
42 : 외부전압 분배부 44 : 분배신호 처리부
본 발명은 전압레벨 검출회로에 관한 것으로, 더욱 구체적으로는 외부전압(Vdd)의 레벨 검출을 통해 생성된 제어전압을 이용하여 낮은 레벨의 외부전압(Vdd)에서 고전압(Vpp)을 소정 레벨 높게 펌핑될 수 있게 함으로써, 낮은 펌핑 효율에 의해 고전압(Vpp) 레벨이 하강되는 낮은 레벨의 외부전압(Vdd)에서도 일정한 고전압 레벨을 유지할 수 있도록 한 전압레벨 검출회로에 관한 것이다.
일반적으로, 디램(DRAM)은 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리 셀에 데이터를 라이트 또는 리드할 수 있는 랜덤 엑세스 메모리이다. 그런데, 디램은 메모리 셀을 구성하는 트랜지스터로 NMOS를 사용하므로, 문턱전압(Vt)에 의한 전압 손실을 고려하여 외부전원 전압(Vdd)+문턱전압(Vt)+△V의 전위를 발생하는 워드라인 구동용 전압 펌핑장치를 포함하고 있다.
즉, 디램 메모리 셀에 주로 사용되는 NMOS를 온시키기 위해서는 소스전압보다 문턱전압(Vt) 이상으로 더 높은 전압을 게이트로 인가하여야 하는데, 일반적으로 디램에 인가되는 최대전압은 Vdd 레벨이기 때문에, 완전한 Vdd 레벨의 전압을 셀 또는 비트라인으로부터 리드하거나 셀 또는 비트라인에 라이트하기 위해서는 상기 NMOS의 게이트에 Vdd + Vt 이상의 승압 전압을 인가하여야만 한다. 따라서, 디 램소자의 워드라인을 구동하기 위해서는 상기 승압전압인 고전압(Vpp)을 발생시키는 전압 펌핑회로가 필요하게 되는 것이다. 그리고, 이러한 전압 펌프회로에는 펌핑된 전압을 검출하여 펌핑 인에이블신호를 생성함으로써, 고전압(Vpp) 레벨이 일정하게 유지될 수 있도록 하는 전압레벨 검출회로가 포함되어 있다.
도 1은 종래 기술에 의한 전압레벨 검출회로의 구성을 도시한 것으로서, 이를 참조하여 종래 전압레벨 검출회로의 동작을 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 전압레벨 검출회로는 고전압 펌핑회로(미도시)로부터 피드백되는 고전압(Vpp)을 검출하여 전압펌핑 인에이블신호(PPEA)를 생성하여 전압펌프(미도시)를 제어하는데, 우선, 고전압 분배부(1)는 피드백된 고전압(Vpp)을 R1과 R2에 의해 분배한 고전압 분배신호(DIV_Vpp)를 출력한다. 그리고, 펌핑인에이블 신호 생성부(2)는 고전압 분배신호(DIV_Vpp)와 기준전압(VREFP)을 비교하여 전압펌핑 인에이블신호(PPEA)를 생성하는데, 우선, 고전압 분배신호(DIV_Vpp)가 기준전압(VREFP) 보다 작은 경우 고전압 분배신호(DIV_Vpp)가 인가되는 NMOS(N1)의 턴온 정도가 기준전압(VREFP)이 인가되는 NMOS(N2)의 턴온 정도보다 작아지므로 풀-업 구동하는 PMOS(P1, P2)의 게이트는 턴-온되고, 이에 따라 생성되는 전압펌핑 인에이블신호(PPEA)는 하이레벨이 되어 고전압 펌핑회로(미도시)를 통해 고전압(Vpp)을 펌핑하게 된다. 이와 반대로 고전압 분배신호(DIV_Vpp)가 기준전압(VERFP)보다 큰 경우에는 PMOS(P1, P2)의 게이트는 턴-오프되고, 로우레벨의 전압펌핑 인에이블신호(PPEA)가 형성되어 고전압 펌핑회로(미도시)를 통한 고전압(Vpp) 펌핑이 중단된다.
그런데, 디렘 동작 중 도 2a 에서 도시한 스텐바이(Stand-by) 동작과 달리 도 2b에서 도시한 엑티브(Active)-프리차지(Precharge) 동작에서는 워드라인 구동을 위한 NMOS 턴-온에 많은 고전압(Vpp)을 소모하게 되는데, 특히 외부전압(Vdd)이 1.8(V) 이하의 낮은 레벨을 갖는 구간에서는 전압펌프(미도시)의 펌핑 효율이 낮아져 고전압(Vpp) 레벨이 소정 부분 하강하는 현상이 발생한다. 이에 따라 디램소자의 워드라인을 구성하는 NMOS에 고전압(Vpp)이 충분히 전달되지 않아 워드라인 구동에 오류가 유발되는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부전압(Vdd)의 레벨 검출을 통해 생성된 제어전압을 이용하여 낮은 레벨의 외부전압(Vdd)에서 고전압(Vpp)을 소정 레벨 높게 펌핑될 수 있도록 함으로써, 낮은 펌핑 효율에 의해 고전압(Vpp) 레벨이 하강되는 낮은 레벨의 외부전압(Vdd)에서도 일정한 고전압 레벨을 유지할 수 있도록 한 전압레벨 검출회로에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 피드백되는 고전압을 분배하여 고전압 분배신호를 출력하되, 외부전압이 소정레벨 이상이 될 때 인에이블되는 제어전압에 응답하여 상기 고전압 분배신호의 레벨을 조절하여 출력하는 고전압 분배부 및; 상기 고전압 분배신호와 제 1 기준전압의 비교를 통해 고전압 펌핑회로를 제어하는 전압펌핑 인에이블신호를 출력하는 펌핑 인에이블신호 생성부를 포함하여 구성되는 전압레벨 검출회로를 제공하다.
본 발명에서, 상기 고전압 분배부는 외부전압단과 고전압 분배신호 출력단 사이에 연결된 제 1 저항소자와; 상기 고전압 분배신호 출력단과 접지단 사이에 연결된 제 2 저항소자 및; 상기 고전압 분배신호 출력단과 접지단 사이에서 상기 제 2 저항소자와 직렬로 연결되고, 상기 제어전압에 응답하여 소정의 저항값을 갖는 전압제어부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 고전압 분배부는 외부전압단과 고전압 분배신호 출력단 사이에 연결된 제 1 저항소자와; 상기 고전압 분배신호 출력단과 접지단 사이에 연결된 제 2 저항소자 및; 상기 외부전압단과 고전압 분배신호 출력단과 사이에서 상기 제 1 저항소자와 직렬로 연결되어, 상기 제어전압에 응답하여 소정의 저항값을 갖는 전압제어부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 전압제어부는 제 3 저항소자와; 상기 제 3 저항소자의 양단에 연결되어 상기 제어전압에 응답하여 턴온되는 트랜지스터를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 트랜지스터는 NMOS 인 것이 바람직하다.
본 발명에서, 상기 전압레벨 검출회로는 제어전압 생성부를 더 포함하되, 상 기 제어전압 생성부는 외부전압을 분배하여 외부전압 분배신호를 출력하는 외부전압분배부 및; 상기 외부전압 분배신호와 제 2 기준전압의 비교를 통해 상기 제어전압을 출력하는 분배신호 처리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 외부전압분배부는 외부전압단과 외부전압 분배신호 출력단 사이에 연결된 제 1 저항소자 및; 상기 외부전압 분배신호 출력단과 접지단 사이에 연결된 제 2 저항소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 분배신호 처리부는 제 1 노드와 접지단 사이에 연결되어 상기 외부전압 분배신호에 응답하여 동작하는 제 1 풀-다운 소자와; 제 2 노드와 접지단 사이에 연결되어 상기 제 2 기준전압에 응답하여 동작하는 제 2 풀-다운 소자와; 상기 제 2 노드에 게이트를 공유한 제 1 풀-업 소자와 제 2 풀-업 소자를 포함하는 풀-업 구동부를 포함하여 구성되되, 상기 제 1 풀-업 소자는 전원공급단과 상기 제 1 노드 사이에 연결되고 상기 제 2 풀-업 소자는 전원공급단과 상기 제 2 노드 사이에 연결되는 것을 특징으로 하는 것이 바람직하다.
본 발명에서, 상기 제 1 풀-다운 소자와 상기 제 2 풀다운 소자는 NMOS이고, 상기 제 1 풀-업 소자와 상기 제 2 풀-업 소자는 PMOS인 것을 특징으로 하는 것이 바람직하다.
본 발명에서, 상기 제 1 노드에 연결되어, 상기 제 1 노드로부터의 신호를 버퍼링하여 상기 제어전압을 출력하는 버퍼부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 버퍼부는 상기 제어전압을 반전버퍼링하는 인버터인 것이 바람직하다.
본 발명에서, 상기 펌핑 인에이블신호 생성부는 상기 전압 펌핑 인에이블 신호가 출력되는 제 1 노드와 접지단 사이에 연결되어 상기 고전압 분배신호에 응답하여 동작하는 제 1 풀-다운 소자와; 제 2 노드와 접지단 사이에 연결되어 상기 제 1 기준전압에 응답하여 동작하는 제 2 풀-다운 소자와; 상기 제 2 노드에 게이트를 공유한 제 1 풀-업 소자와 제 2 풀-업 소자를 포함하는 풀-업 구동부를 포함하여 구성되되, 상기 제 1 풀-업 소자는 전원공급단과 상기 제 1 노드 사이에 연결되고 상기 제 2 풀-업 소자는 전원공급단과 상기 제 2 노드 사이에 연결되는 것이 바람직하다.
본 발명에서, 상기 제 1 풀-다운 소자와 상기 제 2 풀다운 소자는 NMOS이고, 상기 제 1 풀-업 소자와 상기 제 2 풀-업 소자는 PMOS인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 전압레벨 검출회로의 구성을 도시한 것이고, 도 4는 본 발명에 의한 일 실시예에 따른 제어전압 생성부의 구성을 도시한 것이다.
도시된 바와 같이, 본 실시예에 따른 전압레벨 검출회로는 피드백되는 고전압(Vpp)을 분배하여 고전압 분배신호(NEW_DIV_Vpp)를 출력하되, 외부전압(Vdd)이 소정레벨 이상이 될 때 인에이블되는 제어전압(Vdd_DET)에 응답하여 상기 고전압 분배신호(NEW_DIV_Vpp)를 조절하여 출력하는 고전압분배부(10) 및, 상기 고전압 분배신호(NEW_DIV_Vpp)와 제 1 기준전압(VREFP)의 비교를 통해 고전압 펌핑회로(미도시)를 제어하는 전압펌핑 인에이블신호(NEW_PPEA)를 출력하는 펌핑 인에이블신호 생성부(30)를 포함하여 구성된다.
여기서, 고전압 분배부(10)는 고전압단(Vpp)과 노드 A 사이에 연결된 제 1 저항소자(R3)와, 노드 A와 접지단(Vss) 사이에 연결된 제 2 저항소자(R4) 및, 노드 A와 접지단(Vss) 사이에서 상기 제 2 저항소자(R4)와 직렬로 연결되어, 상기 제어전압(Vdd_DET)에 응답하여 소정의 저항값을 갖는 전압제어부(20)를 포함하여 구성된다. 이때, 전압제어부(20)는 제 3 저항소자(R5)와, 상기 제 3 저항소자(R5)의 양단에 연결되어 인버터(IV6)에 의해 버퍼링되어 입력되는 제어전압(Vdd_DET)에 응답하여 턴온되는 NMOS(N3)를 포함하여 구성된다. 이때, 제어전압(Vdd_DET)가 하이레벨이면 NMOS가 턴-오프되어 노드 A와 접지단(Vss) 사이의 저항이 R4+R5가 되어 고전압 분배신호(NEW_DIV_Vpp)의 전위레벨이 상승하고, 제어전압(Vdd_DET)가 로우레벨이면 NMOS가 턴-온되어 노드 A와 접지단(Vss) 사이의 저항이 R4가 되어 고전압 분배신호(NEW_DIV_Vpp)의 전위레벨이 하강한다.
또한, 펌핑 인에이블신호 생성부(30)는 노드 B와 접지단(Vss) 사이에 연결되어 고전압 분배신호(NEW_DIV_Vpp)에 응답하여 풀-다운 동작을 수행하는 NMOS(N4)와, 노드 C와 접지단(Vss) 사이에 연결되어 제 1 기준전압(VREFP)에 응답하여 풀-다운 동작을 수행하는 NMOS(N5)와, 상기 노드 C에 게이트를 공유하여 풀-업 동작을 수행하는 복수의 PMOS(P3, P4)를 포함하여 구성되되, PMOS(P3)는 외부전압공급단(Vdd)과 노드 B 사이에 연결되고, PMOS(P4)는 외부전압단(Vdd)과 노드 C 사이에 연결되는 것이 바람직하다.
한편, 전압제어부(20)에 인가되는 제어전압(Vdd_DET)을 생성하는 제어전압 생성부(40)는 외부전압(Vdd)을 분배하여 외부전압 분배신호(Vres_dd)를 출력하는 외부전압 분배부(42) 및, 상기 외부전압 분배신호(Vres_dd)와 제 2 기준전압(VREFDD)의 비교를 통해 제어전압(Vdd_DET)을 출력하는 분배신호 처리부(44)를 포함하여 구성된다. 이때, 외부전압 분배부(42)는 외부전압단(Vdd)과 노드 D 사이에 연결된 제 1 저항소자(R6) 및, 노드 D와 접지단(Vss) 사이에 연결된 제 2 저항소자(R7)를 포함하여 구성된다. 또한, 분배신호 처리부(44)는 노드 E와 접지단(Vss) 사이에 연결되어 외부전압 분배신호(Vres_dd)에 응답하여 풀-다운 동작을 수행하는 NMOS(N6)와, 노드 F와 접지단(Vss) 사이에 연결되어 제 2 기준전압(VREFDD)에 응답하여 풀-다운 동작을 수행하는 NMOS(N7)와, 상기 노드 F에 게이트를 공유하여 풀-업 동작을 수행하는 복수의 PMOS(P5, P6)를 포함하여 구성되되, 여기서 PMOS(P5)는 외부전압단(Vdd)과 노드 E 사이에 연결되고, PMOS(P6)는 외부전압단(Vdd)과 노드 F 사이에 연결되는 것이 바람직하다. 또한, 제어전압 생성부(40)는 노드 E에 연결되어 노드 E의 출력전압을 반전 버퍼링한 제어전압(Vdd_DET)을 출력하는 인버터(IV5)를 더 포함하는 것이 바람직하다.
이와 같이 구성된 본 실시예의 동작을 도 3 및 도 4를 참조하여 구체적으로 설명한다.
우선, 제어전압 생성부(40)에서 제어전압을 생성하여 출력하기 위해 외부전압 분배부(42)는 외부전압(Vdd)을 R6와 R7의 저항비에 의해 분배한 외부전압 분배신호(Vres_dd)를 출력한다. 그리고, 분배신호 처리부(44)에서 외부전압 분배신호(Vres_dd)와 제 2 기준전압(VREFDD)를 비교하여 제어전압(Vdd_DET)을 출력하는데, 이를 본 발명의 일 실시예에 따른 제어전압생성부에서 생성된 제어전압(Vdd_DET)의 특성을 도시한 그래프 도 5a 및 도 5b를 참고하여 구체적으로 살펴보면 다음과 같다.
도시한 바와 같이, 외부전압(Vdd)이 1.8(V) 미만에서는 외부전압 분배신호(Vres_dd)가 제 2 기준전압(VREFDD)보다 작으므로 분배신호처리부(44)에서 외부전압 분배신호(Vres_dd)가 인가되는 NMOS(N6)가 제 2 기준전압(VREFDD)이 인가되는 NMOS(N7)에 비해 턴-온 정도가 작다. 따라서, 노드 F는 노드 E에 비해 상대적으로 로우레벨이 되어 PMOS(P5, P6)를 턴-온시키므로 인버터(IV5)를 통해 출력되는 제어전압(Vdd_DET)은 로우레벨이 된다. 한편, 외부전압(Vdd)이 1.8(V) 이상에서는 외부전압 분배신호(Vres_dd)가 제 2 기준전압(VREFDD) 보다 커지므로 노드 E는 상대적 으로 로우레벨이 되고, 이에 따라 출력되는 제어전압(Vdd_DET)은 하이레벨이 된다.
이와 같이 형성된 제어전압(Vdd_DET)에 의해 노드 A와 접지단 사이의 저항값이 조절되는데, 외부전압(Vdd)이 1.8(V) 미만인 경우 로우레벨의 제어전압(Vdd_DET)이 인가되어 NMOS(N3)가 턴-온되므로 노드 A와 접지단 사이의 저항값은 R4로 조절되고, 외부전압(Vdd)이 1.8(V) 이상인 경우에는 하이레벨의 제어전압(Vdd_DET)이 인가되어 NMOS(N3)가 턴-오프되므로 노드 A와 접지단 사이의 저항값은 R4+R5로 조절된다. 즉, 외부전압(Vdd)이 1.8(V) 미만인 경우에는 외부전압(Vdd)이 1.8(V) 이상인 경우보다 노드 A와 접지단 사이의 저항값을 낮게 조절하여 고전압 분배신호(NEW_DIV_Vpp)의 크기를 소정 레벨 감소시켜 생성하는 것이다.
앞서 살펴본 바와 같이 고전압 분배신호(NEW_DIV_Vpp)가 제 1 기준전압(VREFP)보다 작은 경우 펌핑인에이블 신호 생성부(30)는 고전압 분배신호(NEW_DIV_Vpp)가 고전압 펌핑에 의해 증가되어 제 1 기준전압(VREFP)에 이를 때까지 고전압 펌핑회로(미도시)에 입력되는 전압 펌핑 인에이블 신호(NEW_PPEA)를 하이레벨로 생성한다. 따라서, 본 발명의 실시예에서와 같이 소정 레벨 감소된 고전압 분배신호(NEW_DIV_Vpp)가 입력되면 고전압 분배신호(NEW_DIV_Vpp)를 제 1 기준전압(VREFP)까지 증가시키기 위해 필요한 고전압(Vpp) 펌핑 동작이 더욱 오래 유지되어야하므로 외부전압(Vdd)이 1.8(V) 미만일 때의 고전압(Vpp) 레벨은 종래보다 커진다.
즉, 본 발명에서는 외부전압(Vdd)의 레벨 검출을 통해 소정 레벨 이상에서 인에이블 되도록 설정된 제어전압(Vdd_DET)을 이용하여 낮은 레벨의 외부전압(Vdd)에서 고전압(Vpp)을 소정 레벨 높게 펌핑되도록 함으로써, 낮은 펌핑 효율에 의해 고전압(Vpp) 레벨이 하강되는 낮은 레벨의 외부전압(Vdd)에서도 일정한 고전압 레벨을 유지하고 있다.
이는 본 발명의 일 실시예에 따른 전압레벨 검출회로에 의해 펌핑된 고전압(Vpp)의 특성을 도시한 도 5c 및 도 5d 를 통해 확인할 수 있다. 이때, 도 5c는 스텐바이 동작 중 고전압 특성을 도시한 것이고, 도 5d 는 엑티브-프리차지 동작 중 고전압 특성을 도시한 것으로서, 외부전압(Vdd)이 1.8(V) 미만인 구간에서는 종래보다 소정 레벨 감소된 고전압 분배신호(NEW_Vpp_DIV)가 생성되고, 이에 따라 고전압(Vpp) 펌핑 동작이 더욱 오래 유지되어 고전압(Vpp) 레벨이 증가되는 것을 알 수 있다.
실시예에 따라서는 상기 실시예와 달리 상기 고전압 분배부(10)는 고전압단(Vpp)과 노드 A 사이에 연결된 제 1 저항소자(R3)와, 노드 A와 접지단(Vss) 사이에 연결된 제 2 저항소자(R4) 및, 고전압단(Vpp)과 노드 A 사이에서 상기 제 1 저항소자(R3)와 직렬로 연결되어, 상기 제어전압(Vdd_DET)에 응답하여 소정의 저항값을 갖는 전압제어부(20)를 포함하여 구성할 수도 있다. 여기서 전압제어부(20)는 고전압단(Vpp)과 노드 A 사이에서 상기 제 1 저항소자(R3)와 직렬로 연결된 제 3 저항소자(R5)와 제 3 저항소자(R5)의 양단에 연결되어 제어전압(Vdd_DET)에 응답하여 턴온되는 NMOS(N3)를 포함하여 구성된다. 이때, 제어전압(Vdd_DET)가 하이레벨이면 NMOS가 턴-온되어 고전압단(Vpp)과 노드 A 사이의 저항이 R3가 되어 고전압 분배신호(NEW_DIV_Vpp)의 전위레벨이 상승하고, 제어전압(Vdd_DET)가 로우레벨이면 NMOS가 턴-오프되어 고전압단(Vpp)과 노드 A 사이의 저항이 R3+R5가 되어 고전압 분배신호(NEW_DIV_Vpp)의 전위레벨이 하강한다. 제어전압(Vdd_DET)가 하이레벨이면 고전압 분배신호(NEW_DIV_Vpp)의 전위레벨이 상승하고, 제어전압(Vdd_DET)가 로우레벨이면 고전압 분배신호(NEW_DIV_Vpp)의 전위레벨이 하강한다는 점에서 앞서 설명한 실시예의 경우와 결과는 동일하다.
이상 설명한 바와 같이, 본 발명에 따른 전압레벨 검출회로는 외부전압(Vdd)의 레벨 검출을 통해 생성된 제어전압을 이용하여 낮은 레벨의 외부전압(Vdd)에서 고전압(Vpp)을 소정 레벨 높게 펌핑되도록 함으로써, 낮은 펌핑 효율에 의해 고전압(Vpp) 레벨이 하강되는 낮은 레벨의 외부전압(Vdd)에서도 일정한 고전압 레벨을 유지할 수 있는 효과가 있다.

Claims (13)

  1. 삭제
  2. 외부전압단과 고전압 분배신호 출력단 사이에 연결된 제 1 저항소자와, 상기 고전압 분배신호 출력단과 접지단 사이에 연결된 제 2 저항소자 및 상기 고전압 분배신호 출력단과 접지단 사이에서 상기 제 2 저항소자와 직렬로 연결되어 외부전압이 소정레벨 이상이 될 때 인에이블되는 제어전압에 응답하여 소정의 저항값을 갖는 전압제어부를 포함하여 구성되어 피드백되는 고전압을 분배하여 고전압 분배신호를 출력하는 고전압분배부; 및
    상기 고전압 분배신호와 제 1 기준전압의 비교를 통해 고전압 펌핑회로를 제어하는 전압펌핑 인에이블신호를 출력하는 펌핑 인에이블신호 생성부를 포함하여 구성되는 전압레벨 검출회로.
  3. 외부전압단과 고전압 분배신호 출력단 사이에 연결된 제 1 저항소자와, 상기 고전압 분배신호 출력단과 접지단 사이에 연결된 제 2 저항소자 및 상기 외부전압단과 고전압 분배신호 출력단 사이에서 상기 제 1 저항소자와 직렬로 연결되어 외부전압이 소정레벨 이상이 될 때 인에이블되는 제어전압에 응답하여 소정의 저항값을 갖는 전압제어부를 포함하여 구성되어 피드백되는 고전압을 분배하여 고전압 분배신호를 출력하는 고전압분배부; 및
    상기 고전압 분배신호와 제 1 기준전압의 비교를 통해 고전압 펌핑회로를 제어하는 전압펌핑 인에이블신호를 출력하는 펌핑 인에이블신호 생성부를 포함하여 구성되는 전압레벨 검출회로.
  4. 제 2항 또는 제 3항에 있어서, 상기 전압제어부는 제 3 저항소자와;
    상기 제 3 저항소자의 양단에 연결되어 상기 제어전압에 응답하여 턴온되는 트랜지스터를 포함하여 구성되는 전압레벨 검출회로.
  5. 제 4 항에 있어서, 상기 트랜지스터는 NMOS 인 것을 특징으로 하는 전압레벨 검출회로.
  6. 제 2항 또는 제 3항에 있어서, 상기 전압레벨 검출회로는 제어전압 생성부를 더 포함하되,
    상기 제어전압 생성부는 외부전압을 분배하여 외부전압 분배신호를 출력하는 외부전압분배부 및;
    상기 외부전압 분배신호와 제 2 기준전압의 비교를 통해 상기 제어전압을 출력하는 분배신호 처리부를 포함하는 전압레벨 검출회로.
  7. 제 6 항에 있어서, 상기 외부전압분배부는 외부전압단과 외부전압 분배신호 출력단 사이에 연결된 제 1 저항소자 및;
    상기 외부전압 분배신호 출력단과 접지단 사이에 연결된 제 2 저항소자를 포함하여 구성되는 전압레벨 검출회로.
  8. 제 6 항에 있어서, 상기 분배신호 처리부는 제 1 노드와 접지단 사이에 연결되어 상기 외부전압 분배신호에 응답하여 동작하는 제 1 풀-다운 소자와;
    제 2 노드와 접지단 사이에 연결되어 상기 제 2 기준전압에 응답하여 동작하는 제 2 풀-다운 소자와;
    상기 제 2 노드에 게이트를 공유한 제 1 풀-업 소자와 제 2 풀-업 소자를 포함하는 풀-업 구동부를 포함하여 구성되되,
    상기 제 1 풀-업 소자는 전원공급단과 상기 제 1 노드 사이에 연결되고 상기 제 2 풀-업 소자는 전원공급단과 상기 제 2 노드 사이에 연결되는 것을 특징으로 하는 전압레벨 검출회로.
  9. 제 8 항에 있어서, 상기 제 1 풀-다운 소자와 상기 제 2 풀다운 소자는 NMOS이고, 상기 제 1 풀-업 소자와 상기 제 2 풀-업 소자는 PMOS인 것을 특징으로 하는 전압레벨 검출회로.
  10. 제 8 항에 있어서, 상기 제 1 노드에 연결되어, 상기 제 1 노드로부터의 신호를 버퍼링하여 상기 제어전압을 출력하는 버퍼부를 더 포함하는 전압레벨 검출회로.
  11. 제 10 항에 있어서, 상기 버퍼부는 상기 제어전압을 반전 버퍼링하는 인버터 인 것을 특징으로 하는 전압레벨 검출회로.
  12. 제 2항 또는 제 3항에 있어서, 상기 펌핑 인에이블신호 생성부는 상기 전압 펌핑 인에이블 신호가 출력되는 제 1 노드와 접지단 사이에 연결되어 상기 고전압 분배신호에 응답하여 동작하는 제 1 풀-다운 소자와;
    제 2 노드와 접지단 사이에 연결되어 상기 제 1 기준전압에 응답하여 동작하는 제 2 풀-다운 소자와;
    상기 제 2 노드에 게이트를 공유한 제 1 풀-업 소자와 제 2 풀-업 소자를 포함하는 풀-업 구동부를 포함하여 구성되되,
    상기 제 1 풀-업 소자는 전원공급단과 상기 제 1 노드 사이에 연결되고 상기 제 2 풀-업 소자는 전원공급단과 상기 제 2 노드 사이에 연결되는 것을 특징으로 하는 전압레벨 검출회로.
  13. 제 12 항에 있어서, 상기 제 1 풀-다운 소자와 상기 제 2 풀다운 소자는 NMOS이고, 상기 제 1 풀-업 소자와 상기 제 2 풀-업 소자는 PMOS인 것을 특징으로 하는 전압레벨 검출회로.
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