KR101026380B1 - 전압레벨 검출회로 - Google Patents
전압레벨 검출회로 Download PDFInfo
- Publication number
- KR101026380B1 KR101026380B1 KR1020050026150A KR20050026150A KR101026380B1 KR 101026380 B1 KR101026380 B1 KR 101026380B1 KR 1020050026150 A KR1020050026150 A KR 1020050026150A KR 20050026150 A KR20050026150 A KR 20050026150A KR 101026380 B1 KR101026380 B1 KR 101026380B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- resistor
- pull
- signal
- enable signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 28
- 238000005086 pumping Methods 0.000 claims abstract description 60
- 230000004044 response Effects 0.000 claims abstract description 15
- 230000007423 decrease Effects 0.000 claims abstract description 13
- 230000003139 buffering effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 12
- 101000854873 Homo sapiens V-type proton ATPase 116 kDa subunit a 4 Proteins 0.000 description 8
- 101000806601 Homo sapiens V-type proton ATPase catalytic subunit A Proteins 0.000 description 8
- 102100020737 V-type proton ATPase 116 kDa subunit a 4 Human genes 0.000 description 8
- 101000805729 Homo sapiens V-type proton ATPase 116 kDa subunit a 1 Proteins 0.000 description 6
- 102100037979 V-type proton ATPase 116 kDa subunit a 1 Human genes 0.000 description 6
- 230000007704 transition Effects 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명은 피드백되는 전압과 소정 기준전압을 비교하여 전압펌핑 인에이블신호를 발생시키는 전압레벨 검출회로에 있어서, 상기 피드백되는 전압을 인가받는 제 1 저항과; 상기 기준전압을 인가받는 제 2 저항과; 상기 제 1 저항과 접지단 간에 설치되고 상기 제 1 저항으로부터의 신호에 응답하여 동작하는 제 1 풀-다운 소자와; 상기 제 1 저항으로부터 신호에 응답하여 동작함으로써 상기 제 1 풀-다운소자와 전류미러를 형성하는 제 2 풀-다운 소자와; 상기 제 2 저항과 제 2 풀-다운 소자 간에 설치되고, 온도 증가에 따라 저항이 감소되는 트랜지스터소자와; 상기 트랜지스터 소자로부터의 신호를 버퍼링하여 출력하는 버퍼를 포함하여 구성되는 전압레벨 검출회로에 관한 것이다.
전압레벨 검출회로
Description
도 1 및 도 6은 본 발명에 의한 제 1 실시예에 따른 전압레벨 검출회로를 도시한 것이다.
도 2 내지 도 4는 본 발명에 의한 제 2 실시예에 따른 전압레벨 검출회로를 도시한 것이다.
도 5는 본 발명에 의한 전압레벨 검출회로가 사용되는 전압펌핑 회로의 구성을 도시한 것이다.
본 발명은 전압레벨 검출회로에 관한 것으로, 더욱 구체적으로는 온도가 상승함에 따라 전압 펌핑 인에이블신호가 쉽게 디스에이블되도록 하여 전압 펌핑을 억제함으로써, 저온 환경에 비하여 고온 환경 하에서 고전압 또는 백바이어스 전압 등 내부전압의 레벨을 감소시켜 전류소모를 감소시킬 수 있도록 하는 전압레벨 검출회로에 관한 것이다.
일반적으로, 디램(DRAM)은 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리 셀에 데이터를 라이트 또는 리드할 수 있는 랜덤 엑세스 메모리이다. 그런데, 디램은 메모리 셀을 구성하는 트랜지스터로 NMOS를 사용하므로, 문턱전압(Vt)에 의한 전압 손실을 고려하여 외부전원 전압(Vdd)+문턱전압(Vt)+△V의 전위를 발생하는 워드라인 구동용 전압 펌핑장치를 포함하고 있다.
즉, 디램 메모리 셀에 주로 사용되는 NMOS를 온시키기 위해서는 소스전압보다 문턱전압(Vt) 이상으로 더 높은 전압을 게이트로 인가하여야 하는데, 일반적으로 디램에 인가되는 최대전압은 Vdd 레벨이기 때문에, 완전한 Vdd레벨의 전압을 셀 또는 비트라인으로부터 리드하거나 셀 또는 비트라인에 라이트하기 위해서는 상기 NMOS의 게이트에 Vdd + Vt 이상의 승압 전압을 인가하여야만 한다. 따라서, 디램소자의 워드라인을 구동하기 위해서는 상기 승압전압인 고전압(Vpp)을 발생시키는 전압 펌핑장치가 필요하게 되는 것이다. 이러한 전압펌핑 장치로는 고전압 펌핑장치 외에도 백바이어스 전압(Vbb)를 발생시키는 전압펌핑 장치도 있다.
그런데, 이러한 전압 펌핑 장치에 의하여 공급되는 고전압 등의 내부전압은 저온 환경에 비하여 고온 환경 하에서 그 전압레벨이 더 높아지는 특성이 있다. 그리고, 이러한 특성은 고온 환경 하에서 트랜지스터 소자의 전류 누설이 증가하는 일반적인 특징과 맞물려서, 고온 환경 하에서 반도체 장치 내에서의 전류 소모를 증가시키는 문제점이 있었다. 그럼에도 종래에는 이러한 내부전압 레벨의 상승에 따른 전류 소모 증가를 보상하기 위한 방안이 마련되지 못한 것이 현실이었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 온도가 상승함에 따라 전압 펌핑 인에이블신호가 쉽게 디스에이블되도록 하여 전압 펌핑을 억제함으로써, 저온 환경에 비하여 고온 환경 하에서 고전압 또는 백바이어스 전압 등 내부전압의 레벨을 감소시켜 전류소모를 감소시킬 수 있도록 하는 전압레벨 검출회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 피드백되는 전압과 소정 기준전압을 비교하여 전압펌핑 인에이블신호를 발생시키는 전압레벨 검출회로에 있어서, 상기 피드백되는 전압을 인가받는 제 1 저항과; 상기 기준전압을 인가받는 제 2 저항과; 상기 제 1 저항과 접지단 간에 설치되고 상기 제 1 저항으로부터의 신호에 응답하여 동작하는 제 1 풀-다운 소자와; 상기 제 1 저항으로부터 신호에 응답하여 동작함으로써 상기 제 1 풀-다운소자와 전류미러를 형성하는 제 2 풀-다운 소자와; 상기 제 2 저항과 제 2 풀-다운 소자 간에 설치되고, 온도 증가에 따라 저항이 감소되는 트랜지스터소자와; 상기 트랜지스터 소자로부터의 신호를 버퍼링하여 출력하는 버퍼를 포함하여 구성되는 전압레벨 검출회로를 제공한다.
본 발명에서, 상기 트랜지스터 소자는 동작 임계전압이 0.5[V] 이하인 것이 바람직하다.
본 발명에서, 상기 트랜지스터 소자는 PMOS 소자인 것이 바람직하다.
본 발명에서, 상기 트랜지스터 소자는 상기 트랜지스터 소자와 제 2 풀-다운소자 간 노드의 신호를 게이트로 인가받아 동작하는 것이 바람직하다.
본 발명에서, 상기 제 1 풀-다운소자와 제 2 풀-다운 소자는 NMOS소자인 것이 바람직하다.
본 발명에서, 상기 버퍼는 인버터인 것이 바람직하다.
본 발명에서, 상기 전압 펌핑 인에이블 신호는 고전압 펌핑인에이블 신호 또는 백바이어스 전압 펌핑인에이블 신호로서 사용되는 것이 바람직하다.
또한, 본 발명은 피드백되는 전압과 소정 기준전압을 비교하여 전압펌핑 인에이블신호를 발생시키는 전압레벨 검출회로에 있어서, 상기 피드백되는 전압을 인가받는 제 1 저항과; 상기 기준전압을 인가받는 제 2 저항과; 상기 제 1 저항과 제 1 노드 간에 설치되고, 온도 증가에 따라 저항이 감소되는 트랜지스터 소자와; 상기 제 1 노드와 접지단 간에 설치되고 상기 제 1 노드으로부터의 신호에 응답하여 동작하는 제 1 풀-다운 소자와; 상기 제 1 노드로부터 신호에 응답하여 동작함으로써 상기 제 1 풀-다운소자와 전류미러를 형성함과 동시에 상기 제 2 저항과 접지단 간에 설치되는 제 2 풀-다운 소자와; 상기 제 2 저항으로부터의 신호를 버퍼링하여 출력하는 버퍼를 포함하여 구성되는 전압레벨 검출회로를 제공한다.
본 발명에서, 상기 트랜지스터 소자는 동작 임계전압이 0.5[V] 이하인 것이 바람직하다.
본 발명에서, 상기 트랜지스터 소자는 PMOS 소자 또는 NMOS소자인 것이 바람직하다.
본 발명에서, 상기 제 1 풀-다운소자와 제 2 풀-다운 소자는 NMOS소자인 것이 바람직하다.
본 발명에서, 상기 버퍼는 인버터인 것이 바람직하다.
본 발명에서, 상기 전압 펌핑 인에이블 신호는 고전압 펌핑인에이블 신호 또는 백바이어스 전압 펌핑인에이블 신호로서 사용되는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 제 1 실시예에 따른 전압레벨 검출회로를 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도시된 바와 같이, 본 발명에 따른 전압레벨 검출회로는 피드백되는 고전압(VPP)과 소정 기준전압(VREF)을 비교하여 전압펌핑 인에이블신호(ppe)를 발생시키는 전압레벨 검출회로에 있어서, 상기 피드백되는 고전압(VPP)을 인가받는 저항(R1)과; 기준전압(VREF)을 인가받는 저항(R2)과; 저항(R1)과 접지단(VSS) 간에 설치되고 저항(R1)으로부터의 신호에 응답하여 동작하는 NMOS(N11)와; 저항(R1)으로부터 신호에 응답하여 동작함으로써 NMOS(N11)와 전류미러를 형성하는 NMOS(N12) 와; 저항(R2)과 NMOS(N12) 간에 설치되고, 온도 증가에 따라 저항값이 감소되는 PMOS(P11)와; PMOS(P11)로부터의 신호를 반전버퍼링하여 출력하는 인버터(IV10)를 포함하여 구성된다. 상기에서, PMOS(P11)는 동작 임계전압이 0.5[V] 이하인 것을 특징으로 한다.
이와 같이 구성된 본 실시예의 동작을 도 1을 참조하여 구체적으로 설명한다.
우선, 도 5를 참조하여 본 실시예에 따른 전압레벨 검출회로가 사용되는 전압 펌핑장치의 동작을 간략하게 설명하면, 우선 고전압 레벨 검출회로(100)는 고전압 펌프부(400)로부터 피드백되는 고전압(VPP) 레벨을 감지하여 고전압 펌핑 인에이블 신호(ppe)를 발생시킨다. 그리고, 오실레이터(200)는 상기 고전압 펌핑 인에이블 신호(ppe)에 응답하여 소정의 펄스신호(osc1)를 발생시키고, 펌프제어부(300)는 상기 오실레이터(200)로부터 인가되는 펄스 신호(osc1)에 따라 펌프 구동 제어신호(p1, p2, g1, g2)를 출력한다. 마지막으로, 고전압 펌프부(400)는 상기 펌프 구동 제어신호(p1, p2, g1, g2)에 따라 소정 레벨의 고전압(VPP)을 펌핑한다. 이와 같이, 고전압 레벨 검출회로(100)는 피드백되는 고전압(VPP)을 검출하여 고전압 펌핑 인에이블 신호(ppe)를 발생시킴으로써, 고전압(VPP)이 생성될 수 있도록 하는 역할을 한다.
이하에서는 도 1을 참조하여 상기와 같은 고전압 검출회로의 동작을 구체적으로 살펴 본다.
고전압 펌프부(400)로부터 피드백된 고전압(VPP)은 저항(R1)을 통하여 전류미러를 형성하고 있는 NMOS(N11)과 NMOS(N12)의 공통 게이트로 인가된다. 여기서, 기준전압(VREF)은 상기 고전압(VPP)의 레벨에 따라 고전압펌핑 인에이블신호(ppe)가 로우(LOW)로 인에이블되거나 하이(HIGH)로 디스에이블될 수 있도록 소정의 기준을 제공하기 위한 전압신호이다.
정상 온도 조건 하에서, 만약, 고전압(VPP)이 소정의 전압레벨보다 낮게 입력되면, 전류미러를 형성하고 있는 NMOS(N11)와 NMOS(N12)는 턴-오프되거나 아주 적은 양의 전류만 흘리게 된다. 그렇게 되면, 노드(A)의 전위는 하이레벨로 천이되고, 인버터(IV10)로부터 출력되는 고전압 펌핑 인에이블신호(ppe)는 로우레벨로 인에이블된다. 이에 따라, 오실레이터(200)는 펄스신호(osc1)를 발생시켜 펌핑동작이 수행되도록 함으로써 고전압(VPP)레벨이 증가될 수 있도록 한다.
한편, 만약, 고전압(VPP)이 소정의 전압레벨보다 높게 입력되면, 전류미러를 형성하고 있는 NMOS(N11)와 NMOS(N12)는 턴-온되어 비교적 많은 양의 전류를 흘리게 된다. 그렇게 되면, 노드(A)의 전위는 로우레벨로 천이되고, 인버터(IV10)로부터 출력되는 고전압 펌핑 인에이블신호(ppe)는 하이레벨로 디스에이블된다. 이에 따라, 오실레이터(200)는 펄스신호(osc1)를 발생시키지 않아 펌핑동작을 중지시킴으로써 고전압(VPP)레벨이 감소될 수 있도록 한다.
이와 같이, 전압레벨 검출회로는 고전압(VPP)레벨을 검출하여 이에 따라 펌핑인에이블 신호를 인에이블시키거나 디스에이블시킴으로써 고전압(VPP)의 레벨을 일정 수준으로 조절하게 된다.
그런데, 여기서 본 실시예에 따른 전압레벨 검출회로는 온도가 상승하여 고온환경 조건이 될 때에는 전압펌핑 동작을 소정 수준정도 억제함으로써 고전압(VPP)의 레벨이 정상온도 조건에 비하여 낮게 조절될 수 있도록 하는 바, 이를 설명하면 다음과 같다.
도 1에서, 온도가 증가하게 되면, PMOS(P11)가 턴-온되었을 때의 저항값은 저온일 때와 비교하여 많이 낮아진다. 여기서 PMOS(P11)는 동작 임계전압이 0.5[V] 이하, 특히 0.4[V] 정도되는 소자로서, 일반 PMOS소자에 비하여 동작 임계전압이 0.3[V]정도 낮다. 따라서, 온도조건에 따라 턴-온 저항값의 변화가 일반 PMOS소자에 비하여 크며, 온도가 증가하게 되면 PMOS(P11)의 저항값은 많이 낮아진다. 반면, 저항(R1)과 저항(R2)의 저항값은 온도가 증가함에 따라 서로 동일한 저항 감소율로 감소한다. 따라서, 온도가 증가하게 되면, PMOS(P11)의 턴-온저항이 감소하여 전류(i2)가 증가하므로 노드(A)의 전압(D0)은 쉽게 로우레벨로 천이할 수 있게 되어 전압펌핑 인에이블 신호(ppe)도 쉽게 디스에이블될 수 있게 된다.
결국, 정상온도 조건 하에서 고전압 펌프회로에 의하여 출력되는 고전압의 수준이 VPP1레벨이라고 할 때, 고온환경 조건하에서 본 실시예에 따른 고전압 레벨 검출회로는 상기 VPP1보다 더 낮은 VPP2레벨의 고전압(VPP)이 피드백되더라도 상기 펌핑 인에이블 신호(ppe)를 디스에이블시킬 수 있게 되므로, 고전압(VPP)의 레벨을 감소시킬 수 있게 된다. 즉, 고온환경 하에서 PMOS(P11)의 저항은 많이 감소하게 되어 전류(i2)가 정상 온도 조건시에 비하여 증가하게 되므로, 피드백되는 고전압이 상기 VPP2밖에 안 되더라도, 증가된 전류(i2)에 의하여 전압(D0)은 충분히 로우 레벨로 디스에이블될 수 있고, 펌핑인에이블신호(ppe)는 VPP2에서도 디스에이블될 수 있다. 따라서, 고전압 펌프부(400)는 펌핑동작의 빈도수를 그만큼 감소시키게 되므로, 고전압 펌프부(400)로부터 출력되는 고전압(VPP)의 레벨은 기존의 VPP1레벨에서 VPP2레벨로 감소하게 된다.
이와 같이, 본 실시예에 따르면, 온도가 상승하게 되면 전압 펌핑 빈도수를 감소시킴으로써, 고전압 레벨을 감소시킬 수 있으며, 이에 따라 온도상승에 의해 전류소모가 증가하는 것을 방지할 수 있다. 본 실시예에서 PMOS(P11)의 접속 형태는 도 6에 도시된 바와 같이 수정하여 적용할 수도 있다.
도 2는 본 발명에 의한 제 2 실시예에 따른 전압레벨 검출회로를 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도시된 바와 같이, 본 실시예에 따른 전압레벨 검출회로는 피드백되는 고전압(VPP)과 소정 기준전압(VREF)을 비교하여 전압펌핑 인에이블신호(ppe)를 발생시키는 전압레벨 검출회로에 있어서, 상기 피드백되는 고전압(VPP)을 인가받는 저항(R1)과; 상기 기준전압(VREF)을 인가받는 저항(R2)과; 저항(R1)과 노드(B) 간에 설치되고, 온도 증가에 따라 저항이 감소되는 PMOS(P21)와; 노드(B)와 접지단(VSS) 간에 설치되고 노드(B)로부터의 신호에 응답하여 동작하는 NMOS(N21)와; 노드(B)로부터 신호에 응답하여 동작함으로써 NMOS(N21)와 전류미러를 형성함과 동시에 상기 저항(R2)과 접지단(VSS) 간에 설치되는 NMOS(N22)와; 저항(R2)으로부터의 신호를 반전버퍼링하여 출력하는 인버터(IV20)를 포함하여 구성된다. 상기에서, PMOS(P21) 는 동작 임계전압이 0.5[V] 이하인 것을 특징으로 한다.
이와 같이 구성된 본 실시예의 동작을 도 2를 참조하여 구체적으로 설명한다.
고전압 펌프부(400)로부터 피드백된 고전압(VPP)은 저항(R1)와 PMOS(P21)를 통하여 전류미러를 형성하고 있는 NMOS(N21)과 NMOS(N22)의 공통 게이트로 인가된다. 여기서, 기준전압(VREF)은 상기 고전압(VPP)의 레벨에 따라 고전압펌핑 인에이블신호(ppe)가 로우(LOW)로 인에이블되거나 하이(HIGH)로 디스에이블될 수 있도록 소정의 기준을 제공하기 위한 전압신호이다.
정상 온도 조건 하에서, 만약, 고전압(VPP)이 소정의 전압레벨보다 낮게 입력되면, 전류미러를 형성하고 있는 NMOS(N21)와 NMOS(N22)는 턴-오프되거나 아주 적은 양의 전류만 흘리게 된다. 그렇게 되면, 노드(C)의 전위는 하이레벨로 천이되고, 인버터(IV20)로부터 출력되는 고전압 펌핑 인에이블신호(ppe)는 로우레벨로 인에이블된다. 이에 따라, 오실레이터(200)는 펄스신호(osc1)를 발생시켜 펌핑동작이 수행되도록 함으로써 고전압(VPP)레벨이 증가될 수 있도록 한다.
한편, 만약, 고전압(VPP)이 소정의 전압레벨보다 높게 입력되면, 전류미러를 형성하고 있는 NMOS(N21)와 NMOS(N22)는 턴-온되어 비교적 많은 양의 전류를 흘리게 된다. 그렇게 되면, 노드(C)의 전위는 로우레벨로 천이되고, 인버터(IV20)로부터 출력되는 고전압 펌핑 인에이블신호(ppe)는 하이레벨로 디스에이블된다. 이에 따라, 오실레이터(200)는 펄스신호(osc1)를 발생시키지 않아 펌핑동작을 중지시킴 으로써 고전압(VPP)레벨이 감소될 수 있도록 한다.
이와 같이, 전압레벨 검출회로는 고전압(VPP)레벨을 검출하여 이에 따라 펌핑인에이블 신호를 인에이블시키거나 디스에이블시킴으로써 고전압(VPP)의 레벨을 일정 수준으로 조절하게 된다.
그런데, 여기서 본 실시예에 따른 전압레벨 검출회로는 온도가 상승하여 고온환경 조건이 될 때에는 전압펌핑 동작을 소정 수준정도 억제함으로써 고전압(VPP)의 레벨이 정상온도 조건에 비하여 낮게 조절될 수 있도록 하는 바, 이를 설명하면 다음과 같다.
도 2에서, 온도가 증가하게 되면, PMOS(P21)가 턴-온되었을 때의 저항값은 저온일 때와 비교하여 많이 낮아진다. 여기서 PMOS(P21)는 동작 임계전압이 0.5[V] 이하, 특히 0.4[V] 정도되는 소자로서, 일반 PMOS소자에 비하여 동작 임계전압이 0.3[V]정도 낮다. 따라서, 온도조건에 따라 턴-온 저항값의 변화가 일반 PMOS소자에 비하여 크며, 온도가 증가하게 되면 PMOS(P21)의 저항값은 많이 낮아진다. 반면, 저항(R1)과 저항(R2)의 저항값은 온도가 증가함에 따라 서로 동일한 저항 감소율로 감소한다. 따라서, 온도가 증가하게 되면, PMOS(P21)의 턴-온저항이 감소하여 전류(i1)가 증가함과 아울러 노드(B)의 전위가 증가하여 전류(i2)도 증가하게 되므로, 노드(C)의 전압(D0)은 쉽게 로우레벨로 천이할 수 있게 되어 전압펌핑 인에이블 신호(ppe)도 쉽게 디스에이블될 수 있게 된다.
결국, 정상온도 조건 하에서 고전압 펌프회로에 의하여 출력되는 고전압의 수준이 VPP1레벨이라고 할 때, 고온환경 조건하에서 본 실시예에 따른 고전압 레벨 검출회로는 상기 VPP1보다 더 낮은 VPP2레벨의 고전압(VPP)이 피드백되더라도 상기 펌핑 인에이블 신호(ppe)를 디스에이블시킬 수 있게 되므로, 고전압(VPP)의 레벨을 감소시킬 수 있게 된다. 즉, 고온환경 하에서 PMOS(P21)의 저항은 많이 감소하게 되어 전류(i1) 및 전류(i2)가 정상 온도 조건시에 비하여 증가하게 되므로, 피드백되는 고전압이 상기 VPP2밖에 안 되더라도, 증가된 전류(i2)에 의하여 전압(D0)은 충분히 로우레벨로 디스에이블될 수 있고, 펌핑인에이블신호(ppe)는 VPP2에서도 디스에이블될 수 있다. 따라서, 고전압 펌프부(400)는 펌핑동작의 빈도수를 그만큼 감소시키게 되므로, 고전압 펌프부(400)로부터 출력되는 고전압(VPP)의 레벨은 기존의 VPP1레벨에서 VPP2레벨로 더 감소하게 된다.
이와 같이, 본 실시예에 따르면, 온도가 상승하게 되면 전압 펌핑 빈도수를 감소시킴으로써, 고전압 레벨을 감소시킬 수 있으며, 이에 따라 온도상승에 의해 전류소모가 증가하는 것을 방지할 수 있다.
제 2 실시예에서, 상기 PMOS(P21) 대신에 도 3의 NMOS(N21) 또는 도 4의 PMOS(31)과 같이 변경하더라도 상기와 같은 동일한 효과를 얻을 수 있다. 이 경우에도 NMOS(N21)와 PMOS(P31)의 동작 임계전압은 0.5[V]이하, 특히 0.4[V]정도가 되도록 함으로써 온도 상승에 따른 전류증가 특성이 상기와 같이 될 수 있도록 한다.
상기 본 발명에 따른 전압레벨 검출회로는 상기와 같이 고전압 레벨 검출회로뿐만 아니라 백바이어스 전압레벨 검출회로에도 적용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 전압레벨 검출회로는 온도가 상승함에 따라 전압 펌핑 인에이블신호가 쉽게 디스에이블되도록 하여 전압 펌핑을 억제함으로써, 저온 환경에 비하여 고온 환경 하에서 고전압 또는 백바이어스 전압 등 내부전압의 레벨을 감소시켜 전류소모를 감소시킬 수 있는 효과가 있다.
Claims (13)
- 피드백되는 전압과 소정 기준전압을 비교하여 전압펌핑 인에이블신호를 발생시키는 전압레벨 검출회로에 있어서,상기 피드백되는 전압을 인가받는 제 1 저항과;상기 기준전압을 인가받는 제 2 저항과;상기 제 1 저항과 접지단 간에 설치되고 상기 제 1 저항으로부터의 신호에 응답하여 동작하는 제 1 풀-다운 소자와;상기 제 1 저항으로부터 신호에 응답하여 동작함으로써 상기 제 1 풀-다운소자와 전류미러를 형성하는 제 2 풀-다운 소자와;상기 제 2 저항과 제 2 풀-다운 소자 간에 설치되고, 온도 증가에 따라 저항이 감소되는 트랜지스터소자와;상기 트랜지스터 소자로부터의 신호를 버퍼링하여 출력하는 버퍼를 포함하여 구성되는 전압레벨 검출회로.
- 제 1 항에 있어서,상기 트랜지스터 소자는 동작 임계전압이 0.5[V] 이하인 전압레벨 검출회로.
- 제 1항에 있어서,상기 트랜지스터 소자는 PMOS 소자인 전압레벨 검출회로.
- 제 3항에 있어서,상기 트랜지스터 소자는 상기 트랜지스터 소자와 제 2 풀-다운소자 간 노드의 신호를 게이트로 인가받아 동작하는 전압레벨 검출회로.
- 제 1항에 있어서,상기 제 1 풀-다운소자와 제 2 풀-다운 소자는 NMOS소자인 전압레벨 검출회로.
- 제 1항에 있어서,상기 버퍼는 인버터인 전압레벨 검출회로.
- 제 1 항에 있어서,상기 전압 펌핑 인에이블 신호는 고전압 펌핑인에이블 신호 또는 백바이어스 전압 펌핑인에이블 신호로서 사용되는 전압레벨 검출회로.
- 피드백되는 전압과 소정 기준전압을 비교하여 전압펌핑 인에이블신호를 발생시키는 전압레벨 검출회로에 있어서,상기 피드백되는 전압을 인가받는 제 1 저항과;상기 기준전압을 인가받는 제 2 저항과;상기 제 1 저항과 제 1 노드 간에 설치되고, 온도 증가에 따라 저항이 감소되는 트랜지스터 소자와;상기 제 1 노드와 접지단 간에 설치되고 상기 제 1 노드으로부터의 신호에 응답하여 동작하는 제 1 풀-다운 소자와;상기 제 1 노드로부터 신호에 응답하여 동작함으로써 상기 제 1 풀-다운소자와 전류미러를 형성함과 동시에 상기 제 2 저항과 접지단 간에 설치되는 제 2 풀-다운 소자와;상기 제 2 저항으로부터의 신호를 버퍼링하여 출력하는 버퍼를 포함하여 구성되는 전압레벨 검출회로.
- 제 8 항에 있어서,상기 트랜지스터 소자는 동작 임계전압이 0.5[V] 이하인 전압레벨 검출회로.
- 제 8항에 있어서,상기 트랜지스터 소자는 PMOS 소자 또는 NMOS소자인 전압레벨 검출회로.
- 제 8항에 있어서,상기 제 1 풀-다운소자와 제 2 풀-다운 소자는 NMOS소자인 전압레벨 검출회로.
- 제 8항에 있어서,상기 버퍼는 인버터인 전압레벨 검출회로.
- 제 8항에 있어서,상기 전압 펌핑 인에이블 신호는 고전압 펌핑인에이블 신호 또는 백바이어스 전압 펌핑인에이블 신호로서 사용되는 전압레벨 검출회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050026150A KR101026380B1 (ko) | 2005-03-29 | 2005-03-29 | 전압레벨 검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050026150A KR101026380B1 (ko) | 2005-03-29 | 2005-03-29 | 전압레벨 검출회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060104206A KR20060104206A (ko) | 2006-10-09 |
| KR101026380B1 true KR101026380B1 (ko) | 2011-04-07 |
Family
ID=37634283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050026150A Expired - Fee Related KR101026380B1 (ko) | 2005-03-29 | 2005-03-29 | 전압레벨 검출회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101026380B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108572687B (zh) * | 2017-03-09 | 2020-04-28 | 华润矽威科技（上海）有限公司 | 一种过温补偿电路及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060016641A (ko) * | 2004-08-18 | 2006-02-22 | 주식회사 하이닉스반도체 | 고전압 감지회로 및 이를 이용한 고전압 펌핑장치 |
-
2005
- 2005-03-29 KR KR1020050026150A patent/KR101026380B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060016641A (ko) * | 2004-08-18 | 2006-02-22 | 주식회사 하이닉스반도체 | 고전압 감지회로 및 이를 이용한 고전압 펌핑장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060104206A (ko) | 2006-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20100085427A (ko) | 반도체 메모리 장치의 내부전압 발생회로 | |
| KR100924353B1 (ko) | 내부전압 발생 장치 | |
| JP5045294B2 (ja) | カスコードカレントミラー回路を有する内部電源回路 | |
| KR100784918B1 (ko) | 반도체 메모리 장치의 내부전압 발생기 | |
| US7420358B2 (en) | Internal voltage generating apparatus adaptive to temperature change | |
| KR100977731B1 (ko) | 반도체 메모리 장치의 네거티브 워드라인 전압 발생기 | |
| KR20130064990A (ko) | 기준전압생성회로 및 이를 이용한 내부전압생성회로 | |
| KR20070080883A (ko) | 반도체 메모리 장치의 내부 전압 생성 회로 및 방법 | |
| KR101026380B1 (ko) | 전압레벨 검출회로 | |
| KR100695421B1 (ko) | 반도체 메모리 소자의 내부전압 발생기 | |
| KR20100129991A (ko) | 반도체 메모리 장치의 기판 바이어스 전압 레벨 감지 장치 | |
| KR100825021B1 (ko) | 내부전압 생성기 | |
| US7656222B2 (en) | Internal voltage generator | |
| KR100784909B1 (ko) | 반도체 메모리 장치의 내부 전압 생성 회로 | |
| KR20050099308A (ko) | 내부 전압 발생회로 및 이를 이용하는 반도체 메모리 장치 | |
| KR20060127366A (ko) | 내부전압 구동 회로 | |
| KR101145315B1 (ko) | 내부전압발생회로 | |
| KR100922885B1 (ko) | 내부전압 발생회로 | |
| KR20060016641A (ko) | 고전압 감지회로 및 이를 이용한 고전압 펌핑장치 | |
| US8368460B2 (en) | Internal voltage generation circuit and integrated circuit including the same | |
| US7772719B2 (en) | Threshold voltage control circuit and internal voltage generation circuit having the same | |
| KR100613445B1 (ko) | 고전압 감지회로 및 이를 이용한 고전압 펌핑장치 | |
| KR100728903B1 (ko) | 반도체 메모리 장치의 내부 전압 제어 회로 | |
| KR100702771B1 (ko) | 안정적인 내부 전압을 발생하는 반도체 메모리 장치의 내부전압 발생 회로 | |
| US20100188139A1 (en) | Device for supplying temperature dependent negative voltage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20050329 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20091218 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20050329 Comment text: Patent Application |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20110302 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20110325 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee | ||
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |