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KR100687866B1 - 메모리장치의 데이터 입출력 장치 - Google Patents

메모리장치의 데이터 입출력 장치 Download PDF

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KR100687866B1
KR100687866B1 KR1020040025510A KR20040025510A KR100687866B1 KR 100687866 B1 KR100687866 B1 KR 100687866B1 KR 1020040025510 A KR1020040025510 A KR 1020040025510A KR 20040025510 A KR20040025510 A KR 20040025510A KR 100687866 B1 KR100687866 B1 KR 100687866B1
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Abstract

본 발명은 메모리장치의 데이터 입출력 장치에 관한 것으로서, 메모리장치의 데이터 입출력 라인인 글로벌 입출력라인 간에 발생되는 커플링 노이즈를 줄이기 위해 인접한 글로벌 입출력라인 간에 극성이 서로 반대일 경우 동일한 극성으로 전송한 후 복원되도록 함으로써 커플링 노이즈의 원천적으로 제거하여 메모리장치의 페일을 줄일 수 있는 이점이 있다.
메모리장치, GIO, LIO, 데이터라인, 모니터, 페일

Description

메모리장치의 데이터 입출력 장치{DATA INPUT-OUTPUT APPARATUS OF MEMORY DEVICE}
도 1은 종래 4개의 뱅크(Bank)로 이루어진 DRAM의 구조에서 데이터 입출력 장치의 구성을 간략히 나타낸 도면이다.
도 2는 본 발명에 의한 메모리장치의 데이터 입출력 장치를 간략하게 나타낸 블록구성도이다.
도 3은 본 발명에 의한 메모리장치의 데이터 입출력 장치에서의 트랜시버를 구체적으로 나타낸 회로구성도이다.
도 4는 본 발명에 의한 메모리장치의 데이터 입출력 장치에서의 리시버를 구체적으로 나타낸 회로구성도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 입출력 센스앰프 20 : 트랜시버
22 : 비교부 24 : 제 1전달부
26 : 제 2전달부 30 : 리시버
32 : 제 3전달부 34 : 제 4전달부
40 : 출력드라이버
본 발명은 메모리장치의 데이터 입출력 장치에 관한 것으로서, 보다 상세하게는 메모리장치의 데이터 입출력 라인인 글로벌 입출력라인 간에 발생되는 커플링 노이즈를 줄이기 위해 인접한 글로벌 입출력라인 간에 극성이 서로 반대일 경우 동일한 극성으로 전송한 후 복원되도록 함으로써 커플링 노이즈의 원천적으로 제거하여 메모리장치의 페일을 줄일 수 있도록 한 메모리장치의 데이터 입출력 장치에 관한 것이다.
디램(DRAM)의 대용량화와 고속화에 따라 워드라인(Word Line)을 고속으로 구동하기 위해서 서브 워드라인 드라이버와 데이터라인의 로컬 입출력(Local Input Output ; LIO) 및 글로벌 입출력(Global Input Output ; GIO) 구조의 계층적인 입출력 라인을 갖는 디램이 보편화되었다.
도 1은 종래 4개의 뱅크(Bank)로 이루어진 DRAM의 구조에서 데이터 입출력 라인의 구성을 간략히 나타낸 도면이다.
각 뱅크 Bank 0 ∼ 3에는 워드라인(WL)을 인에이블 시키기 위한 로우 제어부(X_CTRL)과 인에이블된 워드라인(WL)에서 지정된 셀을 결정하기 위해 컬럼선택신호(Yi)를 인에이블 시키기 위한 컬럼선택부(Y_CTRL)가 구비된다.
워드라인(WL)과 컬럼선택신호(Yi)에 의해 결정된 셀의 데이터를 읽고 쓰기 위한 데이터 라인을 입출력(이하, IO라 함) 라인이라 한다.
이러한 I0 라인은 그 위치에 따라 세그먼트 입출력(Segment IO: 이하, SIO라 함) 라인, 로컬 입출력(Local IO: 이하, LIO라 함) 라인, 글로벌 입출력(Global IO:이하, GIO라 함) 라인 등으로 불리워진다.
읽기 경로(Read Path)를 따라 각 IO 라인의 역할을 살펴보면, 컬럼선택신호(Yi)에 의해 셀 비트라인의 데이터가 증폭된 후 실리게 되는 IO 라인이 SIO 라인이다.
이후 SIO 라인에 실린 데이터는 한 뱅크의 비트라인 센스앰프(BLSA) 블럭마다 나뉘어진 셀 세그먼트 블럭들의 SIO 라인들을 공유하고 있는 LIO 라인에 실리게 되어 각 뱅크마다 있는 입출력 센스앰프(IOSA)에 인가된다.
입출력 센스앰프(IOSA)에 의해 센싱 되어진 데이터는 GIO 라인에 실리게 된다.
이러한 GIO 라인은 뱅크 공유 라인으로 4 뱅크 Bank 0 ∼ Bank 3가 각각 드라이빙 할 수 있는 신호라인이다.
GIO 라인의 데이터는 출력 드라이버에 의해 원하는 데이터 패드 DQ0, DQ1, DQ2, …, DQn-1 를 통해 출력됨으로써 읽기동작이 이루어진다.
디램이 점점 고속, 저전력 경향에 따라 칩 사이즈의 감소와 VDD 전압이 감소되고 있다. 따라서 각 신호들의 레벨이 작아지고 라인사이의 간격도 점점 줄어들게 된다. 이러한 VDD 전압의 감소와 라인간 공간의 감소는 라인 사이의 기생 커패시턴 스의 증가로 나타나게 되어 이 커패시턴스의 증가로 인해 라인 사이의 커플링 노이즈가 증가하게 되어 디램의 페일 발생의 주요한 원인이 되고 있다.
특히, 디램에서 커플링 노이즈에 가장 큰 영향을 받고 있는 부분은 데이터 입출력 라인인 GIO 라인이 대표적이다. 이 GIO 라인은 디램에서 가장 길게 형성되는 라인이며, 라인의 트랜지션(Transition)되는 시간이 주파수가 높아질수록 점점 짧아지는 라인으로써 이 GIO 라인에서 커플링 노이즈와 같은 현상이 자주 발생하게 된다.
이와 같은 GIO 라인에서의 커플링 노이즈를 줄이기 위한 방법으로써 GIO 쉴드 라인(VSS)를 GIO 라인 사이사이에 형성하는 방법과, 테스트 모드 라인을 이용하는 방법이 있다.
그러나, GIO 라인 사이에 VSS 라인을 형성하는 방법은 VSS 라인의 흔들림으로 GIO 라인에 노이즈를 유발할 수 있는 경우가 많아 리피터를 추가로 설치하는 경우가 발생하고 있으나 현재 가장 많이 사용되고 있는 방법으로써 원천적으로 커플링 노이즈를 제거할 수 없는 문제점이 있다.
또 다른 방법인 테스트 모드 라인을 이용하는 방법은 GIO 라인의 영향을 받아 테스트 모드의 극성을 바꾸어 디램의 동작에 영향을 미침으로써 디램의 페일을 발생시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 메모리장치의 데이터 입출력 라인인 글로벌 입출력라인 간에 발생되는 커플링 노이즈를 줄이기 위해 인접한 글로벌 입출력라인 간에 극성이 서로 반대일 경우 동일한 극성으로 전송한 후 복원되도록 함으로써 커플링 노이즈의 원천적으로 제거하여 메모리장치의 페일을 줄일 수 있도록 한 메모리장치의 데이터 입출력 장치를 제공함에 있다.
상기와 같은 목적을 실현하기 위한 본 발명은 메모리장치의 각 뱅크에 설치된 입출력 센스앰프로부터 GIO 신호를 입력받아 인접한 GIO 신호들과 비교하여 제어신호를 출력하는 비교부와, 상기 제어신호에 응답하여 상기 GIO 신호가 상기 인접한 GIO 신호들과 동일한 극성을 갖도록 상기 GIO 신호를 바이패스 또는 반전시켜 출력하는 제1,2 전달부를 포함하는 트랜시버와; 상기 트랜시버로부터 출력되는 GIO 신호를 상기 제어신호에 응답하여 바이패스 또는 반전시켜 드라이버로 출력하는 제3,4 전달부를 포함하는 리시버;를 포함한다.
본 발명에서, 트랜시버는 복수개의 GIO 신호를 입력받아 어느 하나의 GIO 신호는 바이패스시켜 출력하고, 다른 하나의 GIO 신호는 어느 하나의 GIO 신호와 비교하여 제어신호를 출력하는 비교부와, 비교부의 제어신호에 따라 다른 하나의 GIO 신호를 바이패스시켜 출력하는 제 1전달부와, 비교부의 제어신호에 따라 다른 하나의 GIO 신호를 반전시켜 출력하는 제 2전달부로 이루어진 것을 특징으로 한다.
본 발명에서, 리시버는 트랜시버에서 출력된 어느 하나의 GIO 신호를 바이패스시켜 출력하고, 트랜시버에서 출력된 다른 하나의 GIO 신호를 트랜시버의 제어신호에 따라 바이패스시켜 출력하는 제 3전달부와, 트랜시버에서 출력된 다른 하나의 GIO 신호를 트랜시버의 제어신호에 따라 반전시켜 출력하는 제 4전달부로 이루어진 것을 특징으로 한다.
그리고, 본 발명은 센스앰프로부터 입력되는 제1GIO 신호와 제2GIO 신호를 비교하여 제어신호를 출력하는 비교부와; 상기 제어신호에 응답하여 상기 제2GIO 신호를 상기 제1GIO 신호와 동일한 극성을 갖도록 출력하는 제1,2 전달부와; 상기 제어신호에 응답하여 상기 제1,2 전달부의 출력신호를 상기 제2GIO 신호와 동일한 극성을 갖도록 출력하는 제3,4 전달부;를 포함한다.
위와 같이 이루어진 본 발명은 입출력 센스앰프에서 출력된 신호를 데이터 패드로 출력하기 위한 출력드라이버까지 전달하기 위한 GIO 라인에 있어서 서로 인접한 GIO 라인에 실리는 신호의 극성을 서로 비교하여 동일한 극성을 갖도록 변환하기 위한 트랜시버와 트랜시버를 통해 전달된 신호를 복원하는 리시버를 GIO 라인에 설치하여 인접한 GIO 라인에 실리는 데이터가 동일한 극성을 갖고 전송되도록 함으로써 전송되는 과정에서 인접한 GIO 라인에 의한 커플링 노이즈를 원천적으로 제거하여 메모리의 페일을 방지할 수 있도록 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2는 본 발명에 의한 메모리장치의 데이터 입출력 장치를 간략하게 나타낸 블록구성도이다.
여기에 도시된 바와 같이 메모리장치의 각 뱅크(미도시)에 설치된 입출력 센스앰프(10)로부터 다수개의 GIO 신호(GIO1∼GIOn)를 입력받아 인접한 GIO 신호들과 비교하여 동일한 극성을 갖도록 변환한 후 변환을 위한 제어신호(P_CTRL)와 함께 출력하는 트랜시버(20)와, 트랜시버(20)로부터 출력된 다수개의 GIO 신호들과 다수 개의 제어신호(P_CTRL)를 입력받아 제어신호(P_CTRL)에 의해 극성이 변환된 GIO 신호를 복원하여 출력드라이버(40)로 출력하는 리시버(30)로 이루어진다.
도 3은 본 발명에 의한 메모리장치의 데이터 입출력 장치에서의 트랜시버를 구체적으로 나타낸 회로구성도이다.
여기에서는 도시된 트랜시버(20)는 다수개의 GIO 신호(GIO1∼GIOn)들 중에서 인접한 제 1 및 제 2 GIO 신호(GIO1, GIO2)에 대해서만 구체적으로 도시하였으나 그 외의 GIO 신호들도 동일한 형식으로 구성된다.
따라서, 트랜시버(20)는 제 1 GIO 신호(GIO1)와 제 2 GIO 신호(GIO2)를 입력받아 제 1 GIO 신호(GIO1)는 바이패스시켜 제 1 PGIO 신호(PGIO1)로 출력하도록 구성하고, 제 2 GIO 신호(GIO2)는 제 1 GIO 신호(GIO1)와 비교하여 제어신호(P_CTRL)를 출력하는 비교부(22)와, 비교부(22)의 제어신호(P_CTRL)에 따라 제 2 GIO 신호(GIO2)를 바이패스시켜 제 2 PGIO 신호(PGIO2)로 출력하는 제 1전달부(24)와, 비교부(22)의 제어신호(P_CTRL)에 따라 제 2 GIO 신호(GIO2)를 반전시켜 제 2 PGIO 신호(PGIO2)로 출력하는 제 2전달부(26)로 이루어진다.
이때 제 2 GIO 신호(GIO2)를 바이패스시켜 출력하도록 구성하고 제 1 GIO 신호(GIO1)를 제 1전달부(24)와 제 2전달부(26)에 의해서 선택적으로 바이패스시켜 출력하거나 반전시켜 출력하도록 구성할 수도 있다.
또한, 도 4는 본 발명에 의한 메모리장치의 데이터 입출력 장치에서의 리시버를 구체적으로 나타낸 회로구성도이다.
여기에 도시된 리시버(30)도 트랜시버(20)와 같이 다수개의 GIO 신호(GIO1∼GIOn)들 중에서 인접한 제 1 및 제 2 GIO 신호(GIO1)(GIO2)에 대해서만 구체적으로 도시하였으나 그 외의 GIO 신호들도 동일한 형식으로 구성된다.
즉, 리시버(30)는 트랜시버(20)에서 출력된 제 1 PGIO 신호(PGIO1)를 바이패스시켜 제 1 GIO 신호(GIO1)로 출력하도록 구성하고, 트랜시버(20)에서 출력된 제 2 PGIO 신호(PGIO2)를 트랜시버(20)의 제어신호(P_CTRL)에 따라 바이패스시켜 제 2 GIO 신호(GIO2)로 출력하는 제 3전달부(32)와, 트랜시버(20)에서 출력된 제 2 PGIO 신호(PGIO2)를 트랜시버(20)의 제어신호(P_CTRL)에 따라 반전시켜 제 2 GIO 신호(GIO2)로 출력하는 제 4전달부(34)로 이루어진다.
위와 같이 이루어진 본 발명에 의한 메모리장치의 데이터 입출력 장치의 작동을 구체적으로 설명하면 다음과 같다.
입출력 센스앰프(10)에서 출력된 제 1 GIO 신호(GIO1)와 제 2 GIO 신호(GIO2)는 트랜시버(20)의 비교부(22)인 XNOR 게이트(XNOR)로 입력되어 제 1 GIO 신호(GIO1)와 제 2 GIO 신호(GIO2)의 극성이 동일한지 판단하여 동일할 경우 '하이' 레벨의 제어신호(P_CTRL)를 출력하게 되고 동일하지 않을 경우 '로우' 레벨의 제어신호(P_CTRL)를 출력하게 된다.
이때 제 1 GIO 신호(GIO1)는 바이패스되어 출력되도록 구성함으로써 제 1 PGIO 신호(PGIO1)로 출력된다. 그리고, 제 2 GIO 신호(GIO2)는 제어신호(P_CTRL)에 따라 제 1 GIO 신호(GIO1)와 동일할 경우에는 제어신호(P_CTRL)가 '하이' 레벨이기 때문에 제 1전달부(24)의 제 1전달트랜지스터(TG1)가 온되어 입력된 극성 그대로 바이패스시켜 제 2 PGIO 신호(PGIO2)로 출력되지만, 제 2 GIO 신호(GIO2)가 제 1 GIO 신호(GIO1)와 다를 경우 제어신호(P_CTRL)가 '로우' 레벨이기 때문에 제 2전달부(26)의 제 2전달트랜지스터(TG2)가 온되어 입력된 신호는 제 3인버터(INV3)에 의해 반전되어 제 2 PGIO 신호(PGIO2)로 출력된다.
이렇게 트랜시버(20)에서 출력된 GIO 신호들을 인접한 GIO 라인들의 극성이 서로 동일하도록 변환되어 리시버(30)까지 전송된다.
그러면, 리시버(30)에서 제 1 PGIO 신호(PGIO1)를 바이패스시켜 출력함으로써 출력드라이버(40)의 제 1 GIO 신호(GIO1)로 입력된다. 그리고, 제 2 PGIO 신호(PGIO2)는 트랜시버(20)에서 전송된 제어신호(P_CTRL)에 따라 제어신호(P_CTRL)가 '하이' 레벨일 경우에는 제 3전달부(32)의 제 3전달트랜지스터(TG3)를 온시켜 입력된 제 2 PGIO 신호(PGIO2)를 바이패스시켜 출력됨으로써 출력드라이버(40)의 제 2 GIO 신호(GIO2)로 입력된다. 그러나, 트랜시버(20)에서 전송된 제어신호(P_CTRL)가 '로우' 레벨일 경우에는 제 4전달부(34)의 제 4전달트랜지스터(TG4)를 온시켜 입력된 제 2 PGIO 신호(PGIO2)는 제 6인버터(INV6)에 의해 반전되어 출력됨으로써 출력드라이버(40)의 제 2 GIO 신호(GIO2)로 입력된다.
이렇게 입출력 센스앰프에서 출력되는 GIO 신호를 인접한 GIO 라인의 신호와 비교하여 극성이 서로 반대일 경우 동일한 극성으로 전송한 후 복원되도록 함으로써 커플링 노이즈의 원천적으로 제거하여 전송함으로써 커플링 노이즈를 제거하게 된다.
상기한 바와 같이 본 발명은 메모리장치의 데이터 입출력 라인인 글로벌 입출력라인 간에 발생되는 커플링 노이즈를 줄이기 위해 인접한 글로벌 입출력라인 간에 극성이 서로 반대일 경우 동일한 극성으로 전송한 후 복원되도록 함으로써 커플링 노이즈의 원천적으로 제거하여 메모리장치의 페일을 줄일 수 있는 이점이 있다.

Claims (7)

  1. 메모리장치의 각 뱅크에 설치된 입출력 센스앰프로부터 GIO 신호를 입력받아 인접한 GIO 신호들과 비교하여 제어신호를 출력하는 비교부와, 상기 제어신호에 응답하여 상기 GIO 신호가 상기 인접한 GIO 신호들과 동일한 극성을 갖도록 상기 GIO 신호를 바이패스 또는 반전시켜 출력하는 제1,2 전달부를 포함하는 트랜시버와;
    상기 트랜시버로부터 출력되는 GIO 신호를 상기 제어신호에 응답하여 바이패스 또는 반전시켜 드라이버로 출력하는 제3,4 전달부를 포함하는 리시버;
    로 이루어진 것을 특징으로 하는 메모리장치의 데이터 입출력 장치.
  2. 제 1항에 있어서, 상기 트랜시버는
    복수개의 GIO 신호를 입력받아 어느 하나의 GIO 신호는 바이패스시켜 출력하고,
    다른 하나의 GIO 신호는 어느 하나의 GIO 신호와 비교하여 제어신호를 출력하는 비교부와,
    상기 비교부의 제어신호에 따라 다른 하나의 GIO 신호를 바이패스시켜 출력하는 제 1전달부와,
    상기 비교부의 제어신호에 따라 다른 하나의 GIO 신호를 반전시켜 출력하는 제 2전달부
    로 이루어진 것을 특징으로 하는 메모리장치의 데이터 입출력 장치.
  3. 제 1항에 있어서, 상기 리시버는
    상기 트랜시버에서 출력된 어느 하나의 GIO 신호를 바이패스시켜 출력하고,
    상기 트랜시버에서 출력된 다른 하나의 GIO 신호를 상기 트랜시버의 제어신호에 따라 바이패스시켜 출력하는 제 3전달부와,
    상기 트랜시버에서 출력된 다른 하나의 GIO 신호를 상기 트랜시버의 제어신호에 따라 반전시켜 출력하는 제 4전달부
    로 이루어진 것을 특징으로 하는 메모리장치의 데이터 입출력 장치.
  4. 센스앰프로부터 입력되는 제1GIO 신호와 제2GIO 신호를 비교하여 제어신호를 출력하는 비교부와;
    상기 제어신호에 응답하여 상기 제2GIO 신호를 상기 제1GIO 신호와 동일한 극성을 갖도록 출력하는 제1,2 전달부와;
    상기 제어신호에 응답하여 상기 제1,2 전달부의 출력신호를 상기 제2GIO 신호와 동일한 극성을 갖도록 출력하는 제3,4 전달부;
    로 이루어진 것을 특징으로 하는 메모리장치의 데이터 입출력 장치.
  5. 제 4 항에 있어서,
    상기 비교부는 입력되는 제1 GIO 신호와 제2 GIO 신호를 배타적 논리합 연산을 수행하여 제어신호를 출력하는 논리소자로 구성함을 특징으로 하는 메모리장치의 데이터 입출력 장치.
  6. 제 4 항에 있어서,
    상기 제1전달부는 제어신호에 응답하여 상기 제2 GIO 신호를 바이패스하는 제1전달 트랜지스터로 구성하고, 상기 제2전달부는 제어신호에 응답하여 상기 제2 GIO 신호를 반전시켜 출력하는 제2전달 트랜지스터와 인버터로 구성함을 특징으로 하는 메모리장치의 데이터 입출력 장치.
  7. 제 4 항에 있어서,
    상기 제3전달부는 제어신호에 응답하여 상기 제1,2전달부의 출력신호를 바이패스하는 제3전달 트랜지스터로 구성하고, 상기 제4전달부는 제어신호에 응답하여 상기 제1,2전달부의 출력신호를 반전시켜 출력하는 제4전달 트랜지스터와 인버터로 구성함을 특징으로 하는 메모리장치의 데이터 입출력 장치.
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