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KR102128825B1 - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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KR102128825B1
KR102128825B1 KR1020130153988A KR20130153988A KR102128825B1 KR 102128825 B1 KR102128825 B1 KR 102128825B1 KR 1020130153988 A KR1020130153988 A KR 1020130153988A KR 20130153988 A KR20130153988 A KR 20130153988A KR 102128825 B1 KR102128825 B1 KR 102128825B1
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bit line
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read
memory device
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삼성전자주식회사
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Abstract

본 발명에 따른 불휘발성 메모리 장치는 프로그램 동작 시에, 제 1 메모리 셀 그룹에 대한 프로그램 동작을 수행한 후 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 제 1 메모리 셀 그룹에 대한 검증 동작을 수행하고, 제 2 메모리 셀 그룹에 대한 프로그램 동작을 수행한 후 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 제 2 메모리 셀 그룹에 대한 검증 동작을 수행하고, 읽기 동작 시에 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 읽기 동작을 수행한다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NON-VOLATILE MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등(이하, '호스트'라 함)과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다.
본 발명의 목적은 프로그램 동작 및 읽기 동작 수행 시간을 단축하는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치는 선택 워드 라인 및 제 1 비트 라인 그룹에 연결되고, 상기 제 1 비트 라인 그룹 내의 비트 라인들은 인접하는 제 1 메모리 셀 그룹, 상기 선택 워드 라인 및 제 2 비트 라인 그룹에 연결되고, 상기 제 2 비트 라인 그룹 내의 비트 라인들은 인접하는 제 2 메모리 셀 그룹, 상기 제 1 및 제 2 비트 라인 그룹을 통하여 상기 선택 워드 라인에 연결된 메모리 셀들을 센싱하는 페이지 버퍼 회로, 그리고 프로그램 동작 시에, 상기 제 1 메모리 셀 그룹에 대한 프로그램 동작을 수행한 후 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 상기 제 1 메모리 셀 그룹에 대한 검증 동작을 수행하고, 상기 제 2 메모리 셀 그룹에 대한 프로그램 동작을 수행한 후 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 상기 제 2 메모리 셀 그룹에 대한 검증 동작을 수행하는 제어 로직을 포함하되, 상기 제어 로직은 읽기 동작 시에 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 읽기 동작을 수행한다.
실시 예로서, 상기 제 1 비트 라인 그룹과 상기 제 2 비트 라인 그룹은 서로 동일한 수의 비트 라인들을 포함한다.
실시 예로서, 상기 제어 로직은 미리 설정된 프로그램 반복 횟수에 따라 상기 제 1 메모리 셀 그룹을 먼저 프로그램한 후 상기 제 2 메모리 셀 그룹을 프로그램하도록 상기 페이지 버퍼 회로를 제어한다.
실시 예로서, 상기 제어 로직은 상기 읽기 동작 시에 상기 제 1 및 제 2 메모리 셀 그룹을 센싱하여 전체 페이지 읽기 모드 또는 부분 페이지 읽기 모드에 따라 출력하도록 상기 페이지 버퍼 회로를 제어한다.
실시 예로서, 상기 부분 페이지 읽기 모드 시에, 상기 페이지 버퍼 회로는 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 센싱한다.
실시 예로서, 상기 부분 페이지 읽기 모드 시에, 상기 페이지 버퍼 회로는 읽기 요청에 따라 상기 제 1 메모리 셀 그룹 또는 제 2 메모리 셀 그룹 중 선택된 그룹으로부터 센싱된 데이터만 출력한다.
실시 예로서, 상기 제어 로직은 상기 제 1 비트 라인 그룹의 비트 라인들에 제 1 물리 어드레스들을 지정하고, 상기 제 2 비트 라인 그룹의 비트 라인들에 제 2 물리 어드레스들을 지정한다.
실시 예로서, 상기 제어 로직은 상기 제 1 물리 어드레스들을 쓰기 요청된 데이터의 제 1 논리 어드레스들에 순차적으로 어드레싱한다.
실시 예로서, 상기 제어 로직은 상기 제 2 물리 어드레스들을 쓰기 요청된 데이터의 제 2 논리 어드레스들에 순차적으로 어드레싱하고, 상기 제 2 논리 어드레스들은 상기 제 1 논리 어드레스들보다 나중에 어드레싱된다.
이상과 같은 본 발명의 실시 예에 따르면, 복수회의 NOP(Number of Program)에 따라 인접한 비트 라인들을 동시에 프로그램하여 줄어든 비트 라인 커플링(BL Coupling) 효과로 인해 프로그램 동작 수행 시간을 단축하고, 검증 동작 및 읽기 동작시 비트 라인 센싱 방법을 통일하여 읽기 동작 수행 시간을 단축하는 불휘발성 메모리 장치 및 그것의 동작 방법를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 셀 어레이의 단위 페이지를 보여주는 블럭도이다.
도 3은 일반적인 비트 라인 어드레싱 방법을 예시적으로 보여주는 도면이다.
도 4는 일반적인 코어스-파인 센싱 방법을 설명하기 위한 도면이다.
도 5는 일반적인 코어스-파인 센싱을 간략히 보여주기 위한 타이밍도이다.
도 6은 선택적 프리차지(Selective Precharge) 방식을 사용하는 검증 동작을 예시적으로 보여주는 도면이다.
도 7은 코어스-파인 센싱(Coarse-Fine Sensing) 방식을 사용하는 읽기 동작을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 비트 라인 어드레싱 방법을 예시적으로 보여주는 도면이다.
도 9는 도 1의 셀 어레이와 페이지 버퍼 회로를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 검증 동작을 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 읽기 동작을 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 13은 본 발명의 다른 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 또 다른 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 16은 본 발명에 따른 플래시 메모리 장치 및 그것을 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼(140), 제어 로직(150), 그리고 전압 발생기(160)를 포함할 수 있다.
셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결될 수 있다. 셀 어레이(110)는 비트 라인들(BL0~BLn-1)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 본 발명의 실시 예에 따른 셀 어레이(110)는 올 비트 라인(All Bit Line) 구조를 가질 수 있다. 올 비트 라인(All Bit Line) 구조는 하나의 비트 라인에 하나의 페이지 버퍼(Page Buffer)가 연결되어, 선택된 워드 라인에 연결된 메모리 셀들을 동시에 프로그램할 수 있는 구조이다.
행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(160)로부터의 전압을 전달할 수 있다. 프로그램 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달할 수 있다. 읽기 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달할 수 있다.
페이지 버퍼 회로(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작시, 페이지 버퍼 회로(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달할 수 있다. 읽기 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지할 수 있다. 페이지 버퍼 회로(130)는 감지된 데이터를 래치하여 입출력 버퍼(140)로 전달할 수 있다. 페이지 버퍼 회로(130)는 각각의 비트 라인에 연결되는 복수의 페이지 버퍼(Page buffer)들을 포함할 수 있다.
본 발명의 실시 예에 따른 페이지 버퍼 회로(130)는 올 비트 라인(All Bit Line) 구조의 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인의 물리적인 순서대로 컬럼 어드레스를 할당할 수 있다. 페이지 버퍼 회로(130)는 선택 워드 라인(Selected WL)에 대한 프로그램 동작시 인접한 비트 라인에 동시에 비트 라인 전압을 전달할 수 있다. 따라서, 비트 라인 커플링(BL Coupling) 효과는 감소할 수 있다. 페이지 버퍼 회로(130)는 선택 워드 라인(Selected WL)에 대한 프로그램 동작 이후 검증 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 검증 동작을 수행할 수 있다.
또한, 페이지 버퍼 회로(130)는 선택된 페이지 데이터 전체를 한번에 읽어낼 수 있다. 이러한 읽기 모드를 전체 페이지 읽기 모드(Full page read mode)라 한다. 그리고 페이지 버퍼 회로(130)는 읽기 동작시 선택된 페이지의 일부분을 선택하여 읽어낼 수 있다. 이러한 읽기 모드를 부분 페이지 읽기 모드(Partial page read mode)라 한다. 본 발명의 실시 예에 따른 페이지 버퍼 회로(130)는 페이지 읽기 모드와 상관없이 읽기 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 읽기 동작을 수행할 수 있다. 따라서, 페이지 버퍼 회로(130)는 검증 동작 및 읽기 동작시 비트 라인에 대한 프리차지(Precharge) 방법을 통일하여 페이지 읽기 모드와 상관없이 1회의 읽기 동작으로 데이터를 센싱할 수 있다.
부분 페이지 읽기 모드(Partial page read mode)는 선택된 페이지에 포함되는 메모리 셀들의 절반을 읽어내는 하프 페이지 읽기 모드(Half page read mode)나 1/4 페이지 단위로 읽어내는 쿼터 페이지 읽기 모드(Quarter page read mode) 등으로 더 세분화될 수 있다. 본 발명의 실시 예에서는 하프 페이지 읽기 모드(Half page read mode)가 부분 페이지 읽기 모드의 예로 사용될 것이다.
입출력 버퍼(140)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼 회로(130)에 전달할 수 있다. 입출력 버퍼(140)는 읽기 동작시에 페이지 버퍼 회로(130)로부터 제공되는 읽기 데이터를 외부로 출력할 수 있다. 입출력 버퍼(140)는 입력되는 어드레스(ADD) 또는 명령어(CMD)를 제어 로직(150)이나 행 디코더(120)에 전달할 수 있다.
제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 명령어(CMD) 및 어드레스(ADD)에 응답하여 페이지 버퍼 회로(130) 및 전압 발생기(160)를 제어할 수 있다. 제어 로직(150)은 검증 동작시 선택 워드 라인(Selected WL)에 검증 전압(Vvfy)을 제공하도록 전압 발생기(160)를 제어할 수 있다. 제어 로직(150)은 읽기 동작시 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을 제공하도록 전압 발생기(160)를 제어할 수 있다. 제어 로직(150)은 검증 동작 및 읽기 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하도록 페이지 버퍼 회로(130)를 제어할 수 있다.
예를 들면, 제어 로직(150)은 프로그램 동작시 선택 워드 라인(Selected WL)에는 프로그램 전압(Vpgm)을 인가하고 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 인가하도록 전압 발생기(160)를 제어할 수 있다. 제어 로직(150)은 프로그램 동작시 미리 설정된 나누어 쓰기 횟수(이하 NOP, Number of Program)에 따라 프로그램 동작을 수행하도록 페이지 버퍼 회로(130)를 제어할 수 있다. 제어 로직(150)은 물리적인 순서대로 비트 라인들을 어드레싱하도록 제어할 수 있다.
제어 로직(150)은 검증 동작시 선택 워드 라인(Selected WL)에는 검증 전압(Vvfy)을 인가하고 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 인가하도록 전압 발생기(160)를 제어할 수 있다. 제어 로직(150)은 검증 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하도록 페이지 버퍼 회로(130)를 제어할 수 있다. 따라서, 본 발명의 불휘발성 메모리 장치(100)는 모든 비트 라인들(BL0~BLn-1)이 프리차지(Precharge)된 상태에서 검증 동작을 수행할 수 있다.
제어 로직(150)은 읽기 동작시 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 인가하도록 전압 발생기(160)를 제어할 수 있다. 제어 로직(150)은 읽기 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하도록 페이지 버퍼 회로(130)를 제어할 수 있다. 따라서, 제어 로직(150)은 검증 동작 및 읽기 동작시에 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하도록 페이지 버퍼 회로(130)를 제어할 수 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생할 수 있다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 검증 전압(Vvfy), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다.
상술한 불휘발성 메모리 장치(100)는 검증 동작시와 읽기 동작시 동일한 방식으로 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)할 수 있다. 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하면, 공통 소스 라인 노이즈(CSL Noise)는 증가할 수 있다. 하지만, 공통 소스 라인 노이즈(CSL Noise)의 발생에 불구하고 검증 동작 및 읽기 동작시의 비트 라인 센싱 방법을 통일하면, 페이지 버퍼 회로(130)는 1회의 읽기 동작으로 메모리 셀들을 센싱할 수 있다. 불휘발성 메모리 장치(100)의 읽기 동작 속도는 향상될 수 있다. 따라서, 불휘발성 메모리 장치(100)는 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱할 수 있다. 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱하면, NOP가 복수회인 경우에도 프로그램 동작시 인접한 비트 라인들은 같은 전압 레벨을 가질 수 있다. 프로그램 동작시 인접한 비트 라인들의 전압 레벨이 같으면, 비트 라인 커플링(BL Coupling) 효과는 감소될 수 있다.
도 2는 도 1의 셀 어레이의 단위 페이지를 보여주는 블럭도이다. 도 2를 참조하면, 단위 페이지(Page)는 제 1 내지 제 n 영역을 포함할 수 있다. 제 1 내지 제 n 영역들은 복수의 메모리 셀들(미도시)로 구성될 수 있다. 각 메모리 셀은 SLC(Single Level Cell) 또는 MLC(Multi Level Cell)일 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 단위 페이지(Page)에서, 데이터 소거 전에 미리 설정된 나누어 쓰기 횟수(이하 NOP, Number of Program)를 보장하도록 구성될 수 있다. 예를 들어, NOP가 1회인 경우, 단위 페이지 전체에 대해 프로그램 동작이 한번 수행될 수 있다. 예를 들어, NOP가 4회인 경우, 단위 페이지는 4개의 특정된 영역으로 나뉘고, 특정된 영역 각각에 대해 프로그램이 수행되어, 단위 페이지(Page)는 4번 프로그램될 수 있다.
페이지에 이미 프로그램되어 있는 메모리 셀들도 워드 라인에 프로그램 전압이 인가되면 메모리 셀들의 문턱 전압 산포는 증가될 수 있다. 즉, 비트 라인 커플링(BL Coupling) 현상으로 인하여 메모리 셀들의 문턱 전압이 변동될 수 있다.
제 1 및 제 2 영역들에 NOP에 대응하는 프로그램이 수행될 수 있다. 예시적으로, NOP가 2회라고 가정하면, 제 1 및 제 2 영역들의 메모리 셀들은 외부로부터 인가되는 어드레스에 기초하여 제 1 및 제 2 그룹들로 나뉠 수 있으며, 제 1 그룹이 프로그램된 후에 제 2 그룹이 프로그램되어, 프로그램 동작이 2번 수행될 수 있다. 예를 들면, 단위 페이지(Page)에 포함된 메모리 셀들 중 a 및 c에 대응하는 메모리 셀들에 대해 제 1 프로그램 동작이 수행된 후, b 및 d에 대응하는 메모리 셀들에 대해 제 2 프로그램 동작이 수행될 수 있다. 또는, 단위 페이지(Page)에 포함된 메모리 셀들 중 a 및 b에 대응하는 메모리 셀들에 대해 제 1 프로그램 동작이 수행된 후, c 및 d에 대응하는 메모리 셀들에 대해 제 2 프로그램 동작이 수행될 수 있다.
도 3은 일반적인 비트 라인 어드레싱 방법을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 8KB 사이즈의 페이지가 한번에 프로그램되는 올 비트 라인(All Bit Line) 구조에서의 열 어드레싱 방법이 예시적으로 설명될 것이다. 또한, NOP가 2회인 경우 열 어드레싱 방법이 예시적으로 설명될 것이다.
프런트 데이터(Front Data)는 0~4096의 논리 어드레스(Logical Address)를 가질 수 있다. 짝수 번째 비트 라인들(BL0, BL2, BL4, …, BL8186, BL8188, BL8190)은 프런트 데이터(Front Data)의 논리 어드레스(0~4096)로 각각 어드레싱될 수 있다. 백 데이터(Back Data)는 4097~8191의 논리 어드레스(Logical Address)를 가질 수 있다. 홀수 번째 비트 라인들(BL1, BL3, BL5, …, BL8187, BL8189, BL8191)은 백 데이터(Back Data)의 논리 어드레스(4097~8191)로 각각 어드레싱될 수 있다. 어드레싱 순서에 따라 프로그램 동작 및 읽기 동작시 동시에 선택될 비트 라인들은 정해질 수 있다.
예를 들어, NOP가 2회인 경우 프로그램 동작시 짝수 번째 비트 라인들(Even BL)에 대응하는 메모리 셀들이 먼저 프로그램될 수 있다. 그 다음으로 홀수 번째 비트 라인들(Odd BL)에 대응하는 메모리 셀들이 프로그램될 수 있다. 또한, 부분 페이지 읽기 모드시, 짝수 번째 비트 라인들(Even BL) 또는 홀수 번째 비트 라인들(Odd BL)을 선택하여 읽기 동작은 수행될 수 있다. 짝수 번째 비트 라인들(Even BL)이 선택되는 부분 페이지 읽기 모드시, 짝수 번째 비트 라인들(Even BL)을 통해서 센싱된 데이터는 연속된 복수의 섹터들을 구성할 수 있을 것이다. 따라서, 홀수 번째 비트 라인들(Odd BL)의 센싱 여부와는 무관하게 짝수 번째 비트 라인들로 센싱된 데이터가 출력될 수 있을 것이다.
부분 페이지 읽기 모드시 짝수 번째 비트 라인들(Even BL) 또는 홀수 번째 비트 라인들(Odd BL)로 나누어 읽기 동작을 수행하면, 메모리 셀의 데이터는 1회의 읽기 동작으로 센싱될 수 있다. 하지만, 전체 페이지 읽기 모드시 메모리 셀의 데이터는 코어스-파인 센싱(Coarse-Fine Sensing)으로 읽기 동작을 수행하게 된다. 즉, 전체 페이지 읽기 모드시 2회의 읽기 동작을 수행하여 읽기 동작 시간은 증가할 수 있다. 또한, 프로그램 동작시 비트 라인 커플링(BL Coupling) 효과로 인하여 프로그램 성능은 나빠질 수 있다.
도 4는 일반적인 코어스-파인 센싱 방법을 설명하기 위한 도면이다. 도 4를 참조하면, 전체 페이지 읽기 모드시 전압 발생기(160)는 코어스-파인 센싱(Coarse-Fine Sensing)을 위한 읽기 전압들(Vrd1_C, Vrd1_F, Vrd2_C, Vrd2_F, Vrd3_C, Vrd3_F)을 생성할 수 있다. 전체 페이지 읽기 모드시의 동작을 설명하기 위하여 2-비트 멀티 레벨 셀(2-bit MLC)을 예로 들어 설명하기로 한다. 2회의 NOP에 따라 짝수 번째 비트 라인들(Even BL)과 홀수 번째 비트 라인들(Odd BL)에 대응하는 메모리 셀들이 순서대로 프로그램된 경우, 전체 페이지 읽기 모드시 코어스-파인 센싱(Coarse-Fine Sensing) 방법은 사용될 수 있다.
제 1 페이지(1st page, 또는 MSB page) 읽기 동작 (a)에서, 전압 발생기(160)는 코어스 센싱(Coarse Sensing)을 위한 코어스 읽기 전압(Vrd2_C)을 생성한다. 생성된 코어스 읽기 전압(Vrd2_C)은 전압 발생기(160)로부터 행 디코더(120)를 경유하여 선택된 워드 라인에 제공될 것이다. 그리고 페이지 버퍼 회로(130)에서는 선택된 메모리 셀들의 비트 라인을 감지할 수 있다. 페이지 버퍼 회로(130)는 코어스 읽기 전압(Vrd2_C)이 워드 라인에 인가될 때 턴-오프 상태로 유지되는 메모리 셀들(이하, 오프-셀) 만을 선택할 수 있다. 코어스 센싱(Coarse Sensing)의 목적은 상대적으로 낮은 코어스 읽기 전압(Vrd2_C)이 제공될 때, 오프-셀(Off-cell)들을 선별하기 위한 것이다.
코어스 센싱(Coarse sensing)을 통해서 선택된 메모리 셀들에 대해서 파인 센싱(Fine Sensing)이 수행될 수 있다. 결국, 문턱 전압이 코어스 읽기 전압(Vrd2_C)보다 높은 메모리 셀들이 코어스 센싱에 의해서 선택되고, 선택된 메모리 셀들에 대해서 파인 읽기 전압(Vrd2_F)에 의한 파인 센싱(Fine sensing)이 수행될 수 있다. 전압 발생기(160)는 파인 센싱(Fine sensing)을 위한 파인 읽기 전압(Vrd2_F)을 생성할 수 있다. 행 디코더(120)는 전압 발생기(160)로부터의 파인 읽기 전압(Vrd2_F)을 선택된 워드 라인으로 전달할 수 있다. 그리고 페이지 버퍼 회로(130)는 파인 읽기 전압(Vrd2_F)에 의해서 메모리 셀들에 저장된 데이터를 감지 및 래치하게 될 것이다. 그리고 페이지 버퍼 회로(160)는 파인 센싱에 의해서 감지된 데이터를 선택된 메모리 셀들로부터의 독출 데이터로 출력할 것이다.
전체 페이지 읽기 모드에서, 모든 비트 라인들이 동시에 선택되고 감지된다. 따라서, 상대적으로 공통 소스 라인 노이즈(CSL Noise)가 커지게 된다. 하지만, 코어스-파인 센싱의 실시에 따라 공통 소스 라인 노이즈는 줄일 수 있다. 즉, 코어스 센싱을 통해서 오프-셀들만이 일차적으로 선택되고, 선택된 오프-셀들에 대한 파인 센싱이 수행된다. 결국, 파인 센싱에 의해서 읽혀진 데이터가 출력되므로 모든 비트 라인을 선택함에 따라 발생하는 공통 소스 라인 노이즈(CSL Noise)는 차단될 수 있다. 하지만, 코어스-파인 센싱은 코어스 센싱 및 파인 센싱, 즉, 2번에 걸쳐 읽기 동작을 수행하여 읽기 시간이 길어지는 단점이 있다.
제 2 페이지 읽기 동작 (b)에서 코어스-파인 센싱은 다음과 같이 수행될 수 있다. 불휘발성 메모리 장치(100)는 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 읽기 동작에서는 읽기 전압들(Vrd1_C, Vrd1_F)에 의한 코어스-파인 센싱을 수행할 수 있다. 그리고 프로그램 상태(P2)와 프로그램 상태(P3)를 식별하기 위한 읽기 동작에서 불휘발성 메모리 장치(100)는 읽기 전압들(Vrd3_C, Vrd3_F)에 의한 코어스-파인 센싱을 수행할 수 있다. 제 2 페이지 읽기 동작 (b)은 LSB 페이지를 읽기 위한 절차라는 점, 그리고 읽기 전압들(Vrd1_C, Vrd1_F, Vrd3_C, Vrd3_F)의 레벨이 읽기 전압들(Vrd2_C, Vrd2_F)과 다르다는 점에서 제 1 페이지 읽기 동작 (a)와 다르다. 그러나 상술한 차이점을 제외하면, 제 2 페이지 읽기 동작 (b)의 기본적인 절차는 제 1 페이지 읽기 동작 (a)과 동일하다. 따라서, 제 2 페이지 읽기 동작 (b)의 상세한 설명은 생략하기로 한다.
코어스-파인 센싱에 따르면, 코어스 센싱 시에는 모든 비트 라인이 프리차지(Precharge)될 수 있다. 코어스 센싱을 통해서, 상대적으로 낮은 코어스 읽기 전압(Vrd1_C, Vrd2_C, Vrd3_C)을 통해서 오프-셀들만이 선택될 수 있다. 이어지는 파인 센싱에서는 코어스 센싱에 의해서 선택된 오프-셀들에 대한 센싱 동작이 수행된다. 파인 센싱에서는 코어스 센싱에 의해서 선택된 오프-셀들에 해당하는 비트 라인들만 프리차지(Precharge)될 수 있다. 따라서, 코어스-파인 센싱을 적용하면 올 비트 라인 구조에서 비트 라인의 동시 선택에 따른 공통 소스 라인 노이즈(CSL Noise)는 차단이 가능하다. 하지만, 코어스-파인 센싱은 코어스 센싱 및 파인 센싱, 즉, 2번에 걸쳐 읽기 동작을 수행하여 읽기 시간이 길어지는 단점이 있다.
도 5는 일반적인 코어스-파인 센싱을 간략히 보여주기 위한 타이밍도이다. 도 5를 참조하면, 전체 페이지 읽기 모드는 코어스 센싱(Coarse sensing)과 파인 센싱(Fine sensing)을 포함할 수 있다.
코어스 센싱 동작 및 파인 센싱 동작은 각각 비트 라인 프리차지 단계(BL PRCH), 디벨럽 단계(Develop), 그리고 래치 단계(Latch)를 포함할 수 있다. 코어스 센싱 동작에서, 모든 비트 라인들은 프리차지 시간(tPRE_1F) 동안 프리차지될 수 있다. 그리고 프리차지(Precharge)된 비트 라인들의 전류가 메모리 셀의 프로그램 여부에 따라 디벨럽 시간(tDEV_1F) 동안 변화할 수 있다. 그리고, 래치 시간(tLAT_1F) 동안에 비트 라인의 전류 변화가 감지되고, 페이지 버퍼들(PB0~PBn-1)에 래치될 수 있다. 코어스 센싱을 통해서 래치된 데이터를 참조하여 오프-셀들이 선별될 수 있다. 그리고 선별된 오프-셀들에 한하여 파인 센싱이 수행될 것이다.
파인 센싱 동작에서, 코어스 센싱에 의해서 선별된 메모리 셀들의 비트 라인들이 선택될 수 있다. 그리고, 선택된 비트 라인들이 프리차지 시간(tPRE_2F) 동안 프리차지(Precharge)될 수 있다. 그리고 프리차지(Precharge)된 비트 라인들의 전류가 메모리 셀의 프로그램 여부에 따라 디벨럽 시간(tDEV_2F) 동안 변화할 수 있다. 그리고, 래치 시간(tLAT_2F) 동안에 비트 라인의 전류 변화가 감지되고, 페이지 버퍼들(PB0~PBn-1)에 래치될 수 있다. 이때, 페이지 버퍼들(PB0~PBn-1)에 저장된 데이터가 독출 데이터로 출력될 수 있다.
일반적으로 프로그램 동작은 짝수 번째 비트 라인들(Even BL)과 홀수 번째 비트 라인들(Odd BL)에서 각각 따로 진행될 수 있다. 검증 동작도 역시 짝수 번째 비트 라인들(Even BL)과 홀수 번째 비트 라인들(Odd BL)에서 각각 따로 진행될 수 있다. 따라서, 검증 동작시의 비트 라인 센싱 방법과 읽기 동작시의 비트 라인 센싱 방법은 서로 다르게 된다. 결국, 코어스-파인 센싱은 검증 동작 및 읽기 동작시 비트 라인들을 프리차지(Precharge)하는 방식 차이로 인해 필요하게 된다. 하지만, 그로 인해 읽기 시간은 증가하게 된다.
도 6은 선택적 프리차지(Selective Precharge) 방식을 사용하는 검증 동작을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 비트 라인들은 짝수 번째 비트 라인들(Even BL)과 홀수 번째 비트 라인들(Odd BL)로 나뉘어 검증 동작이 수행될 수 있다. NOP가 2회인 경우 일반적인 프로그램 방법에 의하면 짝수 번째 비트 라인들(Even BL)과 홀수 번째 비트 라인들(Odd BL)은 나뉘어 프로그램될 수 있다. 그에 따라 검증 동작도 짝수 번째 비트 라인들(Even BL)과 홀수 번째 비트 라인들(Odd BL)로 나뉘어 수행될 수 있다. 도 6에서는 홀수 번째 비트 라인들(Odd BL)에 프로그램 동작을 수행한 후 검증 동작이 수행되는 경우가 예시적으로 설명될 것이다.
검증 동작시 전압 발생기(160)는 선택 워드 라인(Selected WL)에 검증 전압(Vvfy_O)을 인가할 수 있다. 페이지 버퍼 회로(130)는 홀수 번째 비트 라인들(Odd BL)을 프리차지(Precharge)할 수 있다. 페이지 버퍼 회로(130)는 짝수 번째 비트 라인들(Even BL)에 접지 전압(GND)을 인가할 수 있다. 페이지 버퍼 회로(130)는 홀수 번째 비트 라인들(Odd BL)만 센싱할 수 있다. 따라서, 검증 동작시 페이지 버퍼 회로(130)는 선택적 프리차지(Selective Precharge) 방식으로 선택된 비트 라인들을 센싱할 수 있다. 결국, 인접한 비트 라인들은 항상 서로 다른 전압 레벨을 가질 수 있다. 도면에 도시되진 않았지만, 짝수 번째 비트 라인들(Even BL)도 홀수 번째 비트 라인들(Odd BL)과 마찬가지로 위와 같은 방식으로 검증 동작을 수행할 수 있다.
도 7은 코어스-파인 센싱(Coarse-Fine Sensing) 방식을 사용하는 읽기 동작을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 불휘발성 메모리 장치(100)는 도 7의 선택적 프리차지(Selective Precharge) 방식으로 검증 동작을 수행한 후, 불휘발성 메모리 장치(100)는 전체 페이지 읽기 모드로 읽기 동작을 수행하는 경우가 예시적으로 설명될 것이다.
전체 페이지 읽기 모드시 불휘발성 메모리 장치(100)는 코어스-파인 센싱(Coarse-Fine Sensing) 방식으로 읽기 동작을 수행할 수 있다. 코어스 센싱(Coarse Sensing)시 전압 발생기(160)는 선택 워드 라인(Selected WL)에 코어스 읽기 전압(Vrd_C)을 인가할 수 있다. 페이지 버퍼 회로(130)는 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 센싱할 수 있다. 페이지 버퍼 회로(130)는 코어스 센싱(Coarse Sensing) 통하여 오프-셀(Off-cell)들을 선택할 수 있다. 파인 센싱(Fine Sensing)시 전압 발생기(160)는 선택 워드 라인(Selected WL)에 파인 읽기 전압(Vrd_F)을 인가할 수 있다. 페이지 버퍼 회로(130)는 코어스 센싱(Coarse Sensing)을 통해 선택된 비트 라인들만 프리차지(Precharge)할 수 있다.
전체 페이지 읽기 모드시 코어스 센싱(Coarse Sensing)은 모든 비트 라인들을 프리차지(Precharge)하여 공통 소스 라인 노이즈(CSL Noise)의 영향을 많이 받을 수 있다. 따라서, 정확한 읽기 동작을 위해 파인 센싱(Fine Sensing)이 추가로 수행된다. 그로 인해 코어스-파인 센싱(Coarse-Fine Sensing) 방식은 읽기 시간을 증가시킬 수 있다.
도면에 도시되지 않았지만, 부분 페이지 읽기 모드시에는 파인 센싱(Fine Sensing)만 수행될 수 있다. 부분 페이지 읽기 모드시 불휘발성 메모리 장치(100)는 파인 센싱(Fine Sensing)만으로 읽기 동작을 수행할 수 있다. 전압 발생기(160)는 선택 워드 라인(Selected WL)에 파인 읽기 전압(Vrd_F)을 인가할 수 있다. 페이지 버퍼 회로(130)는 선택된 비트 라인들만 프리차지(Precharge)할 수 있다. 선택된 비트 라인들은 짝수 번째 비트 라인들(Even BL) 또는 홀수 번째 비트 라인들(Odd BL)일 것이다. 따라서, 부분 페이지 읽기 동작시 인접한 비트 라인들은 항상 서로 다른 전압 레벨을 가질 수 있다. 결국, 공통 소스 라인 노이즈(CSL Noise)가 감소하여 1회의 읽기 동작으로 메모리 셀의 데이터는 센싱될 수 있다.
도 8은 본 발명의 실시 예에 따른 비트 라인 어드레싱 방법을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 8KB 사이즈의 페이지가 한번에 프로그램되는 올 비트 라인(All bit line) 구조에서의 열 어드레싱 방법이 예시적으로 설명될 것이다. 또한, NOP가 2회인 경우 열 어드레싱 방법이 예시적으로 설명될 것이다.
프런트 데이터(Front Data)는 0~4096의 논리 어드레스(Logical Address)를 가질 수 있다. 프런트 비트 라인들(Front BL : BL0, BL1, BL2, …, BL4095, BL4096)은 프런트 데이터(Front Data)의 논리 어드레스(0~4096)로 각각 어드레싱될 수 있다. 백 데이터(Back Data)는 4097~8191의 논리 어드레스(Logical Address)를 가질 수 있다. 백 비트 라인들(Back BL : BL4097, BL4098, BL4099, …, BL8190, BL8191)은 백 데이터(Back Data)의 논리 어드레스(4097~8191)로 각각 어드레싱될 수 있다.
예를 들어, 프로그램 동작시 2회의 NOP에 따라 프런트 비트 라인들(Front BL)이 먼저 프로그램될 수 있다. 그 다음으로 백 비트 라인들(Back BL)이 프로그램될 수 있다. 검증 동작시 모든 비트 라인들은 프리차지(Precharge)되어 센싱될 수 있다. 프런트 비트 라인들(Front BL)이 선택되는 부분 페이지 읽기 모드시, 프런트 비트 라인들(Front BL)을 통해서 센싱된 데이터는 연속된 복수의 섹터들을 구성할 수 있을 것이다. 따라서, 페이지 버퍼 회로(130)는 모든 비트 라인들(BL0~BL8191)를 센싱하여 프런트 비트 라인들(Front BL)을 통해서 센싱된 데이터를 출력할 수 있다. 결국, 인접한 비트 라인들은 물리적인 순서대로 어드레싱될 수 있다.
인접한 비트 라인들을 물리적인 순서대로 어드레싱하면, 프로그램 동작시 인접한 비트 라인들은 동시에 프로그램될 수 있다. 따라서, 비트 라인 커플링(BL Coupling) 현상은 방지될 수 있다. 비트 라인 커플링(BL Coupling) 현상이 방지되면, 불휘발성 메모리 장치(100)의 프로그램 성능은 향상될 수 있다. 비트 라인 커플링(BL Coupling) 현상이 방지되면, 불휘발성 메모리 장치(100)는 프런트 비트 라인들(Front BL) 또는 백 비트 라인들(Back BL)에 상관없이 동일한 프로그램 전압(Vpgm)으로 프로그램 동작을 수행할 수 있다. 또한, 프로그램 동작시 인접한 비트 라인들이 동시에 프로그램되면, 검증 동작은 모든 비트 라인들을 프리차지(Precharge)하여 수행될 수 있다. 검증 동작시 모든 비트 라인들을 프리차지(Precharge)하면, 읽기 동작시 모든 비트 라인들을 프리차지(Precharge)하여 읽기 모드와 상관없이 1회의 읽기 동작으로 메모리 셀들의 데이터는 센싱될 수 있다. 즉, 검증 동작 및 읽기 동작의 비트 라인 프리차지(Precharge) 방식을 통일하면, 전체 페이지 읽기 모드 또는 부분 페이지 읽기 모드시 1회의 읽기 동작으로 메모리 셀들의 데이터는 센싱될 수 있다. 전체 페이지 읽기 모드시 읽기 동작은 코어스-파인 센싱(Coarse-Fine Sensing)으로 수행될 필요가 없다.
도 9는 도 1의 셀 어레이(110)와 페이지 버퍼 회로(130)를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 셀 어레이(110)은 하나의 비트 라인에 하나의 페이지 버퍼(Page Buffer)를 연결하는 올 비트 라인(All Bit Line) 구조를 가질 수 있다.
셀 어레이(110)에는 복수의 비트 라인들(BL0~BLn-1)이 형성될 수 있다. 본 발명에 따른 셀 어레이(110)의 열 어드레스는 연속적인 값(0~n-1)을 가질 수 있다. 즉, 비트 라인들은 연속적인 열 어드레스를 갖도록 어드레싱될 수 있다. 예를 들면, 하나의 페이지가 8KB 사이즈인 경우, 비트 라인들(BL0~BL8191)은 각각 열 어드레스들(0~8191)로 어드레싱될 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL0~BLn-1) 각각에 연결되는 페이지 버퍼들(PB0~PBn-1)을 포함할 수 있다. 페이지 버퍼들(PB0~PBn-1)은 비트 라인들(BL0~BLn-1) 각각을 통하여 선택된 메모리 셀에 데이터를 기입하거나, 기입된 데이터를 센싱할 수 있다. 특히, 본 발명의 페이지 버퍼 회로(130)는 검증 동작 및 읽기 동작시 제어 로직(150)의 제어에 따라 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)할 수 있다. 페이지 버퍼 회로(130)는 제어 신호(Ctrl)에 따라 검증 동작 및 읽기 동작시 모든 비트 라인들(BL0~BLn-1)을 센싱할 수 있다.
제어 로직(150)은 전체 페이지 읽기 모드 또는 부분 페이지 읽기 모드에 따라서 페이지 버퍼 회로(130)를 제어하기 위한 제어 신호(Ctrl)를 출력할 수 있다. 읽기 모드에 관계없이 페이지 버퍼 회로(130)는 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 읽기 동작을 수행할 수 있다. 페이지 버퍼 회로(130)는 읽기 모드와 상관없이 모든 비트 라인들(BL0~BLn-1)의 데이터를 센싱할 수 있다. 전체 페이지 읽기 모드시 페이지 버퍼 회로(130)는 모든 비트 라인들(BL0~BLn-1)의 데이터를 출력할 수 있다. 반면, 부분 페이지 읽기 모드(예를 들면, 하프 페이지 읽기 모드)시 페이지 버퍼 회로(130)은 선택된 비트 라인들의 데이터만 출력할 수 있다. 제어 로직(150)은 명령어(CMD) 또는 어드레스(ADD)를 참조하여 제어 신호(Ctrl)를 생성할 수 있다.
이상의 구조를 통해서 본 발명의 불휘발성 메모리 장치(100)는 읽기 모드와 상관없이 읽기 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 센싱할 수 있다. 불휘발성 메모리 장치(100)는 검증 동작시와 읽기 동작시 동일한 방식으로 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)할 수 있다. 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하면, 공통 소스 라인 노이즈(CSL Noise)는 증가할 수 있다. 하지만, 공통 소스 라인 노이즈(CSL Noise)의 발생에 불구하고 검증 동작 및 읽기 동작시의 비트 라인 센싱 방법을 통일하면, 페이지 버퍼 회로(130)는 1회의 읽기 동작으로 메모리 셀들을 센싱할 수 있다. 불휘발성 메모리 장치(100)의 읽기 동작 속도는 향상될 수 있다. 따라서, 불휘발성 메모리 장치(100)는 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱할 수 있다. 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱하면, NOP가 복수회인 경우에도 프로그램 동작시 인접한 비트 라인들은 같은 전압 레벨을 가질 수 있다. 프로그램 동작시 인접한 비트 라인들의 전압 레벨이 같으면, 비트 라인 커플링(BL Coupling) 효과는 감소될 수 있다.
도 10은 본 발명의 실시 예에 따른 검증 동작을 보여주는 도면이다. 도 10을 참조하면, 도 8의 방법으로 어드레싱된 불휘발성 메모리 장치(100)가 예시적으로 설명될 것이다. 예를 들어, 2회의 NOP에 따라 메모리 셀들을 프로그램하는 경우, 불휘발성 메모리 장치(100)는 프런트 비트 라인들(Front BL)을 프로그램한 후 백 비트 라인들(Back BL)을 프로그램할 수 있다.
검증 동작시 전압 발생기(160)는 선택 워드 라인(Selected WL)에 검증 전압(Vvfy)을 인가할 수 있다. 페이지 버퍼 회로(130)는 모든 비트 라인들(All BL)을 프리차지(Precharge)할 수 있다. 페이지 버퍼 회로(130)는 2회의 NOP에 따라 프런트 비트 라인들(Front BL) 또는 백 비트 라인들(Back BL)에 대한 검증 동작을 수행할 수 있다. 검증 동작시 페이지 버퍼 회로(130)는 선택된 비트 라인들과 상관없이 모든 비트 라인들을 프리차지(Selective Precharge)할 수 있다. 결국, 인접한 비트 라인들은 항상 서로 같은 전압 레벨에서 센싱될 수 있다.
도 11은 본 발명의 실시 예에 따른 읽기 동작을 보여주는 도면이다. 도 11을 참조하면, 불휘발성 메모리 장치(100)는 전체 페이지 읽기 모드 또는 부분 페이지 읽기 모드로 읽기 동작을 수행할 수 있다. 불휘발성 메모리 장치(100)는 도 10의 방법에 따라 검증 동작을 수행한다.
읽기 동작시 전압 발생기(160)는 읽기 전압(Vrd)을 선택 워드 라인(Selected WL)에 인가할 수 있다. 페이지 버퍼 회로(130)는 모든 비트 라인들(All BL)을 프리차지(Precharge)할 수 있다. 페이지 버퍼 회로(130)는 모든 비트 라인들(All BL)을 센싱할 수 있다. 페이지 버퍼 회로(130)는 전체 페이지 읽기 모드시 센싱된 모든 데이터를 출력할 수 있다. 페이지 버퍼 회로(130)는 부분 페이지 읽기 모드시 센싱된 데이터 중에서 선택된 부분의 데이터만 출력할 수 있다. 결국, 읽기 동작시 페이지 버퍼 회로(130)는 읽기 모드와 상관없이 모든 비트 라인들(All BL)을 프리차지(Precharge)할 수 있다.
도 8 내지 도 11에 따르면, 불휘발성 메모리 장치(100)는 검증 동작시와 읽기 동작시 동일한 방식으로 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)할 수 있다. 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하면, 공통 소스 라인 노이즈(CSL Noise)는 증가할 수 있다. 하지만, 공통 소스 라인 노이즈(CSL Noise)의 발생에 불구하고 검증 동작 및 읽기 동작시의 비트 라인 센싱 방법을 통일하면, 페이지 버퍼 회로(130)는 1회의 읽기 동작으로 메모리 셀들을 센싱할 수 있다. 검증 동작과 읽기 동작의 비트 라인 센싱 조건이 같아지기 때문이다. 따라서, 불휘발성 메모리 장치(100)의 읽기 동작 속도는 향상될 수 있다. 따라서, 불휘발성 메모리 장치(100)는 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱할 수 있다. 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱하면, NOP가 복수회인 경우에도 프로그램 동작시 인접한 비트 라인들은 같은 전압 레벨을 가질 수 있다. 프로그램 동작시 인접한 비트 라인들의 전압 레벨이 같으면, 비트 라인 커플링(BL Coupling) 효과는 감소될 수 있다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다. 도 12를 참조하면, 불휘발성 메모리 장치(100)는 검증 동작 및 읽기 동작시 비트 라인들에 대한 프리차지(Precharge) 방식을 통일하여 메모리 셀들을 센싱할 수 있다. 셀 어레이(110)는 제 1 비트 라인 그룹에 연결된 제 1 메모리 셀 그룹 및 제 2 비트 라인 그룹에 연결된 제 2 메모리 셀 그룹을 포함할 수 있다. 예를 들면, 제 1 비트 라인 그룹은 프런트 비트 라인들(Front BL)을 포함할 수 있다. 제 2 비트 라인 그룹은 백 비트 라인들(Back BL)을 포함할 수 있다. 따라서, 제 1 및 2 비트 라인 그룹은 서로 인접한 비트 라인들을 포함할 수 있다. 제 1 및 2 비트 라인 그룹 내의 비트 라인들은 도 8에서 설명한 것과 같이 물리적인 순서대로 논리 어드레스들에 어드레싱될 수 있다. 이하에서는 예시적으로 NOP가 2회인 경우, 불휘발성 메모리 장치(100)의 동작 방법이 설명될 것이다. 하지만, NOP는 2회인 경우에 한정되지 않을 것이다. 또한, 하나의 페이지는 8KB의 사이즈를 갖는 경우가 예시적으로 설명될 것이다.
S110 단계에서, 불휘발성 메모리 장치(100)는 제 1 비트 라인 그룹에 연결된 제 1 메모리 셀 그룹에 대한 프로그램 동작을 수행할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 선택 워드 라인(Selected WL)에 4KB 사이즈의 프런트 데이터(Front Data)를 먼저 프로그램할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(100)는 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 제 1 메모리 셀 그룹에 대한 검증 동작을 수행할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 S110 단계에서 프로그램된 4KB 사이즈의 프런트 데이터(Front Data)에 대한 검증 동작을 수행할 수 있다. 불휘발성 메모리 장치(100)는 검증 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 검증 동작을 수행할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 검증 동작시와 읽기 동작시의 센싱 방식을 통일할 수 있다.
S130 단계에서, 불휘발성 메모리 장치(100)는 제 2 비트 라인 그룹에 연결된 제 1 메모리 셀 그룹에 대한 프로그램 동작을 수행할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 선택 워드 라인(Selected WL)에 4KB 사이즈의 백 데이터(Back Data)를 프로그램할 수 있다. 백 데이터(Back Data)는 프런트 데이터(Front Data)를 프로그램한 이후에 프로그램될 수 있다.
S140 단계에서, 불휘발성 메모리 장치(100)는 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 제 2 메모리 셀 그룹에 대한 검증 동작을 수행할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 S130 단계에서 프로그램된 4KB 사이즈의 백 데이터(Back Data)에 대한 검증 동작을 수행할 수 있다. 불휘발성 메모리 장치(100)는 검증 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 검증 동작을 수행할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 검증 동작시와 읽기 동작시의 센싱 방식을 통일할 수 있다.
S150 단계에서, 불휘발성 메모리 장치(100)는 읽기 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 제 1 및 제 2 메모리 셀 그룹에 대한 읽기 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 읽기 동작시 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하여 선택 워드 라인(Selected WL)에 연결된 모든 메모리 셀들을 센싱할 수 있다. 불휘발성 메모리 장치(100)는 센싱된 메모리 셀들 중에서 읽기 요청에 해당하는 메모리 셀들의 데이터만 출력할 수 있다. 불휘발성 메모리 장치(100)는 선택 워드 라인(Selected WL)에 연결된 모든 메모리 셀들의 데이터를 출력할 수 있다. 또한, 불휘발성 메모리 장치(100)는 제 1 또는 제 2 메모리 셀 그룹에 해당하는 메모리 셀들의 데이터만 출력할 수 있다.
이상에서 살펴본 바와 같이 불휘발성 메모리 장치(100)는 검증 동작시와 읽기 동작시 동일한 방식으로 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)할 수 있다. 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하면, 공통 소스 라인 노이즈(CSL Noise)는 증가할 수 있다. 하지만, 공통 소스 라인 노이즈(CSL Noise)의 발생에 불구하고 검증 동작 및 읽기 동작시의 비트 라인 센싱 방법을 통일하면, 페이지 버퍼 회로(130)는 1회의 읽기 동작으로 메모리 셀들을 센싱할 수 있다. 검증 동작과 읽기 동작의 비트 라인 센싱 조건이 같아지기 때문이다. 따라서, 불휘발성 메모리 장치(100)의 읽기 동작 속도는 향상될 수 있다. 따라서, 불휘발성 메모리 장치(100)는 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱할 수 있다. 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱하면, NOP가 복수회인 경우에도 프로그램 동작시 인접한 비트 라인들은 같은 전압 레벨을 가질 수 있다. 프로그램 동작시 인접한 비트 라인들의 전압 레벨이 같으면, 비트 라인 커플링(BL Coupling) 효과는 감소될 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 13을 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함할 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함할 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공할 수 있다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공할 수 있다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩할 수 있다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 읽기 요청을 디코딩하여, 부분 페이지 읽기 모드 및 전체 페이지 읽기 모드 중 어느 하나를 선택할 수 있다. 그리고, SSD 컨트롤러(1210)는 대응하는 읽기 모드에 따라 메모리 셀들을 액세스하도록 불휘발성 메모리 장치(1230)를 제어할 수 있다. 예를 들면, SSD 컨트롤러(1210)는 특정한 읽기 명령어(예를 들면, 부분 페이지 읽기 명령어)나, 셋 피쳐를 설정하도록 불휘발성 메모리 장치(1230)를 제어할 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원할 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공될 수 있다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 검증 동작시와 읽기 동작시 동일한 방식으로 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)할 수 있다. 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하면, 공통 소스 라인 노이즈(CSL Noise)는 증가할 수 있다. 하지만, 공통 소스 라인 노이즈(CSL Noise)의 발생에 불구하고 검증 동작 및 읽기 동작시의 비트 라인 센싱 방법을 통일하면, 불휘발성 메모리 장치(1230)는 1회의 읽기 동작으로 메모리 셀들을 센싱할 수 있다. 검증 동작과 읽기 동작의 비트 라인 센싱 조건이 같아지기 때문이다. 따라서, 불휘발성 메모리 장치(1230)의 읽기 동작 속도는 향상될 수 있다. 따라서, 불휘발성 메모리 장치(1230)는 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱할 수 있다. 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱하면, NOP가 복수회인 경우에도 프로그램 동작시 인접한 비트 라인들은 같은 전압 레벨을 가질 수 있다. 프로그램 동작시 인접한 비트 라인들의 전압 레벨이 같으면, 비트 라인 커플링(BL Coupling) 효과는 감소될 수 있다.
불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결될 수 있다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치(1230)는 실질적으로 도 1에서 설명된 것과 동일하게 구성될 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 메모리 시스템(2000)을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200)와 불휘발성 메모리(2100)를 포함할 수 있다.
불휘발성 메모리(2100)는 도 1의 불휘발성 메모리 장치(100)와 실질적으로 동일하게 구성될 수 있다. 따라서, 불휘발성 메모리(2100)에 대한 구체적인 설명은 생략하기로 한다. 불휘발성 메모리 장치(2100)는 검증 동작시와 읽기 동작시 동일한 방식으로 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)할 수 있다. 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하면, 공통 소스 라인 노이즈(CSL Noise)는 증가할 수 있다. 하지만, 공통 소스 라인 노이즈(CSL Noise)의 발생에 불구하고 검증 동작 및 읽기 동작시의 비트 라인 센싱 방법을 통일하면, 불휘발성 메모리 장치(2100)는 1회의 읽기 동작으로 메모리 셀들을 센싱할 수 있다. 검증 동작과 읽기 동작의 비트 라인 센싱 조건이 같아지기 때문이다. 따라서, 불휘발성 메모리 장치(2100)의 읽기 동작 속도는 향상될 수 있다. 따라서, 불휘발성 메모리 장치(2100)는 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱할 수 있다. 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱하면, NOP가 복수회인 경우에도 프로그램 동작시 인접한 비트 라인들은 같은 전압 레벨을 가질 수 있다. 프로그램 동작시 인접한 비트 라인들의 전압 레벨이 같으면, 비트 라인 커플링(BL Coupling) 효과는 감소될 수 있다.
메모리 컨트롤러(2200)는 불휘발성 메모리(2100)를 제어하도록 구성될 수 있다. 예를 들면, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 불휘발성 메모리(2100)로부터 읽어 온 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2250)는 본 발명의 불휘발성 메모리(2100)와 인터페이싱 할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
메모리 컨트롤러(2200)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
메모리 컨트롤러(2200)는 호스트로부터 읽기 요청을 디코딩하여, 부분 페이지 읽기 모드 및 전체 페이지 읽기 모드 중 어느 하나를 선택할 수 있다. 그리고, 메모리 컨트롤러(2200)는 대응하는 읽기 모드에 따라 메모리 셀들을 액세스하도록 불휘발성 메모리(2100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(2100)는 특정한 읽기 명령어(예를 들면, 부분 페이지 읽기 명령어)나, 셋 피쳐를 설정하도록 불휘발성 메모리(2100)를 제어할 수 있다.
본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다.
도 15는 본 발명의 또 다른 실시 예에 따른 데이터 저장 장치(3000)를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100)와 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000) 외부로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다.
또한, 플래시 메모리(3100)의 구성은 도 1에 도시된 불휘발성 메모리 장치(100)와 실질적으로 동일하며, 플래시 메모리(3100)는 어레이들이 다층으로 적층된 스택 플래시 구조, 소스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 플래시 메모리(3100)는 검증 동작시와 읽기 동작시 동일한 방식으로 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)할 수 있다. 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하면, 공통 소스 라인 노이즈(CSL Noise)는 증가할 수 있다. 하지만, 공통 소스 라인 노이즈(CSL Noise)의 발생에 불구하고 검증 동작 및 읽기 동작시의 비트 라인 센싱 방법을 통일하면, 불휘발성 메모리 장치(3100)는 1회의 읽기 동작으로 메모리 셀들을 센싱할 수 있다. 검증 동작과 읽기 동작의 비트 라인 센싱 조건이 같아지기 때문이다. 따라서, 불휘발성 메모리 장치(3100)의 읽기 동작 속도는 향상될 수 있다. 따라서, 불휘발성 메모리 장치(3100)는 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱할 수 있다. 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱하면, NOP가 복수회인 경우에도 프로그램 동작시 인접한 비트 라인들은 같은 전압 레벨을 가질 수 있다. 프로그램 동작시 인접한 비트 라인들의 전압 레벨이 같으면, 비트 라인 커플링(BL Coupling) 효과는 감소될 수 있다.
플래시 컨트롤러(3200)는 호스트로부터 읽기 요청을 디코딩하여, 부분 페이지 읽기 모드 및 전체 페이지 읽기 모드 중 어느 하나를 선택할 수 있다. 그리고, 플래시 컨트롤러(3200)는 대응하는 읽기 모드에 따라 메모리 셀들을 액세스하도록 플래시 메모리(3100)를 제어할 수 있다. 예를 들면, 플래시 컨트롤러(3100)는 특정한 읽기 명령어(예를 들면, 부분 페이지 읽기 명령어)나, 셋 피쳐를 설정하도록 플래시 메모리(3100)를 제어할 수 있다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다.
도 16은 본 발명에 따른 플래시 메모리 장치(4100) 및 그것을 포함하는 컴퓨팅 시스템(4000)의 개략적인 구성을 보여주는 도면이다. 도 16을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 플래시 메모리 장치(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.
도 16에 도시된 플래시 메모리 장치(4100)는 구성은 도 1에 도시된 불휘발성 메모리 장치(100)와 실질적으로 동일하며, 본 발명의 플래시 메모리 장치(4100)는 어레이들이 다층으로 적층된 스택 플래시 구조, 소스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.
플래시 메모리 장치(4100)는 검증 동작시와 읽기 동작시 동일한 방식으로 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)할 수 있다. 모든 비트 라인들(BL0~BLn-1)을 프리차지(Precharge)하면, 공통 소스 라인 노이즈(CSL Noise)는 증가할 수 있다. 하지만, 공통 소스 라인 노이즈(CSL Noise)의 발생에 불구하고 검증 동작 및 읽기 동작시의 비트 라인 센싱 방법을 통일하면, 플래시 메모리 장치(4100)는 1회의 읽기 동작으로 메모리 셀들을 센싱할 수 있다. 검증 동작과 읽기 동작의 비트 라인 센싱 조건이 같아지기 때문이다. 따라서, 플래시 메모리 장치(4100)의 읽기 동작 속도는 향상될 수 있다. 따라서, 플래시 메모리 장치(4100)는 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱할 수 있다. 인접한 비트 라인들을 물리적인 순서대로 연속하여 어드레싱하면, NOP가 복수회인 경우에도 프로그램 동작시 인접한 비트 라인들은 같은 전압 레벨을 가질 수 있다. 프로그램 동작시 인접한 비트 라인들의 전압 레벨이 같으면, 비트 라인 커플링(BL Coupling) 효과는 감소될 수 있다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(4700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 컨트롤러(4200)와 플래시 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 장치
110 : 셀 어레이 120 : 행 디코더
130 : 페이지 버퍼 회로 140 : 입출력 버퍼
150 : 제어 로직 160 : 전압 발생기
1000 : 사용자 장치
1100 : 호스트 1200 : 솔리드 스테이트 드라이브
1210 : SSD 컨트롤러 1220 : 버퍼 메모리
1230 : 불휘발성 메모리 장치
2000 : 메모리 시스템
2100 : 불휘발성 메모리 2200 : 메모리 컨트롤러
2210 : CPU 2220 : 호스트 인터페이스
2230 : SRAM 2240 : ECC
2250 : 메모리 인터페이스
3000 : 메모리 카드
3100 : 플래시 메모리 3200 : 플래시 컨트롤러
4000 : 컴퓨팅 시스템
4100 : 플래시 메모리 장치 4200 : 메모리 컨트롤러
4300 : 모뎀 4400 : 시스템 버스
4500 : 마이크로프로세서 4600 : 사용자 인터페이스
4700 : 배터리

Claims (10)

  1. 선택 워드 라인 및 제 1 비트 라인 그룹에 연결되고, 상기 제 1 비트 라인 그룹 내의 비트 라인들은 인접하는 제 1 메모리 셀 그룹;
    상기 선택 워드 라인 및 제 2 비트 라인 그룹에 연결되고, 상기 제 2 비트 라인 그룹 내의 비트 라인들은 인접하는 제 2 메모리 셀 그룹;
    상기 제 1 및 제 2 비트 라인 그룹을 통하여 상기 선택 워드 라인에 연결된 메모리 셀들을 센싱하는 페이지 버퍼 회로; 그리고
    프로그램 동작 시에, 상기 제 1 메모리 셀 그룹에 대한 프로그램 동작을 수행한 후 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 상기 제 1 메모리 셀 그룹에 대한 검증 동작을 수행하고, 상기 제 2 메모리 셀 그룹에 대한 프로그램 동작을 수행한 후 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 상기 제 2 메모리 셀 그룹에 대한 검증 동작을 수행하는 제어 로직을 포함하되,
    상기 제어 로직은 읽기 동작 시에 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 읽기 동작을 수행하며, 미리 설정된 프로그램 반복 횟수에 따라 상기 제 1 메모리 셀 그룹을 먼저 프로그램한 후 상기 제 2 메모리 셀 그룹을 프로그램하도록 상기 페이지 버퍼 회로를 제어하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 비트 라인 그룹과 상기 제 2 비트 라인 그룹은 서로 동일한 수의 비트 라인들을 포함하는 불휘발성 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제어 로직은 상기 읽기 동작 시에 상기 제 1 및 제 2 메모리 셀 그룹을 센싱하여 전체 페이지 읽기 모드 또는 부분 페이지 읽기 모드에 따라 출력하도록 상기 페이지 버퍼 회로를 제어하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 부분 페이지 읽기 모드 시에, 상기 페이지 버퍼 회로는 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 센싱하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 부분 페이지 읽기 모드 시에, 상기 페이지 버퍼 회로는 읽기 요청에 따라 상기 제 1 메모리 셀 그룹 또는 제 2 메모리 셀 그룹 중 선택된 그룹으로부터 센싱된 데이터만 출력하는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어 로직은 상기 제 1 비트 라인 그룹의 비트 라인들에 제 1 물리 어드레스들을 지정하고, 상기 제 2 비트 라인 그룹의 비트 라인들에 제 2 물리 어드레스들을 지정하는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은 상기 제 1 물리 어드레스들을 쓰기 요청된 데이터의 제 1 논리 어드레스들에 순차적으로 어드레싱하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 로직은 상기 제 2 물리 어드레스들을 쓰기 요청된 데이터의 제 2 논리 어드레스들에 순차적으로 어드레싱하고, 상기 제 2 논리 어드레스들은 상기 제 1 논리 어드레스들보다 나중에 어드레싱되는 불휘발성 메모리 장치.
  10. 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치는, 선택 워드 라인 및 제 1 비트 라인 그룹에 연결되고, 상기 제 1 비트 라인 그룹 내의 비트 라인들은 인접하는 제 1 메모리 셀 그룹; 상기 선택 워드 라인 및 제 2 비트 라인 그룹에 연결되고, 상기 제 2 비트 라인 그룹 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치는, 선택 워드 라인 및 제 1 비트 라인 그룹에 연결되고, 상기 제 1 비트 라인 그룹 내의 비트 라인들은 인접하는 제 1 메모리 셀 그룹; 상기 선택 워드 라인 및 제 2 비트 라인 그룹에 연결되고, 상기 제 2 비트 라인 그룹 내의 비트 라인들은 인접하는 제 2 메모리 셀 그룹; 상기 제 1 및 제 2 비트 라인 그룹을 통하여 상기 선택 워드 라인에 연결된 메모리 셀들을 센싱하는 페이지 버퍼 회로; 그리고 상기 페이지 버퍼 회로를 제어하기 위한 제어 로직을 포함하되,
    상기 불휘발성 메모리 장치의 동작 방법은,
    상기 제 1 메모리 셀 그룹에 대한 프로그램 동작을 수행한 후 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 상기 제 1 메모리 셀 그룹에 대한 검증 동작을 수행하고,
    상기 제 1 메모리 셀 그룹에 대한 프로그램 검증 동작이 수행된 다음에, 상기 제 2 메모리 셀 그룹에 대한 프로그램 동작을 수행한 후 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 상기 제 2 메모리 셀 그룹에 대한 검증 동작을 수행하고,
    상기 제어 로직은, 미리 설정된 프로그램 반복 횟수에 따라 상기 제 1 메모리 셀 그룹을 먼저 프로그램한 후 상기 제 2 메모리 셀 그룹을 프로그램하도록 상기 페이지 버퍼 회로를 제어하고,
    읽기 동작 시에 상기 제 1 및 제 2 비트 라인 그룹에 연결된 비트 라인들을 동시에 프리차지하여 읽기 동작을 수행하는 불휘발성 메모리 장치의 동작 방법.
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