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CN119360922A - 一种存储器、存储器的操作方法和存储系统 - Google Patents

一种存储器、存储器的操作方法和存储系统 Download PDF

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CN119360922A
CN119360922A CN202310914461.9A CN202310914461A CN119360922A CN 119360922 A CN119360922 A CN 119360922A CN 202310914461 A CN202310914461 A CN 202310914461A CN 119360922 A CN119360922 A CN 119360922A
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CN
China
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voltage
word line
memory
time periods
coupled
Prior art date
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Application number
CN202310914461.9A
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邓佳梁
段竺琴
石蕾
魏镜
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Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
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Publication date
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Abstract

本申请实施例提供了一种存储器、存储器的操作方法和存储系统，涉及但不限于存储技术领域。该存储器包括外围电路、多个字线和多行存储单元，每行存储单元与一个字线耦合，该外围电路被配置为：在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压。在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，该第二电压被配置为导通该第一字线耦合的存储单元。如此，可以提升数据读取的准确性。

Description

一种存储器、存储器的操作方法和存储系统
技术领域
本申请实施例涉及存储技术领域，尤其涉及一种存储器、存储器的操作方法和存储系统。
背景技术
随着存储技术的进步，计算机闪存设备(NAND)的应用越来越广，如可应用于手机、电脑等设备。
随着NAND存储器的发展，每个存储单元存储的比特位数越来越多。例如，三级单元(triple-level cell，TLC)闪存颗粒的每个存储单元可以存储3比特数据，对应三个逻辑页：低逻辑页(lower page，LP)、中逻辑页(middle page，MP)和高逻辑页(upper page，UP)。
在读取NAND存储器中的数据时，可以对字线((word line，WL)施加读取电压，若该读取电压大于使该字线耦合的存储单元的阈值电压，则该字线耦合的存储单元导通。根据该导通的存储单元耦合的位线(bit line，BL)上的电流，可以得到该导通的存储单元存储的数据。
发明内容
本申请实施例提供一种存储器、存储器的操作方法和存储系统，解决了容易读错数据的问题。
为达到上述目的，本申请采用如下技术方案：
第一方面，提供一种存储器，该存储器包括外围电路、多个字线和多行存储单元，每行存储单元与一个字线耦合，该外围电路被配置为：在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压。在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，该第二电压被配置为导通该第一字线耦合的存储单元。
上述技术方案中，在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压，在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，该第二电压被配置为导通该第一字线耦合的存储单元。将第一字线耦合的存储单元的超充电压增大至“被配置为导通该第一字线耦合的存储单元的第二电压”，如此，一方面，可以更好地清理沟道。另一方面，可以使第一字线上的电压快速达到第一电压，从而减少电压爬升时间，缩短读取时间。又一方面，可以减小随机电报噪声，从而增大阈值边缘统计汇总模型(edge sum，ESUM)，减少读错数据的概率，提升数据可靠性。再一方面，该方案只需改动电气控制的时序，无需增大硬件成本。
在第一方面的一种可能的实现方式中，在每个该第二时间段内施加的该第二电压均相等。上述可能的实现方式中，在每个第二时间段内施加的该第二电压均相等，如此，可以使用同一电压源提供第二电压，无需增大硬件成本。
在第一方面的一种可能的实现方式中，该外围电路还被配置为：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。上述可能的实现方式中，在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。如此，可以使用同一电压源提供该预脉冲电压和该第二电压，无需增大硬件成本。
在第一方面的一种可能的实现方式中，该外围电路还被配置为：在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。上述可能的实现方式中，在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。如此，可以使用同一电压源提供该恢复脉冲电压和该第二电压，无需增大硬件成本。
在第一方面的一种可能的实现方式中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。上述可能的实现方式中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。因此，该方案可以应用于存储器读取数据的应用场景，在读取该第一字线耦合的存储单元的数据时，更好地清理沟道、缩短读取时间、提升数据可靠性。
在第一方面的一种可能的实现方式中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。上述可能的实现方式中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。因此，该方案可以应用于存储器编程时验证数据的应用场景，在验证该第一字线耦合的存储单元的数据时，更好地清理沟道、缩短读取时间、提升数据可靠性。
在第一方面的一种可能的实现方式中，该多个第一电压依次增大。上述可能的实现方式中，该多个第一电压依次增大。如此，该方案可以应用于正向读取或正向验证的应用场景，在正向读取或正向验证的过程中，更好地清理沟道、缩短读取时间、提升数据可靠性。
在第一方面的一种可能的实现方式中，该多个字线还包括第二字线，该第二字线与该第一字线相邻，该外围电路还被配置为：在每个该第一时间段对该第二字线施加第三电压，该第三电压被配置为导通该第二字线耦合的存储单元。在每个该第二时间段对该第二字线施加第四电压，该第四电压小于该第三电压。上述可能的实现方式中，在每个该第一时间段对与第一字线相邻的第二字线施加第三电压，在每个该第二时间段对该第二字线施加小于该第三电压的第四电压。由于在每个第二时间段(第一字线超充时)，第二字线会被第一字线耦合，第二字线的电压实际上会升高。通过降低在第二时间段对第二字线施加的电压，抵消第二字线与第一字线耦合带来的读取导通电压干扰，防止第二字线耦合的存储单元的ESUM和E0变小，E0是指：处于擦除态的存储单元的数量峰值处对应的阈值电压，与处于擦除态的存储单元对应的读取电压之间的空间，从而保证该存储器的数据可靠性。
在第一方面的一种可能的实现方式中，该多个字线还包括第三字线，该第三字线与该第一字线不相邻，该外围电路还被配置为：在每个该第一时间段和每个该第二时间段对该第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。上述可能的实现方式中，对与该第一字线不相邻的第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。如此，可以使该第三字线耦合的存储单元导通，为位线检测到电流提供基础。
第二方面，提供一种存储器，该存储器包括外围电路、多个字线和多行存储单元，每行存储单元与一个字线耦合，该外围电路被配置为：在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压。在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，在每个该第二时间段内施加的该第二电压均相等。
上述技术方案中，在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压，在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，在每个该第二时间段内施加的该第二电压均相等。如此，一方面，可以更好地清理沟道。另一方面，可以使第一字线上的电压快速达到第一电压，从而减少电压爬升时间，缩短读取时间。又一方面，可以减小随机电报噪声，从而增大ESUM，减少读错数据的概率，提升数据可靠性。再一方面，该方案只需改动电气控制的时序，且可以使用同一电压源提供第二电压，无需增大硬件成本。
在第二方面的一种可能的实现方式中，在每个该第二时间段内施加的该第二电压大于与该第二电压相邻的任一第一电压。上述可能的实现方式中，在每个该第二时间段内施加的该第二电压大于与该第二电压相邻的任一第一电压。将第二电压增大至“大于多个第一电压中的最大值”，为增大第二电压以实现清理沟道、缩短读取时间、提升数据可靠性等效果提供基础。
在第二方面的一种可能的实现方式中，该第二电压被配置为导通该第一字线耦合的存储单元。上述可能的实现方式中，该第二电压被配置为导通该第一字线耦合的存储单元。将第一字线耦合的存储单元的超充电压增大至“被配置为导通该第一字线耦合的存储单元的第二电压”，为增大超充电压以实现清理沟道、缩短读取时间、提升数据可靠性等效果提供基础。
在第二方面的一种可能的实现方式中，该外围电路还被配置为：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。上述可能的实现方式中，在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。如此，可以使用同一电压源提供该预脉冲电压和该第二电压，无需增大硬件成本。
在第二方面的一种可能的实现方式中，该外围电路还被配置为：在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。上述可能的实现方式中，在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。如此，可以使用同一电压源提供该恢复脉冲电压和该第二电压，无需增大硬件成本。
在第二方面的一种可能的实现方式中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。上述可能的实现方式中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。因此，该方案可以应用于存储器读取数据的应用场景，在读取该第一字线耦合的存储单元的数据时，更好地清理沟道、缩短读取时间、提升数据可靠性。
在第二方面的一种可能的实现方式中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。上述可能的实现方式中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。因此，该方案可以应用于存储器编程时验证数据的应用场景，在验证该第一字线耦合的存储单元的数据时，更好地清理沟道、缩短读取时间、提升数据可靠性。
在第二方面的一种可能的实现方式中，该多个第一电压依次增大。上述可能的实现方式中，该多个第一电压依次增大。如此，该方案可以应用于正向读取或正向验证的应用场景，在正向读取或正向验证的过程中，更好地清理沟道、缩短读取时间、提升数据可靠性。
在第二方面的一种可能的实现方式中，该多个字线还包括第二字线，该第二字线与该第一字线相邻，该外围电路还被配置为：在每个该第一时间段对该第二字线施加第三电压，该第三电压被配置为导通该第二字线耦合的存储单元。在每个该第二时间段对该第二字线施加第四电压，该第四电压被配置为导通该第二字线耦合的存储单元，该第四电压小于该第三电压。上述可能的实现方式中，在每个该第一时间段对与第一字线相邻的第二字线施加第三电压，在每个该第二时间段对该第二字线施加小于该第三电压的第四电压。由于在每个第二时间段(第一字线超充时)，第二字线会被第一字线耦合，第二字线的电压实际上会升高。通过降低在第二时间段对第二字线施加的电压，抵消第二字线与第一字线耦合带来的读取导通电压干扰，防止第二字线耦合的存储单元的ESUM和E0变小，E0是指：处于擦除态的存储单元的数量峰值处对应的阈值电压，与处于擦除态的存储单元对应的读取电压之间的空间，从而保证该存储器的数据可靠性。
在第二方面的一种可能的实现方式中，该多个字线还包括第三字线，该第三字线与该第一字线不相邻，该外围电路还被配置为：在每个该第一时间段和每个该第二时间段对该第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。上述可能的实现方式中，对与该第一字线不相邻的第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。如此，可以使该第三字线耦合的存储单元导通，为位线检测到电流提供基础。
第三方面，提供一种存储器的操作方法，该存储器包括外围电路、多个字线和多行存储单元，每行存储单元与一个字线耦合，该方法包括：在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压。在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，该第二电压被配置为导通该第一字线耦合的存储单元。
在第三方面的一种可能的实现方式中，在每个该第二时间段内施加的该第二电压均相等。
在第三方面的一种可能的实现方式中，该方法还包括：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。
在第三方面的一种可能的实现方式中，该方法还包括：在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。
在第三方面的一种可能的实现方式中，该多个第一电压依次增大。
在第三方面的一种可能的实现方式中，该多个字线还包括第二字线，该第二字线与该第一字线相邻，该方法还包括：在每个该第一时间段对该第二字线施加第三电压，该第三电压被配置为导通该第二字线耦合的存储单元。在每个该第二时间段对该第二字线施加第四电压，该第四电压被配置为导通该第二字线耦合的存储单元，该第四电压小于该第三电压。
在第三方面的一种可能的实现方式中，该多个字线还包括第三字线，该第三字线与该第一字线不相邻，该方法还包括：在每个该第一时间段和每个该第二时间段对该第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。
第四方面，提供一种存储器的操作方法，该存储器包括外围电路、多个字线和多行存储单元，每行存储单元与一个字线耦合，该方法包括：在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压。在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，在每个该第二时间段内施加的该第二电压均相等。
在第四方面的一种可能的实现方式中，在每个该第二时间段内施加的该第二电压大于与该第二电压相邻的任一第一电压。
在第四方面的一种可能的实现方式中，该第二电压被配置为导通该第一字线耦合的存储单元。
在第四方面的一种可能的实现方式中，该方法还包括：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。
在第四方面的一种可能的实现方式中，该方法还包括：在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。
在第四方面的一种可能的实现方式中，该多个第一电压依次增大。
在第四方面的一种可能的实现方式中，该多个字线还包括第二字线，该第二字线与该第一字线相邻，该方法还包括：在每个该第一时间段对该第二字线施加第三电压，该第三电压被配置为导通该第二字线耦合的存储单元。在每个该第二时间段对该第二字线施加第四电压，该第四电压被配置为导通该第二字线耦合的存储单元，该第四电压小于该第三电压。
第五方面，提供一种存储系统，该存储系统包括控制器和上述第一方面或者第一方面的任一种可能的实现方式所提供的存储器。
第六方面，提供一种存储系统，该存储系统包括控制器和上述第二方面或者第二方面的任一种可能的实现方式所提供的存储器。
第七方面，提供了一种电子设备，该电子设备包括处理器和上述第五方面所提供的存储系统。
第八方面，提供了一种电子设备，该电子设备包括处理器和上述第六方面所提供的存储系统。
本申请的又一方面，提供一种计算机可读存储介质，当计算机可读存储介质在计算机上运行时，使得计算机执行第三方面、或者第三方面的任一种可能的实现方式所提供的存储器的操作方法。
本申请的再一方面，提供一种计算机可读存储介质，当计算机可读存储介质在计算机上运行时，使得计算机执行第四方面、或者第四方面的任一种可能的实现方式所提供的存储器的操作方法。
可以理解地，上述提供的任一种存储器的操作方法、存储系统、电子设备或者计算机可读存储介质均应用于上述存储器或通过该存储器以实现对应的功能。因此，其所能达到的有益效果可参考上文所提供的对应的存储器中的有益效果，此处不再赘述。
附图说明
图1为本申请实施例提供的一种存储系统的结构示意图；
图2为本申请实施例提供的一种存储器的结构示意图；
图3为本申请实施例提供的一种存储单元阵列的结构示意图；
图4为本申请实施例提供的一种存储器的数据态的正态分布图；
图5为本申请实施例提供的一种读取电压的示意图一；
图6为本申请实施例提供的一种读取电压的示意图二；
图7为本申请实施例提供的一种存储器的示意图一；
图8为本申请实施例提供的一种电压示意图一；
图9为本申请实施例提供的一种电压示意图二；
图10为本申请实施例提供的一种电压示意图三；
图11为本申请实施例提供的一种电压示意图四；
图12为本申请实施例提供的一种存储器的示意图二；
图13为本申请实施例提供的一种电压示意图五；
图14为本申请实施例提供的一种存储器的操作方法的流程示意图一；
图15为本申请实施例提供的一种存储器的操作方法的流程示意图二；
图16为本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将结合附图，对本申请一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了术语“耦合”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦合”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
在介绍本申请实施例之前，首先对本申请实施例所涉及的相关技术名词和相关技术背景进行介绍说明。
存储器，可以包括存储单元阵列。存储单元阵列可以包括多个存储块，每个存储块包括多个存储单元。存储器可以通过顺序的次序或随机的次序将数据存储在存储块中。该实施例中的存储器可以包括计算机闪存设备(NAND)。存储器可以从控制器接收命令(command，CMD)、地址(address，ADD)和数据(data)。存储器可以接收控制器发送的地址，并对根据地址选择的区域执行对应命令的操作。例如，存储器可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器可以将数据编程到根据地址选择的区域中。在读取操作期间，存储器可以从根据地址选择的区域读取数据。在擦除操作期间，存储器可以擦除存储在根据地址选择的区域中的数据。
图1为本申请实施例提供的一种存储系统的结构示意图。通常存储系统10可应用于各种电子设备中。其中，该存储系统10可以包括耦合的存储器200和控制器100，该存储器200可以有一个或多个。比如，在一示例中，控制器100和单个存储器200可以集成到存储器卡中。存储器卡可以包括个人计算机存储器卡国际协会(personal computer memory cardinternational association，PCMCIA)卡、紧凑式闪存卡(compact flash card，CF card)、智能媒体卡(smart media card，SM card)、存储器棒(memory stick)、多媒体卡(multimedia card，MMC)、安全数字卡(secure digital card，SD card)、通用闪存存储器(univeral flash storage，UFS)等。其中，多媒体卡可以分为MMC、缩小型MMC(reduced-size MMC，RS-MMC)、迷你型MMC(MMCmicro)等；安全数字卡包括SD、迷你型SD卡(miniSD)、微型SD卡(microSD)、高容量SD卡(secure digital high capacity，SDHC)等。进一步的，存储器卡还可以包括将存储器卡与主机耦接的存储器卡连接器。在一示例中，控制器100和多个存储器200可以集成到固态硬盘(solid state disk，SSD)中。SSD还可以包括将SSD与主机耦接的SSD连接器。在一些实施方式中，SSD的存储容量和/或操作速度大于存储器卡的存储容量和/或操作速度。另外，上述电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种，本申请实施例对此不做具体限制。
图2为本申请实施例提供的一种存储器的结构示意图。通常存储器200中包括存储单元阵列210和外围电路。外围电路包括输入/输出电路221、控制电路222、寄存器223、电压发生器224、行解码器225、列解码器226以及页缓冲器227等。
其中，输入/输出电路221主要用于接收控制器100发送的读取指令、写入指令以及将读取的数据发送给控制器100等。输入/输出电路221可以耦合到控制电路222，并且充当控制缓冲器，以缓冲从主机接收的控制命令并且并将其中继到控制电路222，以及缓冲从控制电路222接收的状态信息并且将其中继到主机。输入/输出电路221还可以经由数据总线耦合到列解码器226，并且充当数据接口和数据缓冲器，以缓冲数据并且将其中继到存储单元阵列210或从存储单元阵列210中继或缓冲数据。
控制电路222可以被配置为控制存储单元阵列210和页缓冲器227的操作。控制电路222主要用于依据接收的读取指令，控制行解码器225将电压发生器224与对应的字线导通，并控制列解码器226将电压发生器224与对应的位线导通，从而读取对应的数据。
寄存器223包括地址寄存器、状态寄存器等。其中，地址寄存器用于存储读取请求指令中的字线地址(word line address)和串地址(string address)等。状态寄存器用于存储存储器200的当前状态，包括就绪和忙碌两种状态。当控制电路222正在从存储单元阵列210读取数据或者向存储单元阵列210写入数据时，状态寄存器存储的状态为“忙碌(busy)”状态，不可以执行下一个读取或者写入操作。当存储单元阵列210完成读取过程或者写入过程后，状态寄存器内存储的状态切换为“就绪(ready)”状态，可以执行下一个读取或者写入操作。
列解码器226可以被配置为由控制电路222控制，并且通过施加从电压发生器224生成的位线电压来选择一个或多个NAND存储串。
行解码器225可以被配置为由控制电路222控制，并且选择/取消选择存储单元阵列210的存储块并且选择/取消选择存储块的字线。行解码器225还可以被配置为使用从电压发生器224生成的字线电压来驱动字线。在一些实施方式中，行解码器225还可以选择/取消选择并且驱动源极选择栅线和漏极选择栅线。例如，行解码器225被配置为对耦合到(一个或多个)选定字线的存储单元执行擦除操作。电压发生器224可以被配置为由控制电路222控制，并且生成要被供应到存储单元阵列210的字线电压(例如，读取电压、写入电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
页缓冲器227可以被配置为：根据来自控制电路222的控制信号，从存储单元阵列210读取数据或向存储单元阵列210写入(编程)数据。具体地，在一个示例中，页缓冲器227可以存储要被编程到存储单元阵列210的一个存储页中的一页写入数据(编程数据)。在另一示例中，页缓冲器227可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线的存储单元中。在又一示例中，页缓冲器227还可以感测来自位线的表示存储在存储单元中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。
图3为本申请实施例提供的一种存储单元阵列的结构示意图。存储器的存储单元阵列210包括多条位线(bit line，BL)：BL1、BL2、BL3、BL4、BL5、BL6、BL7等，以及多条字线(word line，WL)：WL1、WL2、WL3等。每个存储单元与一条字线和一条位线耦合。当需要从选中的存储单元中读取数据时，可以向选中的存储单元耦合的WL施加读取电压，向未选中的存储单元的WL施加导通电压。
随着NAND存储器的发展，存储单元存储数据的比特位个数从1比特(bit)增加至2比特、3比特、4比特，相应地存储单元从单级单元(single level cell，SLC)演变为二级单元(multiple level cell，MLC)、三级单元(triple level cell，TLC)、四级单元(quadlevel cell，QLC)，相应地存储器中的数据态从2个增加至4个、8个、16个，使得存储器的容量增大、成本降低。
SLC存储器的存储单元存储1比特数据。SLC存储器的存储单元的数据态包括1个擦除态和1个编程态，其擦除态记为E，其编程态记为P，处于编程态P的存储单元对应的阈值电压大于处于擦除态E的存储单元的阈值电压。MLC存储器的存储单元存储2比特数据，MLC存储器的存储单元的数据态包括1个擦除态和3个编程态，其擦除态记为E，其编程态从第1态至第3态依次记为P1、P2和P3，从P1态至P3态，阈值电压逐渐增大。TLC存储器的存储单元存储3比特数据，TLC存储器的存储单元的数据态包括1个擦除态和7个编程态，其擦除态记为E，其编程态从第1态至第7态依次记为P1、P2、P3、P4、P5、P6和P7，从P1态至P7态的存储单元的阈值电压逐渐增大。QLC存储器的存储单元存储4比特数据，QLC存储器的存储单元的数据态包括1个擦除态和15个编程态，其擦除态记为E，其编程态从第1态至第15态依次记为P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13、P14和P15，从P1态至P15态的存储单元的阈值电压逐渐增大。
存储单元为QLC闪存颗粒时，每个存储单元可以存储4比特数据，对应四个逻辑页：低逻辑页(lower page，LP)、中逻辑页(middle page，MP)和高逻辑页(upper page，UP)和额外页(XP)。在存储器中，存储单元中的存储的数据是以逻辑页为单位进行读取的。
在对字线上耦合的多个存储单元进行数据读取时，可以按照各逻辑页的顺序，向该字线施加各逻辑页对应的读取电压。其中，各逻辑页的读取顺序可以是：先读取LP，再读取MP，然后读UP，最后读取XP的顺序。各逻辑页的顺序也可以是：先读取LP，再读取UP，然后读XP，最后读取MP的顺序。本申请实施例对此不做限制。
图4为本申请实施例提供的一种存储器的数据态的正态分布图。图4中的(a)为QLC存储器的数据态的正态分布图，图4中的(b)为TLC存储器的数据态的正态分布图。图4中的(a)和图4中的(b)的横坐标均为阈值电压，纵坐标均为存储单元的数量。图5为本申请实施例提供的一种读取电压的示意图一。图5示出了QLC存储器的读取电压，横坐标为时间。如图5所示，RB为时序参照线，LP对应的读取电压为V1、V4、V6、V11，MP对应的读取电压为V3、V7、V9、V13，UP对应的读取电压为V2、V8、V14，XP对应的读取电压为V5、V10、V12、V15。
在每次向字线施加任一逻辑页对应的任一读取电压后，可根据不同读取电压下存储单元的导通状态，确定存储单元存储的相应比特位的数据。这样在向字线施加完各逻辑页对应的各读取电压后，可根据确定的存储单元存储的各比特位的数据，确定读取结果。
在读取之前可以对该字线施加预脉冲(prepulse)电压，以清理沟道，解决热电子注入(hot carrier injection，HCI)问题。然后在感应完成后可以对该字线施加恢复(recovery)脉冲电压，以再次清理沟道。
如图4中的(b)所示，对于相邻的第一数据态(如E态)和第二数据态(如P1态)对应第一读取电压。第一阈值边缘空间是指：处于第一数据态的存储单元的数量峰值处对应的阈值电压，与第一读取电压之间的空间。
例如，在图4中的(b)示出的TLC存储器中，E态与P1态之间的第一阈值边缘空间为E0，P1态与P2态之间的第一阈值边缘空间为E2，P2态与P3态之间的第一阈值边缘空间为E4，P3态与P4态之间的第一阈值边缘空间为E6，P4态与P5态之间的第一阈值边缘空间为E8，P5态与P6态之间的第一阈值边缘空间为E10，P6态与P7态之间的第一阈值边缘空间为E12。
第二阈值边缘空间是指：第一读取电压与处于第二数据态的存储单元的最小阈值电压之间的空间。例如，在图4中的(b)示出的TLC存储器中，E态与P1态之间的第二阈值边缘空间为E1，P1态与P2态之间的第二阈值边缘空间为E3，P2态与P3态之间的第二阈值边缘空间为E5，P3态与P4态之间的第二阈值边缘空间为E7，P4态与P5态之间的第二阈值边缘空间为E9，P5态与P6态之间的第二阈值边缘空间为E11，P6态与P7态之间的第二阈值边缘空间为E13。
阈值边缘统计汇总模型(edge sum，ESUM)是指：除E0之外的其他第一阈值边缘空间和第二阈值边缘空间之和。例如，在图4中的(b)示出的TLC存储器中，ESUM＝E1+E2+E3+E4+E5+E6+E7+E8+E9+E10+E11+E12 E13。
在实际读取过程中，对字线施加的读取电压可能有误差。ESUM越小，读取电压的取值范围越小，越容易读错数据。在对字线施加多个读取电压时，可以采用正向读取(forwardread)方式，即多个读取电压依次增大，也可以采用反向读取(reverse read)方式，即多个读取电压依次减小。正向读取相较于反向读取时间(time of read，tR)更长，且ESUM更小，如ESUM小100毫伏。
图6为本申请实施例提供的一种读取电压的示意图二。图6的横坐标为时间。VCC为初始电压。sel WLn为选中(selected，sel)字线，WLn+/-1为未选中(unselected，unsel)字线中与WLn相邻的字线，unsel WL为除WLn+/-1外的其他未选中字线。在读取WLn耦合的存储单元时，对WLn、WLn+/-1、和unsel WL施加电压。以读取LP为例，通过读取电压(Vread)源在多个时间段对字线分别施加V1、V4、V6、V11，且通过读取电压(Vread)源在每施加相邻的两个读取电压之间的时间段施加超充电压。
具体地，在T1时间段对WLn施加预脉冲电压(如VpassN)。在T2时间段对WLn施加读取电压V1、在T4时间段对WLn施加读取电压V4、在T6时间段对WLn施加读取电压V6、在T8时间段对WLn施加读取电压V11。在T3时间段对WLn施加超充(over charge)电压V4+Δ、在T5时间段对WLn施加超充电压V6+Δ、在T7时间段对WLn施加超充电压V11+Δ。在T9时间段对WLn施加恢复脉冲电压(如VpassN)。在T1至T9时间段对WLn+/-1施加导通电压(如VpassP)，在T1至T9时间段对unsel WL施加导通电压(如VpassN)。
其中，该超充电压略大于即将施加的读取电压，例如，在V1和V4之间施加略大于V4的V4+Δ。由于字线上有容性负载，对字线施加V4+Δ，可以使字线较快的达到V4，从而减少读取时间。但是，该方式的ESUM较小，容易读错数据。
基于此，本申请实施例提供了一种存储器。图7为本申请实施例提供的一种存储器的示意图一。该存储器200包括外围电路220、多个字线和多行存储单元，每行存储单元与一个字线耦合。该外围电路220被配置为：
在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压。
在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，该第二电压被配置为导通该第一字线耦合的存储单元。
其中，该外围电路220可以至少包括图2示出的输入/输出电路221、控制电路222、寄存器223、电压发生器224、行解码器225、列解码器226以及页缓冲器227等电路。该外围电路220还可以被配置为接收来自控制器100的请求，该请求用于指示确定该第一字线耦合的存储单元的数据。该第一字线可以是根据该请求确定的在该多个时间段中的选中字线(selWLn)。
再者，该第一电压的数量大于或等于2。该第一电压可以被配置为确定该第一字线耦合的存储单元存储的数据。
第二电压可以是：在第一字线为非选中字线时，用于导通该第一字线耦合的存储单元的导通电压。在该多个时间段的每个第二时间段，可以将该第二电压作为该第一字线耦合的存储单元的超充电压。
图8为本申请实施例提供的一种电压示意图一。以图8为例，第一时间段可以包括：T2时间段、T4时间段、T6时间段、T8时间段。第二时间段可以包括：T3时间段、T5时间段、T7时间段。第一电压可以包括：La、Lb、Lc、Ld。第二电压可以包括Vpass1、Vpass2、Vpass3。
在T4时间段对第一字线施加Lb之前，在T3时间段对第一字线施加Vpass1。在T6时间段对第一字线施加Lc之前，在T5时间段对第一字线施加Vpass2。在T8时间段对第一字线施加Ld之前，在T7时间段对第一字线施加Vpass3。如此，可以将超充电压提升至大于或等于导通电压，使第一电压之前的电压值很大。不仅可以导通沟道，还可以使第一字线上的电压快速达到第一电压、减少读取时间(如每次读取减少10微秒时间)，以及可以减小随机电报噪声(random telegraph noise，RTN)，从而增大该第一字线耦合的存储单元的ESUM(如增大100毫伏)。
在本申请实施例提供的存储器200中，在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压，在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，该第二电压被配置为导通该第一字线耦合的存储单元。将第一字线耦合的存储单元的超充电压从“略大于即将施加的读取电压”，增大至“被配置为导通该第一字线耦合的存储单元的第二电压”，如此，一方面，可以更好地清理沟道。另一方面，可以使第一字线上的电压快速达到第一电压，从而减少电压爬升时间，缩短读取时间。又一方面，可以减小随机电报噪声，从而增大ESUM，减少读错数据的概率，提升数据可靠性。再一方面，该方案只需改动电气控制的时序，无需增大硬件成本。
在一种可能的实施方式中，在每个第二时间段内施加的该第二电压均不相等，以图8为例，Vpass1、Vpass2、Vpass3均不相等。或者，在至少两个第二时间段内施加的第二电压不相等，例如，Vpass1和Vpass2不相等。
在另一种可能的实施方式中，在每个第二时间段内施加的该第二电压均相等。以图8为例，Vpass1、Vpass2、Vpass3均相等。在本申请实施例提供的存储器200中，在每个第二时间段内施加的该第二电压均相等，如此，可以使用同一电压源提供第二电压，无需增大硬件成本。
在一种可能的实施方式中，该外围电路220可以包括第一电压源和第二电压源。在图6示出的方案中，该第一电压源可以用于输出读取电压和超充电压，例如，该第一电压源可以是读取电压(Vrd)源，该第二电压源可以用于输出导通电压，例如，该第二电压源可以是导通电压(Vpass)源。
该第二电压源可以是旁路导通电源，该第二电压源可以是以同时为多个未选中字线提供导通电压为目的设计的，该第二电压源的驱动能力相较于该第一电压源的驱动能力更强，该第二电压源提供的电压比该第一电压源提供的电压更高。
在本申请实施例提供的存储器200中，该第一电压源用于在多个第一时间段输出第一电压，该第二电压源用于在多个第二时间段输出第二电压。示例性的，第一字线与该第一电压源和该第二电压源均耦合。在第一个第一时间段，由第一电压源对该第一字线施加一个第一电压。在第一个第二时间段，切换至由第二电压源对该第一字线施加一个第二电压。在第二个第一时间段，切换至由第一电压源对该第一字线施加一个第一电压。如此，可以为施加第二电压提供基础。
在一种可能的实施方式中，该外围电路220还被配置为：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。
如图8所示，在T1时间段，对该第一字线施加预脉冲电压(如VpassN)，从而清理沟道。在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等，可以是：Vpass1、Vpass2、Vpass3中的至少一个与VpassN相等。
在本申请实施例提供的存储器200中，在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。如此，可以使用同一电压源提供该预脉冲电压和该第二电压，无需增大硬件成本。
在一种可能的实施方式中，该外围电路220还被配置为：在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。
如图8所示，在T9时间段，对该第一字线施加恢复脉冲电压(如VpassM)，从而清理沟道。在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等，可以是：Vpass1、Vpass2、Vpass3中的至少一个与VpassM相等。示例性的，该恢复脉冲电压可以等于该预脉冲电压。
在本申请实施例提供的存储器200中，在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。如此，可以使用同一电压源提供该恢复脉冲电压和该第二电压，无需增大硬件成本。
在一种可能的实施方式中，该外围电路220还被配置为：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压。在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压。在至少一个该第二时间段施加的该第二电压均相等。在至少一个该第二时间段施加的该第二电压与该预脉冲电压不相等、和/或该第二电压与该恢复脉冲电压不相等。如图8所示，Vpass1、Vpass2、Vpass3均相等，Vpass1和VpassN不相等和/或Vpass1和VpassM不相等。
在一种可能的实施方式中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。具体地，该外围电路220可以被配置为接收来自控制器100的读取请求，该读取请求用于指示读取该第一字线耦合的存储单元的数据，该读取请求包括待读取数据的地址。该外围电路220接收该读取请求，根据该读取请求中的地址确定选中的第一字线，从而对该第一字线施加对应的电压。以图8为例，第一电压La、Lb、Lc、Ld可以是读取电压，用于读取该第一字线耦合的存储单元的数据。
在本申请实施例提供的存储器200中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。因此，该方案可以应用于存储器200读取数据的应用场景，在读取该第一字线耦合的存储单元的数据时，更好地清理沟道、缩短读取时间、提升数据可靠性。
在一种可能的实施方式中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。具体地，该外围电路220可以被配置为接收来自控制器100的编程请求，该编程请求用于指示在该第一字线耦合的存储单元的数据中写入数据，该编程请求包括待写入数据的地址。该外围电路220接收该编程请求，根据该编程请求中的地址确定选中的第一字线，从而在编程时的验证阶段对该第一字线施加对应的电压。其中，第一电压可以是验证电压，用于验证该第一字线耦合的存储单元的数据。
图9为本申请实施例提供的一种电压示意图二。以图9为例，第一时间段可以包括：T2时间段、T4时间段、T6时间段、T8时间段。第二时间段可以包括：T3时间段、T5时间段、T7时间段。第一电压可以包括：Vpv a、Vpv b、Vpv c、Vpv d，第一电压可以是验证电压。第二电压可以包括Vpass1、Vpass2、Vpass3。在T4时间段施加验证电压Vpv b之前，在T3时间段施加Vpass1。在T6时间段施加验证电压Vpv c之前，在T5时间段施加Vpass2。在T8时间段施加验证电压Vpv d之前，在T7时间段施加Vpass3。
在本申请实施例提供的存储器200中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。因此，该方案可以应用于存储器200编程时验证数据的应用场景，在验证该第一字线耦合的存储单元的数据时，更好地清理沟道、缩短读取时间、提升数据可靠性。
在一种可能的实施方式中，该多个第一电压依次增大。也就是，该方案采用正向读取或正向验证的方式。在本申请实施例提供的存储器200中，该多个第一电压依次增大。如此，该方案可以应用于正向读取或正向验证的应用场景，在正向读取或正向验证的过程中，可以将超充电压提升至大于或等于导通电压，以更好地清理沟道、缩短读取时间、提升数据可靠性。
再者，对与该第一字线相邻的字线WLn+/-1施加导通电压(如VpassP)，使WLn+/-1耦合的存储单元导通，为位线检测到电流提供基础。图10为本申请实施例提供的一种电压示意图三。在每个第二时间段，对该WLn+/-1施加导通电压VpassP，由于该WLn+/-1与该第一字线相邻，该WLn+/-1会被该第一字线耦合(couple high)，该WLn+/-1的实际电压为虚线示出的VpassP+X。
在该WLn+/-1被该第一字线耦合时，会增加读取导通电压干扰(read vpassdisturb)、降低可靠性测试(reliability test)中的块级读取(block level read，BLRD)电压。在对该WLn+/-1的页连续读1.5M次时，该WLn+/-1的单页读取干扰(single page readdisturb)尤其严重。与ESUM类似的，E0越小，越容易读错数据。读取导通电压干扰越大，该WLn+/-1耦合的存储单元的ESUM和E0越小。
在一种可能的实施方式中，该多个字线还包括第二字线，该第二字线与该第一字线相邻，该外围电路220还被配置为：在每个该第一时间段对该第二字线施加第三电压，该第三电压被配置为导通该第二字线耦合的存储单元。在每个该第二时间段对该第二字线施加第四电压，该第四电压小于该第三电压。
其中，该第二字线可以是未选中字线中的与该第一字线相邻的字线WLn+/-1中的一个字线。图11为本申请实施例提供的一种电压示意图四。为保证该第二字线的ESUM和E0不会损失太多，在每个该第二时间段对该第二字线施加第四电压(如VpassP-X)，可以使该第二字线的实际电压为第三电压(如VpassP)或其他导通电压。从而可以抵消第二字线与第一字线耦合带来的读取导通电压干扰。本申请实施例对第三电压和第四电压的大小关系不做限制。
在本申请实施例提供的存储器200中，在每个该第一时间段对与第一字线相邻的第二字线施加第三电压，在每个该第二时间段对该第二字线施加小于该第三电压的第四电压。由于在每个第二时间段(第一字线超充时)，第二字线会被第一字线耦合，第二字线的电压实际上会升高。通过降低在第二时间段对第二字线施加的电压，抵消第二字线与第一字线耦合带来的读取导通电压干扰，防止第二字线耦合的存储单元的ESUM和E0变小，保证该存储器200的数据可靠性。
在一种可能的实施方式中，该多个字线还包括第三字线，该第三字线与该第一字线不相邻，该外围电路220还被配置为：
在每个该第一时间段和每个该第二时间段对该第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。
其中，第三字线可以是未选中字线中的与该第一字线不相邻的字线中的一个字线。第五电压可以是导通电压(如VpassQ)。
在本申请实施例提供的存储器200中，对与该第一字线不相邻的第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。如此，可以使该第三字线耦合的存储单元导通，为位线检测到电流提供基础。
在一种可能的实施方式中，VpassN、VpassM、VpassP、VpassQ、Vpass1、Vpass2、Vpass3中的至少两个可以相等。在另一种可能的实施方式中，VpassN、VpassM、VpassP、VpassQ、Vpass1、Vpass2、Vpass3中的可以均不相等。
本申请实施例还提供了一种存储器。图12为本申请实施例提供的一种存储器的示意图二。该存储器200包括外围电路230、多个字线和多行存储单元，每行存储单元与一个字线耦合，该外围电路230被配置为：
在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压。
在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，在每个该第二时间段内施加的该第二电压均相等。
其中，该第一电压可以被配置为确定该第一字线耦合的存储单元的数据。该外围电路230、该第一字线、该第一电压、该第二电压的描述可以参照前述实施例中的外围电路230、第一字线、第一电压、该第二电压的描述，本申请实施例在此不再赘述。
图13为本申请实施例提供的一种电压示意图五。以图13为例，第一时间段可以包括：T2时间段、T4时间段、T6时间段、T8时间段。第二时间段可以包括：T3时间段、T5时间段、T7时间段。第一电压可以包括：La、Lb、Lc、Ld。第二电压可以包括Vpass4。可以看出，在每个该第二时间段内施加的该第二电压均相等。
在T4时间段对第一字线施加Lb之前，在T3时间段对第一字线施加Vpass4。在T6时间段对第一字线施加Lc之前，在T5时间段对第一字线施加Vpass4。在T8时间段对第一字线施加Ld之前，在T7时间段对第一字线施加Vpass4。如此，可以将超充电压增大，使第一电压之前的电压值很大。不仅可以导通沟道，还可以使第一字线上的电压快速达到第一电压、减少读取时间(如每次读取减少10微秒时间)，以及可以随机电报噪声，从而增大该第一字线耦合的存储单元的ESUM(如增大100毫伏)。
在本申请实施例提供的存储器200中，在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压，在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，在每个该第二时间段内施加的该第二电压均相等。如此，一方面，可以更好地清理沟道。另一方面，可以使第一字线上的电压快速达到第一电压，从而减少电压爬升时间，缩短读取时间。又一方面，可以减小随机电报噪声，从而增大ESUM，减少读错数据的概率，提升数据可靠性。再一方面，该方案只需改动电气控制的时序，且可以使用同一电压源提供第二电压，无需增大硬件成本。
在一种可能的实施方式中，在每个该第二时间段内施加的该第二电压大于与该第二电压相邻的任一第一电压。其中，该第二电压可以是超充电压，每个第二电压大于即将施加的第一电压。以图13为例，Vpass4大于La、Lb、Lc、和Ld中的最大值。
在本申请实施例提供的存储器200中，在每个该第二时间段内施加的该第二电压大于与该第二电压相邻的任一第一电压。将第二电压从“略大于即将施加的读取电压”，增大至“大于多个第一电压中的最大值”，为增大第二电压以实现清理沟道、缩短读取时间、提升数据可靠性等效果提供基础。
在一种可能的实施方式中，该第二电压被配置为导通该第一字线耦合的存储单元。其中，该第二电压的描述可以参照前述实施例中的第二电压的描述，本申请实施例在此不再赘述。
在本申请实施例提供的存储器200中，该第二电压被配置为导通该第一字线耦合的存储单元。将第一字线耦合的存储单元的超充电压从“略大于即将施加的读取电压”，增大至“被配置为导通该第一字线耦合的存储单元的第二电压”，为增大超充电压以实现清理沟道、缩短读取时间、提升数据可靠性等效果提供基础。
在一种可能的实施方式中，该外围电路230可以包括第一电压源和第二电压源。该第一电压源和该第二电压源的描述可以参照前述实施例中的描述，本申请实施例在此不再赘述。
在一种可能的实施方式中，该外围电路230还被配置为：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。其中，该预脉冲电压的描述可以参照前述实施例中的预脉冲电压的描述，本申请实施例在此不再赘述。
在本申请实施例提供的存储器200中，在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。如此，可以使用同一电压源提供该预脉冲电压和该第二电压，无需增大硬件成本。
在一种可能的实施方式中，该外围电路230还被配置为：在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。其中，该预脉冲电压的描述可以参照前述实施例中的预脉冲电压的描述，本申请实施例在此不再赘述。
在本申请实施例提供的存储器200中，在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。如此，可以使用同一电压源提供该恢复脉冲电压和该第二电压，无需增大硬件成本。
在一种可能的实施方式中，该外围电路230还被配置为：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压。在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压。在至少一个该第二时间段施加的该第二电压均相等。在至少一个该第二时间段施加的该第二电压与该预脉冲电压不相等、和/或该第二电压与该恢复脉冲电压不相等。
在一种可能的实施方式中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。其中，该读取过程的描述可以参照前述实施例中的描述，本申请实施例在此不再赘述。
在本申请实施例提供的存储器200中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。因此，该方案可以应用于存储器200读取数据的应用场景，在读取该第一字线耦合的存储单元的数据时，更好地清理沟道、缩短读取时间、提升数据可靠性。
在一种可能的实施方式中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。其中，该编程验证过程的描述可以参照前述实施例中的描述，本申请实施例在此不再赘述。
在本申请实施例提供的存储器200中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。因此，该方案可以应用于存储器200编程时验证数据的应用场景，在验证该第一字线耦合的存储单元的数据时，更好地清理沟道、缩短读取时间、提升数据可靠性。
在一种可能的实施方式中，该多个第一电压依次增大。在本申请实施例提供的存储器200中，该多个第一电压依次增大。如此，该方案可以应用于正向读取或正向验证的应用场景，在正向读取或正向验证的过程中，更好地清理沟道、缩短读取时间、提升数据可靠性。
在一种可能的实施方式中，该多个字线还包括第二字线，该第二字线与该第一字线相邻，该外围电路230还被配置为：在每个该第一时间段对该第二字线施加第三电压，该第三电压被配置为导通该第二字线耦合的存储单元。在每个该第二时间段对该第二字线施加第四电压，该第四电压被配置为导通该第二字线耦合的存储单元，该第四电压小于该第三电压。
其中，该第二字线、该第三电压、该第四电压的描述可以参照前述实施例中的第二字线、第三电压、第四电压的描述，本申请实施例在此不再赘述。
在本申请实施例提供的存储器200中，在每个该第一时间段对与第一字线相邻的第二字线施加第三电压，在每个该第二时间段对该第二字线施加小于该第三电压的第四电压。由于在每个第二时间段(第一字线超充时)，第二字线会被第一字线耦合，第二字线的电压实际上会升高。通过降低在第二时间段对第二字线施加的电压，抵消第二字线与第一字线耦合带来的读取导通电压干扰，防止第二字线耦合的存储单元的ESUM和E0变小，保证该存储器200的数据可靠性。
在一种可能的实施方式中，该多个字线还包括第三字线，该第三字线与该第一字线不相邻，该外围电路230还被配置为：在每个该第一时间段和每个该第二时间段对该第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。
其中，该第三字线、该第五电压的描述可以参照前述实施例中的第三字线、第五电压的描述，本申请实施例在此不再赘述。
在本申请实施例提供的存储器200中，对与该第一字线不相邻的第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。如此，可以使该第三字线耦合的存储单元导通，为位线检测到电流提供基础。
本申请实施例还提供了一种存储器的操作方法，图14为本申请实施例提供的一种存储器的操作方法的流程示意图一。该存储器200包括外围电路220、多个字线和多行存储单元，每行存储单元与一个字线耦合，该方法可以应用于外围电路220，该方法包括步骤S110和S120。
S110：在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压。
S120：在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，该第二电压被配置为导通该第一字线耦合的存储单元。
在一种可能的实施方式中，在每个该第二时间段内施加的该第二电压均相等。
在一种可能的实施方式中，该方法还包括：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。
在一种可能的实施方式中，该方法还包括：在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压均与该恢复脉冲电压相等。
在一种可能的实施方式中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。
在一种可能的实施方式中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。
在一种可能的实施方式中，该多个第一电压依次增大。
在一种可能的实施方式中，该多个字线还包括第二字线，该第二字线与该第一字线相邻，该方法还包括：在每个该第一时间段对该第二字线施加第三电压，该第三电压被配置为导通该第二字线耦合的存储单元。在每个该第二时间段对该第二字线施加第四电压，该第四电压小于该第三电压。
在一种可能的实施方式中，该多个字线还包括第三字线，该第三字线与该第一字线不相邻，该方法还包括：在每个该第一时间段和每个该第二时间段对该第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。
本申请实施例提供的存储器的操作方法可以应用于上述存储器200，以实现上述存储器200的功能和效果，由于在前述的存储器200实施例中，已经进行了详细说明，在此不再赘述。
本申请实施例还提供了一种存储器的操作方法，图15为本申请实施例提供的一种存储器的操作方法的流程示意图二。该存储器200包括外围电路230、多个字线和多行存储单元，每行存储单元与一个字线耦合，该方法可以应用于外围电路230，该方法包括步骤S210和S220。
S210：在多个第一时间段的每个第一时间段，对该多个字线中的第一字线施加一个第一电压。
S220：在该多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对该第一字线施加一个第二电压，在每个该第二时间段内施加的该第二电压均相等。
在一种可能的实施方式中，在每个该第二时间段内施加的该第二电压大于与该第二电压相邻的任一第一电压。
在一种可能的实施方式中，该第二电压被配置为导通该第一字线耦合的存储单元。
在一种可能的实施方式中，该方法还包括：在施加第一个该第一电压之前，对该第一字线施加预脉冲电压，在至少一个该第二时间段施加的该第二电压与该预脉冲电压相等。
在一种可能的实施方式中，该方法还包括：在施加最后一个该第一电压之后，对该第一字线施加恢复脉冲电压，在至少一个该第二时间段施加的该第二电压与该恢复脉冲电压相等。
在一种可能的实施方式中，该第一电压被配置为读取该第一字线耦合的存储单元的数据。
在一种可能的实施方式中，该第一电压被配置为在编程时验证该第一字线耦合的存储单元的数据。
在一种可能的实施方式中，该多个第一电压依次增大。
在一种可能的实施方式中，该多个字线还包括第二字线，该第二字线与该第一字线相邻，该方法还包括：在每个该第一时间段对该第二字线施加第三电压，该第三电压被配置为导通该第二字线耦合的存储单元。在每个该第二时间段对该第二字线施加第四电压，该第四电压被配置为导通该第二字线耦合的存储单元，该第四电压小于该第三电压。
在一种可能的实施方式中，该多个字线还包括第三字线，该第三字线与该第一字线不相邻，该方法还包括：在每个该第一时间段和每个该第二时间段对该第三字线施加第五电压，该第五电压被配置为导通该第三字线耦合的存储单元。
本申请实施例提供的存储器200的操作方法可以应用于上述存储器200，以实现上述存储器200的功能和效果，由于在前述的存储器200实施例中，已经进行了详细说明，在此不再赘述。
本申请实施例还提供了一种存储系统，该存储系统的结构可以参考图1中的存储系统10。该存储系统包括控制器100和上述实施例中的存储器200。该存储器200的数量可以是1个或多个。
控制器100至少可以包括接口(interface，I/F)电路、只读存储器read-onlymemory，ROM)、处理(processor)电路、加速器(accelerator)、缓存(buffer)、纠错引擎(Error Checking and Correcting Engine)、闪存控制(flash controller)电路等电路。
该存储器200可以包括上述实施例中的外围电路220或外围电路230，还可以包括多个字线和多行存储单元，每行存储单元与一个字线耦合。该外围电路220或外围电路230至少包括图2示出的输入/输出电路221、控制电路222、寄存器223、电压发生器224、行解码器225、列解码器226以及页缓冲器227等电路。该外围电路220或外围电路230可以被配置为接收来自控制器100的请求，该请求用于指示确定该第一字线耦合的存储单元的数据。
本申请实施例提供的存储系统10可以应用上述存储器200以实现上述存储器200的功能和效果，由于在前述的存储器200实施例中，已经进行了详细说明，在此不再赘述。
本申请实施例还提供一种电子设备。该电子设备的结构可以参照图16。该电子设备30可以包括处理器20和一个或多个图1中的存储系统10，处理器20和存储系统10可以通过总线耦合。该电子设备30的存储系统10可以包括上述控制器100和存储器200，该存储器200可以包括上述实施例中的外围电路220或外围电路230，还可以包括多个字线和多行存储单元，每行存储单元与一个字线耦合。该外围电路220或外围电路230可以用于执行上述方法实施例中对应的方法。
该电子设备30可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。
本申请实施例提供的电子设备30可以应用上述存储器200以实现上述存储器200的功能和效果，由于在前述的存储器200实施例中，已经进行了详细说明，在此不再赘述。
基于这样的理解，本申请实施例还提供一种包含指令的计算机可读存储介质，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或存储系统中的外围电路220或外围电路230执行本申请方法实施例中的步骤S110和S120，以及其他对应的全部或部分方法步骤。
应理解，说明书通篇中提到的“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一些实施例中”或“在另一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本公开各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
最后应说明的是：以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (35)

1.一种存储器，其特征在于，所述存储器包括外围电路、多个字线和多行存储单元，每行存储单元与一个字线耦合，所述外围电路被配置为：
在多个第一时间段的每个第一时间段，对所述多个字线中的第一字线施加一个第一电压；
在所述多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对所述第一字线施加一个第二电压，所述第二电压被配置为导通所述第一字线耦合的存储单元。
2.根据权利要求1所述的存储器，其特征在于，在每个所述第二时间段内施加的所述第二电压均相等。
3.根据权利要求1所述的存储器，其特征在于，所述外围电路还被配置为：
在施加第一个所述第一电压之前，对所述第一字线施加预脉冲电压，在至少一个所述第二时间段施加的所述第二电压与所述预脉冲电压相等。
4.根据权利要求1所述的存储器，其特征在于，所述外围电路还被配置为：
在施加最后一个所述第一电压之后，对所述第一字线施加恢复脉冲电压，在至少一个所述第二时间段施加的所述第二电压与所述恢复脉冲电压相等。
5.根据权利要求1所述的存储器，其特征在于，所述第一电压被配置为读取所述第一字线耦合的存储单元的数据。
6.根据权利要求1所述的存储器，其特征在于，所述第一电压被配置为在编程时验证所述第一字线耦合的存储单元的数据。
7.根据权利要求1所述的存储器，其特征在于，所述多个第一电压依次增大。
8.根据权利要求1所述的存储器，其特征在于，所述多个字线还包括第二字线，所述第二字线与所述第一字线相邻，所述外围电路还被配置为：
在每个所述第一时间段对所述第二字线施加第三电压，所述第三电压被配置为导通所述第二字线耦合的存储单元；
在每个所述第二时间段对所述第二字线施加第四电压，所述第四电压小于所述第三电压。
9.根据权利要求1所述的存储器，其特征在于，所述多个字线还包括第三字线，所述第三字线与所述第一字线不相邻，所述外围电路还被配置为：
在每个所述第一时间段和每个所述第二时间段对所述第三字线施加第五电压，所述第五电压被配置为导通所述第三字线耦合的存储单元。
10.一种存储器，其特征在于，所述存储器包括外围电路、多个字线和多行存储单元，每行存储单元与一个字线耦合，所述外围电路被配置为：
在多个第一时间段的每个第一时间段，对所述多个字线中的第一字线施加一个第一电压；
在所述多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对所述第一字线施加一个第二电压，在每个所述第二时间段内施加的所述第二电压均相等。
11.根据权利要求10所述的存储器，其特征在于，在每个所述第二时间段内施加的所述第二电压大于与所述第二电压相邻的任一第一电压。
12.根据权利要求10所述的存储器，其特征在于，所述第二电压被配置为导通所述第一字线耦合的存储单元。
13.根据权利要求10所述的存储器，其特征在于，所述外围电路还被配置为：
在施加第一个所述第一电压之前，对所述第一字线施加预脉冲电压，在至少一个所述第二时间段施加的所述第二电压与所述预脉冲电压相等。
14.根据权利要求10所述的存储器，其特征在于，所述外围电路还被配置为：
在施加最后一个所述第一电压之后，对所述第一字线施加恢复脉冲电压，在至少一个所述第二时间段施加的所述第二电压与所述恢复脉冲电压相等。
15.根据权利要求10所述的存储器，其特征在于，所述第一电压被配置为读取所述第一字线耦合的存储单元的数据。
16.根据权利要求10所述的存储器，其特征在于，所述第一电压被配置为在编程时验证所述第一字线耦合的存储单元的数据。
17.根据权利要求10所述的存储器，其特征在于，所述多个第一电压依次增大。
18.根据权利要求10所述的存储器，其特征在于，所述多个字线还包括第二字线，所述第二字线与所述第一字线相邻，所述外围电路还被配置为：
在每个所述第一时间段对所述第二字线施加第三电压，所述第三电压被配置为导通所述第二字线耦合的存储单元；
在每个所述第二时间段对所述第二字线施加第四电压，所述第四电压小于所述第三电压。
19.根据权利要求10所述的存储器，其特征在于，所述多个字线还包括第三字线，所述第三字线与所述第一字线不相邻，所述外围电路还被配置为：
在每个所述第一时间段和每个所述第二时间段对所述第三字线施加第五电压，所述第五电压被配置为导通所述第三字线耦合的存储单元。
20.一种存储器的操作方法，其特征在于，所述存储器包括外围电路、多个字线和多行存储单元，每行存储单元与一个字线耦合，所述方法包括：
在多个第一时间段的每个第一时间段，对所述多个字线中的第一字线施加一个第一电压；
在所述多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对所述第一字线施加一个第二电压，所述第二电压被配置为导通所述第一字线耦合的存储单元。
21.根据权利要求20所述的方法，其特征在于，在每个所述第二时间段内施加的所述第二电压均相等。
22.根据权利要求20所述的方法，其特征在于，所述方法还包括：
在施加第一个所述第一电压之前，对所述第一字线施加预脉冲电压，在至少一个所述第二时间段施加的所述第二电压与所述预脉冲电压相等。
23.根据权利要求20所述的方法，其特征在于，所述方法还包括：
在施加最后一个所述第一电压之后，对所述第一字线施加恢复脉冲电压，在至少一个所述第二时间段施加的所述第二电压与所述恢复脉冲电压相等。
24.根据权利要求20所述的方法，其特征在于，所述多个第一电压依次增大。
25.根据权利要求20所述的方法，其特征在于，所述多个字线还包括第二字线，所述第二字线与所述第一字线相邻，所述方法还包括：
在每个所述第一时间段对所述第二字线施加第三电压，所述第三电压被配置为导通所述第二字线耦合的存储单元；
在每个所述第二时间段对所述第二字线施加第四电压，所述第四电压小于所述第三电压。
26.根据权利要求20所述的方法，其特征在于，所述多个字线还包括第三字线，所述第三字线与所述第一字线不相邻，所述方法还包括：
在每个所述第一时间段和每个所述第二时间段对所述第三字线施加第五电压，所述第五电压被配置为导通所述第三字线耦合的存储单元。
27.一种存储器的操作方法，其特征在于，所述存储器包括外围电路、多个字线和多行存储单元，每行存储单元与一个字线耦合，所述方法包括：
在多个第一时间段的每个第一时间段，对所述多个字线中的第一字线施加一个第一电压；
在所述多个第一时间段中每相邻的两个第一时间段之间的第二时间段，对所述第一字线施加一个第二电压，在每个所述第二时间段内施加的所述第二电压均相等。
28.根据权利要求27所述的方法，其特征在于，在每个所述第二时间段内施加的所述第二电压大于与所述第二电压相邻的任一第一电压。
29.根据权利要求27所述的方法，其特征在于，所述第二电压被配置为导通所述第一字线耦合的存储单元。
30.根据权利要求27所述的方法，其特征在于，所述方法还包括：
在施加第一个所述第一电压之前，对所述第一字线施加预脉冲电压，在至少一个所述第二时间段施加的所述第二电压与所述预脉冲电压相等。
31.根据权利要求27所述的方法，其特征在于，所述方法还包括：
在施加最后一个所述第一电压之后，对所述第一字线施加恢复脉冲电压，在至少一个所述第二时间段施加的所述第二电压与所述恢复脉冲电压相等。
32.根据权利要求27所述的方法，其特征在于，所述多个第一电压依次增大。
33.根据权利要求27所述的方法，其特征在于，所述多个字线还包括第二字线，所述第二字线与所述第一字线相邻，所述方法还包括：
在每个所述第一时间段对所述第二字线施加第三电压，所述第三电压被配置为导通所述第二字线耦合的存储单元；
在每个所述第二时间段对所述第二字线施加第四电压，所述第四电压小于所述第三电压。
34.一种存储系统，其特征在于，所述存储系统包括控制器和如权利要求1至9任一项所述的存储器。
35.一种存储系统，其特征在于，所述存储系统包括控制器和如权利要求10至19任一项所述的存储器。
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