JP2004039055A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】制御信号を少なくして、電源投入後の初期化シーケンスおよびバーンイン工程の不良加速動作シーケンスの手順と内容とを自由に変更・設定する。
【解決手段】不揮発性半導体記憶装置は、所定データを電気的に書き換え可能な不揮発性メモリセルより構成されると共にメモリ内の所定の動作を実行させるコマンド列を書き込むコマンド列格納領域を備えるメモリセルアレイと、アドレス信号により前記メモリセルアレイを構成するメモリセルの選択を行なうデコード回路と、メモリセルアレイに格納された所定データおよびコマンド列を検知して増幅するセンスアンプ回路と、メモリセルアレイへのデータ書き込み、およびメモリセルアレイからのデータ読出しおよびデータ消去の動作をそれぞれ制御する制御回路を含むと共に、メモリセルアレイに書き込まれているコマンド列のコマンドコードを順次読み出して、そのコマンドをメモリ内で実行するためのコマンド列実行シーケンスを制御するシーケンス制御部と、を備える。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、特にメモリセルアレイ内にメモリ内の所定動作を実行させるコマンド列を書き込むコマンド列格納領域を備えると共に、シーケンス制御部がそのコマンド列を実行するためのコマンド列実行シーケンスを制御する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、電源投入後の半導体記憶装置の内部においては、装置内部に設けられた各種のレジスタに対する設定動作などの種々の初期化動作が行なわれている。従来、これらの初期化動作の手順と内容は、半導体記憶装置を製造したときから制御回路に搭載されているため、顧客の要求などにより変更しなければならなくなった場合には、制御回路を設計し直すことが必要となる。また、他の構成要素は同じであるが初期化動作の手順と内容のみが異なっている２種類の製品を開発する場合には、それぞれ別個に設計する必要があった。
【０００３】
さらに、初期不良を内包する半導体記憶装置を製品の中から除去するために、出荷試験前に全ての半導体記憶装置に対して、数時間ないし数十時間の初期不良加速（以下、バーンインという）工程の処理が行なわれる。このバーンイン工程の処理コストを低減させるためには、バーンイン工程に使用されるテスト装置の発生信号線数を少なくすることが重要である。最近の半導体記憶装置は内部バーンイン用テスト回路を予め備えておき、少ない制御信号でバーンイン工程を行なえるようにするようにしている。
【０００４】
バーンイン用テスト回路で行なえる不良加速動作シーケンスの手順と内容は半導体記憶装置の回路内に予め形成されているため、実施できる不良加速動作の自由度が低く、回路内に形成されたもの以外の手順と内容について不良加速動作を行ないたい場合には、バーンイン用テスト回路を設計し直さなければならなかった。
【０００５】
また、本願の出願人は、不揮発性メモリセルの特定のメモリセルアレイに初期設定データを予め記憶させておくようにした「不揮発性半導体記憶装置」を既に提案している（特開２００１−１７６２９０号公報参照）。この不揮発性半導体記憶装置においては、メモリセルアレイ１の特定の領域に初期設定データが書き込まれる初期設定データ領域３が設けられている。この初期設定データは、通常のデータ読み出しと同じデコード回路とセンスアンプ回路により読み出すことができ、書込み、消去の動作制御を行なう制御回路は、例えば電源投入を検知してメモリセルアレイの初期設定データ領域に書き込まれた初期設定データを読み出して、これを初期設定データラッチ回路に転送制御するように予めプログラミングされている。
【０００６】
この先行する提案は、初期設定データを記憶するための回路をメモりセルアレイ本体とは別の領域に設ける必要をなくし、デコード回路やセンスアンプをメモリセルアレイ本体と共有できるようにしたものであるが、読出し、書込み、消去等のコマンドそのものを記憶しているものではない。
【０００７】
【発明が解決しようとする課題】
本発明は上記事情を考慮してなされたものであり、電源投入後の初期化シーケンスの手順と内容とを自由に変更可能とすると共に、バーンイン工程において用いる制御信号を少なくすることができ、しかも不良加速動作シーケンスの手順と内容とを自由に設定することができる不揮発性半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の基本構成に係る不揮発性半導体記憶装置は、所定データを電気的に書き換え可能な不揮発性メモリセルより構成されると共に、メモリ内の所定の動作を実行させるコマンド列を書き込むコマンド列格納領域を備えるメモリセルアレイと、アドレス信号により前記メモリセルアレイを構成するメモリセルの選択を行なうデコード回路と、前記メモリセルアレイに格納された前記所定データおよび前記コマンド列を検知して増幅するセンスアンプ回路と、前記メモリセルアレイへのデータ書き込み、および前記メモリセルアレイからのデータ読出しおよびデータ消去の動作をそれぞれ制御する制御回路を含むと共に、前記メモリセルアレイに書き込まれている前記コマンド列のコマンドコードを順次読み出して、そのコマンドをメモリ内で実行するためのコマンド列実行シーケンスを制御するシーケンス制御部と、を備えることを特徴としている。
【０００９】
上記基本構成において、前記シーケンス制御部は、前記コマンド列実行シーケンスの中に前記コマンド列格納領域から読み出してきた前記コマンド列が予め定められたシーケンスの終了を示すコマンドコードを含むときに、前記コマンド列実行シーケンスを終了させるように制御するようにしても良い。また、上記基本構成において、前記シーケンス制御部は、前記コマンド列実行シーケンスが開始してから終了するまでの間は、外部に対してビジー信号を出力するようにしても良い。
【００１０】
また、上記基本構成において、前記シーケンス制御部は、電源が投入されたことを検知したときに自動的に前記コマンド列実行シーケンスが実行されるように制御する第１の詳細構成のようにしても良い。さらに、この第１の詳細構成において、前記シーケンス制御部は、外部信号入力用の信号ピンの特定の論理状態に基づいて、電源が投入されたことを検知したときに自動的に前記コマンド列実行シーケンスを自動的に開始するかしないのかを決定するようにしても良い。
【００１１】
また、上記基本構成において、前記シーケンス制御部は、特別なコマンドを外部から入力することにより、前記コマンド列実行シーケンスを開始することを特徴としても良い。さらに、この構成において、前記シーケンス制御部は、外部信号入力用の信号ピンの特定の論理状態に基づいて、前記コマンド列実行シーケンスを開始するのかしないのかを決定するようにしても良い。
【００１２】
また、上記基本構成において、前記シーケンス制御部は、特別なコマンドを外部から入力することにより開始されると共に前記コマンド列格納領域に格納された内容を書き込むための書込みテストモードを備えるようにしても良い。また、上記基本構成において、前記シーケンス制御部は、特別なコマンドを外部から入力することにより開始されると共に前記コマンド列格納領域に格納された内容を読み出すための読出しテストモードを備えるようにしても良い。また、上記基本構成において、前記シーケンス制御部は、特別なコマンドを外部から入力することにより開始されると共に前記コマンド列格納領域に格納された内容を消去するための消去テストモードを備えるようにしても良い。
【００１３】
また、上記基本構成において、前記コマンド列格納領域に書き込まれた前記コマンドコードは、コマンドの実行に必要なアドレスデータを含んでいてもよい。また、上記基本構成において、前記コマンド列格納領域に書き込まれた前記コマンドコードは、前記不揮発性メモリセルに書き込むデータよりなるコマンドコードを含んでいても良い。さらに、上記基本構成において、前記コマンド列格納領域に書き込まれた前記コマンドコードは、初期設定データラッチに書き込むデータよりなるコマンドコードを含んでいても良い。
【００１４】
また、上記基本構成において、前記シーケンス制御部は、外部信号入力用の信号ピンの特定の論理状態を変更することにより、前記コマンド列実行シーケンスを終了させるように制御するようにしても良い。
【００１５】
また、上記基本構成において、前記コマンド列格納領域に格納された前記コマンドコードは、そのコマンドコードの有用性を確認するためのコマンドコード参照データよりなるコマンドコードを含み、前記シーケンス制御部は、前記コマンドコード参照データよりなるコマンドコードに基づいてその有用性が確認された前記コマンドコードのみを使用して前記コマンド列実行シーケンスの実行を制御するようにしても良い。さらに、このような構成において、前記コマンドコード参照データよりなるコマンドコードは、前記コマンドコードに対してその各ビット毎に相補的な関係にあるデータよりなるコマンドコードであっても良い。
【００１６】
また、上記基本構成において、前記コマンド列格納領域は、この領域に格納されているコマンドコードの所定単位毎に有効か否かを判定するための参照データをも格納し、前記シーケンス制御部は、前記所定単位毎に前記コマンドデータと前記参照データとを判定して有効であるときのみコマンド列実行シーケンスを継続し、判定結果が有効でないときにはコマンド列実行シーケンスを終了させる判定回路をさらに備えていても良い。
【００１７】
さらに、上記第１の詳細構成において、前記シーケンス制御部に含まれる前記制御回路は、この装置の電源が投入されたことを検知してパワーオンリセットを掛けるパワーオンリセット回路からのリセット信号を入力して、入力後に一定時間を待機した後に外部からのコマンド入力を停止して内部でのコマンド列実行シーケンスを開始するようにしても良い。
【００１８】
また、上記基本構成において、前記コマンド列格納領域は、この領域に格納されているコマンドコードの所定単位毎に有効か否かを判定するための参照データをさらに格納し、前記シーケンス制御部は、前記所定単位毎に前記コマンドデータと前記参照データとを判定して有効であるときのみコマンド列実行シーケンスを継続し、判定結果が有効でないときにはコマンド列実行シーケンスを終了させる判定回路をさらに備えるようにした第２の詳細構成のようにしても良い。
【００１９】
さらに、上記第２の詳細構成において、前記シーケンス制御部は、前記コマンド列格納領域から読み出したコマンドコードがコマンドバッファに転送されるべきコマンドか、アドレスバッファに転送されるべきコマンドか、データレジスタに転送されるべきコマンドかを識別するコード識別回路をさらに備える第３の詳細構成のようにしても良い。
【００２０】
また、上記第３の詳細構成において、前記コード識別回路の識別により前記コマンド列格納領域から読み出されたコマンドがこの装置の初期設定を行なうための初期設定データである場合に初期設定データと識別されたコマンドコードとを記憶する初期設定データラッチをさらに備えるようにしても良い。
【００２１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明に係るデータ位置変換装置の実施形態について詳細に説明する。まず、図１のブロック図を用いて、本発明の基本構成である第１実施形態に係る不揮発性半導体記憶装置について説明する。
【００２２】
図１は、この発明の第１実施形態によるＥＥＰＲＯＭの構成を示している。メモリセルアレイ１は、電気的に書き換え可能な不揮発性メモリセルをマトリクス状に配置して構成されている。不揮発性メモリセルは、浮遊ゲートと制御ゲートとが積層されたスタックド・ゲート（Ｓｔａｃｋｅｄ　Ｇａｔｅ）型のＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ−ｌａｙｅｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造を有するものである。メモリセルアレイ１のコマンド列格納領域２は、半導体記憶装置に実行させるコマンド列を書き込む領域として予め定められており、メモリ外部の演算処理手段の助けを借りることなく、初期設定などのメモリ内の所定の動作を実行させるコマンド列を書き込んでいるものである。
【００２３】
ここで、この明細書において、コマンド列とは、実行されるコマンドコードがその実行順に並べられた列のことをいい、このコマンドコードとしては、メモリセルアレイから読み出される通常のコマンドばかりでなく、テストなどの目的のために用意されている、通常動作とは異なる動作を行なわせるテストモード設定用のコマンドなども含まれる。また、コマンド列の構成要素としては、メモリの動作に際して必要なアドレスおよびデータも含まれる。例えば、メモリセルアレイ１への書き込み動作を考えた場合、書き込み領域を指定するためのアドレスや書き込む内容に関するデータも必要であり、これらのアドレスやデータなどのようにコマンドと密接不可分の関係を有するデータについても広義のコマンドであるものと考えている。
【００２４】
図２は、メモリセルアレイ１の具体的な構成例を示している。この例においては、３２個のメモリセルアレイが直列に接続されてＮＡＮＤセルユニットを構成している。ワード線ＷＬが共通に配設された複数のＮＡＮＤセルユニットにおいては、データ消去の最小単位となるセルブロックが構成されており、複数のセルブロックＢ０，Ｂ１，…，Ｂｎがビット線ＢＬを共通にして配置されている。このようなメモリセルアレイ１のうち、例えばセルブロックＢｎが、コマンド列を記憶するためのコマンド列格納領域２として設定されている。
【００２５】
コマンド列格納領域２は、通常動作においては外部からデータの書き込み消去ができず、テストモードでのみアクセス可能である。したがって、通常動作中にコマンド列データが破壊されるようなことはない。このテストモードが設定されたときには、コマンド列格納領域２に対する読み出し、書き込み動作および消去動作が、通常の読み出し動作、書き込み動作および消去動作と同様の手順により行なうことができるようにしておくことが好ましい。
【００２６】
コマンド列格納領域２の最小単位は、例えばＮＡＮＤ型ＥＥＰＲＯＭにおいては、消去最小単位であるＮＡＮＤセルブロックである。この場合、本体セルと同じ構成であるため、レイアウトや回路動作については通常ＮＡＮＤセルブロックと同様であり、設計が容易である。これに対して、コマンド列データ領域をもっと小さくしたい場合は、通常のＮＡＮＤセルブロックに比べてワード線の少ないセルブロック構成としてもよい。この場合は、本体セルブロックと同じとする場合よりも、コマンド列格納領域の占有面積を小さくすることができる。
【００２７】
再び図１に従い構成を説明すると、Ｉ／Ｏバッファ８，コマンドバッファ９，アドレスバッファ１０，コマンドデコーダ１１，制御回路１２，Ｉ／Ｏコントロール回路１３，判定回路１４は、シーケンス制御部１６を構成している。また、パワーリセットオン回路１５は、不揮発性半導体記憶装置に電源が投入されたことを検知するために設けられている。
【００２８】
メモリセルアレイ１のビット線ＢＬは、センスアンプ回路４を介してデータレジスタ５に接続されている。メモリセルアレイ１のビット線ＢＬおよびワード線ＷＬを選択するために、カラムデコーダ６およびロウデコーダ３が設けられている。半導体記憶装置の動作に必要なコマンド、アドレスおよびデータは、通常外部からＩ／Ｏバッファ８に入力され、Ｉ／Ｏコントロール回路１３に入力された信号に応じて、コマンドはコマンドバッファ９に、アドレスはアドレスバッファ１０に、データはデータレジスタ５にそれぞれ取り込まれる。
【００２９】
アドレスバッファ１０により発生されたロウアドレス信号、カラムアドレス信号は、それぞれロウデコーダ３、カラムデコーダ６でデコードされて、メモリセルの選択がなされる。データの書き込み、消去に用いられる各種の高電圧は昇圧回路により構成された高電圧発生回路７により発生される。コマンドバッファ９に取り込まれたコマンドは、コマンドデコーダ１１でデコードされて、制御回路１２によってデータの書き込み、消去、読み出しのシーケンス制御が行なわれている。
【００３０】
通常、ＥＥＰＲＯＭにおいては、データ書き込み時には、選択されたメモリセルの書き込み状態を確認するベリファイ動作を行ない、書き込みが不十分なメモリセルに対しては再度の書き込みを行なうという制御がなされている。データの消去時にも、同様にして選択されたブロックの消去状態を確認するベリファイ動作を行なって、消去不十分な場合には再度消去を行なうという制御がなされている。書き込みコマンドまたは消去コマンドを受けて、上述した一連の書き込みまたは消去の制御を行なうのが、制御回路１２である。
【００３１】
コマンド列格納領域２へのコマンド列の書き込みは、例えば、ウェハテスト工程中、もしくはチップをパッケージングした後のテスト工程中に特定のコマンド入力により実現されるテストモードのもとで行なっている。メモリ容量や仕様に関するコード、メーカコード等のチップ情報（ＩＤコード）や、上述した先行提案のように、初期設定データを書き込む領域をメモリセルアレイ１に有する場合に、それらのコードやデータを書き込むのと同じ工程で書き込みを行なうことができる。
【００３２】
ロウデコーダ３およびカラムデコーダ６は、コマンド列格納領域２を含めてメモリセルアレイ１の全体をアクセス可能に構成されているが、通常のデータ書き込み、読み出し、消去動作においは、コマンド列格納領域２にはアドレスが割り当てられておらず、外部アドレスによりコマンド列格納領域２を指定することはできない。したがって、特定のコマンドを入力したときのみ、制御回路１２はアドレスバッファ１０を制御してコマンド列格納領域２をアクセスするのに必要な内部アドレスを発生させ、これによりコマンド列格納領域２にコマンド列データを書き込むことができるようになっている。
【００３３】
このように、コマンド列データがメモリセルアレイ１のコマンド列格納領域２に記憶されたこの第１実施形態によるＥＥＰＲＯＭにおいては、電源投入後または特別なコマンドが入力されたときに、コマンド列格納領域２に書き込まれたコマンド列データを順次読み出して、そのコマンドを実行するシーケンスが自動的に開始されることになる。
【００３４】
はじめに、電源投入後に自動的にコマンド列実行シーケンスが開始される場合について説明する。電源が投入されると、パワーオンリセット回路１５により電源投入が検知される。この検知を受けて、制御回路１２は、電源安定化のための一定の待ち時間の後に、読み出しモードに設定されて、引き続きコマンド列格納領域２をスキャンするために順次インクリメントされる内部アドレスをアドレスバッファ１０から発生させる。このコマンド列格納領域２をアクセスする内部アドレスは、前述のように通常の動作では割り当てられていない。
【００３５】
内部アドレスはロウデコーダ３およびカラムデコーダ６によってデコードされて、その結果選択されたコマンド列格納領域２のコマンド列データは、センスアンプ回路４により読み出されてデータレジスタ５に転送保持される。データレジスタ５から順次データバスＢＵＳを介して、コマンドバッファにコマンドが転送され、コマンドデコーダ１１でデコードされ、制御回路１２によりコマンドが実行される。コマンド列実行シーケンスが実行されている間は、制御回路１２は、Ｒ／Ｂピンを介して外部アクセス禁止を知らせるレディ／ビジー信号（＝Ｌ）を出力する。
【００３６】
図３は、上述した電源投入後にコマンド列実行シーケンスが実行される制御フローの例を示している。パワーリセット回路１５が電源投入を検知すると、パワーオンリセットが掛けられて（ステップＳ１）、一定時間の待機の後（ステップＳ２）、Ｒ／Ｂピンをビジー（Ｂｕｓｙ）状態にセットする（ステップＳ３）。その後、コマンド列データを順次読み出して実行し（ステップＳ４）、全てのコマンドを実行してコマンド列実行シーケンスを終了すると、Ｒ／Ｂピンをレディ（Ｒｅａｄｙ）状態にセットする（ステップＳ５）。
【００３７】
この第１実施形態においては、コマンド列実行シーケンスが終了するのは、シーケンス終了のための特別なコマンドが読み出されてきた時、コマンド列格納領域２をスキャンするための内部アドレスが領域最後のアドレスに達した時、もしくは読み出されたコマンドコードが判定回路１４により有効でないと判定された時である。コマンド列実行シーケンス（ステップＳ４）においては、コマンド列データ格納領域として予め定められたページのページ読み出しが行なわれ、順次コマンドが実行されていく。
【００３８】
図４は、コマンド列実行シーケンス（ステップＳ４）の制御フローの一例を示したものである。まず、ロウアドレスをコマンド列格納領域２の先頭アドレスにセット（ステップＳ１０）し、カラムアドレスはリセットにより初期化して（ステップＳ１１）、セルアレイからコマンド列を読み出して、データレジスタ５へと転送して格納（ステップＳ１２）する。データレジスタ５に格納された１ページ分のコマンド列データのうち、カラムアドレスで指定される最初の１バイトのコマンドコードおよびコマンドコードの有効性を判定するためのデータを取り出し（ステップＳ１３）、コマンドコードの有効性の判定が行われる（ステップＳ１４）。
【００３９】
コマンド列格納領域には、例えば１バイト毎にコマンドコードとそのコマンドコードが有効か否かを判定するための参照データとが交互に書き込まれており、判定回路１４において判定作業が行なわれる。判定の結果、有効でないものと判定された場合には、コマンド列実行シーケンスは終了する。このような処理を行なうことにより、コマンド列の読み出し失敗により誤ったコマンドが実行されるのを防ぐことができる。
【００４０】
コマンドコードが有効であると判定された場合、コマンドコードはコマンドバッファ９に転送され（ステップＳ１５）、コマンドデコーダ１１でデコードされ（ステップＳ１６）、制御回路１２に引き渡される。コマンドがシーケンス終了を示すコマンドあるか判定作業が行われ（ステップＳ１７）、終了コマンドである場合はコマンド列実行シーケンス終了し、そうでない場合はコマンドを実行する（ステップＳ１８）。
【００４１】
実行するコマンドが、書き込み動作等に用いるアドレスを入力するためのコマンドであった場合、またはセルアレイ等に書き込むデータを入力するコマンドであった場合は、ステップＳ１８において、それぞれ図５、図６に示したようなフローの制御が行われる。
【００４２】
アドレスを入力するためのコマンドであった場合（図５）、カラムアドレスをインクリメントして、データレジスタ５に格納されているデータから次のコマンドコードおよびその参照データを取り出して、判定回路１４によりコマンドコードが有効であるか否かを確認する。有効であるものと判定された場合には、コマンドコードはアドレスバッファ１０に転送され、有効でないもの判定された場合には、コマンド列実行シーケンスを終了する。この処理が必要なアドレスの分だけ繰り返される。
【００４３】
書き込むデータを入力するコマンドであった場合（図６）も、図５と同様な動作が行なわれるが、データの有効性が確認された場合にコマンドコードがアドレスバッファ１０でなく、データレジスタ５に転送されるように構成されている点で異なっている。
【００４４】
コマンドの実行が終了すると、カラムアドレスをインクリメント（ステップＳ１９）し、カラムアドレスが最終カラムアドレスを越えているかを判定し（ステップＳ２０）、越えていない場合はステップＳ１３まで戻って、シーケンス終了するまで同様の動作を繰り返す。カラムアドレスが最終カラムアドレスを越えている場合は、ロウアドレスをインクリメントし（ステップＳ２１）、ロウアドレスが最終ロウアドレスを越えているかの判定を行なう（ステップＳ２２）。越えていない場合はステップＳ１１まで戻ってシーケンス終了するまで同様の動作を繰り返し、越えている場合は、コマンド列実行シーケンスを終了する。
【００４５】
コマンド列実行シーケンスを終了すると、Ｒ／Ｂ＝Ｈ（レディ状態）として、外部からのコマンドを受け付けて、通常の読み出し、書き込みおよび消去動作が可能な状態になる。
【００４６】
図７は、電源投入の検知によってでなく、外部から特定のコマンドを入力することによってコマンド列実行シーケンスが開始される場合の制御フローを示している。この場合、コマンドと共にロウアドレス情報も入力し、そのロウアドレスをコマンド列実行シーケンスを行なう時の領域先頭ロウアドレスとして用いるようにしてもよい。そうすることで、コマンド列格納領域をいくつかの領域に分けてそれぞれに異なる動作シーケンスのコマンド列を書き込んでおき、そのうちの１つのコマンド列を選択してコマンド列実行シーケンスを開始することが可能になる。コマンド列実行シーケンス（ステップＳ５２）の制御フローは、図４で示されているフローと同じである。
【００４７】
この発明の第１実施形態においては、好ましくは、特別な外部信号ピン（図１中のＥＮＢｎピン）の論理状態（この例では“Ｈ”）によって、上述の電源投入検知によるコマンド列実行シーケンスの開始、および外部コマンド入力によるコマンド列実行シーケンスの開始が禁止できるようになっている。
【００４８】
次に、この発明の第２実施形態に係る不揮発性半導体記憶装置について説明する。図８は、第２実施形態によるＥＥＰＲＯＭの構成を示している。図１に示された第１実施形態と対応する部分には、図１と同じ符号を付して詳細な説明を省略する。この第２実施形態においては、コマンド列格納領域から読み出されたコマンドコードが、コマンドバッファ９に転送すべきコマンドなのか、アドレスバッファ１０に転送すべきアドレスなのか、或いはデータレジスタ５や初期設定データラッチ１７に転送すべきデータなのかを判別するコマンドコード識別回路１８を備えている。
【００４９】
また、高電圧発生回路７が生成する電圧レベルを調節する初期設定データや、メモリセルへの書き込み時における書き込みパルス最大数の初期設定データなどの初期設定データを保持している初期設定データラッチ１７を備えている。初期設定データの内容は、特別なコマンド入力により書き換えることができるようになっている。
【００５０】
この第２実施形態においては、外部からＩ／Ｏバッファ８に入力されたコマンドコードを、ＣＬＥピン＝Ｈの時はコマンドバッファ９に転送、ＡＬＥピン＝Ｈのときはアドレスバッファ１０に転送し、また、ＣＬＥピンとＡＬＥピンのいずれも“Ｌ”のときは直前に実行されたコマンドに応じてデータレジスタや初期設定データラッチ１７に転送するようになっている。
【００５１】
コマンド列実行シーケンスにおいて、コマンド列格納領域から読み出したコマンドコードを実行する時には、コマンドコードの転送先を決めるのに識別コードを用いる。この実施の形態においては、１つのコマンドは、識別コードとコマンドコードおよびコマンドコード判定用参照データの３つの１バイトコードで構成されており、コマンド列格納領域２には、その３バイトからなるコードの組がコマンド実行順に書き込まれている。識別コードに対しては有効性を確認する為の参照データを用意していないが、参照データを用意すれば誤った識別を防ぐことができる。また、この実施の形態においては識別コード１バイト中の２ビットしか識別用途に用いていないが、残りの６ビットを有効性判断の参照データと用いても良い。
【００５２】
この第２実施形態のＥＥＰＲＯＭにおいても第１実施形態のＥＥＰＲＯＭと同様に、電源投入後に自動的に、または、特別なコマンドが外部から入力されたときに、コマンド列格納領域２に書き込まれたコマンド列データを順次読み出し、そのコマンドを実行するシーケンスが自動的に開始されるようになっている。すなわち、制御フロー図３および図７で表されるフローの通りの動作をする。第１実施形態と異なっている点は、制御フローを示す図３におけるステップＳ４、および制御フローを示す図７におけるステップＳ５２のコマンド列実行シーケンスの処理部分である。
【００５３】
図９は、この第２実施形態におけるコマンド列実行シーケンスの制御フローを示すものである。まず、ロウアドレスをコマンド列格納領域２の先頭アドレスにセット（ステップＳ６０）し、カラムアドレスはリセット初期化して（ステップＳ６１）、セルアレイからコマンド列を読み出してデータレジスタ５に転送格納（ステップＳ６２）する。ここまでは、上述した第１実施形態の図４と同様である。続いて、データレジスタ５に格納された１ページ分のコマンド列データのうち、カラムアドレスで指定される最初の１バイトの識別コードを取り出し（ステップＳ６３）、コマンドコードを識別するコード識別回路１８において識別動作が行われる（ステップＳ６４）。
【００５４】
図１０に示すように、この具体例においては、識別コードが１のときには、識別コードに続いて記憶されているコマンドコードを、コマンドバッファ９に転送する。すなわち、ステップＳ７０のようにカラムアドレスをインクリメントし、ステップＳ７１のようにコマンドコードおよび参照用データを取り出し、ステップＳ７２のように判定回路にて有効性が確認されるとコマンドコードをコマンドバッファ９に転送する。引き続き、ステップＳ７３において、コマンドデコーダ１１にてコマンドコードをデコードし、ステップＳ７４において、コマンドがシーケンス終了コマンドでないと判断した場合に、コマンドを実行する（ステップＳ７５）。コマンドの実行が終了すると、図９のステップＳ６５に戻る。
【００５５】
識別コードが２の時は、図１１に示すように、識別コードに続いて記憶されているコマンドコードを、アドレスバッファに転送する。すなわち、ステップＳ８０においてカラムアドレスをインクリメントし、ステップＳ８１においてコマンドコードおよび参照用データを取り出し、判定回路にて有効性が確認（ステップＳ８２）されるとコマンドコードをアドレスバッファ１０に転送する。転送後、図９のステップＳ６５に戻る。
【００５６】
識別コードが０の時は、図１２に示すように、識別コードに続いて記憶されているコマンドコードを、直前に実行されたコマンドの内容に応じて、データレジスタ５もしくは初期設定データラッチ１７に転送する。すなわち、カラムアドレスをインクリメント（ステップＳ９０）し、コマンドコードおよび参照用データを取り出し（ステップＳ９１）、判定回路にて有効性が確認（ステップＳ９２）されるとコマンドコードを、直前に実行されたコマンドの内容に応じて、データレジスタ５もしくは初期設定データラッチ１７に転送する。転送後は、図９のステップＳ６５に戻る。
【００５７】
ステップＳ６５からステップＳ６８までは、先の実施の形態の図４中のステップＳ１９からステップＳ２２までと全く同じである。カラムアドレスをインクリメント（ステップＳ６５）し、カラムアドレスが最終カラムアドレスを越えているかを判定し（ステップＳ６６）、越えていない場合はステップＳ６３まで戻って、シーケンス終了するまで同様の動作を繰り返す。カラムアドレスが最終カラムアドレスを越えている場合は、ロウアドレスをインクリメントし（ステップＳ６７）、ロウアドレスが最終ロウアドレスを越えているかの判定を行なう（ステップＳ６８）。越えていない場合はステップＳ６１まで戻ってシーケンス終了するまで同様の動作を繰り返し、越えている場合は、コマンド列実行シーケンスを終了する。
【００５８】
コマンド列実行シーケンスを終了すると、Ｒ／Ｂ＝Ｈ（レディ状態）として、外部からのコマンドを受け付けて、通常の読み出し、書き込みおよび消去動作が可能な状態になる。
【００５９】
【発明の効果】
以上詳細に説明したように、本発明に係る不揮発性半導体記憶装置によれば、メモリセルアレイ内にメモリ内の所定動作を実行させるコマンド列を書き込むコマンド列格納領域を備えると共に、制御回路がそのコマンド列を実行するためのコマンド列実行シーケンスを制御するようにしたので、電源投入後の初期化シーケンスの手順と内容とを自由に変更可能とすると共に、バーンイン工程において用いる制御信号を少なくすることができ、しかも不良加速動作シーケンスの手順と内容とを自由に設定することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の基本構成を示すブロック図である。
【図２】図１に示された第１実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの詳細な構成を示すブロック図である。
【図３】電源投入後のコマンド列実行シーケンスの制御フローを示すフローチャートである。
【図４】図３のコマンド列実行シーケンスの詳細な制御フローを示すフローチャートである。
【図５】実行するコマンドが書き込み動作等に用いる特定のアドレスである場合のコマンド列実行シーケンスの制御フローを示すフローチャートである。
【図６】実行するコマンドがセルアレイ等に書き込むデータを入力するコマンドである場合のコマンド列実行シーケンスの制御フローを示すフローチャートである。
【図７】外部から特定のコマンドを入力することによってコマンド列実行シーケンスが開始される場合の制御フローを示すフローチャートである。
【図８】本発明の第２実施形態に係る不揮発性半導体記憶装置の基本構成を示すブロック図である。
【図９】図８に示された第２実施形態に係る記憶装置のコマンド列実行シーケンスの詳細な制御動作を示すフローチャートである。
【図１０】コマンドコード判別回路の識別動作の具体例で識別コードが１のときの詳細な制御フローを示すフローチャートである。
【図１１】実行するコマンドが書き込み動作等に用いる特定のアドレスである場合のコマンド列実行シーケンスの制御フローを示すフローチャートである。
【図１２】実行するコマンドがセルアレイ等に書き込むデータを入力するコマンドである場合のコマンド列実行シーケンスの制御フローを示すフローチャートである。
【符号の説明】
１　メモリセルアレイ
２　コマンド列格納領域
３　ロウデコーダ
４　センスアンプ
５　データレジスタ
６　カラムデコーダ
７　高電圧生成回路
８　Ｉ／Ｏバッファ
９　コマンドバッファ
１０　アドレスバッファ
１１　コマンドデコーダ
１２　制御回路
１３　Ｉ／Ｏ制御回路
１４　判定回路
１５　パワーオンリセット回路
１６　シーケンス制御部
１７　初期設定データラッチ
１８　コード識別回路

Claims (21)

1. 所定データを電気的に書き換え可能な不揮発性メモリセルより構成されると共に、メモリ内の所定の動作を実行させるコマンド列を書き込むコマンド列格納領域を備えるメモリセルアレイと、
   アドレス信号により前記メモリセルアレイを構成するメモリセルの選択を行なうデコード回路と、
   前記メモリセルアレイに格納された前記所定データおよび前記コマンド列を検知して増幅するセンスアンプ回路と、
   前記メモリセルアレイへのデータ書き込み、および前記メモリセルアレイからのデータ読出しおよびデータ消去の動作をそれぞれ制御する制御回路を含むと共に、前記メモリセルアレイに書き込まれている前記コマンド列のコマンドコードを順次読み出して、そのコマンドをメモリ内で実行するためのコマンド列実行シーケンスを制御するシーケンス制御部と、
   を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記シーケンス制御部は、前記コマンド列実行シーケンスの中に前記コマンド列格納領域から読み出してきた前記コマンド列が予め定められたシーケンスの終了を示すコマンドコードを含むときに、前記コマンド列実行シーケンスを終了させるように制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記シーケンス制御部は、前記コマンド列実行シーケンスが開始してから終了するまでの間は、外部に対してビジー信号を出力することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記シーケンス制御部は、電源が投入されたことを検知したときに自動的に前記コマンド列実行シーケンスが実行されるように制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 前記シーケンス制御部は、外部信号入力用の信号ピンの特定の論理状態に基づいて、電源が投入されたことを検知したときに自動的に前記コマンド列実行シーケンスを自動的に開始するかしないかを決定することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記シーケンス制御部は、特別なコマンドを外部から入力することにより、前記コマンド列実行シーケンスを開始することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
7. 前記シーケンス制御部は、外部信号入力用の信号ピンの特定の論理状態に基づいて、前記コマンド列実行シーケンスを開始するかしないかを決定することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
8. 前記シーケンス制御部は、特別なコマンドを外部から入力することにより開始されると共に、前記コマンド列格納領域に格納された内容を書き込むための書込みテストモードを備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
9. 前記シーケンス制御部は、特別なコマンドを外部から入力することにより開始されると共に、前記コマンド列格納領域に格納された内容を読み出すための読出しテストモードを備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
10. 前記シーケンス制御部は、特別なコマンドを外部から入力することにより開始されると共に、前記コマンド列格納領域に格納された内容を消去するための消去テストモードを備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
11. 前記コマンド列格納領域に書き込まれた前記コマンドコードは、コマンドの実行に必要なアドレスデータを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
12. 前記コマンド列格納領域に書き込まれた前記コマンドコードは、前記不揮発性メモリセルに書き込むデータよりなるコマンドコードを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
13. 前記コマンド列格納領域に書き込まれた前記コマンドコードは、初期設定データラッチに書き込むデータよりなるコマンドコードを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
14. 前記シーケンス制御部は、外部信号入力用の信号ピンの特定の論理状態を変更することにより、前記コマンド列実行シーケンスを終了させるように制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
15. 前記コマンド列格納領域に格納された前記コマンドコードは、そのコマンドコードの有用性を確認するためのコマンドコード参照データよりなるコマンドコードを含み、前記シーケンス制御部は、前記コマンドコード参照データよりなるコマンドコードに基づいてその有用性が確認された前記コマンドコードのみを使用して前記コマンド列実行シーケンスの実行を制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
16. 前記コマンドコード参照データよりなるコマンドコードは、前記コマンドコードに対してその各ビット毎に相補的な関係にあるデータよりなるコマンドコードであることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
17. 前記コマンド列格納領域は、この領域に格納されているコマンドコードの所定単位毎に有効か否かを判定するための参照データをも格納し、前記シーケンス制御部は、前記所定単位毎に前記コマンドデータと前記参照データとを判定して有効であるときのみコマンド列実行シーケンスを継続し、判定結果が有効でないときにはコマンド列実行シーケンスを終了させる判定回路をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
18. 前記シーケンス制御部に含まれる前記制御回路は、この装置の電源が投入されたことを検知してパワーオンリセットを掛けるパワーオンリセット回路からのリセット信号を入力して、入力後に一定時間を待機した後に外部からのコマンド入力を停止して内部でのコマンド列実行シーケンスを開始することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
19. 前記コマンド列格納領域は、この領域に格納されているコマンドコードの所定単位毎に有効か否かを判定するための参照データをさらに格納し、
    前記シーケンス制御部は、前記所定単位毎に前記コマンドデータと前記参照データとを判定して有効であるときのみコマンド列実行シーケンスを継続し、判定結果が有効でないときにはコマンド列実行シーケンスを終了させる判定回路をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
20. 前記シーケンス制御部は、前記コマンド列格納領域から読み出したコマンドコードがコマンドバッファに転送されるべきコマンドか、アドレスバッファに転送されるべきコマンドか、データレジスタに転送されるべきコマンドかを識別するコード識別回路をさらに備えることを特徴とする請求項１９に記載の不揮発性半導体記憶装置。
21. 前記コード識別回路の識別により前記コマンド列格納領域から読み出されたコマンドがこの装置の初期設定を行なうための初期設定データである場合に初期設定データと識別されたコマンドコードとを記憶する初期設定データラッチをさらに備える請求項２０に記載の不揮発性半導体記憶装置。

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