JP2006190459A - 読み出し時間を短縮させることができるフラッシュメモリ装置及び方法 - Google Patents

Abstract

【課題】読み出し時間を短縮させることができるフラッシュメモリ装置及び方法を提供する。
【解決手段】本発明のフラッシュメモリ装置は、デコーディングされた行アドレス及び列アドレスに対応するワードライン及びビットラインに読み出しに必要な電圧を印加してデータを感知する。フラッシュメモリ装置は、ワードライン及びビットラインが元来の状態にリカバリーされるときまで待たず、データが感知されるとすぐ感知結果を直ちに出力する。そして、データが出力される間、ワードライン及びビットラインについてのリカバリー動作を並列に遂行する。これにより、フラッシュメモリ装置の読み出し時間が短縮される。
【選択図】図４

Description

本発明は、半導体メモリ装置に関するものであり、より詳しくは、読み出し時間を短縮させることができるフラッシュメモリ装置及び方法に関するものである。

メモリコントローラとして使用されるマイクロプロセッサ又はマイクロコントローラの読み出しサイクル時間は、消去及びプログラム可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去及びプログラム可能なＲＯＭ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭを含む多くの不揮発性半導体メモリ装置のアクセス時間よりずっと短い。フラッシュメモリ装置、特にＮＡＮＤフラッシュメモリ装置にアドレス及び読み出し命令（ＲＥＡＤ ＣＭＤ）が伝達され、所定時間が経過すれば、メモリコントローラは、読み出しイネーブル信号ｎＲＥに同期してＮＡＮＤフラッシュメモリ装置から出力されるデータを読み出す。ＮＡＮＤフラッシュメモリ装置の具体的な読み出し動作は、図１を参照して詳細に後述する。図１で、各信号に付いた記号“ｎ”は、各信号がアクティブロー信号であることを意味する。

図１は、一般的なＮＡＮＤフラッシュメモリ装置の読み出し動作を示すタイミング図である。図１を参照すれば、ＮＡＮＤフラッシュメモリ装置は決められたタイミングに応じて“００ｈ”命令をラッチし、書き取りイネーブル信号ｎＷＥに同期して列アドレス及び行アドレスを順次に受け入れる。列及び行アドレスが入力された後、ＮＡＮＤフラッシュメモリ装置は、“３０ｈ”命令の入力に応答して所定時間（ｔＲ）中、感知動作を遂行する。感知動作が遂行されることによって、選択された行のメモリセルに貯蔵されたデータは、レジスターに移る。感知動作が遂行される間、ＮＡＮＤフラッシュメモリ装置は、制御信号Ｒ／ｎＢをローに維持する。レジスターに貯蔵されたデータは、入出力構造によって所定単位（Ｘ８，Ｘ１６，Ｘ３２など）にデータパッド（又はピン）に伝達される。詳しくは、メモリコントローラから提供される読み出しイネーブル信号ｎＲＥがハイレベルからローレベルへ遷移するとき、レジスターに貯蔵されたデータはデータパッド（又はピン）に伝達される。その後、読み出しイネーブル信号ｎＲＥがローレベルからハイレベルへ遷移するとき、メモリコントローラは、データパッド上のデータを読み出す。

前述したＮＡＮＤフラッシュメモリ装置の場合、ＮＡＮＤフラッシュメモリ装置がデータを出力し、メモリコントローラがデータを読み出す動作が、読み出しイネーブル信号ｎＲＥの一つのサイクル内で全て成される。こうしたデータ出力及びパッチ方式は、読み出しイネーブル信号ｎＲＥのサイクル時間を縮めることに制限要因として作用する。前述したように、メモリコントローラ（又はホスト）の動作速度がＮＡＮＤフラッシュメモリ装置の動作速度より早いので、メモリコントローラの性能は、ＮＡＮＤフラッシュメモリ装置の性能によって左右される。従って、ＮＡＮＤフラッシュメモリ装置の読み出し性能をより向上させることによって、メモリコントローラと、これらを備えたメモリシステムの性能を向上させることができる新しい方案が要求される。

本発明の技術的課題は、読み出し時間を短縮させることができるフラッシュメモリ装置及び方法を提供するところにある。

前述した技術的課題を達成するための本発明の特徴によれば、フラッシュメモリ装置は、複数のメモリセルから構成されたメモリセルアレイと、読み出されるメモリセルのアドレスをデコーディングするアドレスデコーディング部と、デコーディングされたアドレスに対応するメモリセルのデータを感知し、アドレスに対応するワードライン及びビットラインがリカバリーされるとき、感知結果を出力するデータ感知部と、を含むことを特徴とする。

好適な実施形態において、リカバリー動作は、感知データについての出力動作と並列に遂行されることを特徴とする。

好適な実施形態において、データが感知された後、次コマンドが入力できるように待機状態に進入することを特徴とする。

好適な実施形態において、待機状態でリカバリーが完了される前に次コマンドが入力されれば、リカバリーが終了されるときまでコマンドの遂行をホールドさせることを特徴とする。

前述した技術的課題を達成するための本発明の他の特徴によれな、フラッシュメモリ装置は、フラッシュメモリと、フラッシュメモリから読み出されたデータを臨時貯蔵するバッファメモリと、フラッシュメモリとバッファメモリとの間のデータインターフェースと、バッファメモリとホストとの間のデータインターフェースを遂行するインターフェース部と、を含み、フラッシュメモリは、複数のメモリセルから構成されたメモリセルアレイと、読み出されるメモリセルのアドレスをデコーディングするアドレスデコーディング部と、デコーディングされたアドレスに対応するメモリセルのデータと、を感知し、アドレスに対応するワードライン及びビットラインがリカバリーされるとき、感知結果を出力するデータ感知部を含むことを特徴とする。

好適な実施形態において、リカバリー動作は、感知データについての出力動作と並列に遂行されることを特徴とする。

好適な実施形態において、フラッシュメモリは、感知結果がバッファメモリに全て出力した後であれば、次コマンドを受け入れるため待機状態に進入することを特徴とする。

前述した技術的課題を達成するための本発明の他の特徴によれば、フラッシュメモリ装置の読み出し方法は、メモリセルのデータを感知する段階と、感知されたメモリセルのワードライン及びビットラインがリカバリーされるとき、感知結果を出力する段階と、を含むことを特徴とする。

好適な実施形態において、リカバリー動作は、感知データについての出力動作と並列に遂行されることを特徴とする。

好適な実施形態において、データ感知段階が遂行された後、次コマンドが入力できるように待機状態に進入する段階を含むことを特徴とする。

好適な実施形態において、待機状態でリカバリーが完了される前に次コマンドが入力されれば、リカバリーが終了されるときまでコマンドの遂行をホールドさせる段階を含むことを特徴とする。

前述した技術的課題を達成するための本発明のさらに他の特徴によれば、フラッシュメモリ装置の読み出し方法は、ホストから印加された命令語及びアドレスに応答してフラッシュメモリに貯蔵されたデータを読み出す段階と、フラッシュメモリから読み出されたデータをバッファメモリに臨時に貯蔵した後、ホストに出力する段階と、を含み、データ読み出し段階は、フラッシュメモリからアドレスに貯蔵されたデータを感知する段階と、アドレスに対応するフラッシュメモリのワードライン及びビットラインがリカバリーされるとき、感知結果をバッファメモリに出力する段階と、を含むことを特徴とする。

好適な実施形態において、リカバリー動作は、感知データについての出力動作と並列に遂行されることを特徴とする。

好適な実施形態において、データ読み出し段階は、読み出しデータがバッファメモリに全て出された後であれば、次コマンドを受け入れるためフラッシュメモリが待機状態に進入する段階を含むことを特徴とする。

前述したようなフラッシュメモリ装置及びそれの読み出し方法によれば、フラッシュメモリ装置の読み出し時間が短縮されて、メモリシステムの性能が向上される。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。

本発明の新たなフラッシュメモリ装置及びそれの読み出し方法は、デコーディングされた行アドレス及び列アドレスに対応するワードライン及びビットラインに読み出しに必要な電圧を印加してデータを感知する。フラッシュメモリ装置及びそれの読み出し方法は、ワードライン及びビットラインが元来の状態にリカバリーされるときまで待たず、データが感知されるとすぐ感知結果を直ちに出力する。そして、データが出力される間、ワードライン及びビットラインについてのリカバリー動作を並列に遂行する。その結果、フラッシュメモリ装置の読み出し時間が短縮される。

図２は、本発明の好適な実施形態によるフラッシュメモリ装置１００の概略的な構成を示すブロック図である。図２に示されたフラッシュメモリ装置１００は、ＮＡＮＤ型フラッシュメモリ装置である。

図２を参照すれば、本発明に従うフラッシュメモリ装置１００は、メモリセルアレイ１１０と、アドレスバッファ１２０と、Ｙデコーダ１３０と、Ｘデコーダ１４０と、データ感知部１５０と、Ｙ−ゲート回路１６０と、制御ロジック１７０と、高電圧発生部１８０と、入出力（Ｉ／Ｏ）バッファ１９０と、を含む。

メモリセルアレイ１１０は、複数のＮＡＮＤストリング（又はセルストリング）を基本単位とするブロックから構成される。ストリングは、直列連結された複数のメモリセルを含む。メモリセルは、それぞれフローティングゲートと制御ゲートとを有する。メモリセルは、フローティングゲートに電子を蓄積するか、或いは蓄積された電子を放出することによって、電気的に消去及びプログラムされる。メモリセルアレイ１１０には、メモリセルを選択して活性化する複数のワードラインと、メモリセルのデータを入出力できる複数のビットラインが連結される。

Ｘデコーダ１４０は、外部から入力されたＸ−アドレス（すなわち、行アドレス）に応答してワードラインのうち一つを選択する。選択されたワードラインとしては、各動作別に要求されるワードライン電圧が印加される。例えば、読み出し動作間、選択されたワードラインには、読み出し電圧が供給され、非選択されたワードラインには、パス電圧がそれぞれ供給される。そして、プログラム動作間、選択されたワードラインには、プログラム電圧が供給され、非選択されたワードラインにはパス電圧がそれぞれ供給される。ワードライン電圧であって、読み出し電圧、パス電圧、そしてプログラム電圧は制御ロジック１７０の制御に応じて高電圧発生部１８０から生成される。高電圧発生部１８０は、よく知られたポンプ回路を用いて実現可能である。制御ロジック１７０は、メモリコントローラ（又はホスト）から入力された制御信号ｎＣＥ，ｎＷＥ，ｎＲＥ，ＣＬＥ，ＡＬＥと、入出力ピンＩＯ０−ＩＯｎを通じて提供される命令に応答して、フラッシュメモリ装置１００のプログラム／読み出し／消去動作を制御する。

データ感知部１５０は、よく知られたページバッファ回路として、データ感知部１５０の内部には複数のラッチが備えられている。Ｙデコーダ１３０とＹ−ゲート１６０は、外部から入力されたＹ−アドレス（すなわち、列アドレス）Ｙ＿Ａｄｄに応答してデータ感知部１５０に含まれた複数のラッチ（図示せず）のうち一部を選択する。データ感知部１５０は、選択されたラッチを通じてメモリセルに貯蔵されたデータを感知し増幅する。よく知られているように、データ感知部１５０に含まれた複数のラッチは、プログラム動作時には、各対応するビットラインを通じてメモリセルに貯蔵されるデータを一時貯蔵するためのページバッファとしての機能を遂行する。そして、ラッチは、プログラム検証動作時には、プログラムがよく遂行されたかの可否を判断するための検証検出器としての機能を遂行する。そして、読み出し動作時には各メモリセルから読み出されたデータを感知し、増幅する感知増幅器としての機能を遂行する。データ感知部１５０のラッチに貯蔵された感知データは、Ｙ−ゲート１３０を通じて入出力バッファ１９０に出力される。

一般に、ＮＡＮＤフラッシュメモリ装置１００からデータを読み出し、読み出されたデータをメモリコントローラに伝達する動作は、読み出しイネーブル信号ｎＲＥの一つのサイクル内で全て成される。読み出し区間中、フラッシュメモリ装置１００は、デコーディングされた行アドレス及び列アドレスに対応するワードライン及びビットラインに読み出しに必要な電圧を印加し、データ感知部１５０を通じてデータを感知する。データ感知部１５０でデータが感知された後であれば、ワードライン及びビットラインは元来の状態にリカバリーされる。通常、データ感知部１５０は、ワードライン及びビットラインについてのリカバリーが全て遂行された後に、初めて感知結果を出力する。だが、本発明に従うフラッシュメモリ装置１００は、ワードライン及びビットラインのリカバリー動作と関係なくデータ感知部１５０がデータを感知するとすぐ、感知された結果を出力する。この際、ワードライン及びビットラインについてのリカバリー動作は、データ感知部１５０がデータを出力する間、並列に遂行される。その結果、データの読み出し時間が短縮されて、メモリシステムの性能が向上する。本発明では、このようなワードライン及びビットラインのリカバリー動作をヒドゥン(hidden)リカバリー動作と称し、これについての内容は図４を参照して詳細に後述する。

フラッシュメモリは、高集積及び大容量が可能であるという長所があるので、メモリ市場で急激に注目を浴びている。だが、ＲＡＭに比べてデータを読み書きする時間が長く、ランダムアクセスが不可能であるという短所がある。ランダムアクセスが不可能なフラッシュメモリの短所を克服するためにフラッシュメモリ装置内にバッファメモリを置いてランダムアクセスを支援する新しい方法が開発されている。前述したフラッシュメモリ装置の読み出し方法（すなわち、ワードライン及びビットラインについてのヒドゥンリカバリー方法）は、既存のフラッシュメモリ装置だけではなく、その内部にバッファメモリのような異種のメモリが装着されたフラッシュメモリ装置にも全て適用可能である。

図３は、本発明の他の実施形態によるフラッシュメモリ装置２００のブロック図である。図３には、ランダムアクセスが可能なバッファメモリを内臓したフラッシュメモリ装置２００のブロック図が示されている。

図３を参照すれば、フラッシュメモリ装置２００は、フラッシュメモリ１００と、ホストインターフェース２１０と、フラッシュインターフェース２３０と、バッファメモリ２９０と、から構成される。図３に示されたフラッシュメモリ１００は、図２に示されたフラッシュメモリ装置と同一な構成を有する。従って、互いに同一な参照符号を付与し、図２で説明されたフラッシュメモリ装置１００のビットラインのヒドゥンリカバリー動作は、図３に示されたフラッシュメモリ１００にもそのまま適用される。但し、図２に示されたフラッシュメモリ装置１００は、メモリコントローラ（又はホスト）と直接インターフェースを遂行するが、図３に示されたフラッシュメモリ装置２００は、外部的にはホストインターフェース２１０を通じてメモリコントローラ（又はホスト）とインターフェースを遂行し、内部的にはフラッシュインターフェース２３０を通じてバッファメモリ２９０とのデータ入出力を遂行するという点で差異がある。

すなわち、図３に示されたフラッシュメモリ装置２００は、フラッシュインターフェース２３０の内部インターフェースを用いてフラッシュメモリ１００から読み出されたデータをバッファメモリ２９０に臨時に貯蔵してから外部に出力する反面、図２に示されたフラッシュメモリ装置１００は、データ感知部１５０で感知された結果をメモリコントローラ（又はホスト）に直接出力するという点で差異がある。

だが、フラッシュメモリ装置１００，２００は、フラッシュメモリ１００のワードライン及びビットラインが全てリカバリーされるときまで待たず、データが感知されるとすぐ感知データを出力するという点で共通点を有する。また、フラッシュメモリ装置１００，２００は、感知データが出力される間ワードライン及びビットラインをヒドゥンリカバリーするという点でもやはり共通点を有する。

図４は、本発明の好適な実施形態によるフラッシュメモリ装置１００，２００の読み出し方法を説明するためのタイミング図である。

図４を参照すれば、フラッシュメモリ装置１００，２００に読み出し命令が入力されれば、データ感知部（すなわち、ページバッファ）は、ビットラインの放電動作（２μｓ）、ビットラインのプリチャージ動作（４μｓ）、ビットラインのディベロップ動作（６μｓ）及びビットライン−ソースチャージ共有を通じてデータを感知し、感知されたデータをラッチに貯蔵する（４μｓ）。このようなデータの感知動作には、総１６μｓの時間が所要になる。

データ感知動作が遂行される間には、読み出されるメモリセルの列及び行アドレスがセッティングされ、これを根拠としてＹデコーダ及びＸデコーダがセッティングされる（２μｓ）。それから、デコーディングされた列アドレス及び行アドレスに応答してビットライン及びワードラインがセッティングされる（４μｓ）。通常的に、ＮＡＮＤフラッシュメモリのスペック（ｓｐｅｃｉｆｉｃａｔｉｏｎ）によれば、行アドレスより列アドレスが先ず入力されて処理される。従って、図４では処理時間が遅い行アドレス及びＸデコーダの動作タイミングのみを表示した。

デコーディングされた列アドレス及び行アドレスによってビットラインとワードラインがセッティングされた後であれば、当該ビットライン及びワードラインとしては読み出し電圧が印加される。データ感知部によってデータが感知した後であれば（すなわち、データ感知部でデータラッチが遂行された後であれば）、ビットライン及びワードラインは再び元来の状態にリカバリーされる。通常リカバリー動作には３μｓの時間が所要になる。従来には、データ感知部が感知データをラッチに貯蔵していてから、ビットラインとワードラインのリカバリーが遂行された後であれば（すなわち、３μｓの時間が経過すれば）始めてラッチされた感知データを出力した。しかしながら、本発明に従うフラッシュメモリ装置１００，２００には、ビットラインとワードラインのリカバリーと関係なく、データ感知部によってデータが感知された後であれば、感知されたデータを直ちに出力する。感知データが出力される時点は、ビットラインとワードラインのリカバリーが始まる時点と同一である。その結果、感知データについての出力と、ビットライン及びワードラインについてのリカバリー動作は並列に遂行される。従って、ワードライン及びビットラインのリカバリーに所要になる時間（３μｓの時間所要）が不要になって、フラッシュメモリ装置１００，２００の読み出しタイミングを縮めることができる。この場合、感知されたデータを出力することには約１０μｓの時間が所要になる。

図５は、図２に示されたフラッシュメモリ装置１００の読み出し動作を示すタイミング図であり、図６は図３に示されたフラッシュメモリ装置２００の読み出し動作を示すタイミング図である。図５には、単品から構成されたＮＡＮＤフラッシュメモリ装置１００についての読み出しタイミングが示されており、図６には内部にフラッシュメモリと異種のメモリ（例えば、ＳＲＡＭ）が一つのチップ内に内蔵されたフラッシュメモリ装置２００についての読み出しタイミングが示されている。

先ず、図５を参照すれば、フラッシュメモリ装置１００は、読み出し命令ＲＥＡＤ ＣＭＤによってデータ感知部（すなわち、ページバッファ）がデータを感知すればＲ／ｎＢ信号をハイレベルに遷移して、待機モードに進入する。それから、感知されたデータをメモリコントローラ（又はホスト）に出力する（ｔＨ区間参照）。フラッシュメモリ装置１００のワードライン及びビットラインについてのリカバリー動作は、感知されたデータが出力される間並列に遂行される。

もしワードラインとビットラインについてのリカバリーが全て遂行されない状態で新しい読み出し命令ＲＥＡＤ ＣＭＤが入力されれば、フラッシュメモリ装置は進行中であったリカバリー動作を残らず遂行した後、新たに入力された読み出し命令ＲＥＡＤ ＣＭＤを遂行する。この場合、読み出し命令ＲＥＡＤ ＣＭＤは、図５に示されたように、△ｔほどの時間中、ホールディングされた後、遂行される。

続けて、図６を参照すれば、内部にフラッシュメモリと異種のメモリ（すなわち、バッファメモリ）が全て備えられたフラッシュメモリ装置２００は、読み出し命令ＲＥＡＤ ＣＭＤによってデータ感知部（すなわち、ページバッファ）がデータを感知すれば、感知されたデータをバッファメモリに出力することと同時に、内部のフラッシュメモリに備えられたワードライン及びビットラインについてのリカバリー動作を遂行する。それから、感知データがバッファメモリに全て出力された後であれば（図６のｔＴ区間参照）、インタラプト信号ＩＮＴをハイレベルに遷移し、待機モードに進入する。フラッシュメモリ装置２００に内蔵されたフラッシュメモリは、データについての感知が遂行されるときまで、感知されたデータを直ちにバッファメモリに伝達する。

前述したように、本発明に従うフラッシュメモリ装置は、デコーディングされた行アドレス及び列アドレスに対応するワードライン及びビットラインに読み出しに必要な電圧を印加してデータを感知し、ワードライン及びビットラインが元来の状態にリカバリーされるときまで待たず、データが感知されるとすぐ感知結果を出力する。そして、データが出力される間、ワードライン及びビットラインはヒドゥンリカバリーを遂行する。その結果、フラッシュメモリ装置の読み出しリカバリーの所要時間が短縮されて、メモリシステムの性能が向上する。

以上のように、図面と明細書で最適実施形態が開示された。ここで特定した用語が使用されたが、これは単に本発明を説明するための目的で使用されたことであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたことではない。これにより、当業者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解することである。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるべきである。

一般的なＮＡＮＤフラッシュメモリ装置の読み出し動作を示すタイミング図である。 本発明の好適な実施形態によるフラッシュメモリ装置のブロック図である。 本発明の他の実施形態によるフラッシュメモリ装置のブロック図である。 本発明の好適な実施形態によるフラッシュメモリ装置の読み出し方法を説明するためのタイミング図である。 図２に示されたフラッシュメモリ装置の読み出し動作を示すタイミング図である。 図３に示されたフラッシュメモリ装置の読み出し動作を示すタイミング図である。

符号の説明

１００，２００ フラッシュメモリ装置
１１０ モリセルアレイ
１３０ Ｙデコーダ
１４０ Ｘデコーダ
１５０ データ感知部
２１０ ホストインターフェース
２３０ フラッシュインターフェース
２９０ バッファメモリ

Claims (14)

1. 複数のメモリセルから構成されたメモリセルアレイと、
   読み出されるメモリセルのアドレスをデコーディングするアドレスデコーディング部と、
   前記デコーディングされたアドレスに対応するメモリセルのデータを感知し、前記アドレスに対応するワードライン及びビットラインがリカバリーされるとき、前記感知結果を出力するデータ感知部と、
   を含むことを特徴とするフラッシュメモリ装置。
2. 前記リカバリー動作は、前記感知データについての出力動作と並列に遂行されること
   を特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記データが感知された後、次コマンドが入力できるように待機状態に進入すること
   を特徴とする請求項１に記載のフラッシュメモリ装置。
4. 前記待機状態で前記リカバリーが完了される前に前記次コマンドが入力されれば、前記リカバリーが終了されるときまで前記コマンドの遂行をホールドさせること
   を特徴とする請求項３に記載のフラッシュメモリ装置。
5. フラッシュメモリと、
   前記フラッシュメモリから読み出されたデータを臨時に貯蔵するバッファメモリと、
   前記フラッシュメモリと前記バッファメモリとの間のデータインターフェースと、前記バッファメモリとホストとの間のデータインターフェースを遂行するインターフェース部と、
   を含み、
   前記フラッシュメモリは、複数のメモリセルから構成されたメモリセルアレイと、読み出されるメモリセルのアドレスをデコーディングするアドレスデコーディング部と、前記デコーディングされたアドレスに対応するメモリセルのデータを感知し、前記アドレスに対応するワードライン及びビットラインがリカバリーされるとき、前記感知結果を出力するデータ感知部とを含むこと
   を特徴とするフラッシュメモリ装置。
6. 前記リカバリー動作は、前記感知データについての出力動作と並列に遂行されること
   を特徴とする請求項５に記載のフラッシュメモリ装置。
7. 前記フラッシュメモリは、前記感知結果が前記バッファメモリに全て出力した後であれば、次コマンドを受け入れるため待機状態に進入すること
   を特徴とする請求項５に記載のフラッシュメモリ装置。
8. メモリセルのデータを感知する段階と、
   前記感知されたメモリセルのワードライン及びビットラインがリカバリーされるとき、前記感知結果を出力する段階と、
   を含むことを特徴とするフラッシュメモリ装置の読み出し方法。
9. 前記リカバリー動作は、前記感知データについての出力動作と並列に遂行されること
   を特徴とする請求項８に記載のフラッシュメモリ装置の読み出し方法。
10. 前記データ感知段階が遂行された後、次コマンドが入力できるように待機状態に進入する段階を含むこと
    を特徴とする請求項８に記載のフラッシュメモリ装置の読み出し方法。
11. 前記待機状態で前記リカバリーが完了される前に前記次コマンドが入力されれば、前記リカバリーが終了されるときまで前記コマンドの遂行をホールドさせる段階を含むこと
    を特徴とする請求項１０に記載のフラッシュメモリ装置の読み出し方法。
12. ホストから印加された命令語及びアドレスに応答してフラッシュメモリに貯蔵されたデータを読み出す段階と、
    前記フラッシュメモリから読み出されたデータをバッファメモリに臨時に貯蔵した後、前記ホストに出力する段階と、
    を含み、
    前記データ読み出し段階は、前記フラッシュメモリから前記アドレスに貯蔵されたデータを感知する段階と、前記アドレスに対応する前記フラッシュメモリのワードライン及びビットラインがリカバリーされるとき、前記感知結果を前記バッファメモリに出力する段階と、を含むこと
    を特徴とするフラッシュメモリ装置の読み出し方法。
13. 前記リカバリー動作は、前記感知データについての出力動作と並列に遂行されること
    を特徴とする請求項１２に記載のフラッシュメモリ装置の読み出し方法。
14. 前記データ読み出し段階は、前記読み出しデータが前記バッファメモリに全て出された後であれば、次コマンドを受け入れるため前記フラッシュメモリが待機状態に進入する段階を含むこと
    を特徴とする請求項１２に記載のフラッシュメモリ装置の読み出し方法。

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