JP3739104B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は不揮発性半導体記憶装置に係り、特にメモリの大容量化に対応した高速一括読み出しやビット線の狭ピッチ化に好適な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、この種の不揮発性半導体記憶装置、例えば、フラッシュメモリについては、１９９４シンポジウム オン ブイエルエスアイ サーキッツ ダイジェスト オブ テクニカル ペーパーズの第６１〜第６２頁（1994 Symposium on VLSI Circuits Digest of Technical Papers, pp.61-62）に記載されている。以下、この従来のフラッシュメモリの（１）読み出し、（２）書き込み、及び（３）消去の各動作について図９を用いて説明する。
【０００３】
図９は、従来のフラッシュメモリの動作を説明するために、ワード線とビット線に接続される１個のメモリセルを示す要部回路図である。図９において、参照符号ＭＣはフローティングゲートを有するメモリセル、１０〜１７はスイッチ動作をするｎチャネルＭＯＳトランジスタ（以下、単にＮＭＯＳスイッチと称する）を示し、以下の説明においては、特にことわらない限り、各ＮＭＯＳスイッチはそれを制御するゲートに接続される信号線の符号名で呼ぶことにする。
【０００４】
(１)読み出し動作：
読み出し動作はメモリセルＭＣに流れる電流により、メモリセルＭＣの“１”または“０”の状態を判定する。図９において、信号線ＰＲＣと信号線ＴＲを立ち上げてＮＭＯＳスイッチ１３，１５をオンさせてビット線ＢＬとセンスラッチ回路ＳＬを共通ソース線ＶＳＡの電圧にプリチャージした後、信号線ＰＲＣ線と信号線ＴＲの電圧を下げてＮＭＯＳスイッチ１３，１５をオフさせる。
次に、ワード線ＷＬに電源電圧Ｖｃｃ（不図示）を印加した後、３本の信号線ＳＴ１，ＳＴ２，ＴＲを立ち上げ、それぞれのＮＭＯＳスイッチ１０，１１，１５をオンさせて、セル情報に対応したビット線ＢＬの電圧の変化を各ビット線ごとに設けられたセンスラッチ回路ＳＬに一括して一時的に保持させる。
この後、各ビット線ＢＬに設けられたＮＭＯＳスイッチ１７をＳＷ線によってオンすることにより、メモリセルＭＣに保持させた情報をＩＯ線に出力させる。
【０００５】
(２)書き込み動作：
一方、書き込み動作はまず、ＩＯ線からＮＭＯＳスイッチＳＷを介してセンスラッチ回路ＳＬに“１”または“０”の情報を保持させる。センスラッチ回路ＳＬに“１”が保持されている場合にはＮＭＯＳスイッチ１６がオンしているので、ＮＭＯＳスイッチＰＧをオンすることにより、ビット線ＢＬは共通ソースＶＳＡの電圧４Ｖにプリチャージされる。尚、センスラッチ回路ＳＬに“０”が保持されている場合には、ＮＭＯＳスイッチ１６はオフのままであるからビット線ＢＬはプリチャージされない。
次にワード線ＷＬの電圧を−９Ｖにし、ＮＭＯＳスイッチＴＲとＳＴ２をオンさせる。この時、情報“１”が保持されているセンスラッチ回路ＳＬに接続されているビット線の電圧は４Ｖにプリチャージされていて、情報“０”が保持されているセンスラッチ回路ＳＬに接続されているビット線の電圧はプリチャージされずに０Ｖである。従って、書き込みは情報“１”が保持されているセンスラッチ回路ＳＬにつながるメモリセルＭＣに情報“１”が書き込まれる。
【０００６】
その後、ＮＭＯＳスイッチＤＤＣをオンさせてビット線ＢＬを共通ソースＶ２に接続し、ビット線ＢＬをディスチャージさせる。情報“１”または“０”が保持されているセンスラッチ回路ＳＬにつながる各ビット線ＢＬを、ＮＭＯＳスイッチＰＧをオンさせることによって、それぞれのセンスラッチ回路の情報データに対応して情報“１”の場合ＮＭＯＳスイッチ１６がオンしているので共通ソースＶＳＡの電圧を１Ｖにして１Ｖに再びプリチャージし、情報“０”の場合ＮＭＯＳスイッチ１６がオフしたままなのでプリチャージしない。
【０００７】
次に、書き込みが終了したかどうかを確認するベリファイ動作を行なう。ベリファイ動作はワード線ＷＬの電圧を１．５Ｖにして、ＮＭＯＳスイッチＳＴ１，ＳＴ２をオンさせた後でＮＭＯＳスイッチＴＲをオンさせる。センスラッチ回路ＳＬに情報“１”が保持されていてかつ、書き込まれたメモリセルＭＣのしきい値が１．５Ｖよりも低くなっていると、ワード線ＷＬの電圧１．５ＶでメモリセルＭＣがオンするのでビット線ＢＬの電圧が低くなり、センスラッチ回路ＳＬに記憶されていた情報“１”は“０”に変化する。これにより、メモリセルＭＣに情報が書き込まれたことを確認して、このメモリセルＭＣへの書き込みを終了する。書き込み動作をした後、ベリファイ動作でメモリセルＭＣのしきい値が１．５Ｖ以上であることが確認されると、センスラッチ回路ＳＬに記憶された情報“１”はそのままで、再び、このメモリセルＭＣには書き込み動作が行なわれ、メモリセルＭＣのしきい値が１．５Ｖよりも低くなり、センスラッチ回路ＳＬに保持された情報が“１”から“０”に変化するまで再書き込み及びベリファイ動作が続けられる。
【０００８】
(３)消去動作：
消去動作は、ワード線ごとに行なう。このためにワード線ＷＬの電圧を１２Ｖとし、基板（不図示）に−４Ｖを印加し、ＮＭＯＳスイッチ１０の信号線ＳＴ１を電源電圧Ｖｃｃ、ＮＭＯＳスイッチ１０のソースに接続される共通ソース線Ｖ１を−４Ｖにし、かつＮＭＯＳスイッチＤＤＣ，ＳＴ２のゲート電圧を０Ｖ、ＮＭＯＳスイッチＤＤＣのソースに接続される共通ソース線Ｖ２の電圧を０Ｖにしてビット線ＢＬをフローティングとすることで消去動作を行なう。
なお、図９において、信号線ＳＥＴは、センスラッチ回路ＳＬを駆動するＮＭＯＳスイッチ１８を切り換える信号線である。
【０００９】
また、従来のフラッシュメモリにおいて、ビット線のショートなどによる欠陥に対するＤＣ的な救済措置については、まだ行なわれていない。
【００１０】
【発明が解決しようとする課題】
しかしながら前述した従来のフラッシュメモリでは、ワード線ごとに一括して読み出すメモリ構成であり、１本のワード線の読み出しが終了したらセンスラッチ回路をリセッしてビット線とセンス回路をディスチャージし、次に再びビット線とセンスラッチ回路のプリチャージを行ってから次のワード線を選択して読み出すという動作を全部のワード線に対して繰り返すことによりメモリ内容を一括して読み出すため、メモリ容量が大きくなればなるほどプリチャージ、ディスチャージに要する時間がかかり、メモリの大容量化と共に高速に一括読み出しを行うことが困難になるという問題点が生じてきている。
【００１１】
また、従来のフラッシュメモリのようにビット線１本ごとにセンスラッチ回路を設ける構成では、メモリの大容量化に伴うメモリセルの微細化によってレイアウト上のビット線間隔は狭くできるけれども、対応するセンスラッチ回路の大きさはこのビット線の狭ピッチ化に対応しきれないという問題点があった。
更に、メモリセルの微細化によってビット線間のショートなどの欠陥が生じた場合のＤＣ的な救済措置を解決する必要があるけれども、従来のフラッシュメモリにおいてはこのような救済措置がまだ行われていなかった。
【００１２】
そこで、本発明の目的は、メモリの大容量化に対応して高速に一括読み出しを行うことができると共に、メモリセルの微細化に伴うビット線間のショート不良などに対するＤＣ救済措置を容易に備えることが可能な不揮発性半導体記憶装置を提供することである。
また、本発明の他の目的は、メモリの大容量化によるメモリセルの微細化に対応したセンスラッチ回路の狭ピッチ化が可能であると共に、メモリセルの微細化に伴うビット線間のショート不良などに対するＤＣ救済措置を容易に備えることが可能な不揮発性半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明では、メモリマットを２つのバンクに分割し、これら２つのバンクで１組の増幅・情報保持手段すなわちセンスラッチ回路を共有し、センスラッチ回路が各々ブロックごとに独立に動作できるように構成すると共に、外部クロックに同期させて読み出し動作を行うように構成して読み出しの高速化を図る。
また、複数対のビット線で１個のセンスラッチ回路を共有するブロックからなる複数ブロック構成とすることにより狭ピッチ化に対応する。
そして、各ブロックごとに、センスラッチ回路の電源スイッチ、プリチャージ回路の電源スイッチ、及びディスチャージ用のスイッチを設けると共に、微細化に伴うビット線間のショート不良などの欠陥に対するＤＣ救済用にこれらのスイッチを兼用して用いる構成とする。更に具体的に本発明の上記目的達成手段について詳述すれば、以下の通りである。
【００１４】
本発明に係る不揮発性半導体記憶装値は、図１で示すように、複数のワード線と、複数のビット線と、前記複数のワード線と複数のビット線との各交点に配置され、それぞれフローティングゲートを有する複数のメモリセルＭＣからなるメモリアレイと、ビット線上の信号を増幅し保持する複数の増幅・情報保持手段すなわちセンスラッチ回路と、を少なくとも備えた不揮発性半導体記憶装置において、前記メモリアレイを含むメモリマットが第１及び第２のバンクに分割されて構成され、第１のバンクに属するビット線すなわちＢＬ１１ａ，……ＢＬｎ４ａと第２のバンクに属するビット線ＢＬ１１ｂ，……ＢＬｎ４ｂとがそれぞれ対となって前記センスラッチ回路をそれぞれ共有すると共に、複数の前記ビット線対ＢＬ１１ａとＢＬ１１ｂ，……ＢＬｎ４ａとＢＬｎ４ｂ及び該ビット線対と同数のセンスラッチ回路ＳＬ１１，……ＳＬｎ４とからなる各ブロックを選択的に制御するスイッチ手段を設けたことを特徴とするものである。
【００１５】
前記不揮発性半導体記憶装置において、前記各ブロックを選択的に制御するスイッチ手段は、図１の実施例で言えば、ビット線をプリチャージするときに電荷を供給するための電源線ＰＰと接続する経路を各ブロック単位で選択的に制御するスイッチＤＣＰＣ１，……ＤＣＰＣｎと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂと、増幅・情報保持手段の電源のオン・オフをブロック単位で選択的に制御するためのスイッチＤＣＤ１，……ＤＣＤｎとから構成される。
【００１６】
また、この場合、各バンクは外部クロックの倍の周期で動作するスイッチ手段すなわち図１に示すようにスイッチＹＳ１ａ，ｂとＹＳ２ａ，ｂを介してそれぞれ出力用増幅・情報保持手段すなわち出力用センスラッチ回路ＳＬａ，ｂに並列接続される第１及び第２の副入出力線ＩＯ１ａ，ｂとＩＯ２ａ，ｂを有し、出力用センスラッチ回路は外部クロックと半周期ずれて動作する出力用スイッチ手段ＳＷａ，ｂを介してそれぞれ各バンクの出力線ＩＯａ，ｂに接続され、各バンクの第１の副入出力線ＩＯ１ａ，ｂは外部クロックに同期して動作する各スイッチ手段Ｓ１１ａ，Ｓ１３ａ，……Ｓｎ１ａ，Ｓｎ３ａ，Ｓ１１ｂ，Ｓ１３ｂ，……Ｓｎ１ｂ，Ｓｎ３ｂを介して前記各ブロック内の第１の組の複数のセンスラッチ回路に並列接続され、第２の副入出力線ＩＯ２ａ，ｂは外部クロックに同期して動作する各スイッチ手段Ｓ１２ａ，Ｓ１４ａ，……Ｓｎ２ａ，Ｓｎ４ａ，Ｓ１２ｂ，Ｓ１４ｂ，……Ｓｎ２ｂ，Ｓｎ４ｂを介して前記各ブロック内の第２の組の複数のセンスラッチ回路に並列接続されて構成されれば好適である。
【００１７】
更に、前記第１の副入出力線ＩＯ１ａ，ｂと接続される第１の組のセンスラッチ回路に格納された同一ワード線に接続されるメモリセルの情報が前記出力用センスラッチ回路ＳＬａ，ｂを介してバンクの出力線ＩＯａ，ｂから出力される動作と並行して、前記第２の副入出力線ＩＯ２ａ，ｂに接続される第２の組のセンスラッチ回路に格納された前記同一ワード線に接続されるメモリセルの情報を前記出力用センスラッチ回路ＳＬａ，ｂに格納する動作を行なうように構成すれば好適である。
【００１８】
前記第１の組センスラッチ回路は各ブロック内の奇数番目のセンスラッチ回路ＳＬ１１，ＳＬ１３，……ＳＬｎ１，ＳＬｎ３からなる組とし、前記第２の組のセンスラッチ回路は各ブロック内の偶数番目のセンスラッチ回路ＳＬ１２，ＳＬ１４，……ＳＬｎ２，ＳＬｎ４からなる組とすることができる。
また、一方のバンクのワード線、例えば、図１で言えばワード線ＷＬ１ａに対して接続されるメモリセルの情報をバンクＡの出力線ＩＯａから出力を行なっている間に、他方のバンクＢのワード線ＷＬ１ｂを選択する動作を行なうように構成すれば好適である。
この場合、前記動作は外部クロック信号に同期して行なうように構成すれば好適である。
【００１９】
また、本発明に係る不揮発性半導体記憶装置は、図４に示すように、複数のワード線と、複数のビット線と、前記複数のワード線と複数のビット線との各交点に配置され、それぞれフローティングゲートを有する複数のメモリセルからなるメモリアレイと、ビット線上の信号を増幅し保持する複数の増幅・情報保持手段すなわちセンスラッチ回路と、を少なくとも備えた不揮発性半導体記憶装置において、前記メモリアレイを含むメモリマットが読み出し側メモリマットＭＡａとリファレンスマットＭＡｂに分割されて構成され、読み出し側メモリマットＭＡａに属するビット線ＢＬ１１ａ，……ＢＬｎ４ａとリファレンスマットに属するビット線ＢＬ１１ｂ，……ＢＬｎ４ｂとがそれぞれ対になると共に、該複数のビット線対ＢＬ１１ａとＢＬ１１ｂ，……ＢＬｎ４ａとＢＬｎ４ｂと１個のセンスラッチ回路ＳＬ１，……ＳＬｎとからなる各ブロックを選択的に制御するスイッチ手段を設けたことを特徴とする。
【００２０】
この場合、前記各ブロックを選択的に制御するスイッチ手段は、図４で言えば、ビット線をプリチャージするときに電荷を供給するための電源線Ｖｃｃと接続する経路を各ブロック単位で選択的に制御するスイッチＤＣＰＣ１，……ＤＣＰＣｎと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂと、センスラッチ回路の電源のオン・オフをブロック単位で選択的に制御するためのスイッチＤＣＤ１，……ＤＣＤｎとから構成される。
【００２１】
前記不揮発性半導体記憶装置において、ビット線同士が結線不良や異物による導通不良を生じた場合に、導通不良を生じたブロックの、前記ブロックを選択的に制御するスイッチ手段を、選択的に切断する第１の信号線選択手段、すなわち、図８に示すように、アドレスバッファ２１とヒューズＲＯＭ２２とＡＮＤ回路２３とデコーダ２４から構成される信号線選択回路３０を複数ブロックごとに更に設ければ好適である。
【００２２】
また、前記第１及び第２のバンクの各ワード線に共通接続された各ワード線を有する予備メモリマット、予備メモリマットと、予備メモリマット内の複数ビット線対及び該ビット線対と同数のセンスラッチ回路からなる各ブロック、例えば図１のメモリマットのように、ビット線対ＢＬ１１ａとＢＬ１１ｂ，……ＢＬ１４ａとＢＬ４ｂの４対と４個のセンスラッチ回路ＳＬ１１，……ＳＬ１４からなるブロックの、各ブロックを選択的に制御するスイッチ手段すなわちスイッチＤＣＰＣ１，……ＤＣＰＣｎと、スイッチ／ＤＣＰＣ１ａ，………／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂと、スイッチＤＣＤ１，……ＤＣＤｎを更に選択する第２の信号線選択手段すなわち図８に示すような比較回路２５とヒューズＲＯＭ２６，２７とＡＮＤ回路２８とデコーダ２９からなる信号線選択回路３１と、を設けることができる。
【００２３】
或いは、図８に示すように、前記読み出し側メモリマットとリファレンスマットの各ワード線に共通接続された各ワード線を有する予備メモリマットＲＭと、予備メモリマット内の複数ビット線対と１個の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を更に選択する信号線選択回路３１と、を設けた構成とすれば良い。
【００２４】
この場合、前記予備メモリマット内の各ブロックを選択的に制御するスイッチ手段は、図７（ｂ）に示すように、ビット線をプリチャージするときに電荷を供給するための電源線Ｖｃｃと接続する経路を各ブロック単位で選択的に制御するスイッチＤＣＰＣと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチ／ＤＣＰＣａ，ＤＣＰＣｂと、センスラッチ回路ＳＬの電源のオン・オフをブロック単位で選択的に制御するためのスイッチＤＣＤとから構成されるスイッチである。
【００２５】
【作用】
本発明に係る不揮発性半導体記憶装置によれば、メモリアレイを含むメモリマットが第１及び第２のバンクに分割されて構成され、第１のバンクに属するビット線と第２のバンクに属するビット線とがそれぞれ対となってセンスラッチ回路をそれぞれ共有すると共に、複数の前記ビット線対及び該ビット線対と同数のセンスラッチ回路とからなる各ブロックを選択的に制御するスイッチ手段を設けたことにより、第１のバンクのワード線につながるメモリセルの情報を読み出している最中に第２のバンクのワード線につながるブロックのビット線をプリチャージすることができる。
【００２６】
前記各ブロックを選択的に制御するスイッチ手段を、ビット線をプリチャージするときに電荷を供給するための電源線と接続する経路を各ブロック単位で選択的に制御するスイッチと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチと、増幅・情報保持手段の電源のオン・オフをブロック単位で選択的に制御するためのスイッチとしたことにより、後述するようにビット線ショートなどの欠陥のある不良ブロックをブロック単位で救済することが可能になる。
【００２７】
各バンクは外部クロックの倍の周期で動作するスイッチ手段を介してそれぞれ出力用センスラッチ回路に並列接続される第１及び第２の副入出力線を有し、出力用センスラッチ回路は外部クロックと半周期ずれて動作する出力用スイッチ手段を介してそれぞれ各バンクの出力線に接続され、各バンクの第１の副入出力線は外部クロックに同期して動作する各スイッチ手段を介して前記各ブロック内の第１の組の複数のセンスラッチ回路に並列接続され、第２の副入出力線は外部クロックに同期して動作する各スイッチ手段を介して前記各ブロック内の第２の組の複数のセンスラッチ回路に並列接続されて成るように構成したことにより、各バンクのワード線に接続されるメモリセルの情報を外部クロックに同期して読み出すことができる。
【００２８】
前記第１の副入出力線と接続される第１の組のセンスラッチ回路に格納された同一ワード線に接続されるメモリセルの情報が前記出力用センスラッチ回路を介してバンクの出力線から出力される動作と並行して、前記第２の副入出力線に接続される第２の組のセンスラッチ回路に格納された前記同一ワード線に接続されるメモリセルの情報を前記出力用センスラッチ回路に格納するように動作するため、同一ワード線に接続されたメモリセルの情報を外部クロックに同期して高速に読み出すことができる。
【００２９】
また、前記第１の組のセンスラッチ回路を各ブロック内の奇数番目のセンスラッチ回路からなる組とし、前記第２の組のセンスラッチ回路を各ブロック内の偶数番目のセンスラッチ回路からなる組とすることにより、同一ワード線に接続されたメモリセルの情報を連続して外部クロックに同期しながら高速に読み出すことができる。
【００３０】
さらに、一方のバンクのワード線に対して接続されるメモリセルの情報を前記一方のバンクの出力線から出力を行なっている間に、他方のバンクのワード線を選択するようにワード線単位でバンクが交互に動作するので、ビット線のプリチャージ、ディスチャージによる遅れをなくして高速にメモリの一括読み出しを行なえる。特に、前記動作は外部クロック信号に同期して行なうことにより、外部クロックに同期して高速にメモリの一括読み出しを行なうことができる。
【００３１】
このように、読み出しの高速化については、アドレスの発生から一連の読み出し動作までを外部クロックに同期させて行ない、各々独立に動作できる一組のセンスラッチ回路を共有した２つのバンクを切り換えてワード線ごとに読みだすことにより、従来の方式よりも高速にメモリの一括読み出し動作が可能となる。
【００３２】
また、メモリアレイを含むメモリマットが読み出し側メモリマットとリファレンスマットに分割されて構成され、読み出し側メモリマットに属するビット線とリファレンスマットに属するビット線とがそれぞれ対になると共に、該複数のビット線対と１個の前記増幅・情報保持手段とからなる各ブロックを選択的に制御するスイッチ手段を設けたことにより、大容量化に伴うメモリセルの微細化によるビット線の狭ピッチ化に対応することができる。
【００３３】
そして、この場合も前記各ブロックを選択的に制御するスイッチ手段を、ビット線をプリチャージするときに電荷を供給するための電源線と接続する経路を各ブロック単位で選択的に制御するスイッチと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチと、増幅・情報保持手段の電源のオン・オフをブロック単位で選択的に制御するためのスイッチとしたことにより、次に述べるようにビット線ショートなどの欠陥のある不良ブロックをブロック単位で救済することが可能になる。
【００３４】
ビット線同士が結線不良や異物による導通不良を生じた場合に、導通不良を生じたブロックの、前記ブロックを選択的に制御するスイッチ手段を、選択的に切断する第１の信号線選択手段を複数ブロックごとに更に設けることにより、不良ビット線を有するメモリセルのブロック単位で、電源線を介して流れる異常電流を遮断することができると共に、不良ビット線につながるメモリセルのアドレス指定がなされても選択されないようにできる。
【００３５】
また、前記第１及び第２のバンクの各ワード線に共通接続された各ワード線を有する予備メモリマットと、予備メモリマット内の複数ビット線対及び該ビット線対と同数の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を更に選択する第２の信号線選択手段と、を設けることにより、不良ブロック内のメモリセルがアドレス指定されたときに、不良ブロック内のメモリセルの代わりに予備メモリマット内のブロックの対応するメモリセルが選択されるようにすることができる。
【００３６】
同様に、読み出し側メモリマットとリファレンスマットの各ワード線に共通接続された各ワード線を有する予備メモリマットと、予備メモリマット内の複数ビット線対と１個の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を更に選択する第２の信号線選択手段と、を設けることにより、不良ブロック内のメモリセルがアドレス指定されたときに、不良ブロック内のメモリセルの代わりに予備メモリマット内のブロックの対応するメモリセルが選択されるようにすることができる。すなわち、複数あるビット線とこれと対応するセンスラッチ回路をもってひとつのブロックとし、センスラッチ回路の電源スイッチとブロックごとに設けたプリチャージ回路の電源スイッチ、及びビット線をディスチャージするスイッチを切ることによって、ビット線のショートなどによる電源電圧が異常に低下する不良が生じた場合、予備に用意したメモリマットとブロック単位で置換してメモリの欠陥を救済することが可能となる。
【００３７】
この場合、予備メモリマット内の各ブロックを選択的に制御するスイッチ手段を、ビット線をプリチャージするときに電荷を供給するための電源線と接続する経路を各ブロック単位で選択的に制御するスイッチと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチと、増幅・情報保持手段の電源のオン・オフをブロック単位で選択的に制御するためのスイッチとから構成することにより、予備のメモリブロックへの電源供給スイッチとして動作する。
【００３８】
【実施例】
次に、本発明に係る不揮発性半導体記憶装置の実施例につき、添付図面を参照しながら以下詳細に説明する。なお、図面中で参照符号の上に線を引いて示したコンプリメンタリ信号は、本文中では参照符号の前に／を付けて示す。
【００３９】
＜実施例１＞
図１は、本発明に係る不揮発性半導体記憶装置の一実施例を示す要部回路図である。図１において、メモリマットを２つのバンクＡ，Ｂに分け、各信号線などの参照符号の末尾の小文字ａ，ｂは、それぞれのバンクＡ，Ｂのものであることを示す。
また、同図中において、外部クロックおよび外部クロック取り込み回路は示されていない（尚、シンクロナスＤＲＡＭに用いられている一般的な外部クロック取り込み回路を用いればよい。）が、後述するように本実施例では外部クロックに同期し、２つのバンクＡ，Ｂをワード線ごとに切り換えることにより、読み出し動作の高速化を図る。
【００４０】
図１に示すように、バンクＡには４ｎ本のビット線ＢＬ１１ａ，……ＢＬｎ４ａとｍ本のワード線ＷＬ１ａ，……ＷＬｍａがあり、同様にバンクＢには４ｎ本のビット線ＢＬ１１ｂ，……ＢＬｎ４ｂとｍ本のワード線ＷＬ１ｂ，……ＷＬｍｂがある。ビット線とワード線の各交点には、フローティングゲートを有し、ドレインがＮＭＯＳスイッチＳＴ２ａまたはＳＴ２ｂを介してビット線に、ソースがＮＭＯＳスイッチＳＴ１ａまたはＳＴ１ｂを介して共通ソース線ＶＳＡに、制御ゲートがワード線にそれぞれ接続されたメモリセルＭＣが接続される。従って、バンクＡ，Ｂには、４ｎ本のビット線とｍ本のワード線の各交点にメモリセルＭＣが設けられた、それぞれ４ｎ行ｍ列のメモリアレイＭＡａ，ＭＡｂがある。
【００４１】
そして、バンクＡのビット線ＢＬ１１ａとバンクＢのビット線ＢＬ１１ｂがセンスラッチ回路ＳＬ１１を、ビット線ＢＬ１２ａとビット線ＢＬ１２ｂがセンスラッチ回路ＳＬ１２を、……ビット線ＢＬｎ４ａとビット線ＢＬｎ４ｂがセンスラッチ回路ＳＬｎ４を、それぞれ共有するように接続し、４個のセンスラッチ回路を１ブロックとして同時に駆動・リセットをするためのｎ個のスイッチＤＣＤ１，……ＤＣＤｎを設けている。なお、スイッチＤＣＤ１，……ＤＣＤｎは、それぞれＮＭＯＳスイッチとインバータを介したｐチャネルＭＯＳトランジスタのスイッチ（以下、ＰＭＯＳスイッチと称する。）とから構成される。
【００４２】
同図において、ｎ個のＰＭＯＳスイッチＤＣＰＣ１，……ＤＣＰＣｎと、バンクＡ側にｎ個のＮＭＯＳスイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａと、バンクＢ側にｎ個のＮＭＯＳスイッチ／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂとは、それぞれ４本ずつのビット線をプリチャージおよびディスチャージするために設けたスイッチであり、ＤＣ救済用にも用いられるスイッチである。また、各バンクに設けた４ｎ個のＮＭＯＳスイッチＤ１１ａ，Ｄ１２ａ，……Ｄｎ４ａ及びＤ１１ｂ，Ｄ１２ｂ，……Ｄｎ４ｂは、それぞれに接続されたビット線をディスチャージするためのスイッチである。ＮＭＯＳスイッチＰＲＣａとＰＲＣｂは読み出し時にビット線をプリチャージするときに用いるスイッチであり、ＮＭＯＳスイッチＹＷａとＹＷｂは書き込み時にビット線をプリチャージするときに用いるスイッチである。
【００４３】
それぞれのセンスラッチ回路ＳＬ１１，……ＳＬｎ４に一時的に保持された対応するビット線上の選択されたメモリセルＭＣの情報は、バンクＡ側のメモリセルの場合、外部クロックＣＬＫ（不図示）にそれぞれ同期して動作するＮＭＯＳスイッチＳ１１ａ，Ｓ１２ａ，……Ｓｎ４ａ，Ｓ１ａ，……Ｓｎａ，ＹＳ１ａ，ＹＳ２ａ，ＳＷａを介して入出力信号線ＩＯａに出力し、バンクＢ側のメモリセルの場合、外部クロックＣＬＫにそれぞれ同期して動作するＮＭＯＳスイッチＳ１１ｂ，Ｓ１２ｂ，……Ｓｎ４ｂ，Ｓ１ｂ，……Ｓｎｂ，ＹＳ１ｂ，ＹＳ２ｂ，ＳＷｂを介して入出力信号線ＩＯｂに出力するように接続される。また、ＷＤａはバンクＡ側のワードデコーダを示し、ＷＤｂはバンクＢ側のワードデコーダを示す。
このように構成される本実施例の不揮発性半導体記憶装置の（１）読み出し、（２）書き込み、及び（３）消去の各動作について以下説明する。
【００４４】
(１)読み出し動作：
メモリ一括読み出し動作について、図２に示した動作タイミングチャートを用いて説明する。
読み出す順番はワード線でいうと、バンクＡのワード線ＷＬ１ａ、バンクＢのワード線ＷＬ１ｂ、以下、ＷＬ２ａ，ＷＬ２ｂ，……ＷＬｍａ，ＷＬｍｂと２つのバンクのワード線を交互に選択して読み出す。図２のタイミングチャートには示していないが、先ず始めにＮＭＯＳスイッチＰＲＣａと、ｎ個のＰＭＯＳスイッチＤＣＰＣ１，……ＤＣＰＣｎと、ＮＭＯＳスイッチＳＴ２ａを閉じて、すなわちオン状態にしてバンクＡのビット線すべてをプリチャージする。
【００４５】
次に、ＮＭＯＳスイッチＰＲＣａとＰＭＯＳスイッチＤＣＰＣ１，……ＤＣＰＣｎを開いた後、すなわちオフ状態とした後、共通ソース線ＶＳＡを０Ｖにし、ＮＭＯＳスイッチＳＴ１ａを閉じ、ワード線ＷＬ１ａをワードデコーダＷＤａにより選択して電源電圧Ｖｃｃに立ち上げてハイ（High)状態にする。なお、ＮＭＯＳスイッチＳＴ１ａ，ＳＴ２ａは、バンクＡの読み出し終了後に開く。次の外部クロックＣＬＫの立ち上がりにあわせてＮＭＯＳスイッチＳ１ａを閉じ、同時にスイッチＤＣＤ１を閉じて４個のセンスラッチ回路ＳＬ１１，ＳＬ１２，ＳＬ１３，ＳＬ１４を駆動し、バンクＡの４本のビット線ＢＬ１１ａ，ＢＬ１２ａ，ＢＬ１３ａ，ＢＬ１４ａにつながる各メモリセルＭＣの情報をそれぞれのセンスラッチ回路ＳＬ１１，……ＳＬ１４に一時的に保持させる。ＮＭＯＳスイッチＳ１ａは外部クロックＣＬＫの立ち下がりと同時に開き、スイッチＤＣＤ１は閉じたままである。以後、特にことわらない限り、各ＮＭＯＳスイッチは外部クロックＣＬＫの立ち上がり、立ち下がりに合わせて「閉じる」、「開く」の動作をするものとする。
【００４６】
次の外部クロックＣＬＫに合わせてＮＭＯＳスイッチＳ１１ａとＹＳ１ａが閉じ、センスラッチ回路ＳＬ１１に保持されていた情報は副入出力信号線ＩＯ１ａを介してセンスラッチ回路ＳＬａに送られて、ここでまた一時的に保持される。ＮＭＯＳスイッチＳＷａは外部クロックＣＬＫに対して半周期ずれて動作し、ＮＭＯＳスイッチＳ１１ａとＹＳ１ａが開くと同時に、このＮＭＯＳスイッチＳＷａが閉じて、ワード線ＷＬ１ａとビット線ＢＬ１１ａの交点につながる１つのメモリセルＭＣの情報が入出力信号線ＩＯａを通して出力される。これと同時に、ＮＭＯＳスイッチＳ１２ａとＹＳ２ａが閉じて、センスラッチ回路ＳＬ１２に保持されていた情報は副入出力信号線ＩＯ２ａを介してセンスラッチ回路ＳＬａに送られ、一時的に保持される。すぐにＮＭＯＳスイッチＳＷａが閉じて、この情報が入出力信号線ＩＯａを介して外部に出力される。
【００４７】
次の外部クロックＣＬＫで、センスラッチ回路ＳＬ１３に保持されていた情報は、ＮＭＯＳスイッチＳ１３ａとＹＳ１ａが接続される副入出力信号線ＩＯ１ａを介して、またセンスラッチ回路ＳＬａに送られ、保持される。ＮＭＯＳスイッチＹＳ１ａとＹＳ２ａは、外部クロックＣＬＫの倍の周期で動作してメモリセルＭＣの情報をセンスラッチ回路ＳＬａに送る。
【００４８】
センスラッチ回路ＳＬ１１，……ＳＬ１４の駆動スイッチＤＣＤ１は、ＮＭＯＳスイッチＳ１４ａとＹＳ２ａが開き、４番目のセンスラッチ回路ＳＬ１４に保持されていた情報が副入出力信号線ＩＯ２ａを介してセンスラッチ回路ＳＬａに送られると同時に開いて、４個のセンスラッチ回路ＳＬ１１，ＳＬ１２，ＳＬ１３，ＳＬ１４をリセットする。
【００４９】
このようにして、各スイッチを外部クロックＣＬＫに同期させることにより、ワード線ＷＬ１ａにつながるメモリセルＭＣの情報を絶え間無く出力させることができる。尚、メモリセルＭＣはフローティングゲートを有する不揮発性のメモリセルであるから、読み出し動作を行ってもメモリセルの情報は消えないので、シンクロナスＤＲＡＭ（Dynamic Random Access Memory）のように読み出し後に再書き込みを行うリフレッシュ動作が必要でないことは言うまでもない。
【００５０】
更に、バンクＡの出力中にバンクＢのＮＭＯＳスイッチＰＲＣｂを閉じると共に、既に入出力信号線ＩＯａに情報を出力したブロックのセンスラッチ回路のスイッチ、この場合ＰＭＯＳスイッチＤＣＰＣ１を閉じて、そのブロックの４本のビット線ＢＬ１１ｂ，……ＢＬ１４ｂと４個のセンスラッチ回路ＳＬ１１，……ＳＬ１４をプリチャージする。
【００５１】
バンクＡのワード線ＷＬ１ａの立ち下がりと同時に、バンクＢのワード線ＷＬ１ｂをワードデコーダＷＤｂにより選択してハイに立ち上げておくと、外部クロックＣＬＫに同期させて各スイッチＳ１ｂ，ＤＣＤ１，……ＤＣＤｎ，Ｓ１１ｂ，……Ｓｎ４ｂ，ＹＳ１ｂ，ＹＳ２ｂ，ＳＷｂを前述したバンクＡでの一連の動作と同様に動作させることにより、ワード線ＷＬ１ｂにつながるメモリセルの情報を副入出力信号線ＩＯ１ｂ，ＩＯ２ｂを介して入出力信号線ＩＯｂから外部へ出力させることができる。この時、またバンクＡのビット線をプリチャージしておけば、バンクＡの１本のワード線につながるメモリセルの情報を引き続き出力させることができる。
【００５２】
このようにして、各スイッチの動作を外部クロックＣＬＫに同期させて行い、２つのバンクをワード線ごとに交互に切り換えることにより、一括読み出しの高速化を図ることができる。尚、読み出し動作時においては、共通ソース線ＶＳＡとＰＮをロー（Low）状態、この場合０Ｖにし、共通ソース線ＰＰを１Ｖの電圧にする。また、ＮＭＯＳスイッチＤ１１ａ，……Ｄｎ４ａ，Ｄ１１ｂ，……Ｄｎ４ｂはオフ状態にする。
【００５３】
(２)書き込み動作：
次に、図１の回路における書き込み動作について、図３を用いて説明する。図３は、書き込み動作時の各スイッチ及び選択されたワード線の動作を示すタイミングチャートである。書き込み動作はワード線ごとに一括して行なわれ、バンクＡに書き込む場合は、入出力信号線ＩＯａと、副入出力信号線ＩＯ１ａ又はＩＯ２ａとを通して、バンクＢに書き込む場合は、入出力線ＩＯｂと、副入出力信号線ＩＯ１ｂ又はＩＯ２ｂを通してそれぞれ書き込む情報を送る。
【００５４】
例えば、バンクＡのワード線ＷＬ１ａにつながるメモリセルＭＣに書き込みを行なう場合について説明する。尚、書き込み対象のワード線に対して後述する消去動作を行なってから書き込み動作を行なう。
まず、センスラッチ回路ＳＬ１１，……ＳＬｎ４を駆動するためスイッチＤＣＤ１，……ＤＣＤｎを閉じ、書き込みが行なわれるメモリセルＭＣにつながるビット線に対応する各センスラッチ回路ＳＬ１１，……ＳＬｎ４に情報を保持させるため、各ＮＭＯＳスイッチＳＷａ，Ｓ１１ａ，……Ｓｎ４ａ，ＹＳ１ａまたはＹＳ２ａを閉じる。ここで、ビット線ＢＬ１１ａにつながるメモリセルＭＣに書き込みを行なうとする場合、ビット線ＢＬ１１ａを含む４本のビット線のブロックを共通ソース線ＰＰの電圧４ＶにプリチャージするためにＮＭＯＳスイッチＹＷａとＳＴ２ａ、及びＰＭＯＳスイッチＤＣＰＣ１を閉じる。
【００５５】
次に、ＮＭＯＳスイッチＳ１ａを閉じ、共通ソース線ＶＳＡを０Ｖにし、ＮＭＯＳスイッチＳＴ１ａを閉じて、ワードデコーダＷＤａにより選択されたワード線ＷＬ１ａに−９Ｖの電圧を印加し、その他の非選択のワード線ＷＬ２ａ，……ＷＬｍａの電圧は０Ｖとする。
【００５６】
この後、ＮＭＯＳスイッチＤ１１ａと／ＤＣＰＣ１ａを閉じてビット線ＢＬ１１ａをディスチャージした後でＮＭＯＳスイッチＤ１１ａを開き、ＮＭＯＳスイッチＹＷａとＳＴ２ａを閉じて再びビット線ＢＬ１１ａを共通ソース線ＰＰの電圧１Ｖにプリチャージする。ワード線ＷＬ１ａを例えば１．５Ｖに立ち上げ、共通ソース線ＶＳＡを０Ｖにし、ＮＭＯＳスイッチＳ１ａを開いてベリファイ動作を行ない、メモリセルＭＣのしきい値により書き込み動作の検証を行なう。このベリファイ動作において、書き込みが行なわれたメモリセルＭＣのしきい値が１．５Ｖよりも高く、書き込みが不十分であると再び書き込み動作が行なわれ、メモリセルＭＣのしきい値が１．５Ｖよりも低くなりセンスラッチ回路ＳＬ１１に保持されていた情報が「ハイ」から「ロー」に反転するまで、書き込みとベリファイの動作が繰り返される。
【００５７】
（３）消去動作：
図１の回路における消去動作について説明する。この消去動作は、ワード線単位で行なわれる。一例として、ワード線ＷＬ１ａにつながるメモリセルＭＣについて消去を行なうとする。ワードデコーダＷＤａにより選択されたワード線ＷＬ１ａに１２Ｖ、基板（不図示）に−４Ｖ、非選択のワード線ＷＬ２ａ，……ＷＬｍａには０Ｖを印加し、共通ソース線ＶＳＡには−４Ｖを印加した後、ＮＭＯＳスイッチＳＴ１ａを閉じてメモリセルのソース側に−４Ｖを印加することにより行なわれる。この時、消去されたメモリセルＭＣのしきい値は１．５Ｖよりも充分に高い電圧値となる。
【００５８】
本実施例の不揮発性半導体記憶装置は、ビット線間にショートなどの欠陥が生じた場合のＤＣ救済措置を容易に備えることができるが、このＤＣ救済措置については後述する実施例３において詳細に説明する。
【００５９】
＜実施例２＞
図４は、本発明に係る不揮発性半導体記憶装置の別の実施例を示す要部回路図である。本実施例は、ビット線の狭ピッチ化に好適な構成となっている。図４において参照符号ＭＡａ，ＭＡｂはメモリアレイを示し、メモリアレイＭＡａ，ＭＡｂは実施例１の図１で示したフローティングゲートを有するそれぞれ４ｎ行ｍ列のメモリアレイＭＡａ，ＭＡｂと同じ構成である。尚、本実施例の場合、図４における各信号線及び各スイッチの参照符号の末尾の小文字ａは読み出し側のメモリマットのものであることを示し、ｂはリファレンスマットのものであることを示す。
【００６０】
本実施例では、４本のビット線に対して１個のセンスラッチ回路を設けて、ビット線の狭ピッチ化に対応している。例えば、図４中に点線で囲った部分を１つのブロックとし、このブロック中に４対のビット線ＢＬ１１ａとＢＬ１１ｂ，ＢＬ１２ａとＢＬ１２ｂ，ＢＬ１３ａとＢＬ１３ｂ，ＢＬ１４ａとＢＬ１４ｂ、及びこれらに対応したセンスラッチ回路ＳＬ１が設けられている。スイッチＤＣＤ１は、ゲート同士がインバータを介して接続されると共に共通ソースＰＮ，ＰＰに一方の端子がそれぞれ接続されたＮＭＯＳとＰＭＯＳからなるスイッチであり、センスラッチ回路ＳＬ１の駆動・リセットを行なう。４対のビット線には読み出し側にそれぞれＮＭＯＳスイッチＳ１ａ，Ｓ２ａ，Ｓ３ａ，Ｓ４ａが接続され、リファレンス側にそれぞれＮＭＯＳスイッチＳ１ｂ，Ｓ２ｂ，Ｓ３ｂ，Ｓ４ｂが接続されていて、これらのスイッチにより各ビット線対とセンスラッチとの接続を切り換える。各ビット線対を通してメモリセルの情報を、信号線ＳＷａ，ＳＷｂにより制御されるＮＭＯＳスイッチを介してセンスラッチ回路ＳＬ１に送る。ＮＭＯＳスイッチＹＳ１ａは、センスラッチ回路ＳＬ１に一時的に保持された情報を入出力信号線ＩＯａに出力させるためのスイッチである。ＮＭＯＳスイッチＰＲＣａ，ＰＲＣｂは、読み出し時にビット線をプリチャージするときに用いられるスイッチであり、一方の端子が電源電圧Ｖｃｃに接続されるＰＭＯＳスイッチＤＣＰＣ１は、ビット線をプリチャージするときに用いられるほか、ＤＣ救済を必要とする場合にも用いられるスイッチである。ＮＭＯＳスイッチＹＷａは、書き込み時においてビット線をプリチャージするためのスイッチであり、ＮＭＯＳスイッチＹＷｂは、ベリファイ時にビット線をプリチャージするためのスイッチである。ＷＬ１ａはワード線であり、１本しか示していないが図１のメモリアレイと同様にＷＬ１ａ，……ＷＬｍａのｍ本から成る。また、図４では、４本のビット線毎にセンスラッチ回路を設ける構成例を示したが、２本毎でも或いは８本毎であっても良い。
【００６１】
本実施例の不揮発性半導体記憶装置はいわゆる一括消去型のフラッシュメモリと呼ばれるものであり、上記したようなブロックがｎ個から構成される。以下、このように構成されるフラッシュメモリの（１）読み出し、（２）書き込み、及び（３）消去の各動作について説明する。
【００６２】
(１)読み出し動作：
読み出し動作について、図５に示したタイミングチャートを用いて説明する。読み出し側メモリアレイＭＡａ内の選択された１本のワード線ＷＬ１ａ上の４ｎ個のメモリセル（不図示）の読み出し動作は以下の通りである。
【００６３】
まず、各ブロックの第１番目のビット線対ＢＬ１１ａとＢＬ１１ｂ，ＢＬ２１ａとＢＬ２１ｂ，……ＢＬｎ１ａとＢＬｎ１ｂを電源電圧Ｖｃｃにプリチャージするために、ＮＭＯＳスイッチＳ１ａ，Ｓ１ｂを閉じ、更にＮＭＯＳスイッチＰＲＣａ，ＰＲＣｂとＰＭＯＳスイッチＤＣＰＣ１，ＤＣＰＣ２，……ＤＣＰＣｎを閉じる。これらのスイッチを開いた後、選択された１本のワード線ＷＬ１ａを電源電圧Ｖｃｃに立ち上げてから、センスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎを駆動するために、スイッチＤＣＤ１，ＤＣＤ２，……ＤＣＤｎを閉じる。
【００６４】
次に、ＮＭＯＳスイッチＳ１ａ，Ｓ１ｂ，ＳＷａ，ＳＷｂを閉じ、１対のビット線ＢＬ１１ａとＢＬ１１ｂの電位差によって、ビット線ＢＬ１１ａにつながるメモリセルに記憶された情報をセンスラッチ回路ＳＬ１に一時的に保持させる。同様に、ビット線ＢＬ２１ａ，……ＢＬｎ１ａにつながる各メモリセルの情報をそれぞれのセンスラッチ回路ＳＬ２，……ＳＬｎに一時的に保持させる。
【００６５】
この後、順次ＮＭＯＳスイッチＹＳ１ａ，ＹＳ２ａ，……ＹＳｎａの順で閉じ、各メモリセルの情報を入出力信号線ＩＯａに出力させる。このとき、全ワード線の電圧を下げておく。ＮＭＯＳスイッチＹＳｎａが閉じてビット線ＢＬｎ１ａにつながるメモリセルの情報が入出力信号線ＩＯａに出力された後、各ブロックの第２番目のビット線対ＢＬ１２ａとＢＬ１２ｂ，ＢＬ２２ａとＢＬ２２ｂ，……ＢＬｎ２ａとＢＬｎ２ｂをプリチャージするめに、ＮＭＯＳスイッチＳ２ａ，Ｓ２ｂを閉じ、ＮＭＯＳスイッチＰＲＣａ，ＰＲＣｂを閉じ、ＰＭＯＳスイッチＤＣＰＣ１，ＤＣＰＣ２，……ＤＣＰＣｎを閉じる。これらのスイッチを開いた後、再びワード線ＷＬ１ａを電源電圧Ｖｃｃに立ち上げる。これと同時に、スイッチＤＣＤ１，ＤＣＤ２，……ＤＣＤｎを開いて、センスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎを一時リセットした後で、再びセンスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎを駆動するために、スイッチＤＣＤ１，ＤＣＤ２，……ＤＣＤｎを閉じる。
【００６６】
次に、ＮＭＯＳスイッチＳ２ａ，Ｓ２ｂ，ＳＷａ，ＳＷｂを閉じ、ビット線ＢＬ１２ａ，ＢＬ２２ａ，……ＢＬｎ２ａにつながるメモリセルの情報をそれぞれのセンスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎに一時的に保持させる。
【００６７】
この後、ＮＭＯＳスイッチＹＳ１ａ，ＹＳ２ａ，……ＹＳｎａの順で閉じ、入出力信号線ＩＯａにメモリセルの情報を出力させる。以下、同様にワード線ＷＬ１ａの電圧を下げる、電源電圧Ｖｃｃに立ち上げる、センスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎのリセット、駆動を繰り返しつつ、ＮＭＯＳスイッチＳ３ａとＳ３ｂ，Ｓ４ａとＳ４ｂを開閉することにより、各ブロックの第３番目のビット線ＢＬ１３ａ，ＢＬ２３ａ，……ＢＬｎ３ａ、および第４番目のビット線ＢＬ１４ａ，ＢＬ２４ａ，……ＢＬｎ４ａの順にこれらにつながるメモリセルの情報を出力する。
【００６８】
(２)書き込み動作：
次に、書き込み動作について、各スイッチの動作を示す図６のタイミングチャートを用いて説明する。書き込み動作は、ワード線単位で行なわれ、各メモリセルに書き込まれる情報はブロックごとに設けられたセンスラッチ回路に一時保持される。ここでは、読み出し側のメモリアレイＭＡａの選択されたワード線ＷＬ１ａとビット線ＢＬ１１ａにつながるメモリセルに書き込むものとする。尚、書き込みを行なう前に、選択されワード線ＷＬ１ａを後述する消去動作により消去しておく。
【００６９】
先ず、スイッチＤＣＤ１とＰＭＯＳスイッチＤＣＰＣ１を閉じてセンスラッチ回路ＳＬ１を駆動し、入出力信号線ＩＯａから、ＮＭＯＳスイッチＹＳ１ａを介して書き込む情報をセンスラッチ回路ＳＬ１に保持させる。
次に、ＮＭＯＳスイッチＳ１ａ，ＹＷａを閉じてビット線ＢＬ１１ａを電源電圧Ｖｃｃにプリチャージし、図示しないワードデコーダにより選択されたワード線ＷＬ１ａに−９Ｖを印加し、ＮＭＯＳスイッチＳＷａとＳ１ａを閉じる。
この後、ＮＭＯＳスイッチＳＷａ，Ｓ１ａを開き、ＮＭＯＳスイッチ／ＤＣＰＣ１ａ，Ｄ１１ａを閉じて、ビット線ＢＬ１１ａをディスチャージする。
【００７０】
これらのスイッチを開いた後、ベリファイ動作をするために先ずＮＭＯＳスイッチＹＷａ，ＹＷｂ，Ｓ１ａ，Ｓ１ｂを閉じてビット線ＢＬ１１ａとＢＬ１１ｂを１Ｖにプリチャージさせた後、ワード線ＷＬ１ａを例えば１．５Ｖに立ち上げてから、ＮＭＯＳスイッチＳＷａ，ＳＷｂ，Ｓ１ａ，Ｓ１ｂを閉じる。このベリファイ動作で書き込みが行なわれたメモリセルのしきい値が１．５Ｖよりも高く、書き込みが不十分であると再び書き込み動作が行なわれ、書き込みとベリファイの動作は、メモリセルのしきい値が１．５Ｖより低くなって、センスラッチ回路ＳＬ１に保持されていた情報が「ハイ」から「ロー」に反転するまで繰り返される。
【００７１】
(３)消去動作：
消去動作は、ワード線単位で行なわれる。例えば、ワード線ＷＬ１ａにつながるメモリセルについて消去を行なう場合は、選択されたワード線ＷＬ１ａに１２Ｖ、非選択のワード線には０Ｖ、基板（不図示）に−４Ｖを印加し、メモリセルのソース側を−４Ｖにすることにより行なわれる。この場合、消去されたメモリセルのしきい値は１．５Ｖよりも充分に高い電圧値となる。
【００７２】
このように本実施例のフラッシュメモリは、複数のビット線に対して１個のセンスラッチ回路を用いる構成としたことにより、メモリセルの微細化に伴うレイアウト上のビット線の狭ピッチ化に対応することができる。
また、本実施例のフラッシュメモリもビット線間にショートなどの欠陥が生じた場合のＤＣ救済措置を容易に備えることができるが、ＤＣ救済措置については後述の実施例３において詳細に説明する。
【００７３】
＜実施例３＞
図７は、本発明に係る不揮発性半導体記憶装置のまた別の実施例を示す図である。本実施例では、ビット線ショートによる欠陥が生じた場合のＤＣ救済措置を説明する。なお、図７において、説明の便宜上、実施例２の図４で示した構成部分と同一構成部分については、同一の参照符号を付してその詳細な説明を省略する。
【００７４】
図７（ａ）に示した概略ブロック図から分かるように、本実施例のフラッシュメモリは、実施例２の図４の回路と同様に、メモリアレイＭＡａ側とＭＡｂ側の１ブロック当たり４対のビット線に対して１個のセンスラッチ回路ＳＬを共有し、このようなブロックからなる多数のブロックで構成したメモリマットＭＭを有するが、更にＤＣ救済用に数ブロックの予備メモリマットＲＭを備えている点が相違する。図７（ｂ）は、同図（ａ）中にビット線ショート（両端矢印で示す）による欠陥が生じている一点鎖線で囲ったブロックの要部回路図である。
【００７５】
ビット線がショートしていると、ビット線のプリチャージができず、電源電圧の低下を引き起こして正しい読み出しまたは書き込み動作ができなくなる。この動作不良を本実施例では、次のようにして救済する。
図７（ｂ）に示す回路において、メモリセルの情報を読み出すために、ショートしたビット線につながるメモリアレイＭＡａ内のメモリセルに対応したアドレス指定がなされたとき、センスラッチ回路ＳＬ１を駆動するためのスイッチＤＣＤと、ビット線をプリチャージするときに電荷を供給するためのＰＭＯＳスイッチＤＣＰＣと、ビット線をディスチャージするときに用いるＮＭＯＳスイッチ／ＤＣＰＣａ，／ＤＣＰＣｂとの４個のスイッチを開、すなわちオフ状態にし、ショートしたビット線を含む４対のビット線とセンスラッチ回路とからなるブロックを、予備のメモリマットＲＭ内のブロックに置き換えて、以後用いないようにする。
【００７６】
この不良ブロックの４個のスイッチをオフして、予備メモリマットＲＭのブロックに置き換える動作を、図８に示した概略構成図を用いて更に詳細に説明する。図８において、参照符号２２，２６，２７はそれぞれヒューズＲＯＭを示し、各ヒューズＲＯＭには予めアドレス信号が記憶されている。ＡＮＤ回路２３は、アドレス線２０からアドレスバッファ２１に入るアドレス信号と、ヒューズＲＯＭ２２からの信号とが一致したときにデコーダ２４を駆動し、そのアドレス信号に対応するブロックの信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤが選択される。尚、これらの回路２１〜２４からなる信号線選択回路３０は、メモリマットＭＭ内に複数ブロック毎に１つの割合で設けられる。
【００７７】
ビット線ショート等の不良がウェーハ状態でのチップ検査の際に検出された場合、その不良ビット線を含むブロックの４種類の信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤをメモリマットＭＭ上で選択せずに、予備メモリマットＲＭで選択するために、先ずヒューズＲＯＭ２２の中の不良部分に対応したアドレス信号を発生する部分のヒューズを切断し、アドレス線２０から不良部分を選択するアドレス信号がメモリマットＭＭのアドレスバッファ２１に入っても、不良部分の４種類の信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤが選択されないようにする。すなわち、不良ブロックの４個のスイッチ／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤは常にオフ状態となる。
【００７８】
次に、この不良ブロックの代わりに予備メモリマットＲＭ内のブロックを選択するために、ヒューズＲＯＭ２６の中の不良部分に対応したブロックのアドレス信号以外のヒューズを切断し、更に比較回路２５を動作するように、例えば比較回路への電源供給スイッチ（不図示）をオンさせる。これにより、メモリマットＭＭの不良ブロック部分のビット線を選択するアドレス信号がアドレス線２０から比較回路２５に入り、ヒューズＲＯＭ２６からの信号と一致したとき比較回路２５は出力信号を出す。ヒューズＲＯＭ２７からの信号と比較回路２５からの信号が一致するとＡＮＤ回路２８によりデコーダ２９が駆動され、メモリマットＭＭ内の不良部分の代わりに、予備メモリマットＲＭのそのアドレス信号に対応するブロックの４種類の信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤが選択される。尚、これらの回路２５〜２９からなる信号線選択回路３１は、予備メモリマットＲＭの規模が小さくて良いので、１つあれば足りる。
【００７９】
このように欠陥を含んだメモリマットＭＭのブロック内のメモリセルに対応したアドレス指定が行われた場合、予備メモリマットＲＭに用意されたブロックのスイッチＤＣＤと、ＰＭＯＳスイッチＤＣＰＣと、ＮＭＯＳスイッチ／ＤＣＰＣａ，／ＤＣＰＣｂの４個のスイッチを動作可能にして代わりに用いるので、ブロックごと置換して予備メモリマットＲＭのブロックを使うことにより、ビット線ショートの不良の救済を行うことができる。これによって、ビット線がショートしても４対のビット線と１個のセンスラッチ回路とからなる小さなブロック単位で救済が可能となり、歩留まりが大きく向上する。尚、本実施例において、センスラッチ回路当たりのビット線数は２本でも８本でも或いは他の本数でも良いことは実施例２と同様である。
【００８０】
上述したようなビット線ショートをブロック単位で救済するための４種類のスイッチＤＣＤ，ＤＣＰＣ，／ＤＣＰＣａ，／ＤＣＰＣｂが実施例１にも設けられているので、すなわちセンスラッチ回路を駆動・リセットするスイッチＤＣＤ１，……ＤＣＤｎ、ビット線をプリチャージするＰＭＯＳスイッチＤＣＰＣと、ビット線をデイスチャージするためのＮＭＯＳスイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂがブロックごとに設けられているので、４個のセンスラッチ回路とこれを共有する４対のビット線からなるブロック単位で、ワード線を共通とする予備のブロックを数ブロック設けるか或いはバンクＡ，Ｂのｎブロックのうち数ブロックを予備のブロックとして用いる予備メモリマットと、例えばヒューズＲＯＭからなる信号線選択回路３０及びスイッチ選択回路３１とを有する冗長構成にすることにより、本実施例と同様にブロック単位のＤＣ救済を行うことができ、歩留まり向上を図ることができる。
【００８１】
これまでに述べた実施例のメモリアレイの構成は、ＡＮＤ型のメモリアレイ構成であるが、他の構成、例えば、日経マイクロデバイスの１９９３年１月号第９１巻第５９〜６３頁に記載されているＮＯＲ型、ＤＩＮＯＲ型、ＮＡＮＤ型のメモリアレイ構成においても実施できる。また、フラッシュメモリ以外にも、強誘電体メモリなどの他の不揮発性メモリにも適用できる。
【００８２】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内で種々の設計変更をなし得ることは勿論である。
【００８３】
【発明の効果】
前述した実施例から明らかなように、本発明によれば、メモリマットを２つのバンクに分割し、各バンクのワード線を交互に立ち上げて、１本のワード線ごとの読み出し動作を外部クロックに同期させて行なう構成とすることにより、メモリアレイの情報を高速に、かつ連続的に読み出すことが可能となる。
【００８４】
また、１つのセンスラッチ回路を複数のビット線で共有する構成とすることにより、メモリの大容量化によるメモリセルの微細化に伴うビット線の狭ピッチ化に対応することができる。
【００８５】
更に、ビット線とセンスラッチ回路をこの様ないずれかの構成とし、これらビット線とセンスラッチ回路を１つのブロックとして、このブロックごとにセンスラッチ回路の駆動・リセットを制御するスイッチとビット線のプリチャージに用いるスイッチとビット線のディスチャージに用いるスイッチとを、予備のメモリマットに切り換えるＤＣ救済用のスイッチとして兼用できるように設け、信号線選択回路をヒューズＲＯＭを含む構成とすることにより、ビット線間のショートなどにより引き起こされる電源電圧が異常に低下する欠陥が生じた場合、予備メモリマット内に用意されたブロックと、ブロックごと置換することで、電源電圧の異常な低下による不良を救済することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施例を示す要部回路図である。
【図２】図１に示した回路の読み出し動作例を示すタイミングチャート図である。
【図３】図１に示した回路の書き込み動作例を示すタイミングチャート図である。
【図４】本発明に係る不揮発性半導体記憶装置の別の実施例を示す要部回路図である。
【図５】図４に示した回路の読み出し動作例を示すタイミングチャート図である。
【図６】図４に示した回路の書き込み動作例を示すタイミングチャート図である。
【図７】本発明に係る不揮発性半導体記憶装置の更に実施例を示す図であり、（ａ）は概略構成図、（ｂ）は同図（ａ）に一点鎖線で示したブロックの要部回路図である。
【図８】図７の（ａ）に示した構成のメモリマットと予備メモリマット内のブロックの切り換えを説明するための概略構成図である。
【図９】従来のフラッシュメモリの構成例を示す要部回路図である。
【符号の説明】
２０…アドレス線、
２１…アドレスバッファ、
２２，２６，２７…ヒューズＲＯＭ、
２３，２８…ＡＮＤ回路、
２４，２９…デコーダ、
３０，３１…信号線選択回路、
ＢＬ１１ａ〜ＢＬｎ４ａ，ＢＬ１１ｂ〜ＢＬｎ４ｂ…ビット線、
Ｄ１１ａ〜Ｄｎ４ａ，Ｄ１１ｂ〜Ｄｎ４ｂ…ＭＯＳスイッチ切換え信号線、
ＤＣＤ１〜ＤＣＤｎ…センスラッチ回路の駆動スイッチ切り換え信号線、
ＤＣＰＣ１〜ＤＣＰＣｎ…ＤＣ救済用のスイッチ切換え信号線、
／ＤＣＰＣ１ａ〜／ＤＣＰＣｎａ…ＤＣ救済用のスイッチ切換え信号線、
／ＤＣＰＣ１ｂ〜／ＤＣＰＣｎｂ…ＤＣ救済用のスイッチ切換え信号線、
ＧＮＤ…接地電位、
ＩＯａ，ＩＯｂ…入出力信号線、
ＩＯ１ａ，ＩＯ２ａ，ＩＯ１ｂ，ＩＯ２ｂ…副入出力線、
ＭＡａ，ＭＡｂ…メモリアレイ
ＭＭ…メモリマット、
ＲＭ…予備メモリマット、
ＰＮ，ＰＰ，ＶＳＡ，Ｖ１，Ｖ２…共通ソース線、
ＰＲＣａ，ＰＲＣｂ…ＭＯＳスイッチ切換え信号線、
Ｓ１ａ〜Ｓｎａ，Ｓ１ｂ〜Ｓｎｂ…ＭＯＳスイッチ切換え信号線、
Ｓ１１ａ〜Ｓｎ４ａ，Ｓ１１ｂ〜Ｓｎ４ｂ…ＭＯＳスイッチ切換え信号線、
ＳＥＴ…センスラッチ回路の駆動スイッチ切り換え信号線、
ＳＬ１〜ＳＬｎ，ＳＬ１１〜ＳＬｎ４…センスラッチ回路、
ＳＬａ，ＳＬｂ…センスラッチ回路、
ＳＷａ，ＳＷｂ，ＹＳ１ａ〜ＹＳｎａ…ＭＯＳスイッチ切換え信号線、
Ｖｃｃ…電源電圧、
ＷＬ１ａ〜ＷＬｍａ，ＷＬ１ｂ〜ＷＬｍｂ…ワード線、
ＷＤａ，ＷＤｂ…ワードデコーダ、
ＹＳ１ｂ〜ＹＳｎｂ，ＳＴ１ａ，ＳＴ２ａ…ＭＯＳスイッチ切換え信号線、
ＹＷａ，ＹＷｂ…ＭＯＳスイッチ切換え用信号線。
【産業上の利用分野】
この発明は不揮発性半導体記憶装置に係り、特にメモリの大容量化に対応した高速一括読み出しやビット線の狭ピッチ化に好適な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、この種の不揮発性半導体記憶装置、例えば、フラッシュメモリについては、１９９４シンポジウム オン ブイエルエスアイ サーキッツ ダイジェスト オブ テクニカル ペーパーズの第６１〜第６２頁（1994 Symposium on VLSI Circuits Digest of Technical Papers, pp.61-62）に記載されている。以下、この従来のフラッシュメモリの（１）読み出し、（２）書き込み、及び（３）消去の各動作について図９を用いて説明する。
【０００３】
図９は、従来のフラッシュメモリの動作を説明するために、ワード線とビット線に接続される１個のメモリセルを示す要部回路図である。図９において、参照符号ＭＣはフローティングゲートを有するメモリセル、１０〜１７はスイッチ動作をするｎチャネルＭＯＳトランジスタ（以下、単にＮＭＯＳスイッチと称する）を示し、以下の説明においては、特にことわらない限り、各ＮＭＯＳスイッチはそれを制御するゲートに接続される信号線の符号名で呼ぶことにする。
【０００４】
(１)読み出し動作：
読み出し動作はメモリセルＭＣに流れる電流により、メモリセルＭＣの“１”または“０”の状態を判定する。図９において、信号線ＰＲＣと信号線ＴＲを立ち上げてＮＭＯＳスイッチ１３，１５をオンさせてビット線ＢＬとセンスラッチ回路ＳＬを共通ソース線ＶＳＡの電圧にプリチャージした後、信号線ＰＲＣ線と信号線ＴＲの電圧を下げてＮＭＯＳスイッチ１３，１５をオフさせる。
次に、ワード線ＷＬに電源電圧Ｖｃｃ（不図示）を印加した後、３本の信号線ＳＴ１，ＳＴ２，ＴＲを立ち上げ、それぞれのＮＭＯＳスイッチ１０，１１，１５をオンさせて、セル情報に対応したビット線ＢＬの電圧の変化を各ビット線ごとに設けられたセンスラッチ回路ＳＬに一括して一時的に保持させる。
この後、各ビット線ＢＬに設けられたＮＭＯＳスイッチ１７をＳＷ線によってオンすることにより、メモリセルＭＣに保持させた情報をＩＯ線に出力させる。
【０００５】
(２)書き込み動作：
一方、書き込み動作はまず、ＩＯ線からＮＭＯＳスイッチＳＷを介してセンスラッチ回路ＳＬに“１”または“０”の情報を保持させる。センスラッチ回路ＳＬに“１”が保持されている場合にはＮＭＯＳスイッチ１６がオンしているので、ＮＭＯＳスイッチＰＧをオンすることにより、ビット線ＢＬは共通ソースＶＳＡの電圧４Ｖにプリチャージされる。尚、センスラッチ回路ＳＬに“０”が保持されている場合には、ＮＭＯＳスイッチ１６はオフのままであるからビット線ＢＬはプリチャージされない。
次にワード線ＷＬの電圧を−９Ｖにし、ＮＭＯＳスイッチＴＲとＳＴ２をオンさせる。この時、情報“１”が保持されているセンスラッチ回路ＳＬに接続されているビット線の電圧は４Ｖにプリチャージされていて、情報“０”が保持されているセンスラッチ回路ＳＬに接続されているビット線の電圧はプリチャージされずに０Ｖである。従って、書き込みは情報“１”が保持されているセンスラッチ回路ＳＬにつながるメモリセルＭＣに情報“１”が書き込まれる。
【０００６】
その後、ＮＭＯＳスイッチＤＤＣをオンさせてビット線ＢＬを共通ソースＶ２に接続し、ビット線ＢＬをディスチャージさせる。情報“１”または“０”が保持されているセンスラッチ回路ＳＬにつながる各ビット線ＢＬを、ＮＭＯＳスイッチＰＧをオンさせることによって、それぞれのセンスラッチ回路の情報データに対応して情報“１”の場合ＮＭＯＳスイッチ１６がオンしているので共通ソースＶＳＡの電圧を１Ｖにして１Ｖに再びプリチャージし、情報“０”の場合ＮＭＯＳスイッチ１６がオフしたままなのでプリチャージしない。
【０００７】
次に、書き込みが終了したかどうかを確認するベリファイ動作を行なう。ベリファイ動作はワード線ＷＬの電圧を１．５Ｖにして、ＮＭＯＳスイッチＳＴ１，ＳＴ２をオンさせた後でＮＭＯＳスイッチＴＲをオンさせる。センスラッチ回路ＳＬに情報“１”が保持されていてかつ、書き込まれたメモリセルＭＣのしきい値が１．５Ｖよりも低くなっていると、ワード線ＷＬの電圧１．５ＶでメモリセルＭＣがオンするのでビット線ＢＬの電圧が低くなり、センスラッチ回路ＳＬに記憶されていた情報“１”は“０”に変化する。これにより、メモリセルＭＣに情報が書き込まれたことを確認して、このメモリセルＭＣへの書き込みを終了する。書き込み動作をした後、ベリファイ動作でメモリセルＭＣのしきい値が１．５Ｖ以上であることが確認されると、センスラッチ回路ＳＬに記憶された情報“１”はそのままで、再び、このメモリセルＭＣには書き込み動作が行なわれ、メモリセルＭＣのしきい値が１．５Ｖよりも低くなり、センスラッチ回路ＳＬに保持された情報が“１”から“０”に変化するまで再書き込み及びベリファイ動作が続けられる。
【０００８】
(３)消去動作：
消去動作は、ワード線ごとに行なう。このためにワード線ＷＬの電圧を１２Ｖとし、基板（不図示）に−４Ｖを印加し、ＮＭＯＳスイッチ１０の信号線ＳＴ１を電源電圧Ｖｃｃ、ＮＭＯＳスイッチ１０のソースに接続される共通ソース線Ｖ１を−４Ｖにし、かつＮＭＯＳスイッチＤＤＣ，ＳＴ２のゲート電圧を０Ｖ、ＮＭＯＳスイッチＤＤＣのソースに接続される共通ソース線Ｖ２の電圧を０Ｖにしてビット線ＢＬをフローティングとすることで消去動作を行なう。
なお、図９において、信号線ＳＥＴは、センスラッチ回路ＳＬを駆動するＮＭＯＳスイッチ１８を切り換える信号線である。
【０００９】
また、従来のフラッシュメモリにおいて、ビット線のショートなどによる欠陥に対するＤＣ的な救済措置については、まだ行なわれていない。
【００１０】
【発明が解決しようとする課題】
しかしながら前述した従来のフラッシュメモリでは、ワード線ごとに一括して読み出すメモリ構成であり、１本のワード線の読み出しが終了したらセンスラッチ回路をリセッしてビット線とセンス回路をディスチャージし、次に再びビット線とセンスラッチ回路のプリチャージを行ってから次のワード線を選択して読み出すという動作を全部のワード線に対して繰り返すことによりメモリ内容を一括して読み出すため、メモリ容量が大きくなればなるほどプリチャージ、ディスチャージに要する時間がかかり、メモリの大容量化と共に高速に一括読み出しを行うことが困難になるという問題点が生じてきている。
【００１１】
また、従来のフラッシュメモリのようにビット線１本ごとにセンスラッチ回路を設ける構成では、メモリの大容量化に伴うメモリセルの微細化によってレイアウト上のビット線間隔は狭くできるけれども、対応するセンスラッチ回路の大きさはこのビット線の狭ピッチ化に対応しきれないという問題点があった。
更に、メモリセルの微細化によってビット線間のショートなどの欠陥が生じた場合のＤＣ的な救済措置を解決する必要があるけれども、従来のフラッシュメモリにおいてはこのような救済措置がまだ行われていなかった。
【００１２】
そこで、本発明の目的は、メモリの大容量化に対応して高速に一括読み出しを行うことができると共に、メモリセルの微細化に伴うビット線間のショート不良などに対するＤＣ救済措置を容易に備えることが可能な不揮発性半導体記憶装置を提供することである。
また、本発明の他の目的は、メモリの大容量化によるメモリセルの微細化に対応したセンスラッチ回路の狭ピッチ化が可能であると共に、メモリセルの微細化に伴うビット線間のショート不良などに対するＤＣ救済措置を容易に備えることが可能な不揮発性半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明では、メモリマットを２つのバンクに分割し、これら２つのバンクで１組の増幅・情報保持手段すなわちセンスラッチ回路を共有し、センスラッチ回路が各々ブロックごとに独立に動作できるように構成すると共に、外部クロックに同期させて読み出し動作を行うように構成して読み出しの高速化を図る。
また、複数対のビット線で１個のセンスラッチ回路を共有するブロックからなる複数ブロック構成とすることにより狭ピッチ化に対応する。
そして、各ブロックごとに、センスラッチ回路の電源スイッチ、プリチャージ回路の電源スイッチ、及びディスチャージ用のスイッチを設けると共に、微細化に伴うビット線間のショート不良などの欠陥に対するＤＣ救済用にこれらのスイッチを兼用して用いる構成とする。更に具体的に本発明の上記目的達成手段について詳述すれば、以下の通りである。
【００１４】
本発明に係る不揮発性半導体記憶装値は、図１で示すように、複数のワード線と、複数のビット線と、前記複数のワード線と複数のビット線との各交点に配置され、それぞれフローティングゲートを有する複数のメモリセルＭＣからなるメモリアレイと、ビット線上の信号を増幅し保持する複数の増幅・情報保持手段すなわちセンスラッチ回路と、を少なくとも備えた不揮発性半導体記憶装置において、前記メモリアレイを含むメモリマットが第１及び第２のバンクに分割されて構成され、第１のバンクに属するビット線すなわちＢＬ１１ａ，……ＢＬｎ４ａと第２のバンクに属するビット線ＢＬ１１ｂ，……ＢＬｎ４ｂとがそれぞれ対となって前記センスラッチ回路をそれぞれ共有すると共に、複数の前記ビット線対ＢＬ１１ａとＢＬ１１ｂ，……ＢＬｎ４ａとＢＬｎ４ｂ及び該ビット線対と同数のセンスラッチ回路ＳＬ１１，……ＳＬｎ４とからなる各ブロックを選択的に制御するスイッチ手段を設けたことを特徴とするものである。
【００１５】
前記不揮発性半導体記憶装置において、前記各ブロックを選択的に制御するスイッチ手段は、図１の実施例で言えば、ビット線をプリチャージするときに電荷を供給するための電源線ＰＰと接続する経路を各ブロック単位で選択的に制御するスイッチＤＣＰＣ１，……ＤＣＰＣｎと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂと、増幅・情報保持手段の電源のオン・オフをブロック単位で選択的に制御するためのスイッチＤＣＤ１，……ＤＣＤｎとから構成される。
【００１６】
また、この場合、各バンクは外部クロックの倍の周期で動作するスイッチ手段すなわち図１に示すようにスイッチＹＳ１ａ，ｂとＹＳ２ａ，ｂを介してそれぞれ出力用増幅・情報保持手段すなわち出力用センスラッチ回路ＳＬａ，ｂに並列接続される第１及び第２の副入出力線ＩＯ１ａ，ｂとＩＯ２ａ，ｂを有し、出力用センスラッチ回路は外部クロックと半周期ずれて動作する出力用スイッチ手段ＳＷａ，ｂを介してそれぞれ各バンクの出力線ＩＯａ，ｂに接続され、各バンクの第１の副入出力線ＩＯ１ａ，ｂは外部クロックに同期して動作する各スイッチ手段Ｓ１１ａ，Ｓ１３ａ，……Ｓｎ１ａ，Ｓｎ３ａ，Ｓ１１ｂ，Ｓ１３ｂ，……Ｓｎ１ｂ，Ｓｎ３ｂを介して前記各ブロック内の第１の組の複数のセンスラッチ回路に並列接続され、第２の副入出力線ＩＯ２ａ，ｂは外部クロックに同期して動作する各スイッチ手段Ｓ１２ａ，Ｓ１４ａ，……Ｓｎ２ａ，Ｓｎ４ａ，Ｓ１２ｂ，Ｓ１４ｂ，……Ｓｎ２ｂ，Ｓｎ４ｂを介して前記各ブロック内の第２の組の複数のセンスラッチ回路に並列接続されて構成されれば好適である。
【００１７】
更に、前記第１の副入出力線ＩＯ１ａ，ｂと接続される第１の組のセンスラッチ回路に格納された同一ワード線に接続されるメモリセルの情報が前記出力用センスラッチ回路ＳＬａ，ｂを介してバンクの出力線ＩＯａ，ｂから出力される動作と並行して、前記第２の副入出力線ＩＯ２ａ，ｂに接続される第２の組のセンスラッチ回路に格納された前記同一ワード線に接続されるメモリセルの情報を前記出力用センスラッチ回路ＳＬａ，ｂに格納する動作を行なうように構成すれば好適である。
【００１８】
前記第１の組センスラッチ回路は各ブロック内の奇数番目のセンスラッチ回路ＳＬ１１，ＳＬ１３，……ＳＬｎ１，ＳＬｎ３からなる組とし、前記第２の組のセンスラッチ回路は各ブロック内の偶数番目のセンスラッチ回路ＳＬ１２，ＳＬ１４，……ＳＬｎ２，ＳＬｎ４からなる組とすることができる。
また、一方のバンクのワード線、例えば、図１で言えばワード線ＷＬ１ａに対して接続されるメモリセルの情報をバンクＡの出力線ＩＯａから出力を行なっている間に、他方のバンクＢのワード線ＷＬ１ｂを選択する動作を行なうように構成すれば好適である。
この場合、前記動作は外部クロック信号に同期して行なうように構成すれば好適である。
【００１９】
また、本発明に係る不揮発性半導体記憶装置は、図４に示すように、複数のワード線と、複数のビット線と、前記複数のワード線と複数のビット線との各交点に配置され、それぞれフローティングゲートを有する複数のメモリセルからなるメモリアレイと、ビット線上の信号を増幅し保持する複数の増幅・情報保持手段すなわちセンスラッチ回路と、を少なくとも備えた不揮発性半導体記憶装置において、前記メモリアレイを含むメモリマットが読み出し側メモリマットＭＡａとリファレンスマットＭＡｂに分割されて構成され、読み出し側メモリマットＭＡａに属するビット線ＢＬ１１ａ，……ＢＬｎ４ａとリファレンスマットに属するビット線ＢＬ１１ｂ，……ＢＬｎ４ｂとがそれぞれ対になると共に、該複数のビット線対ＢＬ１１ａとＢＬ１１ｂ，……ＢＬｎ４ａとＢＬｎ４ｂと１個のセンスラッチ回路ＳＬ１，……ＳＬｎとからなる各ブロックを選択的に制御するスイッチ手段を設けたことを特徴とする。
【００２０】
この場合、前記各ブロックを選択的に制御するスイッチ手段は、図４で言えば、ビット線をプリチャージするときに電荷を供給するための電源線Ｖｃｃと接続する経路を各ブロック単位で選択的に制御するスイッチＤＣＰＣ１，……ＤＣＰＣｎと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂと、センスラッチ回路の電源のオン・オフをブロック単位で選択的に制御するためのスイッチＤＣＤ１，……ＤＣＤｎとから構成される。
【００２１】
前記不揮発性半導体記憶装置において、ビット線同士が結線不良や異物による導通不良を生じた場合に、導通不良を生じたブロックの、前記ブロックを選択的に制御するスイッチ手段を、選択的に切断する第１の信号線選択手段、すなわち、図８に示すように、アドレスバッファ２１とヒューズＲＯＭ２２とＡＮＤ回路２３とデコーダ２４から構成される信号線選択回路３０を複数ブロックごとに更に設ければ好適である。
【００２２】
また、前記第１及び第２のバンクの各ワード線に共通接続された各ワード線を有する予備メモリマット、予備メモリマットと、予備メモリマット内の複数ビット線対及び該ビット線対と同数のセンスラッチ回路からなる各ブロック、例えば図１のメモリマットのように、ビット線対ＢＬ１１ａとＢＬ１１ｂ，……ＢＬ１４ａとＢＬ４ｂの４対と４個のセンスラッチ回路ＳＬ１１，……ＳＬ１４からなるブロックの、各ブロックを選択的に制御するスイッチ手段すなわちスイッチＤＣＰＣ１，……ＤＣＰＣｎと、スイッチ／ＤＣＰＣ１ａ，………／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂと、スイッチＤＣＤ１，……ＤＣＤｎを更に選択する第２の信号線選択手段すなわち図８に示すような比較回路２５とヒューズＲＯＭ２６，２７とＡＮＤ回路２８とデコーダ２９からなる信号線選択回路３１と、を設けることができる。
【００２３】
或いは、図８に示すように、前記読み出し側メモリマットとリファレンスマットの各ワード線に共通接続された各ワード線を有する予備メモリマットＲＭと、予備メモリマット内の複数ビット線対と１個の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を更に選択する信号線選択回路３１と、を設けた構成とすれば良い。
【００２４】
この場合、前記予備メモリマット内の各ブロックを選択的に制御するスイッチ手段は、図７（ｂ）に示すように、ビット線をプリチャージするときに電荷を供給するための電源線Ｖｃｃと接続する経路を各ブロック単位で選択的に制御するスイッチＤＣＰＣと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチ／ＤＣＰＣａ，ＤＣＰＣｂと、センスラッチ回路ＳＬの電源のオン・オフをブロック単位で選択的に制御するためのスイッチＤＣＤとから構成されるスイッチである。
【００２５】
【作用】
本発明に係る不揮発性半導体記憶装置によれば、メモリアレイを含むメモリマットが第１及び第２のバンクに分割されて構成され、第１のバンクに属するビット線と第２のバンクに属するビット線とがそれぞれ対となってセンスラッチ回路をそれぞれ共有すると共に、複数の前記ビット線対及び該ビット線対と同数のセンスラッチ回路とからなる各ブロックを選択的に制御するスイッチ手段を設けたことにより、第１のバンクのワード線につながるメモリセルの情報を読み出している最中に第２のバンクのワード線につながるブロックのビット線をプリチャージすることができる。
【００２６】
前記各ブロックを選択的に制御するスイッチ手段を、ビット線をプリチャージするときに電荷を供給するための電源線と接続する経路を各ブロック単位で選択的に制御するスイッチと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチと、増幅・情報保持手段の電源のオン・オフをブロック単位で選択的に制御するためのスイッチとしたことにより、後述するようにビット線ショートなどの欠陥のある不良ブロックをブロック単位で救済することが可能になる。
【００２７】
各バンクは外部クロックの倍の周期で動作するスイッチ手段を介してそれぞれ出力用センスラッチ回路に並列接続される第１及び第２の副入出力線を有し、出力用センスラッチ回路は外部クロックと半周期ずれて動作する出力用スイッチ手段を介してそれぞれ各バンクの出力線に接続され、各バンクの第１の副入出力線は外部クロックに同期して動作する各スイッチ手段を介して前記各ブロック内の第１の組の複数のセンスラッチ回路に並列接続され、第２の副入出力線は外部クロックに同期して動作する各スイッチ手段を介して前記各ブロック内の第２の組の複数のセンスラッチ回路に並列接続されて成るように構成したことにより、各バンクのワード線に接続されるメモリセルの情報を外部クロックに同期して読み出すことができる。
【００２８】
前記第１の副入出力線と接続される第１の組のセンスラッチ回路に格納された同一ワード線に接続されるメモリセルの情報が前記出力用センスラッチ回路を介してバンクの出力線から出力される動作と並行して、前記第２の副入出力線に接続される第２の組のセンスラッチ回路に格納された前記同一ワード線に接続されるメモリセルの情報を前記出力用センスラッチ回路に格納するように動作するため、同一ワード線に接続されたメモリセルの情報を外部クロックに同期して高速に読み出すことができる。
【００２９】
また、前記第１の組のセンスラッチ回路を各ブロック内の奇数番目のセンスラッチ回路からなる組とし、前記第２の組のセンスラッチ回路を各ブロック内の偶数番目のセンスラッチ回路からなる組とすることにより、同一ワード線に接続されたメモリセルの情報を連続して外部クロックに同期しながら高速に読み出すことができる。
【００３０】
さらに、一方のバンクのワード線に対して接続されるメモリセルの情報を前記一方のバンクの出力線から出力を行なっている間に、他方のバンクのワード線を選択するようにワード線単位でバンクが交互に動作するので、ビット線のプリチャージ、ディスチャージによる遅れをなくして高速にメモリの一括読み出しを行なえる。特に、前記動作は外部クロック信号に同期して行なうことにより、外部クロックに同期して高速にメモリの一括読み出しを行なうことができる。
【００３１】
このように、読み出しの高速化については、アドレスの発生から一連の読み出し動作までを外部クロックに同期させて行ない、各々独立に動作できる一組のセンスラッチ回路を共有した２つのバンクを切り換えてワード線ごとに読みだすことにより、従来の方式よりも高速にメモリの一括読み出し動作が可能となる。
【００３２】
また、メモリアレイを含むメモリマットが読み出し側メモリマットとリファレンスマットに分割されて構成され、読み出し側メモリマットに属するビット線とリファレンスマットに属するビット線とがそれぞれ対になると共に、該複数のビット線対と１個の前記増幅・情報保持手段とからなる各ブロックを選択的に制御するスイッチ手段を設けたことにより、大容量化に伴うメモリセルの微細化によるビット線の狭ピッチ化に対応することができる。
【００３３】
そして、この場合も前記各ブロックを選択的に制御するスイッチ手段を、ビット線をプリチャージするときに電荷を供給するための電源線と接続する経路を各ブロック単位で選択的に制御するスイッチと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチと、増幅・情報保持手段の電源のオン・オフをブロック単位で選択的に制御するためのスイッチとしたことにより、次に述べるようにビット線ショートなどの欠陥のある不良ブロックをブロック単位で救済することが可能になる。
【００３４】
ビット線同士が結線不良や異物による導通不良を生じた場合に、導通不良を生じたブロックの、前記ブロックを選択的に制御するスイッチ手段を、選択的に切断する第１の信号線選択手段を複数ブロックごとに更に設けることにより、不良ビット線を有するメモリセルのブロック単位で、電源線を介して流れる異常電流を遮断することができると共に、不良ビット線につながるメモリセルのアドレス指定がなされても選択されないようにできる。
【００３５】
また、前記第１及び第２のバンクの各ワード線に共通接続された各ワード線を有する予備メモリマットと、予備メモリマット内の複数ビット線対及び該ビット線対と同数の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を更に選択する第２の信号線選択手段と、を設けることにより、不良ブロック内のメモリセルがアドレス指定されたときに、不良ブロック内のメモリセルの代わりに予備メモリマット内のブロックの対応するメモリセルが選択されるようにすることができる。
【００３６】
同様に、読み出し側メモリマットとリファレンスマットの各ワード線に共通接続された各ワード線を有する予備メモリマットと、予備メモリマット内の複数ビット線対と１個の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を更に選択する第２の信号線選択手段と、を設けることにより、不良ブロック内のメモリセルがアドレス指定されたときに、不良ブロック内のメモリセルの代わりに予備メモリマット内のブロックの対応するメモリセルが選択されるようにすることができる。すなわち、複数あるビット線とこれと対応するセンスラッチ回路をもってひとつのブロックとし、センスラッチ回路の電源スイッチとブロックごとに設けたプリチャージ回路の電源スイッチ、及びビット線をディスチャージするスイッチを切ることによって、ビット線のショートなどによる電源電圧が異常に低下する不良が生じた場合、予備に用意したメモリマットとブロック単位で置換してメモリの欠陥を救済することが可能となる。
【００３７】
この場合、予備メモリマット内の各ブロックを選択的に制御するスイッチ手段を、ビット線をプリチャージするときに電荷を供給するための電源線と接続する経路を各ブロック単位で選択的に制御するスイッチと、ビット線をディスチャージするときに各ブロック単位で選択的に制御するスイッチと、増幅・情報保持手段の電源のオン・オフをブロック単位で選択的に制御するためのスイッチとから構成することにより、予備のメモリブロックへの電源供給スイッチとして動作する。
【００３８】
【実施例】
次に、本発明に係る不揮発性半導体記憶装置の実施例につき、添付図面を参照しながら以下詳細に説明する。なお、図面中で参照符号の上に線を引いて示したコンプリメンタリ信号は、本文中では参照符号の前に／を付けて示す。
【００３９】
＜実施例１＞
図１は、本発明に係る不揮発性半導体記憶装置の一実施例を示す要部回路図である。図１において、メモリマットを２つのバンクＡ，Ｂに分け、各信号線などの参照符号の末尾の小文字ａ，ｂは、それぞれのバンクＡ，Ｂのものであることを示す。
また、同図中において、外部クロックおよび外部クロック取り込み回路は示されていない（尚、シンクロナスＤＲＡＭに用いられている一般的な外部クロック取り込み回路を用いればよい。）が、後述するように本実施例では外部クロックに同期し、２つのバンクＡ，Ｂをワード線ごとに切り換えることにより、読み出し動作の高速化を図る。
【００４０】
図１に示すように、バンクＡには４ｎ本のビット線ＢＬ１１ａ，……ＢＬｎ４ａとｍ本のワード線ＷＬ１ａ，……ＷＬｍａがあり、同様にバンクＢには４ｎ本のビット線ＢＬ１１ｂ，……ＢＬｎ４ｂとｍ本のワード線ＷＬ１ｂ，……ＷＬｍｂがある。ビット線とワード線の各交点には、フローティングゲートを有し、ドレインがＮＭＯＳスイッチＳＴ２ａまたはＳＴ２ｂを介してビット線に、ソースがＮＭＯＳスイッチＳＴ１ａまたはＳＴ１ｂを介して共通ソース線ＶＳＡに、制御ゲートがワード線にそれぞれ接続されたメモリセルＭＣが接続される。従って、バンクＡ，Ｂには、４ｎ本のビット線とｍ本のワード線の各交点にメモリセルＭＣが設けられた、それぞれ４ｎ行ｍ列のメモリアレイＭＡａ，ＭＡｂがある。
【００４１】
そして、バンクＡのビット線ＢＬ１１ａとバンクＢのビット線ＢＬ１１ｂがセンスラッチ回路ＳＬ１１を、ビット線ＢＬ１２ａとビット線ＢＬ１２ｂがセンスラッチ回路ＳＬ１２を、……ビット線ＢＬｎ４ａとビット線ＢＬｎ４ｂがセンスラッチ回路ＳＬｎ４を、それぞれ共有するように接続し、４個のセンスラッチ回路を１ブロックとして同時に駆動・リセットをするためのｎ個のスイッチＤＣＤ１，……ＤＣＤｎを設けている。なお、スイッチＤＣＤ１，……ＤＣＤｎは、それぞれＮＭＯＳスイッチとインバータを介したｐチャネルＭＯＳトランジスタのスイッチ（以下、ＰＭＯＳスイッチと称する。）とから構成される。
【００４２】
同図において、ｎ個のＰＭＯＳスイッチＤＣＰＣ１，……ＤＣＰＣｎと、バンクＡ側にｎ個のＮＭＯＳスイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａと、バンクＢ側にｎ個のＮＭＯＳスイッチ／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂとは、それぞれ４本ずつのビット線をプリチャージおよびディスチャージするために設けたスイッチであり、ＤＣ救済用にも用いられるスイッチである。また、各バンクに設けた４ｎ個のＮＭＯＳスイッチＤ１１ａ，Ｄ１２ａ，……Ｄｎ４ａ及びＤ１１ｂ，Ｄ１２ｂ，……Ｄｎ４ｂは、それぞれに接続されたビット線をディスチャージするためのスイッチである。ＮＭＯＳスイッチＰＲＣａとＰＲＣｂは読み出し時にビット線をプリチャージするときに用いるスイッチであり、ＮＭＯＳスイッチＹＷａとＹＷｂは書き込み時にビット線をプリチャージするときに用いるスイッチである。
【００４３】
それぞれのセンスラッチ回路ＳＬ１１，……ＳＬｎ４に一時的に保持された対応するビット線上の選択されたメモリセルＭＣの情報は、バンクＡ側のメモリセルの場合、外部クロックＣＬＫ（不図示）にそれぞれ同期して動作するＮＭＯＳスイッチＳ１１ａ，Ｓ１２ａ，……Ｓｎ４ａ，Ｓ１ａ，……Ｓｎａ，ＹＳ１ａ，ＹＳ２ａ，ＳＷａを介して入出力信号線ＩＯａに出力し、バンクＢ側のメモリセルの場合、外部クロックＣＬＫにそれぞれ同期して動作するＮＭＯＳスイッチＳ１１ｂ，Ｓ１２ｂ，……Ｓｎ４ｂ，Ｓ１ｂ，……Ｓｎｂ，ＹＳ１ｂ，ＹＳ２ｂ，ＳＷｂを介して入出力信号線ＩＯｂに出力するように接続される。また、ＷＤａはバンクＡ側のワードデコーダを示し、ＷＤｂはバンクＢ側のワードデコーダを示す。
このように構成される本実施例の不揮発性半導体記憶装置の（１）読み出し、（２）書き込み、及び（３）消去の各動作について以下説明する。
【００４４】
(１)読み出し動作：
メモリ一括読み出し動作について、図２に示した動作タイミングチャートを用いて説明する。
読み出す順番はワード線でいうと、バンクＡのワード線ＷＬ１ａ、バンクＢのワード線ＷＬ１ｂ、以下、ＷＬ２ａ，ＷＬ２ｂ，……ＷＬｍａ，ＷＬｍｂと２つのバンクのワード線を交互に選択して読み出す。図２のタイミングチャートには示していないが、先ず始めにＮＭＯＳスイッチＰＲＣａと、ｎ個のＰＭＯＳスイッチＤＣＰＣ１，……ＤＣＰＣｎと、ＮＭＯＳスイッチＳＴ２ａを閉じて、すなわちオン状態にしてバンクＡのビット線すべてをプリチャージする。
【００４５】
次に、ＮＭＯＳスイッチＰＲＣａとＰＭＯＳスイッチＤＣＰＣ１，……ＤＣＰＣｎを開いた後、すなわちオフ状態とした後、共通ソース線ＶＳＡを０Ｖにし、ＮＭＯＳスイッチＳＴ１ａを閉じ、ワード線ＷＬ１ａをワードデコーダＷＤａにより選択して電源電圧Ｖｃｃに立ち上げてハイ（High)状態にする。なお、ＮＭＯＳスイッチＳＴ１ａ，ＳＴ２ａは、バンクＡの読み出し終了後に開く。次の外部クロックＣＬＫの立ち上がりにあわせてＮＭＯＳスイッチＳ１ａを閉じ、同時にスイッチＤＣＤ１を閉じて４個のセンスラッチ回路ＳＬ１１，ＳＬ１２，ＳＬ１３，ＳＬ１４を駆動し、バンクＡの４本のビット線ＢＬ１１ａ，ＢＬ１２ａ，ＢＬ１３ａ，ＢＬ１４ａにつながる各メモリセルＭＣの情報をそれぞれのセンスラッチ回路ＳＬ１１，……ＳＬ１４に一時的に保持させる。ＮＭＯＳスイッチＳ１ａは外部クロックＣＬＫの立ち下がりと同時に開き、スイッチＤＣＤ１は閉じたままである。以後、特にことわらない限り、各ＮＭＯＳスイッチは外部クロックＣＬＫの立ち上がり、立ち下がりに合わせて「閉じる」、「開く」の動作をするものとする。
【００４６】
次の外部クロックＣＬＫに合わせてＮＭＯＳスイッチＳ１１ａとＹＳ１ａが閉じ、センスラッチ回路ＳＬ１１に保持されていた情報は副入出力信号線ＩＯ１ａを介してセンスラッチ回路ＳＬａに送られて、ここでまた一時的に保持される。ＮＭＯＳスイッチＳＷａは外部クロックＣＬＫに対して半周期ずれて動作し、ＮＭＯＳスイッチＳ１１ａとＹＳ１ａが開くと同時に、このＮＭＯＳスイッチＳＷａが閉じて、ワード線ＷＬ１ａとビット線ＢＬ１１ａの交点につながる１つのメモリセルＭＣの情報が入出力信号線ＩＯａを通して出力される。これと同時に、ＮＭＯＳスイッチＳ１２ａとＹＳ２ａが閉じて、センスラッチ回路ＳＬ１２に保持されていた情報は副入出力信号線ＩＯ２ａを介してセンスラッチ回路ＳＬａに送られ、一時的に保持される。すぐにＮＭＯＳスイッチＳＷａが閉じて、この情報が入出力信号線ＩＯａを介して外部に出力される。
【００４７】
次の外部クロックＣＬＫで、センスラッチ回路ＳＬ１３に保持されていた情報は、ＮＭＯＳスイッチＳ１３ａとＹＳ１ａが接続される副入出力信号線ＩＯ１ａを介して、またセンスラッチ回路ＳＬａに送られ、保持される。ＮＭＯＳスイッチＹＳ１ａとＹＳ２ａは、外部クロックＣＬＫの倍の周期で動作してメモリセルＭＣの情報をセンスラッチ回路ＳＬａに送る。
【００４８】
センスラッチ回路ＳＬ１１，……ＳＬ１４の駆動スイッチＤＣＤ１は、ＮＭＯＳスイッチＳ１４ａとＹＳ２ａが開き、４番目のセンスラッチ回路ＳＬ１４に保持されていた情報が副入出力信号線ＩＯ２ａを介してセンスラッチ回路ＳＬａに送られると同時に開いて、４個のセンスラッチ回路ＳＬ１１，ＳＬ１２，ＳＬ１３，ＳＬ１４をリセットする。
【００４９】
このようにして、各スイッチを外部クロックＣＬＫに同期させることにより、ワード線ＷＬ１ａにつながるメモリセルＭＣの情報を絶え間無く出力させることができる。尚、メモリセルＭＣはフローティングゲートを有する不揮発性のメモリセルであるから、読み出し動作を行ってもメモリセルの情報は消えないので、シンクロナスＤＲＡＭ（Dynamic Random Access Memory）のように読み出し後に再書き込みを行うリフレッシュ動作が必要でないことは言うまでもない。
【００５０】
更に、バンクＡの出力中にバンクＢのＮＭＯＳスイッチＰＲＣｂを閉じると共に、既に入出力信号線ＩＯａに情報を出力したブロックのセンスラッチ回路のスイッチ、この場合ＰＭＯＳスイッチＤＣＰＣ１を閉じて、そのブロックの４本のビット線ＢＬ１１ｂ，……ＢＬ１４ｂと４個のセンスラッチ回路ＳＬ１１，……ＳＬ１４をプリチャージする。
【００５１】
バンクＡのワード線ＷＬ１ａの立ち下がりと同時に、バンクＢのワード線ＷＬ１ｂをワードデコーダＷＤｂにより選択してハイに立ち上げておくと、外部クロックＣＬＫに同期させて各スイッチＳ１ｂ，ＤＣＤ１，……ＤＣＤｎ，Ｓ１１ｂ，……Ｓｎ４ｂ，ＹＳ１ｂ，ＹＳ２ｂ，ＳＷｂを前述したバンクＡでの一連の動作と同様に動作させることにより、ワード線ＷＬ１ｂにつながるメモリセルの情報を副入出力信号線ＩＯ１ｂ，ＩＯ２ｂを介して入出力信号線ＩＯｂから外部へ出力させることができる。この時、またバンクＡのビット線をプリチャージしておけば、バンクＡの１本のワード線につながるメモリセルの情報を引き続き出力させることができる。
【００５２】
このようにして、各スイッチの動作を外部クロックＣＬＫに同期させて行い、２つのバンクをワード線ごとに交互に切り換えることにより、一括読み出しの高速化を図ることができる。尚、読み出し動作時においては、共通ソース線ＶＳＡとＰＮをロー（Low）状態、この場合０Ｖにし、共通ソース線ＰＰを１Ｖの電圧にする。また、ＮＭＯＳスイッチＤ１１ａ，……Ｄｎ４ａ，Ｄ１１ｂ，……Ｄｎ４ｂはオフ状態にする。
【００５３】
(２)書き込み動作：
次に、図１の回路における書き込み動作について、図３を用いて説明する。図３は、書き込み動作時の各スイッチ及び選択されたワード線の動作を示すタイミングチャートである。書き込み動作はワード線ごとに一括して行なわれ、バンクＡに書き込む場合は、入出力信号線ＩＯａと、副入出力信号線ＩＯ１ａ又はＩＯ２ａとを通して、バンクＢに書き込む場合は、入出力線ＩＯｂと、副入出力信号線ＩＯ１ｂ又はＩＯ２ｂを通してそれぞれ書き込む情報を送る。
【００５４】
例えば、バンクＡのワード線ＷＬ１ａにつながるメモリセルＭＣに書き込みを行なう場合について説明する。尚、書き込み対象のワード線に対して後述する消去動作を行なってから書き込み動作を行なう。
まず、センスラッチ回路ＳＬ１１，……ＳＬｎ４を駆動するためスイッチＤＣＤ１，……ＤＣＤｎを閉じ、書き込みが行なわれるメモリセルＭＣにつながるビット線に対応する各センスラッチ回路ＳＬ１１，……ＳＬｎ４に情報を保持させるため、各ＮＭＯＳスイッチＳＷａ，Ｓ１１ａ，……Ｓｎ４ａ，ＹＳ１ａまたはＹＳ２ａを閉じる。ここで、ビット線ＢＬ１１ａにつながるメモリセルＭＣに書き込みを行なうとする場合、ビット線ＢＬ１１ａを含む４本のビット線のブロックを共通ソース線ＰＰの電圧４ＶにプリチャージするためにＮＭＯＳスイッチＹＷａとＳＴ２ａ、及びＰＭＯＳスイッチＤＣＰＣ１を閉じる。
【００５５】
次に、ＮＭＯＳスイッチＳ１ａを閉じ、共通ソース線ＶＳＡを０Ｖにし、ＮＭＯＳスイッチＳＴ１ａを閉じて、ワードデコーダＷＤａにより選択されたワード線ＷＬ１ａに−９Ｖの電圧を印加し、その他の非選択のワード線ＷＬ２ａ，……ＷＬｍａの電圧は０Ｖとする。
【００５６】
この後、ＮＭＯＳスイッチＤ１１ａと／ＤＣＰＣ１ａを閉じてビット線ＢＬ１１ａをディスチャージした後でＮＭＯＳスイッチＤ１１ａを開き、ＮＭＯＳスイッチＹＷａとＳＴ２ａを閉じて再びビット線ＢＬ１１ａを共通ソース線ＰＰの電圧１Ｖにプリチャージする。ワード線ＷＬ１ａを例えば１．５Ｖに立ち上げ、共通ソース線ＶＳＡを０Ｖにし、ＮＭＯＳスイッチＳ１ａを開いてベリファイ動作を行ない、メモリセルＭＣのしきい値により書き込み動作の検証を行なう。このベリファイ動作において、書き込みが行なわれたメモリセルＭＣのしきい値が１．５Ｖよりも高く、書き込みが不十分であると再び書き込み動作が行なわれ、メモリセルＭＣのしきい値が１．５Ｖよりも低くなりセンスラッチ回路ＳＬ１１に保持されていた情報が「ハイ」から「ロー」に反転するまで、書き込みとベリファイの動作が繰り返される。
【００５７】
（３）消去動作：
図１の回路における消去動作について説明する。この消去動作は、ワード線単位で行なわれる。一例として、ワード線ＷＬ１ａにつながるメモリセルＭＣについて消去を行なうとする。ワードデコーダＷＤａにより選択されたワード線ＷＬ１ａに１２Ｖ、基板（不図示）に−４Ｖ、非選択のワード線ＷＬ２ａ，……ＷＬｍａには０Ｖを印加し、共通ソース線ＶＳＡには−４Ｖを印加した後、ＮＭＯＳスイッチＳＴ１ａを閉じてメモリセルのソース側に−４Ｖを印加することにより行なわれる。この時、消去されたメモリセルＭＣのしきい値は１．５Ｖよりも充分に高い電圧値となる。
【００５８】
本実施例の不揮発性半導体記憶装置は、ビット線間にショートなどの欠陥が生じた場合のＤＣ救済措置を容易に備えることができるが、このＤＣ救済措置については後述する実施例３において詳細に説明する。
【００５９】
＜実施例２＞
図４は、本発明に係る不揮発性半導体記憶装置の別の実施例を示す要部回路図である。本実施例は、ビット線の狭ピッチ化に好適な構成となっている。図４において参照符号ＭＡａ，ＭＡｂはメモリアレイを示し、メモリアレイＭＡａ，ＭＡｂは実施例１の図１で示したフローティングゲートを有するそれぞれ４ｎ行ｍ列のメモリアレイＭＡａ，ＭＡｂと同じ構成である。尚、本実施例の場合、図４における各信号線及び各スイッチの参照符号の末尾の小文字ａは読み出し側のメモリマットのものであることを示し、ｂはリファレンスマットのものであることを示す。
【００６０】
本実施例では、４本のビット線に対して１個のセンスラッチ回路を設けて、ビット線の狭ピッチ化に対応している。例えば、図４中に点線で囲った部分を１つのブロックとし、このブロック中に４対のビット線ＢＬ１１ａとＢＬ１１ｂ，ＢＬ１２ａとＢＬ１２ｂ，ＢＬ１３ａとＢＬ１３ｂ，ＢＬ１４ａとＢＬ１４ｂ、及びこれらに対応したセンスラッチ回路ＳＬ１が設けられている。スイッチＤＣＤ１は、ゲート同士がインバータを介して接続されると共に共通ソースＰＮ，ＰＰに一方の端子がそれぞれ接続されたＮＭＯＳとＰＭＯＳからなるスイッチであり、センスラッチ回路ＳＬ１の駆動・リセットを行なう。４対のビット線には読み出し側にそれぞれＮＭＯＳスイッチＳ１ａ，Ｓ２ａ，Ｓ３ａ，Ｓ４ａが接続され、リファレンス側にそれぞれＮＭＯＳスイッチＳ１ｂ，Ｓ２ｂ，Ｓ３ｂ，Ｓ４ｂが接続されていて、これらのスイッチにより各ビット線対とセンスラッチとの接続を切り換える。各ビット線対を通してメモリセルの情報を、信号線ＳＷａ，ＳＷｂにより制御されるＮＭＯＳスイッチを介してセンスラッチ回路ＳＬ１に送る。ＮＭＯＳスイッチＹＳ１ａは、センスラッチ回路ＳＬ１に一時的に保持された情報を入出力信号線ＩＯａに出力させるためのスイッチである。ＮＭＯＳスイッチＰＲＣａ，ＰＲＣｂは、読み出し時にビット線をプリチャージするときに用いられるスイッチであり、一方の端子が電源電圧Ｖｃｃに接続されるＰＭＯＳスイッチＤＣＰＣ１は、ビット線をプリチャージするときに用いられるほか、ＤＣ救済を必要とする場合にも用いられるスイッチである。ＮＭＯＳスイッチＹＷａは、書き込み時においてビット線をプリチャージするためのスイッチであり、ＮＭＯＳスイッチＹＷｂは、ベリファイ時にビット線をプリチャージするためのスイッチである。ＷＬ１ａはワード線であり、１本しか示していないが図１のメモリアレイと同様にＷＬ１ａ，……ＷＬｍａのｍ本から成る。また、図４では、４本のビット線毎にセンスラッチ回路を設ける構成例を示したが、２本毎でも或いは８本毎であっても良い。
【００６１】
本実施例の不揮発性半導体記憶装置はいわゆる一括消去型のフラッシュメモリと呼ばれるものであり、上記したようなブロックがｎ個から構成される。以下、このように構成されるフラッシュメモリの（１）読み出し、（２）書き込み、及び（３）消去の各動作について説明する。
【００６２】
(１)読み出し動作：
読み出し動作について、図５に示したタイミングチャートを用いて説明する。読み出し側メモリアレイＭＡａ内の選択された１本のワード線ＷＬ１ａ上の４ｎ個のメモリセル（不図示）の読み出し動作は以下の通りである。
【００６３】
まず、各ブロックの第１番目のビット線対ＢＬ１１ａとＢＬ１１ｂ，ＢＬ２１ａとＢＬ２１ｂ，……ＢＬｎ１ａとＢＬｎ１ｂを電源電圧Ｖｃｃにプリチャージするために、ＮＭＯＳスイッチＳ１ａ，Ｓ１ｂを閉じ、更にＮＭＯＳスイッチＰＲＣａ，ＰＲＣｂとＰＭＯＳスイッチＤＣＰＣ１，ＤＣＰＣ２，……ＤＣＰＣｎを閉じる。これらのスイッチを開いた後、選択された１本のワード線ＷＬ１ａを電源電圧Ｖｃｃに立ち上げてから、センスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎを駆動するために、スイッチＤＣＤ１，ＤＣＤ２，……ＤＣＤｎを閉じる。
【００６４】
次に、ＮＭＯＳスイッチＳ１ａ，Ｓ１ｂ，ＳＷａ，ＳＷｂを閉じ、１対のビット線ＢＬ１１ａとＢＬ１１ｂの電位差によって、ビット線ＢＬ１１ａにつながるメモリセルに記憶された情報をセンスラッチ回路ＳＬ１に一時的に保持させる。同様に、ビット線ＢＬ２１ａ，……ＢＬｎ１ａにつながる各メモリセルの情報をそれぞれのセンスラッチ回路ＳＬ２，……ＳＬｎに一時的に保持させる。
【００６５】
この後、順次ＮＭＯＳスイッチＹＳ１ａ，ＹＳ２ａ，……ＹＳｎａの順で閉じ、各メモリセルの情報を入出力信号線ＩＯａに出力させる。このとき、全ワード線の電圧を下げておく。ＮＭＯＳスイッチＹＳｎａが閉じてビット線ＢＬｎ１ａにつながるメモリセルの情報が入出力信号線ＩＯａに出力された後、各ブロックの第２番目のビット線対ＢＬ１２ａとＢＬ１２ｂ，ＢＬ２２ａとＢＬ２２ｂ，……ＢＬｎ２ａとＢＬｎ２ｂをプリチャージするめに、ＮＭＯＳスイッチＳ２ａ，Ｓ２ｂを閉じ、ＮＭＯＳスイッチＰＲＣａ，ＰＲＣｂを閉じ、ＰＭＯＳスイッチＤＣＰＣ１，ＤＣＰＣ２，……ＤＣＰＣｎを閉じる。これらのスイッチを開いた後、再びワード線ＷＬ１ａを電源電圧Ｖｃｃに立ち上げる。これと同時に、スイッチＤＣＤ１，ＤＣＤ２，……ＤＣＤｎを開いて、センスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎを一時リセットした後で、再びセンスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎを駆動するために、スイッチＤＣＤ１，ＤＣＤ２，……ＤＣＤｎを閉じる。
【００６６】
次に、ＮＭＯＳスイッチＳ２ａ，Ｓ２ｂ，ＳＷａ，ＳＷｂを閉じ、ビット線ＢＬ１２ａ，ＢＬ２２ａ，……ＢＬｎ２ａにつながるメモリセルの情報をそれぞれのセンスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎに一時的に保持させる。
【００６７】
この後、ＮＭＯＳスイッチＹＳ１ａ，ＹＳ２ａ，……ＹＳｎａの順で閉じ、入出力信号線ＩＯａにメモリセルの情報を出力させる。以下、同様にワード線ＷＬ１ａの電圧を下げる、電源電圧Ｖｃｃに立ち上げる、センスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎのリセット、駆動を繰り返しつつ、ＮＭＯＳスイッチＳ３ａとＳ３ｂ，Ｓ４ａとＳ４ｂを開閉することにより、各ブロックの第３番目のビット線ＢＬ１３ａ，ＢＬ２３ａ，……ＢＬｎ３ａ、および第４番目のビット線ＢＬ１４ａ，ＢＬ２４ａ，……ＢＬｎ４ａの順にこれらにつながるメモリセルの情報を出力する。
【００６８】
(２)書き込み動作：
次に、書き込み動作について、各スイッチの動作を示す図６のタイミングチャートを用いて説明する。書き込み動作は、ワード線単位で行なわれ、各メモリセルに書き込まれる情報はブロックごとに設けられたセンスラッチ回路に一時保持される。ここでは、読み出し側のメモリアレイＭＡａの選択されたワード線ＷＬ１ａとビット線ＢＬ１１ａにつながるメモリセルに書き込むものとする。尚、書き込みを行なう前に、選択されワード線ＷＬ１ａを後述する消去動作により消去しておく。
【００６９】
先ず、スイッチＤＣＤ１とＰＭＯＳスイッチＤＣＰＣ１を閉じてセンスラッチ回路ＳＬ１を駆動し、入出力信号線ＩＯａから、ＮＭＯＳスイッチＹＳ１ａを介して書き込む情報をセンスラッチ回路ＳＬ１に保持させる。
次に、ＮＭＯＳスイッチＳ１ａ，ＹＷａを閉じてビット線ＢＬ１１ａを電源電圧Ｖｃｃにプリチャージし、図示しないワードデコーダにより選択されたワード線ＷＬ１ａに−９Ｖを印加し、ＮＭＯＳスイッチＳＷａとＳ１ａを閉じる。
この後、ＮＭＯＳスイッチＳＷａ，Ｓ１ａを開き、ＮＭＯＳスイッチ／ＤＣＰＣ１ａ，Ｄ１１ａを閉じて、ビット線ＢＬ１１ａをディスチャージする。
【００７０】
これらのスイッチを開いた後、ベリファイ動作をするために先ずＮＭＯＳスイッチＹＷａ，ＹＷｂ，Ｓ１ａ，Ｓ１ｂを閉じてビット線ＢＬ１１ａとＢＬ１１ｂを１Ｖにプリチャージさせた後、ワード線ＷＬ１ａを例えば１．５Ｖに立ち上げてから、ＮＭＯＳスイッチＳＷａ，ＳＷｂ，Ｓ１ａ，Ｓ１ｂを閉じる。このベリファイ動作で書き込みが行なわれたメモリセルのしきい値が１．５Ｖよりも高く、書き込みが不十分であると再び書き込み動作が行なわれ、書き込みとベリファイの動作は、メモリセルのしきい値が１．５Ｖより低くなって、センスラッチ回路ＳＬ１に保持されていた情報が「ハイ」から「ロー」に反転するまで繰り返される。
【００７１】
(３)消去動作：
消去動作は、ワード線単位で行なわれる。例えば、ワード線ＷＬ１ａにつながるメモリセルについて消去を行なう場合は、選択されたワード線ＷＬ１ａに１２Ｖ、非選択のワード線には０Ｖ、基板（不図示）に−４Ｖを印加し、メモリセルのソース側を−４Ｖにすることにより行なわれる。この場合、消去されたメモリセルのしきい値は１．５Ｖよりも充分に高い電圧値となる。
【００７２】
このように本実施例のフラッシュメモリは、複数のビット線に対して１個のセンスラッチ回路を用いる構成としたことにより、メモリセルの微細化に伴うレイアウト上のビット線の狭ピッチ化に対応することができる。
また、本実施例のフラッシュメモリもビット線間にショートなどの欠陥が生じた場合のＤＣ救済措置を容易に備えることができるが、ＤＣ救済措置については後述の実施例３において詳細に説明する。
【００７３】
＜実施例３＞
図７は、本発明に係る不揮発性半導体記憶装置のまた別の実施例を示す図である。本実施例では、ビット線ショートによる欠陥が生じた場合のＤＣ救済措置を説明する。なお、図７において、説明の便宜上、実施例２の図４で示した構成部分と同一構成部分については、同一の参照符号を付してその詳細な説明を省略する。
【００７４】
図７（ａ）に示した概略ブロック図から分かるように、本実施例のフラッシュメモリは、実施例２の図４の回路と同様に、メモリアレイＭＡａ側とＭＡｂ側の１ブロック当たり４対のビット線に対して１個のセンスラッチ回路ＳＬを共有し、このようなブロックからなる多数のブロックで構成したメモリマットＭＭを有するが、更にＤＣ救済用に数ブロックの予備メモリマットＲＭを備えている点が相違する。図７（ｂ）は、同図（ａ）中にビット線ショート（両端矢印で示す）による欠陥が生じている一点鎖線で囲ったブロックの要部回路図である。
【００７５】
ビット線がショートしていると、ビット線のプリチャージができず、電源電圧の低下を引き起こして正しい読み出しまたは書き込み動作ができなくなる。この動作不良を本実施例では、次のようにして救済する。
図７（ｂ）に示す回路において、メモリセルの情報を読み出すために、ショートしたビット線につながるメモリアレイＭＡａ内のメモリセルに対応したアドレス指定がなされたとき、センスラッチ回路ＳＬ１を駆動するためのスイッチＤＣＤと、ビット線をプリチャージするときに電荷を供給するためのＰＭＯＳスイッチＤＣＰＣと、ビット線をディスチャージするときに用いるＮＭＯＳスイッチ／ＤＣＰＣａ，／ＤＣＰＣｂとの４個のスイッチを開、すなわちオフ状態にし、ショートしたビット線を含む４対のビット線とセンスラッチ回路とからなるブロックを、予備のメモリマットＲＭ内のブロックに置き換えて、以後用いないようにする。
【００７６】
この不良ブロックの４個のスイッチをオフして、予備メモリマットＲＭのブロックに置き換える動作を、図８に示した概略構成図を用いて更に詳細に説明する。図８において、参照符号２２，２６，２７はそれぞれヒューズＲＯＭを示し、各ヒューズＲＯＭには予めアドレス信号が記憶されている。ＡＮＤ回路２３は、アドレス線２０からアドレスバッファ２１に入るアドレス信号と、ヒューズＲＯＭ２２からの信号とが一致したときにデコーダ２４を駆動し、そのアドレス信号に対応するブロックの信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤが選択される。尚、これらの回路２１〜２４からなる信号線選択回路３０は、メモリマットＭＭ内に複数ブロック毎に１つの割合で設けられる。
【００７７】
ビット線ショート等の不良がウェーハ状態でのチップ検査の際に検出された場合、その不良ビット線を含むブロックの４種類の信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤをメモリマットＭＭ上で選択せずに、予備メモリマットＲＭで選択するために、先ずヒューズＲＯＭ２２の中の不良部分に対応したアドレス信号を発生する部分のヒューズを切断し、アドレス線２０から不良部分を選択するアドレス信号がメモリマットＭＭのアドレスバッファ２１に入っても、不良部分の４種類の信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤが選択されないようにする。すなわち、不良ブロックの４個のスイッチ／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤは常にオフ状態となる。
【００７８】
次に、この不良ブロックの代わりに予備メモリマットＲＭ内のブロックを選択するために、ヒューズＲＯＭ２６の中の不良部分に対応したブロックのアドレス信号以外のヒューズを切断し、更に比較回路２５を動作するように、例えば比較回路への電源供給スイッチ（不図示）をオンさせる。これにより、メモリマットＭＭの不良ブロック部分のビット線を選択するアドレス信号がアドレス線２０から比較回路２５に入り、ヒューズＲＯＭ２６からの信号と一致したとき比較回路２５は出力信号を出す。ヒューズＲＯＭ２７からの信号と比較回路２５からの信号が一致するとＡＮＤ回路２８によりデコーダ２９が駆動され、メモリマットＭＭ内の不良部分の代わりに、予備メモリマットＲＭのそのアドレス信号に対応するブロックの４種類の信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤが選択される。尚、これらの回路２５〜２９からなる信号線選択回路３１は、予備メモリマットＲＭの規模が小さくて良いので、１つあれば足りる。
【００７９】
このように欠陥を含んだメモリマットＭＭのブロック内のメモリセルに対応したアドレス指定が行われた場合、予備メモリマットＲＭに用意されたブロックのスイッチＤＣＤと、ＰＭＯＳスイッチＤＣＰＣと、ＮＭＯＳスイッチ／ＤＣＰＣａ，／ＤＣＰＣｂの４個のスイッチを動作可能にして代わりに用いるので、ブロックごと置換して予備メモリマットＲＭのブロックを使うことにより、ビット線ショートの不良の救済を行うことができる。これによって、ビット線がショートしても４対のビット線と１個のセンスラッチ回路とからなる小さなブロック単位で救済が可能となり、歩留まりが大きく向上する。尚、本実施例において、センスラッチ回路当たりのビット線数は２本でも８本でも或いは他の本数でも良いことは実施例２と同様である。
【００８０】
上述したようなビット線ショートをブロック単位で救済するための４種類のスイッチＤＣＤ，ＤＣＰＣ，／ＤＣＰＣａ，／ＤＣＰＣｂが実施例１にも設けられているので、すなわちセンスラッチ回路を駆動・リセットするスイッチＤＣＤ１，……ＤＣＤｎ、ビット線をプリチャージするＰＭＯＳスイッチＤＣＰＣと、ビット線をデイスチャージするためのＮＭＯＳスイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎｂがブロックごとに設けられているので、４個のセンスラッチ回路とこれを共有する４対のビット線からなるブロック単位で、ワード線を共通とする予備のブロックを数ブロック設けるか或いはバンクＡ，Ｂのｎブロックのうち数ブロックを予備のブロックとして用いる予備メモリマットと、例えばヒューズＲＯＭからなる信号線選択回路３０及びスイッチ選択回路３１とを有する冗長構成にすることにより、本実施例と同様にブロック単位のＤＣ救済を行うことができ、歩留まり向上を図ることができる。
【００８１】
これまでに述べた実施例のメモリアレイの構成は、ＡＮＤ型のメモリアレイ構成であるが、他の構成、例えば、日経マイクロデバイスの１９９３年１月号第９１巻第５９〜６３頁に記載されているＮＯＲ型、ＤＩＮＯＲ型、ＮＡＮＤ型のメモリアレイ構成においても実施できる。また、フラッシュメモリ以外にも、強誘電体メモリなどの他の不揮発性メモリにも適用できる。
【００８２】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内で種々の設計変更をなし得ることは勿論である。
【００８３】
【発明の効果】
前述した実施例から明らかなように、本発明によれば、メモリマットを２つのバンクに分割し、各バンクのワード線を交互に立ち上げて、１本のワード線ごとの読み出し動作を外部クロックに同期させて行なう構成とすることにより、メモリアレイの情報を高速に、かつ連続的に読み出すことが可能となる。
【００８４】
また、１つのセンスラッチ回路を複数のビット線で共有する構成とすることにより、メモリの大容量化によるメモリセルの微細化に伴うビット線の狭ピッチ化に対応することができる。
【００８５】
更に、ビット線とセンスラッチ回路をこの様ないずれかの構成とし、これらビット線とセンスラッチ回路を１つのブロックとして、このブロックごとにセンスラッチ回路の駆動・リセットを制御するスイッチとビット線のプリチャージに用いるスイッチとビット線のディスチャージに用いるスイッチとを、予備のメモリマットに切り換えるＤＣ救済用のスイッチとして兼用できるように設け、信号線選択回路をヒューズＲＯＭを含む構成とすることにより、ビット線間のショートなどにより引き起こされる電源電圧が異常に低下する欠陥が生じた場合、予備メモリマット内に用意されたブロックと、ブロックごと置換することで、電源電圧の異常な低下による不良を救済することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施例を示す要部回路図である。
【図２】図１に示した回路の読み出し動作例を示すタイミングチャート図である。
【図３】図１に示した回路の書き込み動作例を示すタイミングチャート図である。
【図４】本発明に係る不揮発性半導体記憶装置の別の実施例を示す要部回路図である。
【図５】図４に示した回路の読み出し動作例を示すタイミングチャート図である。
【図６】図４に示した回路の書き込み動作例を示すタイミングチャート図である。
【図７】本発明に係る不揮発性半導体記憶装置の更に実施例を示す図であり、（ａ）は概略構成図、（ｂ）は同図（ａ）に一点鎖線で示したブロックの要部回路図である。
【図８】図７の（ａ）に示した構成のメモリマットと予備メモリマット内のブロックの切り換えを説明するための概略構成図である。
【図９】従来のフラッシュメモリの構成例を示す要部回路図である。
【符号の説明】
２０…アドレス線、
２１…アドレスバッファ、
２２，２６，２７…ヒューズＲＯＭ、
２３，２８…ＡＮＤ回路、
２４，２９…デコーダ、
３０，３１…信号線選択回路、
ＢＬ１１ａ〜ＢＬｎ４ａ，ＢＬ１１ｂ〜ＢＬｎ４ｂ…ビット線、
Ｄ１１ａ〜Ｄｎ４ａ，Ｄ１１ｂ〜Ｄｎ４ｂ…ＭＯＳスイッチ切換え信号線、
ＤＣＤ１〜ＤＣＤｎ…センスラッチ回路の駆動スイッチ切り換え信号線、
ＤＣＰＣ１〜ＤＣＰＣｎ…ＤＣ救済用のスイッチ切換え信号線、
／ＤＣＰＣ１ａ〜／ＤＣＰＣｎａ…ＤＣ救済用のスイッチ切換え信号線、
／ＤＣＰＣ１ｂ〜／ＤＣＰＣｎｂ…ＤＣ救済用のスイッチ切換え信号線、
ＧＮＤ…接地電位、
ＩＯａ，ＩＯｂ…入出力信号線、
ＩＯ１ａ，ＩＯ２ａ，ＩＯ１ｂ，ＩＯ２ｂ…副入出力線、
ＭＡａ，ＭＡｂ…メモリアレイ
ＭＭ…メモリマット、
ＲＭ…予備メモリマット、
ＰＮ，ＰＰ，ＶＳＡ，Ｖ１，Ｖ２…共通ソース線、
ＰＲＣａ，ＰＲＣｂ…ＭＯＳスイッチ切換え信号線、
Ｓ１ａ〜Ｓｎａ，Ｓ１ｂ〜Ｓｎｂ…ＭＯＳスイッチ切換え信号線、
Ｓ１１ａ〜Ｓｎ４ａ，Ｓ１１ｂ〜Ｓｎ４ｂ…ＭＯＳスイッチ切換え信号線、
ＳＥＴ…センスラッチ回路の駆動スイッチ切り換え信号線、
ＳＬ１〜ＳＬｎ，ＳＬ１１〜ＳＬｎ４…センスラッチ回路、
ＳＬａ，ＳＬｂ…センスラッチ回路、
ＳＷａ，ＳＷｂ，ＹＳ１ａ〜ＹＳｎａ…ＭＯＳスイッチ切換え信号線、
Ｖｃｃ…電源電圧、
ＷＬ１ａ〜ＷＬｍａ，ＷＬ１ｂ〜ＷＬｍｂ…ワード線、
ＷＤａ，ＷＤｂ…ワードデコーダ、
ＹＳ１ｂ〜ＹＳｎｂ，ＳＴ１ａ，ＳＴ２ａ…ＭＯＳスイッチ切換え信号線、
ＹＷａ，ＹＷｂ…ＭＯＳスイッチ切換え用信号線。
Claims (18)
- 複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に配置され、それぞれフローティングゲートを有する複数のメモリセルを備えるメモリアレイと、
ビット線上の信号を増幅し保持する複数の増幅・情報保持手段とを少なくとも含む不揮発性半導体記憶装置において、
前記メモリアレイを備えるメモリマットが第１のバンクと第２のバンクとに分割され、
前記第１のバンクに属するビット線と前記第２のバンクに属するビット線とがビット線対を形成するように組み合わされ、それぞれのビット線対が一つの前記増幅・情報保持手段を共有し、
所定数のビット線対及び前記ビット線対と同数の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を設け、
前記ブロックを選択的に制御するスイッチ手段は、
ビット線をプリチャージするときに電荷を供給するための電源線と接続する回路を各ブロック単位で選択的に制御するスイッチと、
ビット線を各ブロック単位で選択的にディスチャージするスイッチと、
増幅・情報保持手段の電源を各ブロック単位で選択的にオン／オフするためのスイッチとを備え、
各バンクは、外部クロックの２倍の周期で動作するスイッチ手段を介して出力用増幅・情報保持手段に並列接続される第１及び第２の副入出力線を有し、
前記出力用増幅・情報保持手段は、外部クロックと半周期ずれて動作する出力用スイッチ手段を介してそれぞれ各バンクの出力線に接続され、
各バンクの前記第１の副入出力線は外部クロックに同期して動作するスイッチ手段を介して前記各ブロック内の第１の組の複数の増幅・情報保持手段に並列接続され、
前記第２の副入出力線は外部クロックに同期して動作するスイッチ手段を介して前記各ブロック内の第２の組の複数の増幅・情報保持手段に並列接続されることを特徴とする不揮発性半導体記憶装置。 - 請求項１記載の不揮発性半導体記憶装置において、
前記第１の副入出力線と接続される前記第１の組の増幅・情報保持手段に格納された一つのワード線に接続されるメモリセルの情報が前記出力用増幅・情報保持手段を介してバンクの出力線から出力されると共に、前記第２の副入出力線に接続される第２の組の増幅・情報保持手段に格納された前記同一ワード線に接続されるメモリセルの情報を前記出力用増幅・情報保持手段に格納するように動作することを特徴とする不揮発性半導体記憶装置。 - 請求項１または請求項２に記載の不揮発性半導体記憶装置において、
前記第１の組の増幅・情報保持手段は各ブロック内の奇数番目の増幅・情報保持手段の組であり、前記第２の組の増幅・情報保持手段は各ブロック内の偶数番目の増幅・情報保持手段の組であることを特徴とする不揮発性半導体記憶装置。 - 請求項２記載の不揮発性半導体記憶装置において、
一方のバンクのワード線に対して接続されるメモリセルの情報を前記バンクの出力線から出力を行なう間に、他方のバンクのワード線を選択することを特徴とする不揮発性半導体記憶装置。 - 請求項２記載の不揮発性半導体記憶装置において、
前記動作は外部クロック信号に同期して行なうことを特徴とする不揮発性半導体記憶装置。 - 請求項１記載の不揮発性半導体記憶装置において、
ビット線同士が結線不良または異物による導通不良を生じたブロックに属する、ブロックを選択的に制御するスイッチ手段を選択的に切断する第１の信号選択手段を、２つ以上のブロックごとに１つ設けることを特徴とする不揮発性半導体記憶装置。 - 複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に配置され、それぞれフローティングゲートを有する複数のメモリセルを備えるメモリアレイと、
ビット線上の信号を増幅し保持する複数の増幅・情報保持手段とを少なくとも含む不揮発性半導体記憶装置において、
前記メモリアレイを備えるメモリマットが第１のバンクと第２のバンクとに分割され、
前記第１のバンクに属するビット線と前記第２のバンクに属するビット線とがビット線対を形成するように組み合わされ、それぞれのビット線対が一つの前記増幅・情報保持手段を共有し、
所定数のビット線対及び前記ビット線対と同数の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を設け、
前記ブロックを選択的に制御するスイッチ手段は、
ビット線をプリチャージするときに電荷を供給するための電源線と接続する回路を各ブロック単位で選択的に制御するスイッチと、
ビット線を各ブロック単位で選択的にディスチャージするスイッチと、
増幅・情報保持手段の電源を各ブロック単位で選択的にオン／オフするためのスイッチとを備え、
ビット線同士が結線不良または異物による導通不良を生じたブロックに属する、ブロックを選択的に制御するスイッチ手段を選択的に切断する第１の信号選択手段を、２つ以上のブロックごとに１つ設け、
前記第１及び第２のバンクのワード線に共通接続されたワード線を有する予備メモリマットと、
前記予備メモリマット内の複数のビット線対及び前記ビット線対と同数の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を選択する第２の信号線選択手段とを、更に含むことを特徴とする不揮発性半導体記憶装置。 - 複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に配置され、それぞれフローティングゲートを有する複数のメモリセルを備えるメモリアレイと、
ビット線上の信号を増幅し保持する複数の増幅・情報保持手段とを少なくとも含む不揮発性半導体記憶装置において、
前記メモリアレイを備えるメモリマットが第１のバンクと第２のバンクとに分割され、
前記第１のバンクに属するビット線と前記第２のバンクに属するビット線とがビット線対を形成するように組み合わされ、それぞれのビット線対が一つの前記増幅・情報保持手段を共有し、
所定数のビット線対及び前記ビット線対と同数の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を設け、
前記ブロックを選択的に制御するスイッチ手段は、
ビット線をプリチャージするときに電荷を供給するための電源線と接続する回路を各ブロック単位で選択的に制御するスイッチと、
ビット線を各ブロック単位で選択的にディスチャージするスイッチと、
増幅・情報保持手段の電源を各ブロック単位で選択的にオン／オフするためのスイッチとを備え、
ビット線同士が結線不良または異物による導通不良を生じたブロックに属する、ブロックを選択的に制御するスイッチ手段を選択的に切断する第１の信号選択手段を、２つ以上のブロックごとに１つ設け、
前記読み出し側メモリマットとリファレンスマットのワード線に共通接続されたワード線を有する予備メモリマットと、
前記予備メモリマット内の複数のビット線対と１個の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を選択する第２の信号線選択手段とを、更に含むことを特徴とする不揮発性半導体記憶装置。 - 請求項７または請求項８に記載の不揮発性半導体記憶装置において、
前記予備メモリマット内のブロックを選択的に制御するスイッチ手段は、
ビット線をプリチャージするときに電荷を供給するための電源線と接続する回路を各ブロック単位で選択的に制御するスイッチと、
ビット線を各ブロック単位で選択的にディスチャージするスイッチと、
増幅・情報保持手段の電源を各ブロック単位で選択的にオン／オフするためのスイッチとを備えることを特徴とする不揮発性半導体記憶装置。 - 複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に配置され、それぞれフローティングゲートを有する複数のメモリセルを備えるメモリアレイと、
ビット線上の信号を増幅し保持する複数の増幅・情報保持手段とを少なくとも含む不揮発性半導体記憶装置において、
前記メモリアレイを備えるメモリマットは、第１のバンクと第２のバンクに分割され、
前記第１のバンクに属するビット線と前記第２のバンクに属するビット線とがビット線対を形成するように組み合わされ、それぞれのビット線対が一つの前記増幅・情報保持手段を共有し、
所定数のビット線対及び前記ビット線対と同数の増幅・情報保持手段からなる各ブロックを選択的に制御するスイッチ手段を設け、
前記ブロックを選択的に制御するスイッチ手段は、
ビット線をプリチャージするときに電荷を供給するための電源線と接続する回路を各ブロック単位で選択的に制御するスイッチと、
ビット線を各ブロック単位で選択的にディスチャージするスイッチと、
増幅・情報保持手段の電源を各ブロック単位で選択的にオン／オフするためのスイッチとを備え、
各バンクは、外部クロックの２倍の周期で動作するスイッチ手段を介して出力用増幅・情報保持手段に並列接続される第１及び第２の副入出力線を有し、
前記出力用増幅・情報保持手段は、外部クロックと半周期ずれて動作する出力用スイッチ手段を介して各バンクの出力線に接続され、
各バンクの前記第１の副入出力線は外部クロックに同期して動作するスイッチ手段を介して前記各ブロック内の第１の組の複数の増幅・情報保持手段に並列接続され、
前記第２の副入出力線は外部クロックに同期して動作するスイッチ手段を介して前記各ブロック内の第２の組の複数の増幅・情報保持手段に並列接続されることを特徴とする不揮発性半導体記憶装置。 - 請求項１０記載の不揮発性半導体記憶装置において、
前記第１の副入出力線と接続される前記第１の組の増幅・情報保持手段に格納された一つのワード線に接続されるメモリセルの情報が、前記出力用増幅・情報保持手段を介してバンクの出力線から出力されると共に、前記第２の副入出力線に接続される第２の組の増幅・情報保持手段に格納された前記同一ワード線に接続されるメモリセルの情報を前記出力用増幅・情報保持手段に格納するように動作することを特徴とする不揮発性半導体記憶装置。 - 請求項１０または請求項１１に記載の不揮発性半導体記憶装置において、
前記第１の組の増幅・情報保持手段は各ブロック内の奇数番目の増幅・情報保持手段の組であり、前記第２の組の増幅・情報保持手段は各ブロック内の偶数番目の増幅・情報保持手段の組であることを特徴とする不揮発性半導体記憶装置。 - 請求項３記載の不揮発性半導体記憶装置において、
一方のバンクのワード線に接続されるメモリセルの情報を前記バンクの出力線から出力を行なう間に、他方のバンクのワード線を選択することを特徴とする不揮発性半導体記憶装置。 - 請求項３記載の不揮発性半導体記憶装置において、
前記動作は外部クロック信号に同期して行なうことを特徴とする不揮発性半導体記憶装置。 - 請求項４記載の不揮発性半導体記憶装置において、
前記動作は外部クロック信号に同期して行なうことを特徴とする不揮発性半導体記憶装置。 - 請求項１０記載の不揮発性半導体記憶装置において、
前記第１の組の増幅・情報保持手段は各ブロック内の奇数番目の増幅・情報保持手段の組であり、前記第２の組の増幅・情報保持手段は各ブロック内の偶数番目の増幅・情報保持手段の組であることを特徴とする不揮発性半導体記憶装置。 - 請求項１６記載の不揮発性半導体記憶装置において、
一方のバンクのワード線に接続されるメモリセルの情報を前記バンクの出力線から出力を行なう間に、他方のバンクのワード線を選択することを特徴とする不揮発性半導体記憶装置。 - 請求項１７記載の不揮発性半導体記憶装置において、
前記動作は外部クロック信号に同期して行なうことを特徴とする不揮発性半導体記憶装置。
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