JP2001067885A - フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 - Google Patents

Abstract

(57)【要約】 【課題】 プログラム可能相互接続の消去に要する電圧
を下げ、そして消去時間を短縮する方法を提供するこ
と。 【解決手段】 ＦＰＧＡおいて、スイッチトランジスタ
とプログラミング及びセンスのための少なくとも１つの
第２トランジスタ、または、センスのための第２トラン
ジスタ及びプログラムのための埋め込まれたＮ＋領域を
有する不揮発性再プログラム可能相互接続セルがセル消
去操作のために共通制御ゲート上に高電圧を印加する。
スイッチトランジスタのソース／ドレインは接地され
る。第２トランジスタのソース／ドレイン上に中間電圧
を印加することにより、消去時間が短縮でき、そして、
試験コストが顕著に減少できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フイールドプログ
ラム可能ゲートアレイ集積回路（ＦＰＧＡ）、より詳細
には、プログラム可能な相互接続のプログラム部分とし
て不揮発性のメモリセルを有するＦＰＧＡに関する。本
発明は、フイールドプログラマブル集積回路、特にフイ
ールドプログラマブルゲートアレイ（ＦＰＧＡ）、より
詳細には、ＦＰＧＡ内にスイッチ素子として使用される
浮遊ゲートＭＯＳトランジスタに関する。典型的に、Ｆ
ＰＧＡは論理要素の配列と何千ものプログラム可能相互
接続を持った配線相互接続を有し、ＦＰＧＡはユーザに
より定義された機能を有する集積回路に構成できる。各
プログラム可能接続またはスイッチは集積回路中の２つ
の回路ノードを接続することができ、論理要素の機能を
設定するために配線接続を形成（または切断）すること
ができる。

【０００２】ＦＰＧＡは、メモリセルまたはアンチフュ
ーズのいずれかをプログラム可能接続のために使用す
る。メモリセルは再プログラム可能である、そして、ア
ンチフューズは一回のみプログラム可能である。プログ
ラム可能相互接続のメモリセルの１つのタイプが、１９
９８年６月９日にロバート・ジェー・リップ等に付与さ
れ本譲受人に譲渡された米国特許第５，７６４，０９６
号の「汎用目的、不揮発性プログラム可能スイッチ」に
開示されている。特許に記載されたＦＰＧＡにおいて、
不揮発性再プログラム可能トランジスタメモリ（ＮＶ
Ｍ）は、無差別的にＦＰＧＡ配線及び回路要素を相互接
続するためにスイッチ機能を提供する。基本的に、ＮＶ
Ｍセルは、ＮＶＭ技術の不揮発性プログラム可能特徴を
提供するために、充電および／または放電できる浮遊ゲ
ートを持ったＭＯＳトランジスタを有する。

【０００３】さらに、このプログラム可能相互接続の改
良および変形が、１９９８年１１月１７日に、アール・
エム・サルター・ＩＩＩ等に付与されてそして本譲受人
に譲渡された米国特許第５，８３８，０４０号の「セン
スにおいてＦＮトンネリングを持った不揮発性プログラ
ム可能相互接続セル」および１９９８年１２月４日に、
ジャック・ゼゼホン・ペン等に出願されてそして本譲受
人に譲渡された米国特許出願第０９／２０５，８７６号
の「プログラム可能埋め込みビット線を持った改良され
た不揮発性プログラム可能相互接続セル」（アトーニー
・ドケット番号１６３３３−１６）に開示されている。
さらに、他の改良が１９９８年１２月４日に、ジャック
・ゼゼホン・ペン等に出願されてそして本譲受人に譲渡
された米国特許出願第０９／２０５，６７８号の「セン
ストランジスタ内にプログラム可能埋め込みソース／ド
レインを持った不揮発性再プログラム可能相互接続セ
ル」（アトーニー・ドケット番号１６３３３−１７）に
開示されている。これらの特許や出願は参照のためにこ
れにより組込む。

【０００４】しかし、これらプログラム可能相互接続の
消去及びプログラミング操作は、ＦＰＧＡの通常の動作
におけるＦＰＧＡのスイッチング動作に比較して相対的
に長い時間にわたり高い電圧（おおよそ２０ボルト）を
いまだ必要とする。高い電圧はプログラムを行なう回路
にとり過酷な要求を課しそして高い電圧は低い電圧が必
要とするよりも集積回路基板上のより多くの貴重な面積
を必要とする。消去時間は、ＦＰＧＡの検査コストに直
接に関係する。本発明は、選択された相互接続のプログ
ラミングが実行される前に典型的に全てのプログラム可
能相互接続について実行される消去操作における電圧お
よび／または時間を低下することに関する。

【０００５】

【発明の要約】本発明は、集積回路において回路ノード
を選択的に相互接続するプログラム可能相互接続セルを
消去する方法を提供する。各プログラム可能相互接続セ
ルは、回路ノードにそれぞれ接続された第１及び第２ソ
ース／ドレイン領域と、制御ゲートと、浮遊ゲートとを
持った第１トランジスタを有する。プログラム可能相互
接続セルはまた、第１及び第２ソース／ドレイン領域
と、第１トランジスタの制御ゲートに接続された制御ゲ
ートと、第１トランジスタの浮遊ゲートに接続された浮
遊ゲートを持った第２トランジスタを有する。プログラ
ム可能相互接続を消去する方法は、第１及び第２トラン
ジスタの制御ゲートに第１極性の第１電圧を印加し、第
１トランジスタの第１及び第２ソース／ドレイン領域上
に接地電圧を印加し、そして第２トランジスタの第１及
び第２ソース／ドレイン領域に第１電圧と接地の中間の
第２電圧を印加することを含む。

【０００６】プログラム可能な相互接続セルは、第１及
び第２トランジスタの浮遊ゲートに接続された浮遊ゲー
トと、第１及び第２トランジスタの制御ゲートに接続さ
れた制御ゲートと、そして浮遊及び制御ゲート下の導電
領域と、を持ったさらなるトンネリング装置を有するこ
とができる。これらプログラム可能相互接続セルを消去
する方法はさらにトンネリング装置の導電領域に第１電
圧と接地電圧との中間の第３電圧を印加することを含
む。

【０００７】

【発明の実施例】本発明は、上記の米国特許第５，８３
８，０４０号及び米国特許出願第０９／２０５，６７８
号に記載される第１タイプの例と米国特許出願０９／２
０５，８７６号に記載される第２タイプの例の２つの一
般的なタイプのプログラム可能相互接続に適用できる。
全てのプログラム可能相互接続は、ＦＰＧＡのユーザ構
成可能回路の第１及び第２回路ノードのそれぞれに接続
する２つのソース／ドレインを持ったスイッチＭＯＳト
ランジスタを有する。スイッチトランジスタはまた、浮
遊ゲートを有しこの浮遊ゲート上の電荷量に応じてトラ
ンジスタをオフ及びオンする。スイッチトランジスタの
浮遊ゲートを消去及びプログラムするため、接続された
センスＭＯＳトランジスタまたは追加の消去／プログラ
ミング装置が使用される。いずれの場合も、センストラ
ンジスタはその浮遊ゲートをスイッチトランジスタの浮
遊ゲート及び浮遊ゲートに容量的に結合した制御ゲート
に緊密に結合させている。センストランジスタはまた、
プログラミング後に制御ゲートと共にスイッチトランジ
スタの浮遊ゲートの状態をセンスするために使用される
制御線に接続されたソース／ドレイン領域を有する。

【０００８】プログラム可能相互接続の第１タイプにお
いて、センストランジスタはまたその浮遊ゲートおよび
接続されたスイッチトランジスタの浮遊ゲートを消去お
よびプログラミングするためのトンネル領域を有する。
上述した米国特許第５，８３８，０４０号はこのタイプ
のプログラム可能相互接続の例を開示している。図１は
このプログラム可能内部接続セルの概略を示す。ＦＰＧ
Ａはスイッチトランジスタ１０およぴファウラ・ノルド
ハイム・トンネル装置及びセンストランジスタ１２を含
む。スイッチトランジスタ１０はトランジスタのドレイ
ン及びソース領域にそれぞれ接続されたコンタクト１４
および１６を有する。そして、センストランジスタ１２
はトランジスタのドレイン及びソース領域にそれぞれ接
続されたコンタクト１８および２０を有する。センスト
ランジスタ１２のドレインはまたドレイン列（金属）線
２２に接続されていて、そしてソースはソース列（金
属）線２４に接続されている。列線２２、２４は一列内
のセンストランジスタ１２の全てのソース及びドレイン
領域に接続されている。スイッチトランジスタ１０及び
センストランジスタ１２は、共通の浮遊ゲート２６を共
有する。共通の浮遊ゲートはスイッチトランジスタ１０
の制御ゲート２８及びセンストランジスタ１２の制御ゲ
ート３０の間に置かれている。制御ゲートは行（ポリ
２）線３２に接続されている。

【０００９】図２はセンストランジスタ１２の断面図を
示す。これに明らかに示されるように、センストランジ
スタ内の浮遊ゲート２６は、矢印３８により示されるよ
うな浮遊ゲート及びドレイン領域間に電子のトンネルを
容易にするために浮遊ゲート２６及びＮ＋ドレイン３４
を分離する８０Åないし１２０Åの程度の厚さを持った
トンネリング酸化３６でもって、センストランジスタの
Ｎ＋ドープされたドレイン３４および／またはソース３
５に少し重なり合うように位置している。従って、ＦＰ
ＧＡプログラム可能相互接続セルの消去は、ドレインソ
ースおよびチャンネル領域から浮遊ゲートへの電子のト
ンネリングにより生ずる。ＦＰＧＡセルの書き込みは浮
遊ゲートからセンストランジスタのドレインおよび／ま
たはソースへのみの電子のトンネリングにより生ずる。

【００１０】図３は図１のＦＰＧＡプログラム可能相互
接続セルの配置の平面図である。スイッチトランジスタ
１０及びセンストランジスタ１２は半導体ウエハ内に水
平方向に離間して整列しており、トランジスタ１０のソ
ース及びドレイン間およびセンストランジスタ１２のソ
ースおよびドレイン間のチャンネル領域を覆う第１ポリ
シリコン線（ポリ１）を有する浮遊ゲート２６を持つ。
ポリ１線はセルのいずれかの側で終わり、近くのセルに
続かない。２つのトランジスタの制御ゲート２８、３０
は、ポリ１線上を延びそれに自己整列する第２ポリシリ
コン層（ポリ２）３２により提供される。ポリ２線は行
に整列しているセル内の全てのトランジスタに続いてい
る。ドレイン列線２２は、ドレインへのコンタクト１８
に接続していて、そして列内の全ての感知トランジスタ
のドレイン端子に接続するために垂直に続いている。同
様に、ソース列金属線２４はソースコンタクト２０と係
合し、そして列内のセンストランジスタの全てのソース
領域に接続するために垂直に延びている。従って、ＦＰ
ＧＡセルの列において、全てのセンストランジスタのソ
ースはソース列と呼ばれる１つの列線に接続していて、
全てのドレインはドレイン列と呼ばれる第２列線に接続
している。図３に示されているセルは、プログラム及び
消去機能を実行する隣接のセンス装置のために共有ソー
スコンタクトの半分及び共有ドレインコンタクトの半分
を含む。上述したように、センス装置はスイッチトラン
ジスタがＦＰＧＡ内に配線されていてアクセスできない
から、各ＦＰＧＡのプログラム状態または消去状態を試
験するのに必要とされる。

【００１１】ＦＰＧＡタイルは、コアタイルについて例
えば３２行５列のＦＰＧＡセルの配列を含む。図４Ａ及
び図４Ｂはこの様な配列の２列と４行の平面図と概略回
路図を示す。図１ないし図３の参照番号は図４Ａ及び図
４Ｂ内に使用されている。全てのポリ１浮遊ゲートに２
６が付され、ポリ２行線に３２が付され、ドレイン列線
に２２が付され、ソース金属列線に２４が付されてい
る。４行に行_iないし行_{i +3}が付されている。ドレイン列
にＤＣＯＬ_jないしＤＣＯＬ_j+1が付されている。ソース
列にＳＣＯＬ_jないしＳＣＯＬ_j+1が付されている。セン
ストランジスタの配列内の各ビットに対するプログラム
された及び消去されたセンストランジスタのしきい値の
測定は、ＮＯＲＲＯＭがアクセスされるのと同じ方法で
実行される。列のセンストランジスタの選択されないビ
ットのそれぞれのバイアスを「オフ」し、そして選択さ
れたビットのマージンを取ることによる。この測定の
「マージンを取る」ことは、ドレイン電流がある参照レ
ベルより下または上かを検出する時に、選択されたセル
の制御ゲート（行）電圧を変化することにより行なわれ
る。行バイアスは幾つかの操作モードを持つ行ドライバ
により駆動される。これらは同時的に全てのプログラム
可能相互接続セルについてブロック操作が実行される
「消去」の間、配列に関して高い正電圧を供給しなけれ
ばならない。これらは「プログラム」及び「読み出し」
の間に、正及び負の電圧を行に供給しなければならな
い。そして、これらは「操作」モードの間、一定の正バ
イアスを供給しなければならない。列バイアスは列ドラ
イバにより印加される。プログラムするため、列は対と
して正電圧に駆動されなければならない。この対の１つ
は「読出し」の際に電流を検出する時に低い正電圧レベ
ルに強制され、他は接地に維持される。他の全ての時間
は、これらは両方とも接地されるかまたは開回路にな
る。

【００１２】表１は、全ての操作モードについてのおお
よその行及び列及びピーク電圧レベルを与える。プログ
ラム妨害は、行選択／不選択窓電圧を列選択／不選択窓
電圧とＶ_UUDだけ重なり合うようにすることにより許容
レベルまで減少される。この電圧は行及び列の両方が不
選択のプログラムされたビットを強調するが、行又は列
のみが不選択で両方が不選択ではない所の消去ビット上
のプログラミングストレスを減少する。これらの式は理
想的な例である。電圧レベルは周囲の回路の降伏電圧お
よび行対列プログラム時間要素を考慮して調節できる。

【００１３】

【表１】

【００１４】図１１は従前のプログラム可能相互接続セ
ルの改良を示す。改良されたセルは、図１のスイッチト
ランジスタと類似のスイッチコンタクト８２を持ったソ
ース及びドレイン領域を有するスイッチトランジスタ８
０を含む。センストランジスタ８４は、それぞれソース
４６及びドレイン８８のための点線８６’及び８８’に
より示されたＰドープ基板に 対する埋め
込まれたＮ＋インプラント（１５Ｋｅｖの燐２ｅ１５）
のためのドーパントインプラントマスクを用いて形成さ
れるソース領域８６及びドレイン領域８８を有する。埋
め込まれたＮ＋ソース及びドレインは、スイッチトラン
ジスタ８０のソース及びドレインとセンストランジスタ
８４のソース及びドレインとの間を走るポリシリコン浮
遊ゲート９０およびポリシリコン２制御ゲート９２の形
成前に形成される。引き続くポリシリコン処理は９８に
示すように、ソース及びドレイン間のチャンネル領域９
６内にドレイン８６及びソース８８の横方向ドーパント
拡散を生ずる。

【００１５】本発明は、従前及び改良されたプログラム
可能相互接続の両方に適用可能である。本発明は、現代
のＭＯＳプロセス技術においてＭＯＳトランジスタのゲ
ート酸化の厚さは非常に薄いことを認識している。特
に、ゲート酸化の厚さはもし十分な電圧が酸化物を横断
して印加されると電子トンネリングの十分な範囲内であ
る。従って、消去操作において本発明によれば、制御ゲ
ート電圧はＶＥＲＡＳＥおおよそ＋１８Ｖに上昇され、
スイッチトランジスタのソース及びドレイン領域は０Ｖ
に維持される。全てのスイッチのひとかたまりの消去操
作は同時的に行なわれる。高電圧消去パルスの間、全て
の浮遊ゲートが充電されこの結果、全てのスイッチが導
通する。ＦＰＧＡセルへの電力供給は遮断される。配線
アーキテクチャにおいて全てのスイッチが導通している
から、スイッチトランジスタの全てのソース／ドレイン
コンタクトは接地される。一方、センストランジスタ１
２のソース及びドレイン領域が０及び＋１８ボルトの間
の中間電圧に維持される。トンネリングがスイッチトラ
ンジスタ１０のゲート酸化を介して発生する。図５Ａに
さまざまな消去操作電圧と共に回路概略図が示されてい
る。この消去操作の結果により浮遊ゲートにより負の電
荷が置かれる。すなわち、浮遊ゲート電圧は通常の消去
操作が実行されるよりもより負となる。

【００１６】この結果は、図５Ｂに概略示されるよう
に、制御ゲートと浮遊ゲートとの間、浮遊ゲートとスイ
ッチトランジスタのソース、ドレイン及びチャンネル領
域との間、そして浮遊ゲートとセンストランジスタのソ
ース、ドレイン及びチャンネル領域との間の容量結合を
考えれば理解できる。典型的なプログラム可能相互接続
セルについて、制御ゲートと浮遊ゲート間は約５０％の
結合比が、浮遊ゲートとスイッチトランジスタ１０のソ
ース、ドレイン及びチャンネル領域の間は約４０％、そ
して浮遊ゲートとセンストランジスタ１２のソース、ド
レイン及びチャンネル領域の間は約１０％が存在する。
制御と浮遊ゲートの間の酸化はトンネル酸化、すなわ
ち、浮遊ゲートとスイッチ及びセンストランジスタのチ
ャンネル領域の間の酸化に較べて典型的に２倍の厚さで
ある。トンネル酸化の厚さの比により制限されて、制御
ゲート上の高電圧のみで、浮遊ゲート電圧は制御ゲート
電圧の１／３まで消去できる。制御ゲート上の＋１８Ｖ
に対して、浮遊ゲートは＋６Ｖまで引き上げられる。消
去操作後に制御ゲートが接地電位に低下すると、浮遊ゲ
ートへの制御ゲートの５０％結合に起因して、浮遊ゲー
トは制御ゲート上の前の消去電圧の−１／６、すなわ
ち、−３ボルトとなる。

【００１７】消去操作の際、センス装置に中間電圧が印
加される時、本発明によれば、センストランジスタのチ
ャンネル領域の電圧は浮遊ゲート電圧からセンス装置の
しきい値を引いた値に制限される。これは制御ゲート電
圧の１／３の浮遊ゲート電圧に近い。もし中間電圧が浮
遊ゲート電圧−Ｖ_Tまたは＋１８Ｖ制御ゲート電圧のに
対して＋６Ｖよりも上ならば、チャンネル電圧は大きさ
が制限されそしてソース／ドレイン重なり合い容量のみ
が有効である（１０％の代わりに約３％）。浮遊ゲート
電圧は酸化厚の比により制限されて制御ゲート電圧の１
／３まで消去される。本発明の長所は、センス装置のソ
ース及びドレイン上の電圧と同様に制御ゲート電圧を接
地方向に落とすことにより発生する。同じ浮遊ゲート電
圧から出発して、例えば、追加の列、すなわち、ソース
／ドレイン、の６Ｖの電圧のスイッチングダウンは浮遊
ゲートへの１０％の結合で持って負の浮遊ゲート電圧へ
追加の−０．６Ｖを生ずる。例えば、例示の＋１８ボル
トの消去電圧でもって、通常の消去操作下の−３ボルト
ではなくて、浮遊ゲート電極は−３．６ボルトである。
本発明は、通常の消去操作でもって制御ゲート消去電圧
を＋２１．６ボルトまで上昇させたことに等しい。

【００１８】ここで述べられた電圧は工程に依存し、半
導体技術さらなる発展が半導体装置の大きさの一層の縮
小をすると、電圧の絶対値は縮小する。しかし、一般的
な関係は消去操作において制御ゲート電圧は、おおよそ
ＦＮトンネルしきい値電圧の和と浮遊ゲート及び制御ゲ
ート間の酸化及びトンネル酸化の重要な領域でのＦＮ電
圧の和の間にある。そして、センス装置のソース／ドレ
イン上の中間電圧は接地とトンネル酸化の重要な領域に
おけるＦＮ電圧の２倍の間にある。

【００１９】従って、本発明は制御ゲート上の消去電圧
を低下することができる。これはプログラミング回路へ
の要求を低下させ、また消去操作の時間を短縮する。消
去パルスの時間は典型的に秒の程度であり、テストコス
トの重要な要素である。本発明は必要とされる消去時間
を顕著に減少させてそしてテストコストを減少する。い
ずれの場合も、消去操作により生ずるストレスは減少さ
れる。これに代えて、本発明は、制御ゲート及びセンス
装置をより高い電圧にバイアスすることによりプログラ
ムされたセルのために操作窓をより高い電圧方向に移動
するために消去されたセルの浮遊ゲート電圧上の負電圧
を増加するのに用いることができる。

【００２０】本発明は、第２タイプのプログラム可能相
互接続上で、たとえより良くなくとも同等に動作する。
これらのプログラム可能相互接続は、スイッチ及びセン
ストランジスタに加えて、消去及びプログラム操作のた
めにファウラ・ノルドハイム装置を有する。上記のＵＳ
特許出願第０９／２０５，８７６号は、例えば図６に示
すようなこのようなプログラム可能相互相互接続の例を
開示している。プログラム可能相互接続のセルの断面図
が示されているがこの断面は、Ｐドープされたウェル内
に形成されたＮチャンネルトランジスタを有する。もち
ろん、セル構造はＮドープされたウェル内に形成された
Ｐチャンネルトランジスタであってもよいことは理解で
きる。プログラム可能相互接続セルは、Ｐウェル４４内
に製造されたスイッチトランジスタ４０及びセンストラ
ンジスタ４２を含む。スイッチトランジスタ４０のソー
ス／ドレイン４１はフイールド酸化４８及び酸化隔離６
２に当接して形成されており、センストランジスタ４２
のソース／ドレイン領域４３はフイールド酸化５０及び
第２酸化隔離６２に当接して形成されている。スイッチ
トランジスタ４０及びセンストランジスタ４２は共通の
浮遊ゲート５２及び制御ゲート５４を共有する。埋め込
まれたＮ＋ビット線６０は、Ｐドープされたウェル４４
内に形成されていて、スイッチトランジスタ４０及びセ
ンストランジスタ４２と並置され、ポリシリコン浮遊ゲ
ート４２及びポリシリコン浮遊ゲート４４が埋め込まれ
たＮ＋ビット線６０上に延びている。ビット線６０は、
スイッチトランジスタ４０及びセンストランジスタ４２
から埋め込まれたビット線を電気的に隔離するために２
つの酸化隔離領域６２間に形成されている。浮遊ゲート
のプログラミングは埋め込まれたＮ＋ビット線の導電領
域から生ずる。そして、センストランジスタ４２はセル
のプログラミングを決定するためにのみ機能する。従っ
て、トランジスタ４０及び４２は同一のドーパント濃度
及びセル構造で持って同じ製造工程で形成できる。

【００２１】図７は、図６のセルの平面図であり、埋め
込まれたＮ＋ビット線６０、スイッチトランジスタ４０
及びセンストランジスタ４２の配置をさらに示す。ポリ
シリコン１浮遊ゲート５２はセルの長さ伸びるがそこに
制限されるが、自己整列ポリシリコン２制御ゲート５４
は隣接セル構造まで延びる。ＦＰＧＡのユーザ構成可能
な回路の回路ノードを形成するコンタクト４１’は、回
路ノードに接続するためにスイッチ４０のソース／ドレ
イン領域４１に提供されている。コンタクト４３’、４
３”はスイッチトランジスタ４２のソース及びドレイン
領域４３に設けられる。そして、コンタクト６０’は埋
め込まれたＮ＋ビット線６０に設けられる。

【００２２】図８は、図７に示されるセル構造の配列の
平面図である。そして、再度類似の要素には同じ参照符
号を付している。セルはポリシリコン制御ゲート５４を
全てのセルを横切って横方向に延ばして、横方向に配置
されている。ビット線６０は列内の各セルのスイッチト
ランジスタ４０及びセンストランジスタ４２の間に垂直
に走っている。接地線７０は、隣接の積み重ねられたセ
ンストランジスタ内のセンストランジスタのソース領域
へ垂直に走り、コンタクト４３’に係合している。セン
ス線７２は接地線７０と平行に走り、そして近接の積み
重ねられたセルのセンストランジスタのドレイン領域と
係合している。接地及びセンス線はセル構造上に隔離さ
れて重ねられた金属線である。この実施例において、近
接した列内のソースは共有さた接地ソース線を有する。

【００２３】図９は図７の配列の概略的な電気回路図で
あり、選択行（ｓＲ）及び不選択行（ｕＲ）について消
去／プログラム／読出し（Ｅｒ／Ｐｒｇ／Ｒｄ）のため
の制御ゲート電圧をそれぞれ示している。電圧は、０．
２５ミクロンゲート幅、２．５ボルトのＶｃｃ及びｖ_tp
＝［−２ボルト、＋２ボルト］を有するセル構造のため
の電圧である。

【００２４】ブロックのプログラム可能相互接続セルを
通常方法により消去するために、制御ゲートは＋１８ボ
ルトに上昇されて、一方、ブロックのビット線（ｓＢ）
および列（ｓＣ）は接地される。選択されたセルの浮遊
ゲートから電子を除去するプログラミング操作に対し
て、選択された行（ｓＲ）の制御ゲートに−１１ボルト
が印加される。一方、全て他の制御ゲート（ｕＲ）はビ
ット線妨害を防ぐために接地されるかまたは正電圧（例
えば、０から＋５ボルト）に上昇される。プログラムさ
れるべき列のビット線（ｓＢ）は＋５ボルトに上昇さ
れ、一方、選択された列（ｓＢ）は接地される。これに
より浮遊ゲートからビット線に電子が流れる。全ての他
のビット線（ｕＢ）、列線（ｕＣ）及び行（ｕＲ）は接
地される。

【００２５】読出し操作の際、センスされるべき行（ｓ
Ｒ）に対する制御ゲートは＋２ボルトにバイアスされ、
一方、他の全ての制御ゲート（ｕＲ）は−５ボルトにバ
イアスされる。全てのビット線が接地され、そして不選
択列のセルのためのデータ線は接地される。一方、選択
された列のためのドレインは＋１ボルトにバイアスされ
る。従って、センストランジスタのソース及びドレイン
を横切って１ボルトの電圧バイアス及び＋２ボルトの制
御ゲート電圧でもって、プログラムされたセルを通って
電流が流れ、一方、消去されたセルを通って電流は流れ
ない。

【００２６】本発明によれば、消去されるべきブロック
の制御ゲートは消去操作のために＋１８ボルトに上昇さ
れる。スイッチトランジスタ４０のソース／ドレイン領
域の電圧は接地される、すなわち、０ボルトである。そ
してセンストランジスタ４２のソース／ドレイン領域上
およびビット線６０上の電圧は＋１８から０ボルトの中
間の電圧にバイアスされる。図１０Ａに消去操作電圧と
共にプログラム可能相互接続セルの概略回路図が示され
ている。中間電圧は必ずしも同じである必要はない。説
明されたプログラム可能相互接続セルは典型的に、制御
ゲートと浮遊ゲート間に５０％結合比を、浮遊ゲートと
スイッチトランジスタ４０のソース、ドレイン及びチャ
ンネル領域間に２５％、浮遊ゲートと埋め込まれたＮ＋
ビット線６０領域との間に１５％、そして、浮遊ゲート
とセンストランジスタ４２のソース、ドレイン及びチャ
ンネル領域との間に１０％を有する。図１０Ａは、プロ
グラム可能相互接続セルのこれらの関係を接召してい
る。センスチャンネル電圧は浮遊ゲート電圧に制限され
る。しかし、埋め込まれたＮ＋電圧は、それ以上に上昇
される。理論的には消去電圧の２／３までである。しか
し、実際は接合降伏により制限される消去電圧の１／２
までである。本発明の技術と共には、７ないし９ボルト
の範囲の中間電圧が良く動作する。消去操作及び全ての
ターミナルが接地電位になった後に、消去されたセルの
浮遊ゲート電圧は−４．９５ボルトになる。これは従来
行なわれる消去操作では２９．７ボルトの消去電圧に対
応する。一方、このタイプのプログラムされた相互接続
セルは本発明による消去操作から効果を得ている。

【００２７】上述した記述は本発明の好ましい実施例の
完全な開示であるが、さまざまな修正、代替構成、およ
び均等物が当業者にとり明らかである。従って、本発明
の範囲は特許請求の範囲から決定される。

【図面の簡単な説明】

【図１】 本発明が適用されるＦＰＧＡプログラム可能
相互接続セルの１タイプの概略図

【図２】 図１のセンストランジスタの断面図

【図３】 図１のＦＰＧＡセルの配置を示す平面図

【図４Ａ】 ２つの列と４つの行を含むＦＰＧＡタイル
の一部の概略図

【図４Ｂ】 図４ＡのＦＰＧＡプログラム可能相互接続
セルの平面図

【図５Ａ】 消去操作電圧を持った図１のプログラム可
能相互接続セルの回路の概略図

【図５Ｂ】 図１のセル内の典型的な容量結合を説明す
る回路の概略図

【図６】 本発明が適用されるプログラム可能相互接続
セルの別のタイプの断面図

【図７】 図６のセル構造の平面図

【図８】 図７に示されたセルの平面図

【図９】 図８内のセルの配列の電気的な概略図

【図１０Ａ】 消去操作電圧と共に図６及び図７のプロ
グラム可能相互接続セルの回路概略図

【図１０Ｂ】 図６及び図７のセル内の典型的な容量結
合を示す概略的な回路図

【図１１】 図１のタイプのプログラム可能相互接続の
改良であるプログラム可能相互接続の平面図

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のプログラム可能な相互接続セルを
   有する集積回路であって、各セルが第１及び第２回路ノ
   ードを選択的に相互接続し、各セルが浮遊ゲートと、制
   御ゲートと、前記第１及び第２回路ノードにそれぞれ接
   続した第１及び第２ソース／ドレイン領域とを有する第
   １トランジスタと前記第１トランジスタの前記浮遊ゲー
   トに接続した浮遊ゲートと、前記第１トランジスタの前
   記制御ゲートに接続した制御ゲートと、第１及び第２ソ
   ース／ドレイン領域とを有する第２トランジスタとを有
   するものにおいて、前記プログラム可能な相互接続セル
   を消去する方法が、 前記第１及び第２トランジスタの前記制御ゲート上に第
   １極性の第１電圧を印可し、 前記第１トランジスタの前記第１及び第２ソース／ドレ
   イン領域上に接地電圧を印可し、 前記第２トランジスタの前記第１及び第２ソース／ドレ
   イン領域上に前記第１電圧と前記接地電圧の中間の第２
   電圧を印可することを含む前記消去する方法。
2. 【請求項２】 前記プログラム可能な相互接続セルが、
   前記第１及び前記第２トランジスタの前記浮遊ゲートに
   接続した浮遊ゲートと、前記第１及び前記第２トランジ
   スタの前記制御ゲートに接続した制御ゲートと、前記制
   御及び浮遊ゲート下の導電領域とを有するトンネリング
   装置をさらに有し、前記方法がさらに、 前記トンネリング装置の前記導電領域上に前記接地電圧
   と前記第１電圧の中間の第３電圧を印加することを含む
   請求項１記載の方法。
3. 【請求項３】 前記第３電圧が前記第２電圧に等しい請
   求項２記載の方法。
4. 【請求項４】 前記第１電圧がおおよそ＋１８ボルトで
   あり、そして前記第２電圧が０ないし＋１２ボルトの範
   囲にある請求項１記載の方法。
5. 【請求項５】 前記第１電圧がおおよそ＋１８ボルトで
   あり、そして前記第２及び第３電圧が０ないし＋１２ボ
   ルトの範囲にある請求項２記載の方法。