CN102097441B - 用于等离子显示屏驱动芯片的soi器件 - Google Patents
用于等离子显示屏驱动芯片的soi器件 Download PDFInfo
- Publication number
- CN102097441B CN102097441B CN2010105947936A CN201010594793A CN102097441B CN 102097441 B CN102097441 B CN 102097441B CN 2010105947936 A CN2010105947936 A CN 2010105947936A CN 201010594793 A CN201010594793 A CN 201010594793A CN 102097441 B CN102097441 B CN 102097441B
- Authority
- CN
- China
- Prior art keywords
- type
- region
- soi
- pmos
- field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910052710 silicon Inorganic materials 0.000 title description 4
- 239000010703 silicon Substances 0.000 title description 4
- 239000012212 insulator Substances 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 238000012423 maintenance Methods 0.000 claims 1
- 125000006850 spacer group Chemical group 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 33
- 230000000694 effects Effects 0.000 abstract description 14
- 239000012535 impurity Substances 0.000 description 21
- 239000002184 metal Substances 0.000 description 13
- 238000002955 isolation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 230000001965 increasing effect Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001846 repelling effect Effects 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010010144 Completed suicide Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/311—Thin-film BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
Landscapes
- Thin Film Transistor (AREA)
Abstract
本发明实施例公开了一种用于等离子显示屏驱动芯片的SOI器件，自下而上依次包括：衬底、埋氧层、n型SOI层，所述SOI层中集成HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN、PNP和HV-PNP器件；其中，所述SOI层内具有n+掺杂区，位于n型SOI层与埋氧层界面处。本发明在n型SOI层与埋氧层界面处，设置n型SOI层内的n+掺杂区，并且n+掺杂区的掺杂浓度大于n型SOI层的掺杂浓度，使得空穴反型层和电离N+区的正电荷作用增强了埋氧层电场，削弱了SOI层中的电场，使得器件发生击穿时，单位厚度的埋氧层可承担更高的纵向耐压，打破常规SOI高压器件纵向耐压限制。
Description
技术领域
本发明涉及半导体功率器件技术领域，特别涉及一种用于等离子显示屏驱动芯片的SOI器件。
背景技术
随着多媒体及高清晰度电视的出现，以PDP（Plasma Display Panel，等离子显示屏）为代表的平板电视正快速走进人们的生活。高清化、数字化、平板化成为彩电的发展方向。PDP具有视角大、响应快、厚度小、屏幕大以及全数字化工作等特点，是高清数字化电视、大型壁挂电视和多媒体终端的理想显示器件。因此应用前景广泛。
随着等离子显示屏朝着大尺寸和高分辨率的方向发展，单个屏幕所需的驱动芯片数目显著增加，这就对驱动芯片提出了多输出和紧缩面积的需求。等离子显示屏驱动芯片中，高压器件通过逻辑控制输出高压，其占据了芯片的大部分面积，为紧缩面积高压器件结构的设计就变得至关重要。等离子显示屏驱动芯片的性能以及成本的高低，直接决定了PDP电视整机的性能和成本。 +
文献1（M.R.Lee,Oh-Kyong Kwon,S.S.Lee,et al.SOI High VoltageIntegrated Circuit Technology for Plasma Display Panel Drivers.Proceedings of1999 International Symposium on Power Semiconductor Devices and ICs,Vol.11:285-288）公开一种采用Extended Drain MOSFET（EDMOSFET）和介质隔离技术的用于PDP行扫描、列寻址驱动芯片的150V和250V SOI高压集成电路技术。
如图1所示，该技术基于0.8μm CMOS，包括：n型衬底1，3μm埋氧层2，5.5μm SOI（Silicon-On-Insulator）层3，SOI层上具有HV-PMOS、HV-NMOS和LV-CMOS器件，各个器件间由槽侧壁氧化层14和槽内填充物83构成的介质隔离槽隔开；还包括：深n型杂质阱区4，深p型杂质阱区5，n型杂质阱区31、32和34，n型缓冲区33，p型杂质阱区41、42和43，n型杂质重掺杂区51-54和p型杂质重掺杂区61-64，分别与金属电极区91-97形成良好欧姆接触，栅氧化层12，多晶硅栅电极81-83。
HV-NMOS和HV-PMOS由介质隔离槽隔开，采用深槽介质隔离方式，避免了闩锁效应。然而由于较厚的SOI层，虽采用介质隔离的SOI技术，但n型杂质阱区32与深p型杂质阱区5、p型杂质阱区41与深n型杂质阱区4仍存在大面积的PN结，其并没有充分利用SOI技术的低漏电、低功耗优势；并且由于采用深槽介质隔离方式，需要进行深槽刻蚀、槽填充、平坦化等额外的工艺步骤，增加了工艺成本。而且，在高压器件HV-NMOS和HV-PMOS发生击穿时，器件埋氧层承担的耐压小于90V/μm。
文献2（Ming Qiao,Bo Zhang,Zhiqiang Xiao,Jian Fang,Zhaoji LiHigh-Voltage Technology Based on Thin Layer SOI for Driving Plasma DisplayPanels.Proceedings of 2008 International Symposium on Power SemiconductorDevices and ICs,Vol.20:52-55）公开了一种用于PDP寻址驱动电路的薄层SOI技术。
如图2所示，该技术采用2μm埋氧层和1μm SOI层，包括：p型衬底1，埋氧层2，SOI层3，其上置有高压nLDMOS（n-channel Lateral Double-diffusedMOSFET）、高压pLDMOS（p-channel Lateral Double-diffused MOSFET）、低压NMOS和低压PMOS器件，各个器件间通过LOCOS（Local Oxidation ofSilicon）进行隔离；还包括：p型杂质阱区31、33，分别用于形成低压NMOS和高压nLDMOS的体区，p型缓冲区32，p型漂移区34，n型杂质阱区41、42，分别用于形成低压PMOS和高压pLDMOS的体区，n型缓冲区43，n型漂移区44，n型杂质重掺杂区51-54，p型杂质重掺杂区61-64，多晶硅栅电极81-84，场氧化层10，p型杂质场区13，以及LOCOS隔离区14。
上述薄层SOI技术中的pLDMOS受到背栅耗尽的影响，使得其击穿电压受到SOI层和埋氧层的厚度限制。所述高压器件埋氧层厚度为2μm，高压nLDMOS和高压pLDMOS器件发生击穿时，器件埋氧层承担的耐压小于90V/μm。
综上所述，现有技术中的SOI器件，在器件发生击穿时，均存在器件单位厚度的埋氧层承担的纵向耐压较小的缺陷。
发明内容
本发明实施例提供了一种用于等离子显示屏驱动芯片的SOI器件，与现有技术相比，该SOI器件在发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压。
为解决上述问题，本发明实施例提供了如下技术方案：
一种用于等离子显示屏驱动芯片的SOI器件，自下而上依次包括：衬底、埋氧层、n型SOI层，所述SOI层中集成HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN、低压PNP和HV-PNP器件；
其中，所述SOI层内具有n+掺杂区，位于n型SOI层与埋氧层界面处；
所述n+掺杂区包括第一类n+掺杂区，位于所述HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS或HV-PNP器件中至少一个器件对应的埋氧层区域，所述第一类n+掺杂区在沿衬底的方向上为长条型间隔掺杂，所述第一类n+掺杂区包括多个间隔排列的子掺杂区。
优选的，所述n+掺杂区的掺杂浓度大于n型SOI层的掺杂浓度。
优选的，所述HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN和HV-PNP器件包括p型阱区和n型阱区，所述PNP器件包括n型阱区；
其中，所述n+掺杂区的高度低于所述p型阱区和n型阱区的结深。
优选的，n+掺杂区包括第二类n+掺杂区，位于所述NPN或PNP器件对应的埋氧层区域，所述第二类n+掺杂区在沿衬底的方向上为平面型连续掺杂，分布于NPN和/或PNP器件的整个面积之下。
优选的，所述埋氧层厚度范围为0.1μm~1μm。
优选的，SOI器件为50V~300V PDP列寻址和行扫描驱动芯片中的高压器件。
优选的，所述HV-PMOS、Field-PMOS、PNP和HV-PNP器件的场氧化层下均具有p型降场区，在HV-PMOS、Field-PMOS和HV-PNP器件中，所述p型降场区与p型阱区相连，可与n型阱区保持一定距离或相连；在PNP器件中，所述p型降场区与n型阱区和集电极p型重掺杂区相连，或所述集电极p型重掺杂区在所述p型降场区内。
优选的，所述HV-NMOS和/或LIGBT器件的场氧化层下具有p型降场区。
优选的，所述HV-PMOS、Field-PMOS和HV-PNP器件中的p型降场区的结深小于所述p型阱区的结深。
优选的，其特征在于，所述Field-PMOS器件的场氧化层下的n型阱区内，以及所述NPN器件和CMOS器件中的NMOS器件的场氧化层下的p型阱区内均具有p型场区，所述p型场区的掺杂浓度均大于所述n型阱区和p型阱区的掺杂浓度。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件，通过在n型SOI层与埋氧层界面处，设置n型SOI层内的n+掺杂区，并且n+掺杂区的掺杂浓度大于n型SOI层的掺杂浓度，使得SOI器件在承受高电压时，相邻的n+掺杂区之间形成空穴反型层，将空穴嵌于两个相邻的n+掺杂区之间，并且由于n+掺杂区临近埋氧层界面处形成了电离N+区，使得空穴反型层和电离N+区的正电荷作用增强了埋氧层电场；同时，空穴反型层和电离N+区的正电荷作用削弱了SOI层中的电场，进而使得在器件发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压，从而打破常规SOI高压器件的纵向耐压限制。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有技术中厚层SOI等离子显示屏驱动芯片的SOI器件剖面结构图；
图2为现有技术中薄层SOI等离子显示屏驱动芯片的SOI器件剖面结构图；
图3为本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件剖面结构图；
图4是本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件埋氧层可承担更高纵向耐压的原理示意图；
图5是本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件中的HV-NMOS器件击穿时的电势分布图；
图6是本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件中的HV-NMOS与传统SOI器件中的HV-NMOS击穿时漏极下的纵向电场分布图。
其中，图3中各标号分别表示：
1为衬底，2为埋氧层，3为SOI层，31-36为n型阱区，41-46为p型阱区，51-58为n型重掺杂区，61-69为p型重掺杂区，81-83为栅区，91-913为金属电极，10为场氧化层，12为栅氧化层，13为p型场区，14为介质隔离区，15为金属前介质层，161-164为p型降场区，171-172为n+掺杂区。
具体实施方式
本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件，通过在n型SOI层与埋氧层界面处，设置位于埋氧层表面上的n+掺杂区，并且n+掺杂区的掺杂浓度大于n型SOI层的掺杂浓度，使得SOI器件在承受高电压时，相邻的n+掺杂区之间形成空穴反型层，并且结合n+掺杂区临近埋氧层界面处形成的电离N+区，二者的共同作用增强了埋氧层电场，并削弱了SOI层中的电场，进而使得在器件发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明实施例提供的用于等离子显示屏驱动芯片的SOI器件剖面结构图如图3所示，该器件自下而上依次包括：衬底1、埋氧层2、n型SOI层3，所述SOI层3中集成HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN、PNP和HV-PNP器件，本实施例的各个器件间可通过介质隔离区14或场氧化层10进行电气隔离；
其中，所述SOI层3内具有n+掺杂区171和172，位于n型SOI层3与埋氧层2界面处。
并且，本实施例中所述n+掺杂区171和172的掺杂浓度大于n型SOI层3的掺杂浓度。
另外，如图3所示，本实施例中的n+掺杂区包括第一类n+掺杂区171和第二类n+掺杂区172，其中，第一类n+掺杂区171位于所述HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS或HV-PNP器件中至少一个器件对应的埋氧层区域，且在沿衬底的方向上为长条型间隔掺杂，包括多个间隔排列的子掺杂区；第二类n+掺杂区172位于所述NPN和/或PNP器件对应的埋氧层区域，并在沿衬底的方向上为平面型连续掺杂，分布于NPN或PNP器件的整个面积之下。
下面结合图4说明本发明实施例中第一类n+掺杂区171的工作原理，当本实施例的SOI器件承受高电压时，即在管脚A处施加高电压，位于器件埋氧层2表面上的两个相邻的n+掺杂区171a和171b间会形成空穴反型层，将空穴限制在两个相邻的n+掺杂区171a和171b之间，同时，n+掺杂区171a和171b临近埋氧层2界面处形成电离N+区。
如图4所示，空穴反型层和电离N+区的正电荷作用在垂直方向上分别形成电场EyH（空穴（Hole）在y方向产生的电场）和EyI（电离N+（Ionized N+）在y方向产生的电场），EyH和EyI的垂直向下的电场分量由于与SOI层3表面管脚A施加的高电压产生的垂直向下的电场Ey方向相同，因此增强了埋氧层2的电场，而EyH和EyI的垂直向上的电场分量由于与SOI层3表面管脚A施加的高电压产生的垂直向下的电场Ey方向相反，因此削弱了SOI层3中的纵向电场，使得在管脚A施加同等偏置电压条件时，本发明的SOI高压器件中SOI层3内的体电场降低，器件体内场更难达到硅的雪崩临界击穿电场，进而可极大地改善SOI高压器件的击穿特性。
并且，由于埋氧层电场的增强和SOI层电场的减弱，同等应用偏置电压条件下，可使埋氧层和SOI层的厚度更小。对于耐压要求为50V~300V的SOI高压器件，采用0.1μm~1μm厚的埋氧层即可以实现。因此，本发明的SOI高压器件在发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压，从而打破常规SOI高压器件的纵向耐压限制。
本发明实施例中的第二类n+掺杂区172位于NPN和/或PNP器件对应的埋氧层区域，其中，位于NPN器件的埋氧层表面上的单一连续的n+掺杂区，由于n+掺杂区的掺杂浓度大于SOI层的掺杂浓度，因此可以降低NPN器件的集电极电阻；位于PNP器件埋氧层表面上的单一连续的n+掺杂区，则主要用于产生向上的内建空穴排斥场，以增加集电极空穴吸收效率。
现有技术中的SOI高压器件由于单位厚度埋氧层所承担的纵向耐压较低，因此为了达到器件承受高电压的要求，埋氧层的厚度就必须要求较厚，而厚的埋氧化层在制造过程中又受到限制，使埋氧层的厚度达到一定尺寸后就不易进一步的增加，并且，由于埋氧层导热性差，使得在使用过程中，厚埋氧层的SOI器件的自热效应就会比较严重，从而影响器件的性能。
但是，本实施例提供的SOI高压器件，由于增加了第一类n+掺杂区171，使埋氧层单位厚度承担的纵向耐压提高了，进而在满足器件所承受的高电压的情况下，埋氧层的厚度可以进一步的减小，本实施例中的埋氧层厚度范围可减小至0.1μm~1μm，由于埋氧层厚度的减小，进而使SOI高压器件的自热效应得到了进一步的降低，从而提高了器件的性能。
同时，由于器件单位厚度的埋氧层承担的纵向耐压提高了，外加高压时，SOI高压器件可采用更薄的埋氧层，因此器件的自热效应得到了控制，进而使得本实施例中的SOI器件的工作功率可以进一步的提高，可应用于50V~300VPDP列寻址和行扫描驱动芯片中。
综上所述，本发明实施例公开的SOI器件，由于增加了n+掺杂区171和172，使单位厚度的埋氧层承担的纵向耐压得到提高，同时降低了器件的自热效应，提高了SOI器件的工作功率，进而提高了SOI器件的整体性能，满足了等离子显示屏行扫描驱动芯片和列寻址驱动芯片的器件需求。
以上在整体的角度上描述了本发明实施例公开的用于等离子显示屏驱动芯片的SOI器件性能的提高，下面结合该SOI器件中的各个单独的器件结构，对该SOI器件的性能进行详细说明。
参见图3，本发明实施例中的HV-NMOS器件包括：
位于所述SOI层3表面内的p型阱区41和n型阱区31；
位于所述p型阱区41表面内的源区，所述源区包括p型重掺杂区61和n型重掺杂区51；
位于所述n型阱区31表面内的漏区，所述漏区包括n型重掺杂区52；
位于所述p型阱区41和n型阱区31之间的SOI层3表面内的场氧化层10，用于调节该HV-NMOS器件的表面场；
覆盖于所述部分n型重掺杂区51和p型阱区41表面上的栅氧化层12；
位于所述栅氧化层12表面上，并部分跨接于所述场氧化层10表面上的栅区81；
位于所述源区表面上的源极91，位于所述漏区表面上的漏极92，以及位于所述栅区表面上的栅极，所述源极91、漏极92和栅极分别通过金属前介质层15内的通孔与所述源区、漏区和栅区81相连，形成欧姆接触。
另外，本实施例中的HV-NMOS器件还包括，位于所述场氧化层10下方的p型降场区161，该p型降场区161可与n型SOI层3形成双RESURF（Reduced SURface Field）结构，在改善器件表面电场分布的同时，进一步降低HV-NMOS器件的导通电阻。当然，若没有该p型降场区161也是可以的，也能够实现本发明实施例中的增加单位厚度的埋氧层所承担的耐压能力的效果。
其中，p型阱区41形成该HV-NMOS器件的沟道区，通过栅氧化层12与栅区81构成的MOS结构，对该HV-NMOS器件的阈值电压进行控制；n型阱区31形成该HV-NMOS器件的漏极缓冲区，对漂移区的电场分布进行调制。
该HV-NMOS器件的漏极92处接高电压时，器件埋氧层2表面上的两个相邻的n+掺杂区之间便会形成空穴反型层，同时n+掺杂区临近埋氧层界面处形成电离N+区，空穴反型层和电离N+区的正电荷作用增强了埋氧层2的电场，降低了SOI层3电场，使得在器件发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压，从而可在保证高电压和高功率的情况下，通过减小埋氧层的厚度而达到减小该HV-NMOS器件自热效应的目的。
为了说明本实施例中的HV-NMOS器件的效果，参见图5和图6，图5中为本实施例中的HV-NMOS器件击穿时的等势线分布图，相邻的两等势线间的电势差为5V，图中相邻n+掺杂区间的间距为1.5μm，n+掺杂区的高度为0.2μm，宽度为0.5μm，从图中可以看出，该HV-NMOS器件具有较为均匀的等势线分布，并且，埋氧层内的等势线分布密集，SOI层内的等势线分布较疏松。
图6为本发明实施例的HV-NMOS器件与现有技术中的常规HV-NMOS器件击穿时漏端纵向电场分布图。从图中可以看出，发生击穿时，本发明实施例中的HV-NMOS器件埋氧层2中的电场达到7.0E6V/cm，而常规HV-NMOS器件埋氧层2中的电场仅为9.2E5V/cm；同时，埋氧层2与n型SOI层3界面处的硅电场由常规HV-NMOS器件的3.04E5V/cm降低到本发明实施例HV-NMOS器件的2.03E5V/cm。
因此，从图5和图6中可以看出，本发明实施例的HV-NMOS器件单位厚度的埋氧层承担的耐压提高了，SOI层所承担的电场明显减弱了。
需要说明的是，上述各区域中若掺杂类型为n型，掺杂离子可为磷或其他五价元素，若掺杂类型为p型，掺杂离子可为硼或其他三价元素。
本实施例中所述“SOI层3表面内”是指由SOI层3表面向下延伸的一定深度的区域，该区域属于SOI层3的一部分；所述“埋层2表面上”是指由埋氧层2表面向上的区域，该区域不属于埋氧层2本身，其它描述所表示的意思也可以此类推。
另外，本实施例中的栅区81至少包括栅多晶硅层，本发明其他实施例中，所述栅区还可以包括掺杂多晶硅、或者由多晶硅和多晶硅上的金属硅化物组成的叠层。
参见图3，本发明实施例中的HV-PMOS器件包括：
位于所述SOI层3表面内的n型阱区32和p型阱区42；
位于所述n型阱区32表面内的源区，所述源区包括p型重掺杂区62和n型重掺杂区53；
位于所述p型阱区42表面内的漏区，所述漏区包括p型重掺杂区63；
位于所述p型阱区42和n型阱区32之间的SOI层3表面内的场氧化层10，用于调节该HV-PMOS器件的表面场；
覆盖于所述部分p型重掺杂区62和n型阱区32表面上的栅氧化层12；
位于所述栅氧化层12表面上，并部分跨接于所述场氧化层表面上的栅区81；
位于所述源区表面上的源极93，位于所述漏区表面上的漏极94，以及位于所述栅区表面上的栅极，所述源极93、漏极94和栅极分别通过金属前介质层15内的通孔与所述源区、漏区和栅区81相连，形成欧姆接触；
其中，n型阱区32形成该HV-PMOS器件的沟道区，通过栅氧化层12与栅区81构成的MOS结构，对该HV-PMOS器件的阈值电压进行控制；p型阱区42形成该HV-PMOS器件的漏极缓冲区，对漂移区的电场进行调制。
另外，该HV-PMOS器件还包括，位于所述栅氧化层12和场氧化层10下方的p型降场区162，该p型降场区162作为HV-PMOS器件的漏扩展区，该漏扩展区一端与p型阱区42相接，另一端与n型阱区32保持一定距离或相连。
当该HV-PMOS器件源端接高电位承受高耐压时，从漏极的PN结（p型阱区42/n型SOI层3组成的PN结）开始耗尽，其耗尽机理与HV-NMOS相似，所以在相同条件下该HV-PMOS器件可与HV-NMOS器件达到相同的耐压，从而使器件具有更好匹配度，满足高压电平位移电路对高压器件的耐压需求。
当该HV-PMOS器件处于开态时，该HV-PMOS器件可通过p型重掺杂区62、n型阱区32的表面反型层、n型SOI层3表面积累层、p型降场区162、p型阱区42和p型重掺杂区63形成空穴导电通路。
与上述HV-NMOS器件的原理类似，该HV-PMOS器件发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压，从而可在保证高电压和高功率的情况下，通过减小埋氧层的厚度而达到减小该HV-PMOS器件自热效应的目的。
参见图3，本发明实施例中的Field-PMOS器件与上述HV-PMOS器件不同的是，该Field-PMOS器件不包括薄的栅氧化层12，其场氧化层10直接与n型阱区32表面内的p型重掺杂区62以及p型阱区42表面内的p型重掺杂区63相接，栅区82只位于场氧化层10上，并且p型降场区162只位于场氧化层10下方，该p型降场区162作为该Field-PMOS器件的漏扩展区，该漏扩展区一端与p型阱区42相接，另一端与n型阱区32保持一定距离或相接。
也就是说，该Field-PMOS器件与上述HV-PMOS器件的主要不同是，HV-PMOS器件的栅氧为较薄的栅氧化层12，而该Field-PMOS器件的栅氧为场氧化层10，并且场氧化层下方覆盖有p型场区13，为器件提供连续的空穴导电通路。
其中，n型阱区32形成该Field-PMOS器件的沟道区，通过场氧化层10与栅区82构成的MOS结构，对该Field-PMOS器件的阈值电压进行控制；p型阱区42形成该Field-PMOS器件的漏极缓冲区，对漂移区的电场进行调制。该Field-PMOS器件的场氧化层10也可用于调节器件本身的表面场。
参见图3，本发明实施例中的LIGBT器件包括：
位于SOI层3表面内的p型阱区43和n型阱区33；
位于所述p型阱区43表面内的p型重掺杂区64和n型重掺杂区54，位于所述n型阱区33表面内的p型重掺杂区65；
位于所述p型阱区43和n型阱区33之间的SOI层3表面内的场氧化层10，用于调节该LIGBT器件的表面场；
覆盖于所述部分n型重掺杂区54和p型阱区43表面上的栅氧化层12；
位于所述栅氧化层12表面上，并部分跨接于所述场氧化层10表面上的栅区81，与栅区材料类似，所述栅区81至少包括栅多晶硅层，也可以包括掺杂多晶硅、或者由多晶硅和多晶硅上的金属硅化物组成的叠层；
位于所述p型重掺杂区64和n型重掺杂区54表面上的发射极95，位于所述p型重掺杂区65表面上的集电极96，所述发射极95通过金属前介质层15内的通孔与p型重掺杂区64和n型重掺杂区54形成欧姆接触，同样的，所述集电极96也是通过金属前介质层15内的通孔与所述p型重掺杂区65相连，形成欧姆接触。
另外，还可以包括位于所述场氧化层10下方的p型降场区163，该p型降场区163可与SOI层3形成双RESURF结构，与HV-NMOS器件中的p型降场区161类似，该p型降场区163也是可有可无的。
其中，p型阱区43形成该LIGBT器件的沟道区，通过栅氧化层12与栅区81构成的MOS结构，对该LIGBT器件的阈值电压进行控制；n型阱区33形成该LIGBT器件的集电极缓冲层，通过对n型阱区33参数的设计，可对该LIGBT器件的导通电阻和开关损耗进行优化。
当该LIGBT器件的集电极96处接高压时，器件埋氧层2表面上的两个相邻的n+掺杂区之间便会形成空穴反型层，同时n+掺杂区临近埋氧层界面处形成电离N+区，空穴反型层和电离N+区的正电荷作用增强了埋氧层2的电场，降低了SOI层3电场，使得在器件发生击穿时，单位厚度的埋氧层上可承担更高的纵向耐压，从而可在保证高电压和高功率的情况下，通过减小埋氧层的厚度而达到减小该LIGBT器件自热效应的目的。
参见图3，本发明实施例中的低压CMOS器件包括低压NMOS器件和低压PMOS器件，具体的，该低压CMOS器件包括以下结构：
位于所述SOI层表面内的p型阱区44和n型阱区34，所述p型阱区44形成低压NMOS器件的沟道区，所述n型阱区34形成低压PMOS器件的沟道区；
位于所述p型阱区44表面内的n型重掺杂区55，位于所述n型阱区34表面内的p型重掺杂区66，其中，所述n型重掺杂区55形成低压NMOS的源区和漏区，所述p型重掺杂区66形成低压PMOS的源区和漏区；
位于所述低压NMOS和低压PMOS源区和漏区之间的栅氧化层12，位于所述栅氧化层12上的栅区83；
位于所述n型重掺杂区55和p型重掺杂区66之间、跨越p型阱区44和n型阱区34的场氧化层10；
位于所述低压NMOS器件场氧化层下的p型场区13，该p型场区13可用于防止低压NMOS器件寄生场管的开启；
另外，该低压CMOS器件还包括，分别通过金属前介质层15内的通孔与所述源区、漏区和栅区83形成欧姆接触的源极、漏极和栅极（图3中的源极和漏极均用标号97表示，本领域技术人员能够理解，这里不做详细区分）。
同样的，该低压CMOS器件中的n+掺杂区的作用，与以上各器件中的n+掺杂区的作用类似，可用于提高单位厚度的埋氧层的耐压，并降低器件的自热效应，这里不再赘述。
参见图3，本发明实施例中的NPN和PNP器件的埋氧层2表面上具有连续的n+掺杂区，即第二类n+掺杂区，下面分别对NPN和PNP器件的结构进行详细描述。
本实施例的NPN器件包括：
位于所述SOI层3表面内的p型阱区45和n型阱区35，所述p型阱区45形成该纵向NPN晶体管的基区，n型阱区35形成该纵向NPN晶体管的集电极延伸区，可降低集电区表面场和集电区电阻；
位于所述p型阱区45表面内的p型重掺杂区67和n型重掺杂区56，位于所述n型阱区35表面内的n型重掺杂区57；
通过金属前介质层15内的通孔与所述p型重掺杂区67形成良好的欧姆接触的基极98，通过金属前介质层15内的通孔与所述n型重掺杂区56相连的发射极99，通过金属前介质层15内的通孔与所述n型重掺杂区57相连的集电极910；
位于所述n型重掺杂区56和n型重掺杂区57之间的SOI层表面内的场氧化层10；
位于p型阱区45中的场氧化层10下的p型场区13，可用于防止横向寄生NPN晶体管开启。
该NPN晶体管埋氧层2表面上的单一连续的n+掺杂区172的作用与n型阱区35的作用类似，均可降低该NPN器件的集电极电阻。
本发明实施例中的低压PNP器件包括：
位于所述SOI层3表面内的n型阱区36和集电极p型重掺杂区69，该n型阱区36形成该低压PNP器件的基区；
位于n型阱区36表面内的p型重掺杂区68和n型重掺杂区58；
位于所述p型重掺杂区68与集电极p型重掺杂区69之间的SOI层3表面内的场氧化层10；
位于所述场氧化层10下方的p型降场区164，所述n型阱区36与所述p型降场区164保持一定距离或相接，所述p型重掺杂区69与所述p型降场区164相接，或p型重掺杂区69在p型降场区164内，所述p型降场区164为该低压PNP器件的集电极扩展区，可降低集电极电阻；
通过金属前介质层15内的通孔，分别依次与所述n型重掺杂区58、p型重掺杂区68、集电极p型重掺杂区69相连的基极911、发射极912和集电极913。
该低压PNP晶体管埋氧层2表面上的单一连续的n+掺杂区172的作用是，产生向上的内建空穴排斥场，增加集电极的空穴吸收效率。
参见图3，与上述低压PNP晶体管不同的是，本发明实施例中的高压PNP晶体管（HV-PNP）在SOI层3表面内增加了p型阱区46，该p型阱区46形成了该HV-PNP晶体管的集电极延伸区，同时，该HV-PNP晶体管将单一连续的第二类n+掺杂区172分解成间隔排列的第一类n+掺杂区171，并且，作为HV-PNP晶体管集电极扩展区的p型降场区164不再与n型阱区36和p型重掺杂区69相接，而是与p型阱区46和场氧化层10相接，这里的p型降场区164也是用来形成HV-PNP器件的集电极扩展区。
当该HV-PNP晶体管承受高压时，其开发射极（BVCBO）的耐压机理与HV-PMOS器件的耐压机理相同，使得本发明提供的HV-PMOS、HV-NMOS与HV-PNP在相同耐压区长度下可达到基本上相同的击穿电压。
从图3中可以看出，在各个器件之间的介质隔离区14上也具有场氧化层10，其作用是用于低压器件的隔离，而位于高压器件漂移区上方的场氧化层10，则是用来调节器件的表面场。
需要说明的是，本发明实施例所述的SOI器件中的上述各个器件的n+掺杂区的高度均低于p型阱区（图3中标号41-46所示）和n型阱区（图3中标号31-36所示）的结深，也就是说，所述p型阱区和n型阱区内均不能包括n+掺杂区。
并且，从以上描述中可知，不同器件中的p型场区13的作用不同，对于Field-PMOS器件，所述p型场区13与p型重掺杂区62相连，为空穴提供连续导电通路；对于低压NMOS晶体管，所述p型杂质场区13可增加寄生MOS管阈值，防止寄生MOS场管开启；对于纵向NPN管，所述p型杂质场区13可防止横向NPN开启。但是，不论作用如何，所述p型杂质场区13的掺杂浓度均大于p型杂质阱区（如图3中标号44、45所示）和n型杂质阱区（如图3中标号32所示）的掺杂浓度。
同时，需要说明的是，上述各器件中的p型降场区（如图3中标号161-164所示）的结深均小于p型阱区（如图中标号42、46所示）的结深，也就是说，HV-PMOS、Field-PMOS器件中的p型降场区162的结深小于p型阱区42的结深，HV-PNP器件中的p型降场区164的结深小于p型阱区46的结深，同样的，若HV-NMOS和LIGBT器件中若存在p型降场区161和163，则该p型降场区161和163的结深也应小于p型阱区41和43的结深。
综上所述，本发明实施例在具有埋氧层电荷岛的SOI材料上成功集成了高压横向n型LDMOS器件（HV-NMOS），高压薄栅氧横向p型LDMOS器件（HV-PMOS），厚栅氧p型LDMOS器件（Field-PMOS），横向绝缘栅极晶体管（LIGBT），低压CMOS晶体管（低压NMOS和PMOS），NPN、PNP晶体管，高压PNP晶体管，可满足于高性能芯片对于BCD器件的需求。本发明实施例中的SOI器件单位厚度的埋氧层所承担的纵向耐压得到了较大的提高，使得该SOI器件在满足高电压的要求的同时，埋氧层可以做的更薄，因此器件的自热效应降低，并且本发明实施例中的器件工作功率也较高，可应用于50V-300V PDP驱动芯片中。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种用于等离子显示屏驱动芯片的SOI器件，其特征在于，自下而上依次包括：衬底、埋氧层、n型SOI层，所述SOI层中集成HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN、低压PNP和HV-PNP器件；
其中，所述SOI层内具有n+掺杂区，位于n型SOI层与埋氧层界面处；
所述n+掺杂区包括第一类n+掺杂区，位于所述HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS或HV-PNP器件中至少一个器件对应的埋氧层区域，所述第一类n+掺杂区在沿衬底的方向上为长条型间隔掺杂，所述第一类n+掺杂区包括多个间隔排列的子掺杂区。
2.根据权利要求1所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述n+掺杂区的掺杂浓度大于n型SOI层的掺杂浓度。
3.根据权利要求2所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN和HV-PNP器件包括p型阱区和n型阱区，所述PNP器件包括n型阱区；
其中，所述n+掺杂区的高度低于所述p型阱区和n型阱区的结深。
4.根据权利要求3所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，n+掺杂区包括第二类n+掺杂区，位于所述NPN或PNP器件对应的埋氧层区域，所述第二类n+掺杂区在沿衬底的方向上为平面型连续掺杂，分布于NPN和/或PNP器件的整个面积之下。
5.根据权利要求1-4任一项所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述埋氧层厚度范围为0.1μm~1μm。
6.根据权利要求5所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，SOI器件为50V~300V PDP列寻址和行扫描驱动芯片中的高压器件。
7.根据权利要求1所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述HV-PMOS、Field-PMOS、PNP和HV-PNP器件的场氧化层下均具有p型降场区，在HV-PMOS、Field-PMOS和HV-PNP器件中，所述p型降场区与p型阱区相连，可与n型阱区保持一定距离或相连；在PNP器件中，所述p型降场区与n型阱区和集电极p型重掺杂区相连，或所述集电极p型重掺杂区在所述p型降场区内。
8.根据权利要求7所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述HV-NMOS和/或LIGBT器件的场氧化层下具有p型降场区。
9.根据权利要求7所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述HV-PMOS、Field-PMOS和HV-PNP器件中的p型降场区的结深小于所述p型阱区的结深。
10.根据权利要求7-9任一项所述的用于等离子显示屏驱动芯片的SOI器件，其特征在于，所述Field-PMOS器件的场氧化层下的n型阱区内，以及所述NPN器件和CMOS器件中的NMOS器件的场氧化层下的p型阱区内均具有p型场区，所述p型场区的掺杂浓度均大于所述n型阱区和p型阱区的掺杂浓度。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010105947936A CN102097441B (zh) | 2010-12-17 | 2010-12-17 | 用于等离子显示屏驱动芯片的soi器件 |
| US13/503,684 US8704329B2 (en) | 2010-12-17 | 2010-12-29 | SOI devices for plasma display panel driver chip |
| PCT/CN2010/080433 WO2012079262A1 (zh) | 2010-12-17 | 2010-12-29 | 用于等离子显示屏驱动芯片的soi器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010105947936A CN102097441B (zh) | 2010-12-17 | 2010-12-17 | 用于等离子显示屏驱动芯片的soi器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102097441A CN102097441A (zh) | 2011-06-15 |
| CN102097441B true CN102097441B (zh) | 2013-01-02 |
Family
ID=44130431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010105947936A Expired - Fee Related CN102097441B (zh) | 2010-12-17 | 2010-12-17 | 用于等离子显示屏驱动芯片的soi器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8704329B2 (zh) |
| CN (1) | CN102097441B (zh) |
| WO (1) | WO2012079262A1 (zh) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102339864A (zh) * | 2011-09-06 | 2012-02-01 | 上海先进半导体制造股份有限公司 | Ldmos晶体管结构及其形成方法 |
| CN102361031B (zh) * | 2011-10-19 | 2013-07-17 | 电子科技大学 | 一种用于soi高压集成电路的半导体器件 |
| TWI467744B (zh) * | 2012-03-12 | 2015-01-01 | Vanguard Int Semiconduct Corp | 單層多晶矽可電抹除可程式唯讀記憶裝置 |
| US9087707B2 (en) * | 2012-03-26 | 2015-07-21 | Infineon Technologies Austria Ag | Semiconductor arrangement with a power transistor and a high voltage device integrated in a common semiconductor body |
| CN103426881B (zh) * | 2012-05-15 | 2016-02-03 | 北大方正集团有限公司 | 一种bcd集成器件及其制造方法 |
| CN102956636B (zh) | 2012-09-14 | 2015-02-04 | 东南大学 | 一种大电流n型绝缘体上硅横向绝缘栅双极型晶体管 |
| CN103779197B (zh) * | 2012-10-19 | 2016-04-06 | 北大方正集团有限公司 | 一种制造p型轻掺杂漏区的方法 |
| JP6319761B2 (ja) * | 2013-06-25 | 2018-05-09 | ローム株式会社 | 半導体装置 |
| US9263357B2 (en) | 2013-12-06 | 2016-02-16 | Infineon Technologies Dresden Gmbh | Carrier with hollow chamber and support structure therein |
| US9613878B2 (en) | 2013-12-06 | 2017-04-04 | Infineon Technologies Dresden Gmbh | Carrier and a method for processing a carrier |
| US9560765B2 (en) * | 2013-12-06 | 2017-01-31 | Infineon Technologies Dresden Gmbh | Electronic device, a method for manufacturing an electronic device, and a method for operating an electronic device |
| CN105097776B (zh) * | 2014-04-29 | 2018-03-16 | 无锡华润上华科技有限公司 | 绝缘体上硅器件及其金属间介质层结构和制造方法 |
| KR102248307B1 (ko) * | 2014-09-01 | 2021-05-04 | 에스케이하이닉스 시스템아이씨 주식회사 | 전력용 집적소자 및 이를 포함하는 전자장치와 전자시스템 |
| US9536788B1 (en) | 2015-10-19 | 2017-01-03 | International Business Machines Corporation | Complementary SOI lateral bipolar transistors with backplate bias |
| US9680010B1 (en) | 2016-02-04 | 2017-06-13 | United Microelectronics Corp. | High voltage device and method of fabricating the same |
| US10498326B2 (en) * | 2016-03-01 | 2019-12-03 | Texas Instruments Incorporated | Output driver with power down protection |
| US10600910B2 (en) * | 2018-06-26 | 2020-03-24 | Qualcomm Incorporated | High voltage (HV) metal oxide semiconductor field effect transistor (MOSFET) in semiconductor on insulator (SOI) technology |
| CN110797370B (zh) * | 2019-05-06 | 2022-06-24 | 深圳第三代半导体研究院 | 一种集成单元二极管芯片 |
| CN110556388B (zh) * | 2019-09-07 | 2022-01-25 | 电子科技大学 | 一种可集成功率半导体器件及其制造方法 |
| CN111192917B (zh) * | 2019-11-27 | 2023-08-18 | 成都芯源系统有限公司 | 一种横向场效应晶体管 |
| US20210167062A1 (en) | 2019-12-02 | 2021-06-03 | Stmicroelectronics (Rousset) Sas | Microelectronic device and method for manufacturing such a device |
| CN111584615A (zh) * | 2020-05-09 | 2020-08-25 | 杰华特微电子（杭州）有限公司 | 半导体器件及相关制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101477999A (zh) * | 2009-01-19 | 2009-07-08 | 电子科技大学 | 用于功率器件的具有界面电荷岛soi耐压结构 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2571178B1 (fr) * | 1984-09-28 | 1986-11-21 | Thomson Csf | Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication |
| US5005066A (en) * | 1987-06-02 | 1991-04-02 | Texas Instruments Incorporated | Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology |
| US5856695A (en) * | 1991-10-30 | 1999-01-05 | Harris Corporation | BiCMOS devices |
| US6410938B1 (en) * | 2001-04-03 | 2002-06-25 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating |
| JP2003234423A (ja) * | 2002-02-07 | 2003-08-22 | Sony Corp | 半導体装置及びその製造方法 |
| US6867103B1 (en) * | 2002-05-24 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company | Method of fabricating an ESD device on SOI |
| US6849492B2 (en) * | 2002-07-08 | 2005-02-01 | Micron Technology, Inc. | Method for forming standard voltage threshold and low voltage threshold MOSFET devices |
| US7217978B2 (en) * | 2005-01-19 | 2007-05-15 | International Business Machines Corporation | SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same |
| US7884440B2 (en) * | 2006-04-26 | 2011-02-08 | Magnachip Semiconductor, Ltd. | Semiconductor integrated circuit |
| JP2009539248A (ja) * | 2006-06-02 | 2009-11-12 | アギア システムズ インコーポレーテッド | バイポーラ接合トランジスタのためのコレクタ基板静電容量を減少させる構造体および方法 |
| GB2439598A (en) * | 2006-06-30 | 2008-01-02 | X Fab Uk Ltd | CMOS circuit with high voltage and high frequency transistors |
| US8278731B2 (en) * | 2007-11-20 | 2012-10-02 | Denso Corporation | Semiconductor device having SOI substrate and method for manufacturing the same |
| US7829971B2 (en) * | 2007-12-14 | 2010-11-09 | Denso Corporation | Semiconductor apparatus |
| CN101515586B (zh) | 2008-02-21 | 2010-11-03 | 中国科学院微电子研究所 | 具有紧密体接触的射频soi ldmos器件 |
| US8310027B2 (en) * | 2008-06-12 | 2012-11-13 | Infineon Technologies Ag | Electronic device and manufacturing method thereof |
| DE102008028452B4 (de) | 2008-06-14 | 2012-10-25 | X-Fab Semiconductor Foundries Ag | Leistungstransistor für hohe Spannungen in SOI-Technologie |
-
2010
- 2010-12-17 CN CN2010105947936A patent/CN102097441B/zh not_active Expired - Fee Related
- 2010-12-29 WO PCT/CN2010/080433 patent/WO2012079262A1/zh active Application Filing
- 2010-12-29 US US13/503,684 patent/US8704329B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101477999A (zh) * | 2009-01-19 | 2009-07-08 | 电子科技大学 | 用于功率器件的具有界面电荷岛soi耐压结构 |
Non-Patent Citations (1)
| Title |
|---|
| M.R.Lee, Oh-Kyong Kwon et al..SOI High Voltage Integrated Circuit Technology for Plasma Display Panel Drivers.《Power Semiconductor Device and ICs》.1999,第11卷285-288. * |
Also Published As
| Publication number | Publication date |
|---|---|
| US8704329B2 (en) | 2014-04-22 |
| US20130256800A1 (en) | 2013-10-03 |
| WO2012079262A1 (zh) | 2012-06-21 |
| CN102097441A (zh) | 2011-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102097441B (zh) | 用于等离子显示屏驱动芯片的soi器件 | |
| CN203205426U (zh) | 横向晶体管 | |
| US10840372B2 (en) | SOI power LDMOS device | |
| US20140332846A1 (en) | Transistor-type protection device, semiconductor integrated circuit, and manufacturing method of the same | |
| CN100568534C (zh) | 具有栅极场板的薄膜soi厚栅氧功率器件 | |
| US8679930B2 (en) | Semiconductor structure and manufacturing method for the same | |
| US10068965B1 (en) | Lateral high-voltage device | |
| JP2019176061A (ja) | 半導体装置 | |
| CN101288176A (zh) | Soi沟槽横型igbt | |
| US20130056824A1 (en) | Semiconductor device and manufacturing method for the same | |
| CN101465354B (zh) | 等离子平板显示器扫描驱动芯片用高压器件 | |
| CN101980364B (zh) | 一种薄层soi复合功率器件 | |
| US8421153B2 (en) | Semiconductor device | |
| US8878294B2 (en) | Semiconductor device having a drain-gate isolation portion | |
| CN103489865B (zh) | 一种横向集成soi半导体功率器件 | |
| JP2012178411A (ja) | 半導体装置 | |
| CN102184867A (zh) | Edmos器件的制造方法 | |
| US20140159110A1 (en) | Semiconductor device and operating method for the same | |
| CN101226961A (zh) | 具有源极场板的薄膜soi厚栅氧功率器件 | |
| US20090315072A1 (en) | Semiconductor Device, Semiconductor Integrated Circuit Equipment Using the Same for Driving Plasma Display, and Plasma Display Unit | |
| CN103872112B (zh) | 半导体结构及其操作方法 | |
| JP6678615B2 (ja) | 半導体装置 | |
| US20150035587A1 (en) | Semiconductor device and operating method for the same | |
| JP2006310770A (ja) | 高耐圧半導体装置及びその製造方法 | |
| WO2019134466A1 (zh) | 横向绝缘栅双极晶体管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130102 Termination date: 20151217 |
|
| EXPY | Termination of patent right or utility model |