CN103489865B - 一种横向集成soi半导体功率器件 - Google Patents
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Abstract
本发明涉及半导体技术，具体的说是涉及一种具有n+埋层的横向集成的准超结SOI半导体功率器件。本发明的其元胞结构包括依次层叠设置的衬底、埋氧层和SOI层，还包括高压pLDMOS、高压nLDMOS和低压CMOS；所述高压pLDMOS、高压nLDMOS和低压CMOS设置在SOI层上，高压nLDMOS设置在高压pLDMOS和低压CMOS之间；其特征在于，所述高压pLDMOS、高压nLDMOS和低压CMOS之间通过浅槽介质隔离区和层间介质相互隔离，所述层间介质与埋氧层的上表面连接，浅槽介质隔离区设置在层间介质上表面。本发明的有益效果为，可以实现100V～700V各种性能优良的高压器件，具有高速、高集成度、低导通损耗的优点。本发明尤其适用于横向集成SOI半导体功率器件。
Description
技术领域
本发明涉及半导体技术，具体的说是涉及一种具有n+埋层的横向集成的准超结SOI半导体功率器件。
背景技术
随着以功率MOS器件为代表的新型功率半导体器件的迅速发展，目前以通讯、计算机、汽车电子和消费类产品为代表的4C占据了三分之二以上的功率半导体应用市场，功率集成电路成为目前功率半导体器件的热点和快速发展领域。高压功率集成电路是指将高压功率器件与信号处理系统及外围接口电路、保护电路、检测诊断电路等集成在同一芯片的集成电路。要将高压功率器件和低压控制电路单片集成，隔离技术是基础，高低压兼容工艺是关键，可集成的高压功率器件是核心。
文献1M.R.Lee,Oh-Kyong Kwon,S.S.Lee,et al.SOI High Voltage IntegratedCircuit Technology for Plasma Display Panel Drivers.Proceedings of1999International Symposium on Power Semiconductor Devices and ICs,Vol.11:285-288，开发了一种采用Extended Drain MOSFET（EDMOSFET）和介质隔离技术的150V和250V SOI高压集成电路技术，采用3μm埋氧层和5.5μm顶层硅的SOI（Silicon-On-Insulator）材料，基于0.8微米的CMOS规则，如图1所示。其中，1是n+衬底，2是埋氧层，8是SOI层，其上置有HV-NMOS和HV-PMOS，器件间由介质层21和槽内填充物22构成的介质隔离槽隔开。3是深n阱，4是深p阱，31是HV-PMOS源区n阱，42是HV-PMOS p型漂移区和LV-NMOS p型漂移区，33是HV-PMOS n+阱接触区、HV-NMOS n+源区和n+漏区以及LV-NMOS n+源漏区，43是HV-PMOS p+源区和漏区、HV-NMOS p+阱接触区以及LV-PMOS p+源漏区，41是HV-NMOS源区p阱，32是HV-NMOS n型漂移区和LV-PMOS n型漂移区，34是HV-NMOS漏区n型缓冲层，23是栅氧化层，7是多晶硅栅电极，51是HV-PMOS金属电极，61是HV-PMOS金属场板，52是HV-NMOS金属电极，62是HV-NMOS金属场板，53是LV-PMOS金属电极，54是LV-NMOS金属电极，8是SOI层。所述高压集成电路为厚层SOI结构，具有埋氧层2，SOI层8较厚，为5.5微米。器件集成方式为深槽介质隔离，寄生效应减小，有助于避免闩锁效应。然而由于较厚的SOI层，虽采用介质隔离的SOI技术，但p型漂移区42与深n阱3和源区n阱31、n型漂移区32与源区p阱41和深p阱4间仍存在大面积的PN结，其并没有充分利用SOI技术的低漏电、低功耗优势；并且由于采用深槽介质隔离方式，需要进行深槽刻蚀、槽填充、平坦化等额外的工艺步骤，增加了工艺成本。
专利ZL200810147823.1（发明名称：等离子平板显示器扫描驱动芯片用高压器件），报道了一组采用介质隔离技术，在薄层SOI（Silicon-On-Insulator）材料上集成高压nLIGBT、高压nLDMOS和高压pLDMOS器件，不同器件之间通过埋氧层和与埋氧层相连的介质隔离区实现完全隔离，如图2所示。其中，1是p型衬底，2是埋氧层，3是薄层SOI；14是p型体区，15是n型漂移区，13是p型阴极区阱，11是n+阴极区，10是p+阱接触区，16是n型阳极区阱，12是p+阳极区；21是p型体区，22是n型漂移区，20是p型源区阱，17是p+阱接触区，18是n+源区，40是n型漏区阱，19是n+漏区；29是n型体区，28是p型漂移区，36是n型源区阱，24是p+源区，25是n+阱接触区，26是p+有源扩展区，27是p型漏区阱，23是p+漏区；34是p型阱区，30是n+源区，31是n+漏区，39是n型阱区，32是p+源区，33是p+漏区；508～538是栅氧化层，501～531是场氧化层，507～537是多晶硅栅电极；金属电极之间通过层间介质隔离，nLIGBT50、pLDMOS51、nLDMOS52和CMOS53之间通过埋氧层和与埋氧层相连的介质隔离区4相互隔离。所述介质隔离区4由隔离区SOI层43、介质层41和层间介质42构成。所述pLDMOS器件在耐压时，衬底和漏极一起接高电位，源极和衬底、源极和漏极之间具有较高的压降，其耗尽区从n型体区29与p型漂移区28PN结边界和n型体区29与埋层边界开始耗尽。由于耗尽层从高电位PN结边界开始，使得n型体区29与p型漂移区28PN结处产生较大电场尖峰，器件击穿。所述nLIGBT和nLDMOS器件采用工艺与pLDMOS相同，击穿机理相似。采用薄层SOI使得器件具有速度快，功耗低，抗辐照能力强等优点。然而，较薄的SOI使器件容易发生背栅效应，导致背栅穿通，从而降低器件耐压。
发明内容
本发明所要解决的，就是针对上述问题，提出一种横向集成SOI半导体功率器件。
本发明解决上述技术问题所采用的技术方案是：一种横向集成SOI半导体功率器件，其元胞结构包括依次层叠设置的衬底1、埋氧层2和SOI层3，还包括高压pLDMOS61、高压nLDMOS62和低压CMOS63；所述高压pLDMOS61、高压nLDMOS62和低压CMOS63设置在SOI层3上，高压nLDMOS62设置在高压pLDMOS61和低压CMOS63之间；其特征在于，所述高压pLDMOS61、高压nLDMOS62和低压CMOS63之间通过浅槽介质隔离区4和层间介质41相互隔离，所述浅槽介质隔离区4与埋氧层2的上表面连接，层间介质41设置在浅槽介质隔离区4上表面。
本发明总的技术方案，在本发明提供的中等厚度SOI半导体功率器件中，高压pLDMOS器件与高压nLDMOS器件的耐压机理相同，在相同漂移区长度情况下，可实现击穿电压的良好匹配。高压pLDMOS61、高压nLDMOS62和低压CMOS晶体管63，通过浅槽介质隔离区4、层间介质41和埋氧层2有效隔离，隔离区4可采用浅槽隔离技术形成；与文献1深槽介质隔离技术相比，改善了器件的兼容性，降低了工艺难度及成本。所述p型漏极阱区315、n型源极阱区415、n+埋层22、第一n型漂移区416、n型漏极阱区425、p型源极阱区325和第二n型漂移区426直接与埋氧层2相接，进一步消除了传统厚层SOI器件的寄生效应。本发明提供的中等厚度SOI器件，与传统PN结隔离的体硅器件相比，具有更小的寄生效应，更高的工作频率，且器件避免了闩锁现象的发生。采用薄层SOI技术实现高压器件，容易导致器件发生背栅穿通，降低器件耐压。本发明采用2～5微米的SOI厚度，抑制背栅效应，避免器件发生背栅穿通，同时在n型源极阱区415和n型漏极阱区425引入n+埋层22，提高器件纵向耐压，从而提高器件耐压，降低工艺成本。
本方案中，高压pLDMOS器件61的n型源极阱区415中引入第一n+埋层22，提高纵向击穿电压；在p型漂移区316中引入第一n型漂移区416，与衬底1构成准超结结构，缓解耐压和导通电阻的矛盾关系。
具体的，所述高压pLDMOS61包括第一n+埋层22、p型漏极阱区315、n型源极阱区415、第一p型杂质重掺杂区317、第一n型杂质重掺杂区417、p型漂移区316、第一n型漂移区416、第一栅氧化层215、第一多晶硅栅电极514、第一介质层216和第二介质层217和；所述p型漏极阱区315和n型源极阱区415分别设置在高压pLDMOS61的两端，n型源极阱区415与浅槽介质隔离区4连接，所述第一n+埋层22的下表面与埋氧层2连接，上表面与n型源极阱区415的下表面连接，所述第一p型杂质重掺杂区317、第一n型杂质重掺杂区417设置在n型源极阱区415中并相互独立；所述p型漂移区316和第一n型漂移区416设置在p型漏极阱区315和n型源极阱区415之间，第一n型漂移区416的下表面与埋氧层2的上表面连接、上表面与p型漂移区316的下表面连接；所述第一p型杂质重掺杂区317设置在p型漏极阱区315中；所述第一介质层216设置在p型漏极阱区315的上表面、p型漂移区316的上表面、n型源极阱区415的上表面和部分第一p型杂质重掺杂区317的上表面；所述第一栅氧化层215设置在第一介质层216中并与p型漂移区316的上表面和部分第一p型杂质重掺杂区317的上表面连接，所述第一多晶硅栅电极514设置在第一介质层216中并位于第一栅氧化层215的上表面；所述第一介质层216与设置在第一p型杂质重掺杂区317上表面的第一漏极金属和设置在第一n型杂质重掺杂区417上表面与部分第一p型杂质重掺杂区317上表面的第一源极金属连接，第一源极金属与层间介质41连接，第一漏极金属在第一介质层216上表面延伸形成漏极金属场板115，第一源极金属在第一介质层216上表面延伸形成源极第一阶金属场板116；所述第二介质层217设置在漏极金属场板115上表面、第一介质层216上表面和源极第一阶金属场板116上表面，第一源极金属在第二介质层217上表面延伸形成源极第二阶金属场板117。
本方案中，在高压nLDMOS器件62的n型漏极阱区425中引入第二n+埋层23，提高纵向击穿电压；在第二n型漂移区426中引入p型掺杂区326，与衬底构成准超结结构，缓解耐压和导通电阻的矛盾关系。
具体的，所述高压nLDMOS62包括第二n+埋层23、n型漏极阱区425、p型源极阱区325、第二n型杂质重掺杂区427、第二p型杂质重掺杂区327、第二n型漂移区426、p型掺杂区326、第二栅氧化层225、第二多晶硅栅电极524、第三介质层226和第四介质层227；所述n型漏极阱区425和p型源极阱区325设置在高压nLDMOS62的两端，n型漏极阱区425和p型源极阱区325分别与浅槽介质隔离区4连接；所述第二n+埋层23的上表面与n型漏极阱区425的下表面连接、下表面与埋氧层2连接，所述第二n型杂质重掺杂区427设置在n型漏极阱区425中；所述第二n型漂移区426设置在n型漏极阱区425和p型源极阱区325之间并分别与n型漏极阱区425和p型源极阱区325连接，所述p型掺杂区326设置在第二n型漂移区426中；所述第二n型杂质重掺杂区427和第二p型杂质重掺杂区327设置在p型源极阱区325中并相互独立；所述第三介质层226设置在n型漏极阱区425的上表面、p型掺杂区326的上表面、p型源极阱区325的上表面和部分第二n型杂质重掺杂区427的上表面；所述第二栅氧化层225设置在第三介质层226中并与p型源极阱区325的上表面和部分第二n型杂质重掺杂区427的上表面连接，所述第二多晶硅栅电极524设置在第三介质层226中并位于第二栅氧化层225的上表面；所述第二n型杂质重掺杂区427的上表面设置有第二漏极金属，第二漏极金属与第三介质层226连接并在第三介质层226上表面延伸形成漏极第一阶金属场板125，第二p型杂质重掺杂区327上表面和部分第二n型杂质重掺杂区427的上表面设置有第二源极金属，第二源极金属与第三介质层226连接并在第三介质层226上表面延伸形成源极金属场板126；所述第四介质层227设置在漏极第一阶金属场板125上表面、第三介质层226上表面和源极金属场板126上表面并分别与第二漏极金属和第二源极金属连接，第二漏极金属在第四介质层227上表面延伸形成漏极第二阶金属场板127。
具体的，所述低压CMOS63包括p型阱区335、第三n型杂质重掺杂区437、n型阱区435、p型杂质重掺杂区337、第三栅氧化层235、第三多晶硅栅电极534和第五介质层236；所述p型阱区335和第三n型杂质重掺杂区437设置在低压CMOS63两端并相互连接，所述第三n型杂质重掺杂区437为2个，分别独立设置在p型阱区335中，其中一个第三n型杂质重掺杂区437与浅槽介质隔离区4连接；p型杂质重掺杂区337为2个并分别独立设置在n型阱区435中，2个第三n型杂质重掺杂区437的上表面之间和2个p型杂质重掺杂区337上表面之间均设置有第三栅氧化层235，第三栅氧化层235的上表面设置有第三多晶硅栅电极534；第三n型杂质重掺杂区437和p型杂质重掺杂区337的上表面均设置有金属电极135，与浅槽介质隔离区4连接的第三n型杂质重掺杂区437的上表面的金属电极135与层间介质41连接，所有的金属电极135之间通过第五介质层236相互隔离。
具体的，所述SOI层3的厚度为3～5微米，埋氧层2厚度为2～4微米（去空格）。浅槽介质隔离区4通过浅槽隔离技术，利用高度各向异性反应离子刻蚀在硅表面切出一个几乎垂直的凹槽，通过氧化、填充、研磨等工艺实现。
本发明的有益效果为，本发明通过采用浅槽隔离技术实现了高压pLDMOS、高压nLDMOS与低压CMOS的单片集成，集成的器件具有寄生效应小、速度快、功耗低等诸多优点，降低了工艺难度及成本，因此，采用本发明可以实现100V～700V各种性能优良的高压器件，具有高速、高集成度、低导通损耗的优点。
附图说明
图1是传统的基于厚层SOI技术的高压器件器件剖面图，采用深槽隔离技术形成介质隔离区；
图2是传统的基于薄层SOI的等离子平板显示器扫描驱动芯片用高压器件结构剖面图，采用LOCOS技术形成介质隔离区；
图3是本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件的结构图，采用浅槽隔离技术形成介质隔离区，具有n+埋层和准超结结构；
图4是本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件中高压pLDMOS器件击穿时等势线分布；
图5是本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件中高压pLDMOS器件和薄层SOI技术集成的pLDMOS器件击穿时的表面电场分布；
图6是本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件中高压pLDMOS器件和薄层SOI技术集成的pLDMOS器件击穿时的纵向电场分布；
图7是本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件中高压nLDMOS器件击穿时等势线分布；
图8是本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件中高压nLDMOS器件和薄层SOI技术集成的nLDMOS器件击穿时的表面电场分布；
图9是本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件中高压nLDMOS器件和薄层SOI技术集成的nLDMOS器件击穿时的纵向电场分布。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
本发明采用中等厚度SOI技术实现100V～700V各种性能优良的高压器件，具有高速、高集成度、低导通损耗的特点，具体结构如图3所示，其元胞结构包括依次层叠设置的衬底1、埋氧层2和SOI层3，还包括高压pLDMOS61、高压nLDMOS62和低压CMOS63；所述高压pLDMOS61、高压nLDMOS62和低压CMOS63设置在SOI层3上，高压nLDMOS62设置在高压pLDMOS61和低压CMOS63之间；其特征在于，所述高压pLDMOS61、高压nLDMOS62和低压CMOS63之间通过浅槽介质隔离区4和层间介质41相互隔离，所述层间介质41与埋氧层2的上表面连接，浅槽介质隔离区4设置在层间介质41上表面。SOI层3的厚度为3～5微米，埋氧层2厚度为2～4微米。其中高压pLDMOS器件61、高压nLDMOS器件62和低压CMOS晶体管63通过浅槽介质隔离区4和层间介质41分开，实现高压器件和低压器件兼容。采用浅槽隔离技术形成介质隔离区，可以进一步降低传统厚层SOI器件的寄生效应，从而具有更低的泄露电流。
高压pLDMOS61包括第一n+埋层22、p型漏极阱区315、n型源极阱区415、第一p型杂质重掺杂区317、第一n型杂质重掺杂区417、p型漂移区316、第一n型漂移区416、第一栅氧化层215、第一多晶硅栅电极514、第一介质层216和第二介质层217和；所述p型漏极阱区315和n型源极阱区415分别设置在高压pLDMOS61的两端，n型源极阱区415与浅槽介质隔离区4连接，所述第一n+埋层22的下表面与埋氧层2连接，上表面与n型源极阱区415的下表面连接，所述第一p型杂质重掺杂区317、第一n型杂质重掺杂区417设置在n型源极阱区415中并相互独立；所述p型漂移区316和第一n型漂移区416设置在p型漏极阱区315和n型源极阱区415之间，第一n型漂移区416的下表面与埋氧层2的上表面连接、上表面与p型漂移区316的下表面连接；所述第一p型杂质重掺杂区317设置在p型漏极阱区315中；所述第一介质层216设置在p型漏极阱区315的上表面、p型漂移区316的上表面、n型源极阱区415的上表面和部分第一p型杂质重掺杂区317的上表面；所述第一栅氧化层215设置在第一介质层216中并与p型漂移区316的上表面和部分第一p型杂质重掺杂区317的上表面连接，所述第一多晶硅栅电极514设置在第一介质层216中并位于第一栅氧化层215的上表面；所述第一介质层216与设置在第一p型杂质重掺杂区317上表面的第一漏极金属和设置在第一n型杂质重掺杂区417上表面与部分第一p型杂质重掺杂区317上表面的第一源极金属连接，第一源极金属与层间介质41连接，第一漏极金属在第一介质层216上表面延伸形成漏极金属场板115，第一源极金属在第一介质层216上表面延伸形成源极第一阶金属场板116；所述第二介质层217设置在漏极金属场板115上表面、第一介质层216上表面和源极第一阶金属场板116上表面，第一源极金属在第二介质层217上表面延伸形成源极第二阶金属场板117。
高压nLDMOS62包括第二n+埋层23、n型漏极阱区425、p型源极阱区325、第二n型杂质重掺杂区427、第二p型杂质重掺杂区327、第二n型漂移区426、p型掺杂区326、第二栅氧化层225、第二多晶硅栅电极524、第三介质层226和第四介质层227；所述n型漏极阱区425和p型源极阱区325设置在高压nLDMOS62的两端，n型漏极阱区425和p型源极阱区325分别与浅槽介质隔离区4连接；所述第二n+埋层23的上表面与n型漏极阱区425的下表面连接、下表面与埋氧层2连接，所述第二n型杂质重掺杂区427设置在n型漏极阱区425中；所述第二n型漂移区426设置在n型漏极阱区425和p型源极阱区325之间并分别与n型漏极阱区425和p型源极阱区325连接，所述p型掺杂区326设置在第二n型漂移区426中；所述第二n型杂质重掺杂区427和第二p型杂质重掺杂区327设置在p型源极阱区325中并相互独立；所述第三介质层226设置在n型漏极阱区425的上表面、p型掺杂区326的上表面、p型源极阱区325的上表面和部分第二n型杂质重掺杂区427的上表面；所述第二栅氧化层225设置在第三介质层226中并与p型源极阱区325的上表面和部分第二n型杂质重掺杂区427的上表面连接，所述第二多晶硅栅电极524设置在第三介质层226中并位于第二栅氧化层225的上表面；所述第二n型杂质重掺杂区427的上表面设置有第二漏极金属，第二漏极金属与第三介质层226连接并在第三介质层226上表面延伸形成漏极第一阶金属场板125，第二p型杂质重掺杂区327上表面和部分第二n型杂质重掺杂区427的上表面设置有第二源极金属，第二源极金属与第三介质层226连接并在第三介质层226上表面延伸形成源极金属场板126；所述第四介质层227设置在漏极第一阶金属场板125上表面、第三介质层226上表面和源极金属场板126上表面并分别与第二漏极金属和第二源极金属连接，第二漏极金属在第四介质层227上表面延伸形成漏极第二阶金属场板127。
低压CMOS63包括p型阱区335、第三n型杂质重掺杂区437、n型阱区435、p型杂质重掺杂区337、第三栅氧化层235、第三多晶硅栅电极534和第五介质层236；所述p型阱区335和第三n型杂质重掺杂区437设置在低压CMOS63两端并相互连接，所述第三n型杂质重掺杂区437为2个，分别独立设置在p型阱区335中，其中一个第三n型杂质重掺杂区437与浅槽介质隔离区4连接；p型杂质重掺杂区337为2个并分别独立设置在n型阱区435中，2个第三n型杂质重掺杂区437的上表面之间和2个p型杂质重掺杂区337上表面之间均设置有第三栅氧化层235，第三栅氧化层235的上表面设置有第三多晶硅栅电极534；第三n型杂质重掺杂区437和p型杂质重掺杂区337的上表面均设置有金属电极135，与浅槽介质隔离区4连接的第三n型杂质重掺杂区437的上表面的金属电极135与层间介质41连接，所有的金属电极135之间通过第五介质层236相互隔离。
其中高压PMOS器件和高压NMOS器件具有相似的拓扑结构，高压pLDMOS耐压由第一n型漂移区416、p型漂移区316与衬底构成的准超结结构和第一n+埋层22起决定作用；高压nLDMOS器件的耐压由第二n型漂移区426、p型掺杂326和衬底构准超结结构以及第二n+埋层23决定。对于高压pLDMOS和高压nLDMOS器件，采用相同漂移区长度与相同场板技术可以达到几乎相同器件耐压，很容易实现高压集成电路中高压pLDMOS器件与高压nLDMOS器件的匹配。
本发明的工作原理为：
本发明提供横向集成SOI半导体功率器件，在SOI衬底上至少集成了一个高压pLDMOS器件61、一个高压nLDMOS器件62和一个低压CMOS晶体管63，高压pLDMOS和高压nLDMOS器件漂移区采用均匀掺杂。对于高压pLDMOS器件，p+漏极接触和衬底接同等电位，源极为0电位，因此源极-衬底和源极-漏极均承受高压。关态过程，p型漂移区316和第一n型漂移区416相互耗尽，承受耐压，源极采用双层场板116和117辅助耗尽p漂移区316，提高器件横向耐压；n型源极阱415引入第一n+埋层22，提高器件纵向耐压。采用二维数值仿真软件Medici，给出本发明提供的中等厚度SOI功率器件中高压pLDMOS器件击穿时等势线分布，如图4所示，其中虚线框是n+埋层，埋氧层2厚度为3微米，SOI层3厚度为3微米，漂移区长度30微米，p型漂移区和n型漂移区掺杂浓度分别为1E16cm-3和1.7E16cm-3，n+埋层长度18微米、埋层宽度0.5微米、埋层均匀掺杂浓度为2.7E16cm-3。仿真结构表明，pLDMOS器件的等势线分布均匀，耐压达到了-500V。
如图5所示，为本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件中高压pLDMOS器件和薄层SOI技术集成的pLDMOS器件击穿时的表面电场分布，可见本发明高压pLDMOS器件表面电场优化很好。薄层SOI器件耐压时，衬底和源极一起接高电位，源极和衬底、源极和漏极之间具有较高的压降，其耗尽区从n型体区415与p型漂移区316的PN结边界和n型体区与埋氧层边界开始耗尽。由于耗尽层从高电位PN结边界开始，使得n型体区415与p型漂移区316PN结产生较大电场尖峰。本发明采用第一n型漂移区416、p型漂移区316与衬底构成准超结结构，通过多层场板辅助耗尽n型漂移区，优化器件表面电场，提高器件耐压。图6是本发明提供的中等厚度SOI技术所集成的半导体功率器件中高压pLDMOS器件和薄层SOI技术集成的pLDMOS器件击穿时的纵向电场分布。由于源极和衬底之间承受较高的压降，因而会产生较大的电场尖峰。本发明在n型漂移区和n型源极阱区引入n+埋层，优化器件的纵向电场，使得器件SOI层的耐压达到46V/μm。
所述高压nLDMOS器件具有相似的结构，第二n型漂移区426表面引入了p型掺杂326相互耗尽，形成准超结结构。由于漏极接高电位，源极和衬底一起接低电位，因此漏极-源极和漏极-衬底均承受高压。同样地，在器件漏极采用双层漏极场板125和127，抬高器件漏端表面电场，提高横向击穿电压；在n型阱区中引入第二n+埋层23，提高器件纵向耐压。图7给出本发明提供的中等厚度SOI功率器件中高压nLDMOS器件击穿时等势线分布，其中虚线框22是n+埋层，埋氧层2厚度为3微米，SOI层3厚度为3微米，漂移区长度30微米，n型漂移区和p型掺杂浓度分别为1.4E16cm-3和9E15cm-3，n+型埋层长度22微米、埋层宽度0.5微米、埋层均匀掺杂浓度为2.7E16cm-3。仿真结构表明，nLDMOS器件等势线分布均匀，耐压达到了495V。
图8给出了本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件中高压nLDMOS器件和薄层SOI技术集成的nLDMOS器件击穿时的表面电场分布。薄层SOI器件耐压时，衬底和漏极一起接高电位，漏极和源极、漏极和衬底之间具有较高的压降，其耗尽区从p型体区325与第二n型漂移区426的PN结边界和n型漏区425与埋氧层边界开始耗尽。由于耗尽层从高电位PN结边界开始，使得p型体区325与n型漂移区426的PN结产生较大电场尖峰。本发明采用第二n型漂移区426、p型掺杂326与衬底构成准超结结构，漏极采用多层场板辅助耗尽p型掺杂，优化器件表面电场。图9是本发明提供的中等厚度SOI技术所集成的横向集成SOI半导体功率器件中高压nLDMOS器件和薄层SOI技术集成的nLDMOS器件击穿时的纵向电场分布。由于漏极极和衬底之间承受较高的压降，因而会产生较大的电场尖峰。本发明在n型漏极阱区425和第二n型漂移区426引入第二n+埋层23，进一步优化器件的纵向电场，使得器件SOI层的耐压达到45V/μm。由于nLDMOS器件n型漂移区中引入的p型掺杂326电位浮空，因此nLDMOS器件的耐压比pLDMOS器件耐压较低。
本发明提供的中等厚度SOI半导体功率器件所集成的高压pLDMOS器件61和高压nLDMOS器件62有相似的耐压机制，从而使得所集成的SOI高压器件有可比拟的耐压，可实现高压集成电路中nLDMOS和pLDMOS器件的耐压匹配需求。所述的高压pLDMOS和高压nLDMOS器件采用具有n+埋层的准超结结构，优化器件表面电场和纵向电场，进一步提高耐压的同时降低导通电阻。
Claims (4)
1.一种横向集成SOI半导体功率器件，其元胞结构包括依次层叠设置的衬底(1)、埋氧层(2)和SOI层(3)，还包括高压pLDMOS(61)、高压nLDMOS(62)和低压CMOS(63)；所述高压pLDMOS(61)、高压nLDMOS(62)和低压CMOS(63)设置在SOI层(3)上，高压nLDMOS(62)设置在高压pLDMOS(61)和低压CMOS(63)之间；其特征在于，所述高压pLDMOS(61)、高压nLDMOS(62)和低压CMOS(63)之间通过浅槽介质隔离区(4)和层间介质(41)相互隔离，所述浅槽介质隔离区(4)与埋氧层(2)的上表面连接，层间介质(41)设置在浅槽介质隔离区(4)上表面；所述高压pLDMOS(61)包括第一n+埋层(22)、p型漏极阱区(315)、n型源极阱区(415)、第一p型杂质重掺杂区(317)、第一n型杂质重掺杂区(417)、p型漂移区(316)、第一n型漂移区(416)、第一栅氧化层(215)、第一多晶硅栅电极(514)、第一介质层(216)和第二介质层(217)和；所述p型漏极阱区(315)和n型源极阱区(415)分别设置在高压pLDMOS(61)的两端，n型源极阱区(415)与浅槽介质隔离区(4)连接，所述第一n+埋层(22)的下表面与埋氧层(2)连接，上表面与n型源极阱区(415)的下表面连接，所述第一p型杂质重掺杂区(317)、第一n型杂质重掺杂区(417)设置在n型源极阱区(415)中并相互独立；所述p型漂移区(316)和第一n型漂移区(416)设置在p型漏极阱区(315)和n型源极阱区(415)之间，第一n型漂移区(416)的下表面与埋氧层(2)的上表面连接、上表面与p型漂移区(316)的下表面连接；所述第一p型杂质重掺杂区(317)设置在p型漏极阱区(315)中；所述第一介质层(216)设置在p型漏极阱区(315)的上表面、p型漂移区(316)的上表面、n型源极阱区(415)的上表面和部分第一p型杂质重掺杂区(317)的上表面；所述第一栅氧化层(215)设置在第一介质层(216)中并与p型漂移区(316)的上表面和部分第一p型杂质重掺杂区(317)的上表面连接，所述第一多晶硅栅电极(514)设置在第一介质层(216)中并位于第一栅氧化层(215)的上表面；所述第一介质层(216)与设置在第一p型杂质重掺杂区(317)上表面的第一漏极金属和设置在第一n型杂质重掺杂区(417)上表面与部分第一p型杂质重掺杂区(317)上表面的第一源极金属连接，第一源极金属与层间介质(41)连接，第一漏极金属在第一介质层(216)上表面延伸形成漏极金属场板(115)，第一源极金属在第一介质层(216)上表面延伸形成源极第一阶金属场板(116)；所述第二介质层(217)设置在漏极金属场板(115)上表面、第一介质层(216)上表面和源极第一阶金属场板(116)上表面，第一源极金属在第二介质层(217)上表面延伸形成源极第二阶金属场板(117)。
2.根据权利要求1所述的一种横向集成SOI半导体功率器件，其特征在于，所述高压nLDMOS(62)包括第二n+埋层(23)、n型漏极阱区(425)、p型源极阱区(325)、第二n型杂质重掺杂区(427)、第二p型杂质重掺杂区(327)、第二n型漂移区(426)、p型掺杂区(326)、第二栅氧化层(225)、第二多晶硅栅电极(524)、第三介质层(226)和第四介质层(227)；所述n型漏极阱区(425)和p型源极阱区(325)设置在高压nLDMOS(62)的两端，n型漏极阱区(425)和p型源极阱区(325)分别与浅槽介质隔离区(4)连接；所述第二n+埋层(23)的上表面与n型漏极阱区(425)的下表面连接、下表面与埋氧层(2)连接，所述第二n型杂质重掺杂区(427)设置在n型漏极阱区(425)中；所述第二n型漂移区(426)设置在n型漏极阱区(425)和p型源极阱区(325)之间并分别与n型漏极阱区(425)和p型源极阱区(325)连接，所述p型掺杂区(326)设置在第二n型漂移区(426)中；所述第二n型杂质重掺杂区(427)和第二p型杂质重掺杂区(327)设置在p型源极阱区(325)中并相互独立；所述第三介质层(226)设置在n型漏极阱区(425)的上表面、p型掺杂区(326)的上表面、p型源极阱区(325)的上表面和部分第二n型杂质重掺杂区(427)的上表面；所述第二栅氧化层(225)设置在第三介质层(226)中并与p型源极阱区(325)的上表面和部分第二n型杂质重掺杂区(427)的上表面连接，所述第二多晶硅栅电极(524)设置在第三介质层(226)中并位于第二栅氧化层(225)的上表面；所述第二n型杂质重掺杂区(427)的上表面设置有第二漏极金属，第二漏极金属与第三介质层(226)连接并在第三介质层(226)上表面延伸形成漏极第一阶金属场板(125)，第二p型杂质重掺杂区(327)上表面和部分第二n型杂质重掺杂区(427)的上表面设置有第二源极金属，第二源极金属与第三介质层(226)连接并在第三介质层(226)上表面延伸形成源极金属场板(126)；所述第四介质层(227)设置在漏极第一阶金属场板(125)上表面、第三介质层(226)上表面和源极金属场板(126)上表面并分别与第二漏极金属和第二源极金属连接，第二漏极金属在第四介质层(227)上表面延伸形成漏极第二阶金属场板(127)。
3.根据权利要求2所述的一种横向集成SOI半导体功率器件，其特征在于，所述低压CMOS(63)包括p型阱区(335)、第三n型杂质重掺杂区(437)、n型阱区(435)、p型杂质重掺杂区(337)、第三栅氧化层(235)、第三多晶硅栅电极(534)和第五介质层(236)；所述p型阱区(335)和第三n型杂质重掺杂区(437)设置在低压CMOS(63)两端并相互连接，所述第三n型杂质重掺杂区(437)为2个，分别独立设置在p型阱区(335)中，其中一个第三n型杂质重掺杂区(437)与浅槽介质隔离区(4)连接；p型杂质重掺杂区(337)为2个并分别独立设置在n型阱区(435)中，2个第三n型杂质重掺杂区(437)的上表面之间和2个p型杂质重掺杂区(337)上表面之间均设置有第三栅氧化层(235)，第三栅氧化层(235)的上表面设置有第三多晶硅栅电极(534)；第三n型杂质重掺杂区(437)和p型杂质重掺杂区(337)的上表面均设置有金属电极(135)，与浅槽介质隔离区(4)连接的第三n型杂质重掺杂区(437)的上表面的金属电极(135)与层间介质(41)连接，所有的金属电极(135)之间通过第五介质层(236)相互隔离。
4.根据权利要求3所述的一种横向集成SOI半导体功率器件，其特征在于，所述SOI层(3)的厚度为3～5微米，埋氧层(2)厚度为2～4微米。
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