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CN101980364B - 一种薄层soi复合功率器件 - Google Patents

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Abstract

一种薄层SOI复合功率器件，属于半导体功率器件技术领域。本发明在单片SOI衬底上至少集成了一个高压PMOS器件、一个高压NMOS器件和一个低压CMOS晶体管。所述高压PMOS器件和高压NMOS器件表面具有在宽度方向上交错排列的p型杂质表面低阻区和n型杂质表面低阻区，所述p、n型杂质表面低阻区下具有有线性变掺杂的n型杂质漂移区。本发明提供的薄层SOI复合功率器件中，高压PMOS器件和高压NMOS器件具有相似的拓扑结构，其耐压区同为n型杂质漂移区和对电阻起决定性作用的p、n型杂质表面低阻区，可实现低导通电阻与高器件耐压的良好匹配，满足高压电平位移单元对于高压器件的需求。本发明易于实现高压集成电路中高压NMOS器件与高压PMOS器件的匹配，尤其适用于200～800V高压集成电路中。

Description

一种薄层SOI复合功率器件
技术领域
本发明属于半导体功率器件技术领域，具体涉及一种薄层SOI器件。
背景技术
高压功率集成电路是指将高压功率器件与信号处理系统及外围接口电路、保护电路、检测诊断电路等集成在同一芯片的集成电路，最简单的单元电路包括电平位移电路和驱动电路，其作用是将微处理器的逻辑信号电平转换成足以驱动负载的电压或电流信号。要将高压功率器件和低压控制电路单片集成，隔离技术是基础，高低压兼容工艺是关键，可集成的高压功率器件是核心。
文献(1)Ming Qiao，Bo Zhang，Zhiqiang Xiao，Jian Fang，Zhaoji Li.High-Voltage TechnologyBased on Thin Layer SOI for Driving Plasma Display Panels.Proceedings of 2008 InternationalSymposium on Power Semiconductor Devices and ICs，pp.52-55.报道了一种采用薄层SOI和介质隔离技术的薄层SOI高压功率集成技术，其主要应用于PDP寻址高压驱动集成电路中，采用2μm埋氧层和1μm顶层硅的SOI(Silicon-On-Insulator)材料，如图1所示。其中1是p型衬底，2是埋氧层，19为SOI层；31-33为p型杂质阱区，31、33形成器件沟道区，32形成高压pLDMOS漏极缓冲区；41-43为n型杂质阱区，41、42形成器件沟道区，43形成高压nLDMOS漏极缓冲区；51-54为n型杂质重掺杂区；61-64为p型杂质重掺杂区；71为p型漂移区，72为n型漂移区；81-83为多晶硅栅电极区；10为场氧化层；12为栅氧化层；13为p型杂质场区；14为介质隔离槽区。所述工艺的pLDMOS器件耐压很难超过300V，在器件耐压时，源极为高电位，其耗尽层从源极n型杂质阱区42与p型漂移区71的PN结边界开始耗尽。由于耗尽层从高电位PN结边界开始，使得n型杂质阱区42与p型漂移区71PN结处产生较大电场尖峰，使得表面场分布为源极PN结处的单一电场峰值分布。图2利用二维数值仿真软件SILVACO给出了上述器件击穿时的等势线图，器件SOI层19为1.5μm、埋氧层2为3μm、器件p型漂移区71掺杂浓度为5e15/cm3、漂移区长为20μm。当源极为高电平时，耗尽层从源极PN结(p-drift/n-well结)开始向两端耗尽，最终使得A点电场过大导致器件击穿。图上可以清楚表明，虽然漂移区浓度很小，漂移区也尚未完全耗尽，20μm漂移区仅达到了220V的击穿电压。图3给出了上述器件击穿时碰撞电离率的分布，在源端n型杂质阱区42与p型漂移区71的冶金结处产生较多的电子空穴对，最终使器件击穿。
发明内容
本发明要解决的技术问题在于，针对现有常规薄层SOI器件中电平位移单元工作电压受到高压PMOS耐压限制，且高压NMOS导通电阻较大的问题，提供一种薄层SOI复合功率器件，实现高压PMOS与NMOS的高击穿电压和低导通电阻的良好匹配。
本发明解决其技术问题所采用的技术方案是：
一种薄层SOI复合功率器件，如图4所示，包括自下而上的衬底、埋氧层、SOI层；所述SOI层中至少集成了一个高压NMOS器件(HV-NMOS)、一个高压PMOS器件(HV-PMOS)和一个低压CMOS(LV-CMOS)晶体管；所述埋氧层厚度为1μm～5μm；所述SOI层厚度为0.5μm～3μm。
所述SOI层进一步包括：
p型杂质第一、第二、第三阱区，分别作为低压CMOS晶体管中NMOS管的p阱区、高压NMOS器件的源极p阱区和高压PMOS器件的漏极p型缓冲层；
n型杂质第一、第二、第三阱区，分别作为压CMOS晶体管中PMOS管的n阱区、高压NMOS器件的漏极n型缓冲层和高压PMOS器件的源极n阱区；
所述p型杂质第一、第二、第三阱区和n型杂质第一、第二、第三阱区与埋氧层相连；
n型杂质漂移区，作为高压NMOS器件和高压PMOS器件的漂移区；
所述n型杂质漂移区位于埋氧层与p型杂质表面低阻区与n型杂质表面低阻区之间；所述n型杂质漂移区沿着长度方向(图4所示X方向)变化其浓度线性增加：高压NMOS器件的n型杂质漂移区浓度从源极向漏极(图4所示从左向右)线性增加，高压PMOS器件的n型杂质漂移区浓度从漏极向源极(图4所示从右向左)线性增加；所述n型杂质漂移区剂量变化梯度为0.5E11～5E11cm-2/μm；
p型杂质表面低阻区，位于高压NMOS器件与高压PMOS器件的n型杂质漂移区上方，为高压PMOS器件提供低导通电阻通道；
n型杂质表面低阻区，位于高压NMOS器件与高压PMOS器件的n型杂质漂移区上方，为高压NMOS器件提供低导通电阻通道；
所述p型杂质表面低阻区与n型杂质表面低阻区在宽度方向上(图4所示Z方向)交错并排，宽度为0.3μm～5μm；所述p型杂质表面低阻区与n型杂质表面低阻区在长度方向上(图4所示X方向)的两端分别与p型杂质第二、第三阱区和n型杂质第二、第三阱区相接；所述p型杂质表面低阻区与n型杂质表面低阻区的深度(图4所示Y方向上)小于SOI层的厚度；所述p型杂质表面低阻区与n型杂质表面低阻区的掺杂浓度为1E16cm-3～5E17cm-3；
若干p型杂质重掺杂区和n型杂质重掺杂区，用于半导体与金属电极之间形成良好的欧姆接触。
所述SOI复合功率器件还包括：
介质隔离槽区，用于高压器件间的隔离，以及高压器件与低压器件之间的隔离；
低压介质隔离区，用于低压CMOS晶体管相互之间的隔离；
栅氧化层，位于低压CMOS晶体管、高压NMOS器件和高压PMOS器件的多晶硅删电极区和SOI层之间；
多晶硅栅电极区，位于低压CMOS晶体管、高压NMOS器件和高压PMOS器件的栅氧化层表面。
本发明的有益效果是：
本发明提供的薄层SOI复合功率器件中，高压PMOS器件与高压NMOS器件耐压机理相同，在相同漂移区长度情况下，可实现击穿电压的良好匹配，非常适合于电平位移单元等高压集成电路中的应用。所述高压PMOS器件，当源极为高电平时，其从漏极p型杂质阱区、p型杂质表面低阻区与n型杂质漂移区、n型杂质表面低阻区、源极n型杂质阱区构成的PN结开始耗尽，使得漂移区可以全部耗尽。而图1中常规SOI PMOS器件从源极n型杂质阱(即沟道区)与p型杂质漂移区PN结处开始耗尽，当p型杂质漂移区浓度非常低时，漂移区才有可能全耗尽，且同等漂移区长度下，器件的耐压低于本发明提供的薄层SOI复合功率器件中高压PMOS器件耐压。而过低的漂移区浓度，使得器件的导通电阻较大。本发明提供的薄层SOI复合功率器件，尤其适合应用于200～800V高压集成电路中。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1是常规薄层SOI技术所集成的SOI器件剖视图。
图2是常规薄层SOI技术所集成的HV-PMOS器件击穿时电势分布图。
图3是常规薄层SOI技术所集成的HV-PMOS器件击穿时碰撞电离率的分布图。
图4是本发明提供的的薄层SOI复合功率器件剖面结构图。
图5是本发明提供的薄层SOI复合功率器件中高压PMOS器件击穿时等势线分布。
图6是本发明提供的薄层SOI复合功率器件中高压NMOS器件击穿时等势线分布。
图7是本发明提供的薄层SOI复合功率器件中高压PMOS器件击穿时的表面电场分布。
图8是本发明提供的薄层SOI复合功率器件中高压PMOS器件、均匀n型杂质漂移区上具有p、n型杂质表面低阻区的高压PMOS器件以及常规薄层SOI技术中的高压PMOS器件击穿时表面电场分布。
图9是常规薄层SOI高压PMOS器件与本发明提供的薄层SOI复合功率器件所集成的高压PMOS器件在不同杂质表面低阻区宽度下的击穿电压与比导通电阻随不同漂移区长度的变化曲线。
附图标记如下：1为衬底；2为埋氧层；31-33为p型杂质阱区，41-43为n型杂质阱区，51-54为n型杂质重掺杂区，61-64为p型杂质重掺杂区；71为p型漂移区，72为n型漂移区；81-83为多晶硅栅电极；10为场氧化层；11为高压PMOS器件的栅氧化层；12为栅氧化层；13为p型杂质场区，14为介质隔离槽区，15为低压介质隔离区，16为p型杂质低阻区，17为n型杂质低阻区，18为n型杂质漂移区，19为SOI层。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图4所示，本发明提供的一种薄层SOI复合功率器件从下往上依次包括衬底1、埋氧层2、SOI层19。在所述SOI层19中至少集成了一个高压NMOS器件、一个高压PMOS器件和一个低压CMOS晶体管；各器件间通过介质隔离槽区14实现电气隔离。
所述高压NMOS器件，包括源极p型杂质第二阱区32、漏极n型杂质第二阱区42、p型杂质低阻区16、n型杂质低阻区17和n型杂质漂移区18。所述p型杂质低阻区16和n型杂质低阻区17在宽度方向上(图4所示Z方向)交错并排，其两端分别与p型杂质第二阱区32和n型杂质第二阱区42相连。所述n型杂质漂移区18位于p和n型杂质低阻区16和17与埋氧层2之间，其掺杂浓度具有渐变性，浓度从源端向漏端逐渐增大。所述p型杂质第二阱区32完全包含p型杂质第二重掺杂区62和n型杂质第二重掺杂区52。所述p型杂质第二阱区32形成高压NMOS器件的沟道区，与其上面所覆盖的栅氧化层12和多晶硅二栅电极区82构成MOS栅结构。当漏极施加高电位时，从源极p型杂质第二阱区32、p型杂质低阻区16与n型杂质漂移区18、n型杂质低阻区17和漏极n型杂质第二阱区42构成的pn结处开始耗尽，n型杂质漂移区18的线性变掺杂浓度分布和p、n型杂质低阻区16、17的相互耗尽，有利于提高器件承受高压时的漂移区中部电场，使器件在较短的漂移区上即能够实现较大的击穿电压。除此之外，n型杂质低阻区17在器件处于开态时，能够为器件提供低导通电阻，使得本发明所述高压NMOS器件具有较小的导通电阻。
所述高压PMOS器件，包括源极n型杂质第三阱区43，漏极p型杂质第三阱区33、p型杂质低阻区16、n型杂质低阻区17和n型杂质漂移区18。所述p型杂质低阻区16和n型杂质低阻区17在宽度方向上(图4所示Z方向)交错并排，两端分别与p型杂质第三阱区33与n型杂质第三阱区43相连，所述n型杂质漂移区18位于p和n型杂质低阻区16和17与埋氧层2之间，其掺杂浓度具有渐变性，浓度从漏端向源端逐渐增大。所述n型杂质第三阱区43完全包含p型杂质第三重掺杂区63和n型杂质第四重掺杂区54。所述n型杂质第三阱区43形成高压PMOS器件的沟道区，与其上面所覆盖的栅氧化层11和多晶硅第三栅电极区83构成MOS栅结构。当源极施加高电位时，从漏极p型杂质第三阱区33、p型杂质低阻区16与n型杂质漂移区18、n型杂质低阻区17和源极n型杂质第三阱区43构成的pn结处开始耗尽，n型杂质漂移区18的线性变掺杂浓度分布和p、n型杂质低阻区16、17的相互耗尽，有利于提高器件承受高压时漂移区中部的电场，使器件在较短的漂移区上即能够实现较大的击穿电压。其耐压机理与高压NMOS器件相似，可得到与高压NMOS器件相比拟的器件击穿电压。除此之外，p型杂质低阻区16在器件处于开态时，能够为器件提供低导通电阻，使得所述高压PMOS器件具有较小的导通电阻。
本发明提供的薄层SOI复合功率器件中，还包括低压CMOS晶体管。低压CMOS晶体管之间通过低压介质隔离区15进行隔离。P型杂质第一阱区31形成低压NMOS管的沟道区，n型杂质重掺杂第一区51形成低压CMOS管的源漏区；同样n型杂质第一阱区41形成低压PMOS管的沟道区，p型杂质重掺杂第一区61形成器件源漏区。12为栅氧化层，81为多晶硅第一栅电极区。
所述高压NMOS器件与高压PMOS器件具有相似的拓扑结构，其耐压区同为n型杂质漂移区18和对电阻起决定性作用的p型杂质低阻区16以及n型杂质低阻区17，对于高压NMOS器件与高压PMOS器件，采用相同漂移区长度与相同场板技术可以达到几乎相同的器件耐压，很容易实现高压集成电路中高压NMOS器件与高压PMOS器件的匹配。
本发明提供的薄层SOI复合功率器件，在单片SOI衬底上至少集成了一个高压NMOS器件、一个高压PMOS器件和一个低压CMOS晶体管。所述高压NMOS器件和高压PMOS器件表面距有p、n型杂质表面低阻区，其在器件关断、承受高压时全耗尽；在器件开启时，n型表面低阻区和p型表面低阻区分别为高压NMOS器件和高压PMOS器件提供低的导通电阻通道。所述p、n型杂质表面低阻区下有线性变掺杂的n型杂质漂移区，对于高压NMOS器件，n型杂质漂移区浓度从源端向漏端逐渐增加；对于高压PMOS器件，其n型杂质漂移区浓度从漏端向源端逐渐增加。在器件关断、承受高压时，所述线性变掺杂n型杂质漂移区可提高器件漂移区中部的电场分布。p、n型杂质表面低阻区相互耗尽将进一步提高漂移区中部电场，实现高的器件耐压。所述高压NMOS器件与高压PMOS器件具有相似的拓扑结构，其耐压区同为n型杂质漂移区和对电阻起决定性作用的p、n型杂质表面低阻区，可实现高压NMOS器件和高压PMOS器件导通电阻与击穿电压的良好匹配，满足高压电平位移单元对于高压器件的需求。本发明所提供的薄层SOI器件尤其适合应用于200～800V高压集成电路中。
在本发明的一种薄层SOI器件中，所述n型杂质漂移区能够抑制衬底辅助耗尽，使p、n型杂质表面低阻区能够达到电荷平衡，其最佳耐压发生在p型杂质表面低阻区掺杂浓度略大于n型杂质表面低阻区掺杂浓度时。因为p型杂质表面低阻区受到了n型杂质表面低阻区与n型杂质漂移区的共同耗尽，而n型杂质表面低阻区仅受到了p型杂质表面低阻区耗尽。除此之外，对于高压NMOS器件，衬底辅助耗尽作用在漏端电场最大，其向源端逐渐降低，选择合适的掺杂浓度与梯度的n型杂质漂移区能够完全中和掉衬底辅助耗尽的作用。
图5、图6给出本发明提供的薄层SOI复合功率器件中所述的高压PMOS器件与高压NMOS器件在击穿时其等势线分布，其埋氧层2厚度为4μm，SOI层19厚度为1.5μm，p和n型杂质低阻区16和17的结深为0.4μm、宽度(Z方向)为0.5μm、掺杂浓度为1E17cm-3，漂移区长度为35μm，n型杂质漂移区18浓度梯度为0.5E15cm-3/μm。仿真表明所述高压NMOS器件耐压达到了550V，所述高压PMOS器件耐压达到了580V。
图7给出了上述高压PMOS器件在源极和栅极电位为580V时的表面电场分布，其表面电场较优化。
图8给出了本发明提供的薄层SOI复合功率器件所集成的高压PMOS器件、均匀n型杂质漂移区18上具有p和n型杂质低阻区16和17的高压PMOS器件与常规薄层SOI技术的高压PMOS器件击穿时表面电场分布。其中：常规薄层SOI高压PMOS器件的埋氧层2为4μm，SOI层19厚度为1.5μm，漂移区长度35μm，p型漂移区71掺杂浓度为5E15cm-3，虽然漂移区浓度已比较低，但是其也不能保证漂移区全耗尽，当源极施加高电平时，其从源极n型杂质阱区42与p型漂移区71构成的PN结边界开始耗尽，器件承受高压时仅出现单一电场峰值。此电场峰值达到硅的临界击穿电场时，器件即发生雪崩击穿。由于常规薄层SOI高压PMOS器件具有单一电场峰值，因此其击穿电压小于本发明提供的薄层SOI复合功率器件所集成的高压PMOS器件的击穿电压。本发明提供的薄层SOI复合功率器件所集成的高压PMOS器件与均匀n型杂质漂移区18上具有p、n型杂质低阻区16、17的高压PMOS器件相比，由于n型杂质漂移区18的变掺杂，使得本发明提供的薄层SOI复合功率器件所集成的高压PMOS器件的漂移区中部具有较高的均匀电场分布，因此击穿电压更高。
图9给出了常规薄层SOI高雅PMOS器件与本发明提供的薄层SOI复合功率器件所集成的高压PMOS器件在不同杂质表面低阻区宽度下的击穿电压和比导通电阻随不同漂移区长度的变化曲线(p和n型杂质低阻区16和17的结深为0.4μm)。本发明提供的薄层SOI复合功率器件所集成的高压PMOS器件中p、n型杂质低阻区16、17宽度为0.5μm时，其p、n型杂质低阻区16、17浓度为1E17cm-3；p、n型杂质低阻区16、17宽度为1μm时，其p、n型杂质低阻区16、17浓度为7E16cm-3；p、n型杂质低阻区16、17宽度为2μm时，其p、n型杂质低阻区16、17浓度为4E16cm-3。本发明提供的薄层SOI复合功率器件所集成的高压PMOS器件的击穿电压随漂移区长度增加基本上线性增加，而常规薄层SOI高压PMOS器件的击穿电压随着漂移区增加呈现饱和特性，单一电场峰值使得常规薄层高压PMOS器件在漂移区未全耗尽时即达到了硅的临界击穿电场，击穿电压随漂移区长度增加而趋于饱和。图中同时也亦可表明，本发明提供的薄层SOI复合功率器件所集成的高压PMOS器件的p、n型杂质低阻区16、17宽度越小，在保持相同击穿电压的同时，可允许其掺杂浓度更大，从而使得所述高压PMOS器件具有更小的导通电阻。
本发明提供的薄层SOI复合功率器件所集成的高压NMOS器件与所集成的高压PMOS器件有相似的耐压机制，从而使得所集成的SOI高压器件有可相比拟的耐压，可实现高压集成电路对于高压NMOS器件与高压PMOS器件的耐压匹配需求。所述高压NMOS器件与高压PMOS器件有线性变掺杂的n型杂质漂移区，在n型杂质漂移区上提供p、n型杂质低阻区，使得器件关断时具有较为均匀的电场分布，开启时具有低的导通电阻，使得本发明提供的薄层SOI复合功率器件非常适合应用于200～800V高压集成电路中。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡是本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种薄层SOI复合功率器件，包括自下而上的衬底、埋氧层、SOI层；所述SOI层中至少集成了一个高压NMOS器件、一个高压PMOS器件和一个低压CMOS晶体管；所述埋氧层厚度为1μm～5μm；所述SOI层厚度为0.5μm～3μm；
所述SOI层进一步包括：
p型杂质第一、第二、第三阱区，分别作为低压CMOS晶体管中NMOS管的p型阱区、高压NMOS器件的源极p型阱区和高压PMOS器件的漏极p型阱区；
n型杂质第一、第二、第三阱区，分别作为低压CMOS晶体管中PMOS管的n型阱区、高压NMOS器件的漏极n型阱区和高压PMOS器件的源极n型阱区；
所述p型杂质第一、第二、第三阱区和n型杂质第一、第二、第三阱区与埋氧层相连；
n型杂质漂移区，作为高压NMOS器件和高压PMOS器件的漂移区；
所述n型杂质漂移区位于埋氧层与p型杂质表面低阻区之间以及埋氧层与n型杂质表面低阻区之间；所述n型杂质漂移区沿着长度方向变化其掺杂浓度线性增加：高压NMOS器件的n型杂质漂移区掺杂浓度从源极向漏极线性增加，高压PMOS器件的n型杂质漂移区掺杂浓度从漏极向源极线性增加；所述n型杂质漂移区掺杂剂量变化梯度为0.5E11～5E11cm-2/μm；
p型杂质表面低阻区，位于高压NMOS器件与高压PMOS器件的n型杂质漂移区上方，为高压PMOS器件提供低导通电阻通道；
n型杂质表面低阻区，位于高压NMOS器件与高压PMOS器件的n型杂质漂移区上方，为高压NMOS器件提供低导通电阻通道；
所述p型杂质表面低阻区与n型杂质表面低阻区在宽度方向上交错并排，宽度为0.3μm～5μm；所述p型杂质表面低阻区和n型杂质表面低阻区在长度方向上的两端分别与p型杂质第二、第三阱区和n型杂质第二、第三阱区相接；所述p型杂质表面低阻区与n型杂质表面低阻区的深度小于SOI层的厚度；所述p型杂质表面低阻区与n型杂质表面低阻区的掺杂浓度为1E16cm-3～5E17cm-3；
p型杂质重掺杂区和n型杂质重掺杂区，用于SOI层与金属电极之间形成良好的欧姆接触；
所述SOI复合功率器件还包括：
介质隔离槽区，高压器件间的隔离，以及高压器件与低压器件之间的隔离；
低压介质隔离区，用于低压CMOS晶体管相互之间的隔离；
栅氧化层，位于低压CMOS晶体管、高压NMOS器件和高压PMOS器件的多晶硅栅电极区和SOI层之间；
多晶硅栅电极区，位于低压CMOS晶体管、高压NMOS器件和高压PMOS器件的栅氧化层表面。
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