CN102361031B - 一种用于soi高压集成电路的半导体器件 - Google Patents
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Abstract
一种用于SOI高压集成电路的半导体器件，属于功率半导体器件领域。包括半导体衬底层、介质埋层、顶层硅；顶层硅中至少集成了高压LIGBT、NLDMOS和PLDMOS器件；介质埋层的厚度不超过5微米，顶层硅的厚度不超过20微米；高压器件底部、介质埋层表面上方的顶层硅中具有多个不连续的高浓度N+区(掺杂浓度不低于1e16cm-3)；高压器件之间采用介质隔离区隔离。器件还可集成低压MOS器件，高、低压器件之间采用介质隔离区隔离，不同的低压器件之间采用场氧化层隔离。本发明由于多个不连续高浓度N+区的引入，削弱了顶层硅电场同时增强了介质埋层电场，器件击穿电压大幅提高，可用在汽车电子、消费电子、绿色照明、工业控制、电源管理、显示驱动等众多领域的高压集成电路中。
Description
技术领域
本发明属于功率半导体器件技术领域，更具体的，涉及一种用于SOI(Silicon OnInsulator)高压集成电路的半导体器件。
背景技术
SOI高压集成电路(High Voltage Integrated Circuit，HVIC)因其具有高速、低功耗、抗辐照以及易于隔离等优点被广泛应用于汽车电子、消费电子、绿色照明、工业控制、电源管理、显示驱动等领域，但由于SOI高压器件的纵向耐压受到介质层厚度的限制，使得迄今商用SOI高压集成电路的应用范围仅达到600V的高压领域。对于600V以上级，如1000V、1200V的高压领域，尚未有商用SOI高压集成电路产品。
文献1 N.Yasuhara，A.Nakagawa and K.Furukawa，SOI Device Structures Implementing 650V High Voltage Output Devices on VLSIs，1991，191-192，IEEE IEDM.利用SDB(Silicon waferDirect Bonding)的厚膜SOI材料，开发了具有n+侧墙扩散的深槽隔离厚膜SOI BCD工艺，工艺中集成了低压NPN，低压CMOS和高压LIGBT。在3μm埋氧层、14μm顶层硅的SDB材料上，利用氧化层界面上的n+重掺杂层提高埋氧层电场，实现了650V的SOI高压器件，如图1所示。
图1具有n+侧墙扩散的槽隔离厚膜SOI BCD工艺剖面结构图，包括有NPN-Transistor，CMOS，High voltage Lateral IGBT。其中，1是半导体衬底层、2是介质埋层、3是顶层硅、4是n+侧墙扩散、5是n型埋层、6是介质隔离区由氧化物7和填充物8组成。所述NPN-Transistor由n型发射区100、p型基区101、n-型集电区102、n+侧墙扩散集电区4构成，103是发射极金属电极、104是基极金属电极、105是集电极金属电极。所述CMOS包括PMOS、NMOS，其中PMOS由p+源区208、p+漏区209构成，210是栅氧化层、211是多晶硅栅电极、212是p+源区金属电极、213是p+漏区金属电极、214是n-型外延层；其中NMOS由p阱200、n+源区201、n+漏区204构成，202是栅氧化层、203是多晶硅栅电极、205是n+源区金属电极、206是n+漏区金属电极。所述High voltage Lateral IGBT由p+源区阱接触300、n+源区301、p阱309、n-漂移区304、n缓冲层305、p漏区306构成，302是栅氧化层、303是多晶硅栅电极、307是源区金属电极、308是漏区金属电极。
文献2 S.Pawel，M.Roβberg，R.Herzer，600V SOI Gate Drive HVIC for Medium PowerApplications Operating up to 200℃，Proceedings of 2005 International Symposium on PowerSemiconductor Devices and ICs，Santa Barbara，CA.开发了一种采用薄膜SOI和LOCOS隔离技术的600V SOI高压集成电路，工艺中集成了高、低端NMOS和电平位移用NMOS，如图2所示。
图2LOCOS隔离薄膜SOI CMOS工艺剖面结构图，包括低压端NMOS、高压端NMOS、电平位移用NMOS。其中，1是半导体衬底层、2是介质埋层、3是顶层硅、4是LOCOS隔离区。所述低压端NMOS中100是n+源区、101是n+漏区、102是多晶硅栅电极、103是栅氧化层、104是p型阱、105是n型漂移区；所述电平位移NMOS中200是p+阱接触、201是n+源区、202是多晶硅栅电极、203是栅氧化层、204是p型阱、205是n-型漂移区、206是RESURF oxide、207是n型阱、208是n+漏区。所述高端NMOS中300是n+源区、302是多晶硅栅电极、303是栅氧化层、304是p型阱、305是n-型漂移区、301是n+漏区。
发明内容
本发明要解决的技术问题在于，针对现有SOI高压集成电路用半导体器件的顶层硅和介质埋层都比较厚，有自热效应严重、寄生效应大、深槽刻蚀、填充复杂且耐压很难超过600V等问题，提供一组顶层硅和介质埋层都比较薄的SOI高压集成电路用半导体器件(包括高压NMOS、高压PMOS、高压LIGBT、低压NMOS、低压PMOS)，具有低漏电、占用芯片面积小、高速、高集成度、低功耗、工艺简单的特点，能够满足1200V SOI高压集成电路的需求。
本发明技术方案如下：
一种用于SOI高压集成电路的半导体器件，如图3所示，包括半导体衬底层1、介质埋层2、顶层硅3，其特征在于：所述顶层硅3中至少集成了高压LIGBT器件、高压NLDMOS器件和高压PLDMOS器件；所述介质埋层2的厚度不超过5微米，所述顶层硅3的厚度不超过20微米；所述高压LIGBT器件、高压NLDMOS器件和高压PLDMOS器件底部、介质埋层2表面上方的顶层硅3中具有多个不连续的高浓度N+区5，所述高浓度N+区5的掺杂浓度不低于1e16em-3；高压LIGBT器件、高压NLDMOS器件和高压PLDMOS器件彼此之间采用介质隔离区4实现隔离。
对本发明技术方案的进一步说明如下：
1、所述半导体衬底层1可以为N型半导体衬底或P型半导体衬底。
2、所述顶层硅3中还可以集成低压CMOS器件56；所述低压CMOS器件56与相邻的高压LIGBT器件、高压NLDMOS器件或高压PLDMOS器件之间采用介质隔离区4实现隔离；所述低压CMOS器件56包括低压NMOS器件和低压PMOS器件，不同的低压CMOS器件之间采用场氧化层实现隔离。所述低压CMOS器件底部、介质埋层2表面上方的顶层硅3中可以具有、也可以没有多个不连续的高浓度N+区5(掺杂浓度不低于1e16em-3)。
3、所述高压LIGBT器件包括薄栅氧高压LIGBT器件和厚栅氧高压LIGBT器件；所述高压NLDMOS器件包括薄栅氧高压NLDMOS器件和厚栅氧高压NLDMOS器件；所述高压PLDMOS器件包括薄栅氧高压PLDMOS器件和厚栅氧高压PLDMOS器件。其中厚栅氧高压LIGBT器件、厚栅氧高压NLDMOS器件和厚栅氧高压PLDMOS器件的栅氧化层采用厚度为200～1000纳米的场氧化层实现。
4、所述高浓度N+区5的掺杂元素可以是磷、砷、锑或铋，但一般选用原子量较大的砷、锑以减小N+区的上扩和横扩。高浓度N+区5的截面形状可以但不限于矩形或椭圆形。
5、所述介质隔离区4可以是单槽、双槽或多槽介质隔离区。
6、所述介质埋层2材料可以是SiO2、SiOF、低K介质等绝缘材料，也可以是二氧化硅或多晶硅的复合材料，或者是其他绝缘材料；所述顶层硅3材料可以是Si、GaAs、GaN、SiC，或者是其它半导体材料。
本发明的优点表现在如下：
1、本发明在顶层硅和介质埋层界面引入多个不连续高浓度的N+区，削弱了顶层硅电场同时增强了介质埋层电场，使介质埋层电场从常规SOI器件的75～90V/μm提高到500～600V/μm，器件击穿电压大幅提高，在薄层SOI上实现了1200V耐压。多个不连续高浓度的N+区可以通过离子注入来实现，N+区的浓度、宽度、高度都可以得到很好的控制，工艺实现简单，可以与传统CMOS/SOI工艺兼容。
2、本发明在2μm介质埋层、3μm顶层硅上设计出耐压高达1200V的半导体器件，与传统SOI高压器件相比，大大减小了介质埋层2和顶层硅3的厚度，使得SOI高压器件固有的自热效应得以缓解并降低成本，同时器件之间的隔离可以采用常规的局部选择性氧化LOCOS(LOCal Oxidation of Silicon)工艺实现，也可以采用浅槽隔离来实现，使工艺灵活性更大。
3、本发明的半导体器件具有通用性和全面性，不仅包括了所有可集成的高压器件(HV-LIGBT、HV-NLDMOS、HV-PLDMOS)，而且每种高压器件都有薄栅氧、厚栅氧(场氧)两种结构，以适应不同的需求。
4、本发明的半导体器件-PLDMOS 54、Field-PLDMOS 55，可以克服或是减弱传统SOIPLDMOS所固有的背栅效应，从而提高击穿电压。
附图说明
图1具有n+侧墙扩散的槽隔离厚膜SOI BCD工艺剖面结构图。
图2LOCOS隔离薄膜SOI CMOS工艺剖面结构图。
图3是本发明的SOI高压集成电路用半导体器件结构示意图。
图4是本发明实施例的半导体器件结构示意图。
图5是本发明中高压NLDMOS的等势线分布图。
图6是本发明中高压NLDMOS的表面电场分布图。
图7是本发明中高压NLDMOS的电荷槽内反型层空穴浓度分布图。
图8是本发明中高压NLDMOS与传统NLDMOS漏端纵向电场分布对比图。
图9是本发明中高压LIGBT的等势线分布图。
图10是本发明中高压LIGBT的表面电场分布图。
图11是本发明中高压LIGBT的电荷槽内反型层空穴浓度分布图。
图12是本发明中高压LIGBT与传统LIGBT漏端纵向电场分布对比图。
图13是本发明中高压PLDMOS的等势线分布图。
图14是本发明中高压PLDMOS的表面电场分布图。
图15是本发明中高压PLDMOS的电荷槽内反型层空穴浓度分布图。
图16是本发明中高压PLDMOS与传统PLDMOS漏端纵向电场分布对比图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所给出的具体实施例仅用以解释本发明，并不用于限定本发明。本发明用于SOI高压集成电路的半导体器件结构图实施例如图4所示，其中高压NLDMOS器件的结果如图5～8，高压PLDMOS器件结果如图9～12，高压NLIGBT器件结果如图13～16。
图3是本发明的SOI高压集成电路用半导体器件结构示意图。包括半导体衬底层1、介质埋层2、顶层硅3，其特征在于：所述顶层硅3中至少集成了高压LIGBT器件、高压NLDMOS器件和高压PLDMOS器件；所述介质埋层2的厚度不超过5微米，所述顶层硅3的厚度不超过20微米；所述高压LIGBT器件、高压NLDMOS器件和高压PLDMOS器件底部、介质埋层2表面上方的顶层硅3中具有多个不连续的高浓度N+区5，所述高浓度N+区5的掺杂浓度不低于1e16cm-3；高压LIGBT器件、高压NLDMOS器件和高压PLDMOS器件彼此之间采用介质隔离区4实现隔离。
所述高压LIGBT器件10的顶层硅3包括p型源区阱14、n型漂移区15、n+源区11、p+阱接触区10、n型缓冲层16、p漏区12。n型漂移区15上具有场氧化层104，LIGBT栅氧化层108处于多晶硅栅极107和p型源区阱14之间。所述p漏区12处于漏极金属106下、被n型缓冲层16所包围，所述n+源区11和p+阱接触区10并排处于源极金属下、被p型源区阱14包围，所述多晶硅栅极107、源极金属105和漏极金属106通过层间介质109相互隔离，源极金属105和漏极金属106同时构成金属场板以优化表面场分布。
所述高压NLDMOS器件20的顶层硅3包括p型源区阱21、n型漂移区22、p+阱接触区17、n+源区18、n型漏区阱40和n+漏区19。n型漂移区22上具有场氧化层204；NLDMOS栅氧化层208处于多晶硅栅极207和p型源区阱21之间。所述n+漏区19处于漏极金属206下，被n型漏区阱40所包围，所述n+源区17和p+阱接触区18并排处于源极金属205下、被p型源区阱21包围，所述多晶硅栅极207、源极金属205和漏极金属206通过层间介质209相互隔离，源极金属205和漏极金属206同时构成金属场板以优化表面电场分布。
所述高压PLDMOS器件30的顶层硅3包括n型源区阱303、n型漂移区310、p型top层311、p+源区301、n+阱接触区300和p+漏区302。n型漂移区310和p型top层311上具有场氧化层304。所述p+漏区302处于漏极金属306下，所述p+源区301和n+阱接触区300并排处于源极金属305下、被n型源区阱303包围，所述多晶硅栅极307、源极金属305和漏极金属306通过层间介质309相互隔离，所述源极金属305跨过多晶硅栅极307的上方并延伸至p型top层311的上方，成为源极场板。源极金属305和漏极金属306同时构成金属场板以优化表面场分布。
图5～8为本发明中高压NLDMOS的等势线、表面电场、界面空穴浓度、漏端纵向电场分布图。图5中等势线均匀分布因此有图6所示平坦的表面电场分布，图7中界面空穴浓度最高达2.5e18cm-3增强了介质埋层电场的同时削弱了顶层硅电场，因此有图8所示的电场分布对比图，本发明实施例中NLDMOS介质埋层电场由传统的50V/μm增强到630V/μm。
图9～12为本发明实施例中高压LIGBT的等势线、表面电场、界面空穴浓度、漏端纵向电场分布图。图9中等势线均匀分布因此有图10所示平坦的表面电场分布，图11中界面空穴浓度最高达2e18cm-3因此有图12所示的电场分布对比图，本发明实施例中LIGBT介质埋层电场达到570V/μm。
图13～16为本发明实施例中高压PLDMOS的等势线、表面电场、界面空穴浓度、漏端纵向电场分布图。图13中等势线均匀分布因此有图14所示平坦的表面电场分布，图15中界面空穴浓度最高达2e18cm-3，因此有图16所示的电场分布对比图，本发明实施例中PLDMOS介质埋层电场达到520V/μm。
本发明提供的用于SOI高压集成电路的半导体器件，还可集成低压CMOS器件56(如图4所示)。
所述低压CMOS器件56的顶层硅3包括n型阱区34、p+源区30、p+漏区31、p型阱区39、n+源区32和n+漏区33。568为栅氧化层，567为多晶硅栅极，低压器件通过场氧化层561隔离，多晶硅栅极567、源极金属565和漏极金属566通过层间介质562相互隔离。
低压CMOS器件包括低压NMOS器件和低压PMOS器件。所述低压CMOS器件与相邻的高压LIGBT器件、高压NLDMOS器件或高压PLDMOS器件之间采用介质隔离区4实现隔离；不同的低压CMOS器件之间采用场氧化层实现隔离。低压CMOS器件底部、介质埋层2表面上方的顶层硅3中具有多个不连续的高浓度N+区5(如图4-a所示)，也可以没有高浓度N+区5(如图4-b所示)
本发明提供的用于SOI高压集成电路的半导体器件，所述高压LIGBT器件包括薄栅氧高压LIGBT器件和厚栅氧高压LIGBT器件(即高压Field-LIGBT器件，如图4-b所示)；所述高压NLDMOS器件包括薄栅氧高压NLDMOS器件和厚栅氧高压NLDMOS器件(即高压Field-NLDMOS器件，如图4-b所示)；所述高压PLDMOS器件包括薄栅氧高压PLDMOS器件和厚栅氧高压PLDMOS器件(即高压Field-PLDMOS器件，如图4-b所示)。
所述高压Field-LIGBT器件51是厚栅氧器件，为了确保沟道的形成，在源区阱14旁边增加了源区扩展区513。
所述高压Field-NLDMOS器件53是厚栅氧器件，为了确保沟道的形成，在n+源区18旁边增加了源区扩展区533。
所述高压Field-PLDMOS器件55是厚栅氧器件，为了确保沟道的形成，在p+源区24旁边增加了源区扩展区553。
所述场氧化层511、531和551处于多晶硅栅极和n型源区阱之间，厚度为200nm～1000nm。
所述介质隔离区4由氧化物41、槽侧壁氧化物42、槽填充物43组成。当填充物43为氧化物时为LOCOS隔离，当填充物43为多晶硅时为浅槽介质隔离。
Claims (8)
1.一种用于SOI高压集成电路的半导体器件，包括半导体衬底层(1)、介质埋层(2)、顶层硅(3)，其特征在于：所述顶层硅(3)中至少集成了高压LIGBT器件、高压NLDMOS器件和高压PLDMOS器件；所述介质埋层(2)的厚度不超过5微米，所述顶层硅(3)的厚度不超过20微米；
所述高压LIGBT器件、高压NLDMOS器件和高压PLDMOS器件底部、介质埋层(2)表面上方的顶层硅(3)中具有多个不连续的高浓度N+区(5)，所述高浓度N+区(5)的掺杂浓度不低于1e16cm-3；高压LIGBT器件、高压NLDMOS器件和高压PLDMOS器件彼此之间采用介质隔离区(4)实现隔离。
2.根据权利要求1所述的用于SOI高压集成电路的半导体器件，其特征在于，所述半导体衬底层(1)为N型半导体衬底或P型半导体衬底。
3.根据权利要求1所述的用于SOI高压集成电路的半导体器件，其特征在于，所述顶层硅(3)中还集成了低压CMOS器件(56)；所述低压CMOS器件与相邻的高压LIGBT器件、高压NLDMOS器件或高压PLDMOS器件之间采用介质隔离区(4)实现隔离；所述低压CMOS器件(56)包括低压NMOS器件和低压PMOS器件，不同的低压CMOS器件之间采用场氧化层实现隔离。
4.根据权利要求3所述的用于SOI高压集成电路的半导体器件，其特征在于，所述低压CMOS器件底部、介质埋层(2)表面上方的顶层硅(3)中具有多个不连续的高浓度N+区(5)，所述高浓度N+区(5)的掺杂浓度不低于1e16cm-3。
5.根据权利要求1、2、3或4所述的用于SOI高压集成电路的半导体器件，其特征在于，所述高压LIGBT器件包括薄栅氧高压LIGBT器件和厚栅氧高压LIGBT器件；所述高压NLDMOS器件包括薄栅氧高压NLDMOS器件和厚栅氧高压NLDMOS器件；所述高压PLDMOS器件包括薄栅氧高压PLDMOS器件和厚栅氧高压PLDMOS器件。
6.根据权利要求1至5中任一所述用于SOI高压集成电路的半导体器件，其特征在于，所述高浓度N+区(5)的掺杂元素为磷、砷、锑或铋。
7.根据权利要求1至5中任一所述用于SOI高压集成电路的半导体器件，其特征在于，所述高浓度N+区(5)的截面形状为矩形或椭圆形。
8.根据权利要求5所述的用于SOI高压集成电路的半导体器件，其特征在于，所述厚栅氧高压LIGBT器件、厚栅氧高压NLDMOS器件和厚栅氧高压PLDMOS器件的栅氧化层采用厚度为200～1000纳米的场氧化层实现。
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