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CN110556388B - 一种可集成功率半导体器件及其制造方法 - Google Patents

一种可集成功率半导体器件及其制造方法 Download PDF

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CN110556388B
CN110556388B CN201910845004.2A CN201910845004A CN110556388B CN 110556388 B CN110556388 B CN 110556388B CN 201910845004 A CN201910845004 A CN 201910845004A CN 110556388 B CN110556388 B CN 110556388B
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metal
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何林蓉
李怡
赖春兰
张波
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University of Electronic Science and Technology of China
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Abstract

本发明提供一种可集成功率半导体器件及其制造方法，包括集成于同一芯片上的纵向高压器件、第一高压pLDMOS器件、高压nLDMOS器件、第二高压pLDMOS器件、低压NMOS器件、低压PMOS器件、低压NPN器件和低压Diode器件，第一高压pLDMOS器件、高压nLDMOS器件、第二高压pLDMOS器件、低压NMOS器件、低压PMOS器件、低压NPN器件和低压Diode器件均采用介质隔离，第一高压pLDMOS器件、高压nLDMOS器件采用多沟道设计，第二高压pLDMOS器件采用单沟道设计，本发明提出一种部分埋氧的集成技术，采用离子注入等方式形成埋氧层，这种技术可集成横向高压器件、纵向高压器件以及低压器件，且无漏电流与串扰问题，相比横向高压器件而言，具有更低的导通电阻且占用更小的芯片面积。

Description

一种可集成功率半导体器件及其制造方法
技术领域
本发明属于半导体功率器件技术领域，涉及一种可集成功率半导体器件及其制造方法。
背景技术
高压功率集成电路常利用Bipolar晶体管的高模拟精度、CMOS的高集成度以及DMOS(Double-diffused MOSFET)的高功率或电压特性，将Bipolar模拟电路、CMOS逻辑电路、CMOS模拟电路和DMOS高压功率器件单片集成在一起(简称BCD工艺)。BCD工艺集成技术是一种常用的单片集成技术，可以大幅降低系统功率损耗，提高系统性能，节省电路的封装费用并具有更好的可靠性。
横向高压器件由于漏极、栅极、源极都在芯片表面，易于通过内部连接与低压信号电路集成，被广泛应用于高压功率集成电路中。在简单的一维分析下，DMOS器件的比导通电阻(Specific on-resistance,Ron,sp)与器件击穿电压(Breakdown Voltage,BV)存在Ron,sp∝BV2.3～2.6的关系，使得器件在高压应用时，导通电阻急剧上升，这就限制了横向高压DMOS器件在高压功率集成电路中的应用，尤其是在要求低导通损耗和小芯片面积的电路中。为了克服高导通电阻的问题，J.A.APPLES等人提出了RESURF(Reduced SURface Field)降低表面场技术，被广泛应用于高压器件的设计中。除此之外，还有人提出了如Double-RESURF、Triple-RESURFLDMOS器件以及双极型器件IGBT(Insulated-Gate Bipolar Transistor)等概念。基于RESURF耐压原理，我们已经发明了BCD半导体器件及其制造技术(专利号：ZL200810148118.3)，在单晶衬底上实现nLIGBT、nLDMOS、低压NMOS、低压PMOS和低压NPN的单片集成，得到性能优良的高压、高速、低导通损耗的功率器件，由于没有采用外延工艺，芯片具有较低的制造成本，但芯片中的漏电流过大、串扰等问题也无法避免。综合以上因素，笔者提出一种部分埋氧的集成技术，采用离子注入等方式形成埋氧层，成本相对其他SOI工艺而言更低。这种技术可集成横向高压器件、纵向高压器件以及低压器件，且无漏电流与串扰问题，其中纵向高压器件可以是VDMOS、IGBT等，相比横向高压器件而言，具有更低的导通电阻且占用更小的芯片面积。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于解决问题，提供一种可集成功率半导体器件及其制造方法，该技术提供一种无串扰、无漏电、低成本、高功率、低导通损耗的集成方案。
为实现上述发明目的，本发明技术方案如下：
1、一种可集成功率半导体器件，包括集成于同一芯片上的纵向高压器件1、第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8，所述第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件2、高压nLDMOS器件3采用多沟道设计，第二高压pLDMOS器件4采用单沟道设计；
所述纵向高压器件1，包括衬底000，位于衬底000上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于第二导电类型外延层201上表面的场氧介质层301、位于场氧介质层301上表面的金属前介质302、及金属前介质302上方的金属场板523、以及位于场氧介质层301下方等间距排列的第一导电类型场限环101；所述元胞区Cn包括：位于元胞区两侧的第一导电类型第一体区103，以及位于第一导电类型第一体区103中相邻接触的第二导电类型第一发射极或源极接触200和第一导电类型第一发射极或源极接触100，与第二导电类型第一发射极或源极接触200以及第一导电类型第一发射极或源极接触100接触的第一发射极或源极金属500，位于元胞区Cn中间上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401；
所述第一高压pLDMOS器件2，位于第二介质槽312与第二注氧层310构成的隔离区域内，第二注氧层310与第二介质槽312连接构成隔离区域，第二多晶硅填充物407位于第二介质槽312内部，所述第一高压pLDMOS器件2还包括：位于包括第二注氧层310、第二介质槽312与第二多晶硅填充物407的隔离区域内部的第一导电类型第一漂移区122，位于第一导电类型第一漂移区122一侧的第二导电类型第一体区214、位于第一导电类型第一漂移区122另一侧的第一导电类型第一场阻区119，位于第二导电类型第一体区214内部两侧且与第二源极金属517接触的第一导电类型第二源极接触117，位于第一导电类型第二源极接触117之间且与第二源极金属517接触的第二导电类型第二源极接触213，位于第一导电类型第一场阻区119中且与第一漏极金属518接触的第一导电类型第一漏极接触118，位于第一导电类型第一漂移区122上表面的第二栅介质层307、第二栅介质层307上表面的第二栅电极405，位于第一导电类型第一漂移区122上表面且位于第二导电类型第一体区214与第一导电类型第一场阻区119之间的场氧介质层301，以及位于场氧介质层301与第二栅电极405上表面的金属前介质302；
所述高压nLDMOS器件3，位于第三介质槽313与第三注氧层311构成的隔离区域内，第三注氧层311与第三介质槽313连接构成隔离区域，第三多晶硅填充物408位于第三介质槽313内部，所述高压nLDMOS器件3还包括：位于包括第三注氧层311、第三介质槽313与第三多晶硅填充物408的隔离区域内部的第二导电类型漂移区219，位于第二导电类型漂移区219一侧的第一导电类型第二体区121、位于第二导电类型漂移区219另一侧的第二导电类型第一场阻区217，位于第一导电类型第二体区121内部两侧且与第三源极金属519接触的第二导电类型第三源极接触215，位于第二导电类型第三源极接触215之间且与第三源极金属519接触的第一导电类型第三源极接触120，位于第二导电类型第一场阻区217中且与第二漏极金属520接触的第二导电类型第一漏极接触216，位于第二导电类型漂移区219上表面的第三栅介质层308、位于第三栅介质层308上表面的第三栅电极406，位于第二导电类型漂移区219上表面且位于第一导电类型第二体区121与第二导电类型第一场阻区217之间的场氧介质层301，以及位于场氧介质层301与第三栅电极406上表面的金属前介质302；
所述第二高压pLDMOS器件4，位于第四介质槽314与第四注氧层315构成的隔离区域内，第四注氧层315与第四介质槽314连接构成隔离区域，第四多晶硅填充物409位于第四介质槽314内部，所述第二高压pLDMOS器件4还包括：位于包括第四注氧层315、第四介质槽314与第四多晶硅填充物409的隔离区域内部的第一导电类型第二漂移区124，位于第一导电类型第二漂移区124外一侧的第二导电类型第二体区222、位于第一导电类型第二漂移区124内另一侧的第一导电类型第二场阻区128，位于第二导电类型第二体区222内部靠近第一导电类型第二漂移区124一侧且与第四源极金属521接触的第一导电类型第四源极接触126，位于第二导电类型第二体区222内远离第一导电类型第二漂移区124一侧且与第四源极金属521接触的第二导电类型第四源极接触221，位于第一导电类型第二场阻区128中且与第三漏极金属522接触的第一导电类型第二漏极接触127，位于第一导电类型第二漂移区124与第二导电类型第二体区222上表面的第四栅介质层316、位于第四栅介质层316上表面的第四栅电极410，位于第一导电类型第二漂移区124上表面且位于第二导电类型第二体区222与第一导电类型第二场阻区128之间的场氧介质层301，以及位于场氧介质层301与第四栅电极410上表面的金属前介质302；
所述低压NMOS器件5、低压PMOS器件6、低压NPN器件7与低压Diode器件8，均位于第一介质槽309与第一注氧层306构成的隔离区域内，第一注氧层306与第一介质槽309连接构成隔离区域，第一多晶硅填充物404位于第一介质槽309内部。
作为优选方式，所述低压NMOS器件5包括位于第一导电类型第一深阱区115上表面的第五栅介质层304以及第五栅介质层304上表面的第五栅电极402，位于第五栅电极402两侧且在第一导电类型第一深阱区115内的第二导电类型第二漏极接触203与第二导电类型第五源极接触204，与第二导电类型第二漏极接触203接触的第四漏极金属503，与第二导电类型第五源极接触204接触的第五源极金属504，位于第二导电类型第五源极接触204远离第五栅电极402一侧的第一导电类型体接触106，与第一导电类型体接触106接触的第一体电位金属505；
所述低压PMOS器件6，包括位于第一导电类型第一深阱区115内的第二导电类型第一阱区205，位于第二导电类型第一阱区205上表面的第六栅介质层305以及第六栅介质层305上表面的第六栅电极403，分别位于第六栅电极403两侧且在第二导电类型第一阱区205内的第一导电类型第三漏极接触107与第一导电类型第五源极接触108，与第一导电类型第三漏极接触107接触的第五漏极金属506，与第一导电类型第五源极接触108接触的第六源极金属507，位于第一导电类型第五源极接触108远离第六栅电极403一侧的第二导电类型体接触206，与第二导电类型体接触206接触的第二体电位金属508；
所述低压NPN器件7，包括位于第一导电类型第一深阱区115内的第二导电类型第二阱区208，位于第二导电类型第二阱区208一侧的第二导电类型集电极接触209，与第二导电类型集电极接触209接触的第一集电极金属511，位于第二导电类型第二阱区208另一侧的第一导电类型基区110，以及位于第一导电类型基区110内部的第一导电类型基区接触109与第二导电类型第二发射极接触207，与第一导电类型基区接触109接触的第一基极金属509，与第二导电类型第二发射极接触207接触的第一发射极金属510；
所述低压Diode器件8，包括位于第一导电类型第一深阱区115内的第二导电类型阴极区220，位于第二导电类型阴极区220内部的第一导电类型阳极接触113与第二导电类型第一阴极接触212，与第一导电类型阳极接触113接触的阳极金属515，与第二导电类型第一阴极接触212接触的第一阴极金属516。
作为优选方式，第二注氧层310、第三注氧层311、第四注氧层315、第一注氧层306位于第二导电类型外延层201内部。
作为优选方式，所述第一注氧层306、第二注氧层310、第三注氧层311与第四注氧层315位于衬底000内部。
作为优选方式，纵向高压器件1中衬底000与第二导电类型外延层201之间插入第二导电类型场阻层223。
作为优选方式，第一导电类型第一深阱区115位于第一介质槽309与第一注氧层306构成的隔离区域内；或者所述第一导电类型第一深阱区115位于第一介质槽309与第一注氧层306构成的隔离区域外部，并且第一导电类型接触环105位于第一导电类型第一深阱区115的边缘内侧且与接触环金属502接触；
所述第一高压pLDMOS器件2，位于第一导电类型第二深阱区123中，所述第一导电类型第二深阱区123位于第二介质槽312与第二注氧层310构成的隔离区域外部，第一导电类型接触环105位于第一导电类型第二深阱区123的边缘内侧且与接触环金属502接触；
所述高压nLDMOS器件3，位于第一导电类型第三深阱区116中，所述第一导电类型第三深阱区116位于第三介质槽313与第三注氧层311构成的隔离区域外部，第一导电类型接触环105位于第一导电类型第三深阱区116的边缘内侧且与接触环金属502接触；
所述第二高压pLDMOS器件4，位于第一导电类型第四深阱区125中，所述第一导电类型第四深阱区125位于第四介质槽314与第四注氧层315构成的隔离区域外部，第一导电类型接触环105位于第一导电类型第四深阱区125的边缘内侧且与接触环金属502接触。
作为优选方式，所述低压PMOS器件6的第二导电类型第一阱区205，及所述低压NPN器件7中的第二导电类型第二阱区208与第一注氧层306接触。
作为优选方式，衬底000为第一导电类型衬底102或第二导电类型衬底218。
作为优选方式，衬底000为第一导电类型衬底102，所述纵向高压器件1为高压IGBT器件1，所述第一导电类型第一深阱区115位于包括第一介质槽309与第一注氧层306构成的隔离区域外部，并且第一导电类型接触环105位于第一导电类型第一深阱区115的边缘内侧且与接触环金属502接触；
所述高压IGBT器件1还包括位于元胞区Cn之间的肖特基接触元胞Sn，肖特基接触元胞Sn包括位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中间且与第一导电类型第一体区103不接触的第二导电类型第二阴极接触225，与第二导电类型第二阴极接触225相连的第二阴极金属527，隔离肖特基接触元胞Sn与元胞区Cn的金属前介质302。
作为优选方式，衬底000为第二导电类型衬底218，所述低压NMOS器件5包括位于第一介质槽309与第一注氧层306构成的隔离区域内第一导电类型阱区129，位于第一导电类型阱区129上表面的第五栅介质层304以及第五栅介质层304上表面的第五栅电极402，位于第五栅电极402两侧且在第一导电类型阱区129内的第二导电类型第二漏极接触203与第二导电类型第五源极接触204，与第二导电类型第二漏极接触203接触的第四漏极金属503，与第二导电类型第五源极接触204接触的第五源极金属504，位于第二导电类型第五源极接触204远离第五栅电极402一侧的第一导电类型体接触106，与第一导电类型体接触106接触的第一体电位金属505。
2、本发明还提供另外一种可集成功率半导体器件，包括集成于同一芯片上的高压SJ-VDMOS器件1、第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8，所述第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件2、高压nLDMOS器件3采用多沟道设计，第二高压pLDMOS器件4采用单沟道设计；所述第一注氧层306、第二注氧层310、第三注氧层311与第四注氧层315位于第二导电类型衬底218内部；
所述高压SJ-VDMOS器件1包括：第二导电类型衬底218，位于第二导电类型衬底218上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区103，位于第一导电类型第一体区103内部的第一导电类型第一源极接触104，位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第二导电类型外延层201上表面的场氧介质层301，位于场氧介质层301上表面的金属前介质302，位于金属前介质302上方的金属场板523，位于所述高压SJ-VDMOS器件1最外围的第二导电类型截至环224及其上方的截止环金属525，所述元胞区Cn包括：位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第五介质槽317内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中相邻接触的第二导电类型第一源极接触202和第一导电类型第一源极接触104，与第二导电类型第一源极接触202和第一导电类型第一源极接触104接触的第一源极金属501，位于两槽之间且在第二导电类型外延层201上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401；
所述第一高压pLDMOS器件2，位于第二介质槽312与第二注氧层310构成的隔离区域内，第二注氧层310与第二介质槽312连接构成隔离区域，第二多晶硅填充物407位于第二介质槽312内部，所述第一高压pLDMOS器件2还包括：位于包括第二注氧层310、第二介质槽312与第二多晶硅填充物407的隔离区域内部的第一导电类型第一漂移区122，位于第一导电类型第一漂移区122一侧的第二导电类型第一体区214、位于第一导电类型第一漂移区122另一侧的第一导电类型第一场阻区119，位于第二导电类型第一体区214内部两侧且与第二源极金属517接触的第一导电类型第二源极接触117，位于第一导电类型第二源极接触117之间且与第二源极金属517接触的第二导电类型第二源极接触213，位于第一导电类型第一场阻区119中且与第一漏极金属518接触的第一导电类型第一漏极接触118，位于第一导电类型第一漂移区122上表面的第二栅介质层307、第二栅介质层307上表面的第二栅电极405，位于第一导电类型第一漂移区122上表面且位于第二导电类型第一体区214与第一导电类型第一场阻区119之间的场氧介质层301，以及位于场氧介质层301与第二栅电极405上表面的金属前介质302；
所述高压nLDMOS器件3，位于第三介质槽313与第三注氧层311构成的隔离区域内，第三注氧层311与第三介质槽313连接构成隔离区域，第三多晶硅填充物408位于第三介质槽313内部，所述高压nLDMOS器件3还包括：位于包括第三注氧层311、第三介质槽313与第三多晶硅填充物408的隔离区域内部的第二导电类型漂移区219，位于第二导电类型漂移区219一侧的第一导电类型第二体区121、位于第二导电类型漂移区219另一侧的第二导电类型第一场阻区217，位于第一导电类型第二体区121内部两侧且与第三源极金属519接触的第二导电类型第三源极接触215，位于第二导电类型第三源极接触215之间且与第三源极金属519接触的第一导电类型第三源极接触120，位于第二导电类型第一场阻区217中且与第二漏极金属520接触的第二导电类型第一漏极接触216，位于第二导电类型漂移区219上表面的第三栅介质层308、位于第三栅介质层308上表面的第三栅电极406，位于第二导电类型漂移区219上表面且位于第一导电类型第二体区121与第二导电类型第一场阻区217之间的场氧介质层301，以及位于场氧介质层301与第三栅电极406上表面的金属前介质302；
所述第二高压pLDMOS器件4，位于第四介质槽314与第四注氧层315构成的隔离区域内，第四注氧层315与第四介质槽314连接构成隔离区域，第四多晶硅填充物409位于第四介质槽314内部，所述第二高压pLDMOS器件4还包括：位于包括第四注氧层315、第四介质槽314与第四多晶硅填充物409的隔离区域内部的第一导电类型第二漂移区124，位于第一导电类型第二漂移区124外一侧的第二导电类型第二体区222、位于第一导电类型第二漂移区124内另一侧的第一导电类型第二场阻区128，位于第二导电类型第二体区222内部靠近第一导电类型第二漂移区124一侧且与第四源极金属521接触的第一导电类型第四源极接触126，位于第二导电类型第二体区222内远离第一导电类型第二漂移区124一侧且与第四源极金属521接触的第二导电类型第四源极接触221，位于第一导电类型第二场阻区128中且与第三漏极金属522接触的第一导电类型第二漏极接触127，位于第一导电类型第二漂移区124与第二导电类型第二体区222上表面的第四栅介质层316、位于第四栅介质层316上表面的第四栅电极410，位于第一导电类型第二漂移区124上表面且位于第二导电类型第二体区222与第一导电类型第二场阻区128之间的场氧介质层301，以及位于场氧介质层301与第四栅电极410上表面的金属前介质302；
所述低压NMOS器件5、低压PMOS器件6、低压NPN器件7与低压Diode器件8，均位于第一介质槽309与第一注氧层306构成的隔离区域内，第一注氧层306与第一介质槽309连接构成隔离区域，第一多晶硅填充物404位于第一介质槽309内部。
作为优选方式，所述高压SJ-VDMOS器件1还包括：位于元胞区Cn之间的JFET元胞Jn，所述元胞区Jn包括：位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第五介质槽317内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中的第一导电类型第一源极接触104，与第一导电类型第一源极接触104接触的第一源极金属501，位于第一导电类型第一体区103之间的第二导电类型第一源极接触202，与第二导电类型第一源极接触202接触的第七源极金属524，第七源极金属524与第一源极金属501通过金属前介质302隔离。
3、本发明还提供一种可集成功率半导体器件，包括集成于同一芯片上的高压LIGBT器件1、第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8，所述第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件2、高压nLDMOS器件3采用多沟道设计，第二高压pLDMOS器件4采用单沟道设计；
所述高压LIGBT器件1包括：第一导电类型衬底102，位于第一导电类型衬底102上方的第二导电类型外延层201，位于第二导电类型外延层201中一侧的第一导电类型第一体区103，位于第一导电类型第一体区103中两侧的第二导电类型第一发射极接触227，位于第二导电类型第一发射极接触227之间的第一导电类型第一发射极接触114，与第二导电类型第一发射极接触227和第一导电类型第一发射极接触114接触的第一发射极金属528，位于第一导电类型第一体区103与第二导电类型外延层201上表面的第二栅介质层307，位于第二栅介质层307的第二栅电极405，位于第二导电类型外延层201中另一侧的第二导电类型第二场阻区226，位于第二导电类型第二场阻区226内部的第一导电类型第一集电极接触131，第一导电类型第一集电极接触131与其上方的第三集电极金属526接触，位于第二导电类型外延层201上表面且介于第一导电类型第一体区103与第二导电类型第二场阻区226之间的场氧介质层301，位于场氧介质层301与第二栅电极405之上隔离第一发射极金属528与第二栅电极405的金属前介质302；
所述第一高压pLDMOS器件2，位于第一导电类型第二深阱区123中，第一导电类型接触环105位于第一导电类型第二深阱区123的边缘内侧且与接触环金属502接触，第二介质槽312及位于第二介质槽312内部的第二多晶硅填充物407位于第一导电类型接触环105内侧，第二注氧层310位于第一导电类型第二深阱区123底部且与第二介质槽312连接构成隔离区域，所述第一高压pLDMOS器件2还包括：位于包括第二注氧层310、第二介质槽312与第二多晶硅填充物407的隔离区域内部的第一导电类型第一漂移区122，位于第一导电类型第一漂移区122一侧的第二导电类型第一体区214、位于第一导电类型第一漂移区122另一侧的第一导电类型第一场阻区119，位于第二导电类型第一体区214内部两侧且与第二源极金属517接触的第一导电类型第二源极接触117，位于第一导电类型第二源极接触117之间且与第二源极金属517接触的第二导电类型第二源极接触213，位于第一导电类型第一场阻区119中且与第一漏极金属518接触的第一导电类型第一漏极接触118，位于第一导电类型第一漂移区122上表面的第二栅介质层307、位于第二栅介质层307上表面的第二栅电极405，位于第一导电类型第一漂移区122上表面且位于第二导电类型第一体区214与第一导电类型第一场阻区119之间的场氧介质层301，以及位于场氧介质层301与第二栅电极405上表面的金属前介质302；
所述高压nLDMOS器件3，位于第一导电类型第三深阱区116中，第一导电类型接触环105位于第一导电类型第三深阱区116的边缘内侧且与接触环金属502接触，第三介质槽313及位于第三介质槽313内部的第三多晶硅填充物408位于第一导电类型接触环105内侧，第三注氧层311位于第一导电类型第三深阱区116底部且与第三介质槽313连接构成隔离区域，所述高压nLDMOS器件3还包括：位于包括第三注氧层311、第三介质槽313与第三多晶硅填充物408的隔离区域内部的第二导电类型漂移区219，位于第二导电类型漂移区219一侧的第一导电类型第二体区121、位于第二导电类型漂移区219另一侧的第二导电类型第一场阻区217，位于第一导电类型第二体区121内部两侧且与第三源极金属519接触的第二导电类型第三源极接触215，位于第二导电类型第三源极接触215之间且与第三源极金属519接触的第一导电类型第三源极接触120，位于第二导电类型第一场阻区217中且与第二漏极金属520接触的第二导电类型第一漏极接触216，位于第二导电类型漂移区219上表面的第三栅介质层308、位于第三栅介质层308上表面的第三栅电极406，位于第二导电类型漂移区219上表面且位于第一导电类型第二体区121与第二导电类型第一场阻区217之间的场氧介质层301，以及位于场氧介质层301与第三栅电极406上表面的金属前介质302；
所述第二高压pLDMOS器件4，位于第一导电类型第四深阱区125中，第一导电类型接触环105位于第一导电类型第四深阱区125的边缘内侧且与接触环金属502接触，第四介质槽314及位于第四介质槽314内部的第四多晶硅填充物409位于第一导电类型接触环105内侧，第四注氧层315位于第一导电类型第四深阱区125底部且与第四介质槽314连接构成隔离区域，所述第二高压pLDMOS器件4还包括：位于包括第四注氧层315、第四介质槽314与第四多晶硅填充物409的隔离区域内部的第一导电类型第二漂移区124，位于第一导电类型第二漂移区124外一侧的第二导电类型第二体区222、位于第一导电类型第二漂移区124内另一侧的第一导电类型第二场阻区128，位于第二导电类型第二体区222内部靠近第一导电类型第二漂移区124一侧且与第四源极金属521接触的第一导电类型第四源极接触126，位于第二导电类型第二体区222内远离第一导电类型第二漂移区124一侧且与第四源极金属521接触的第二导电类型第四源极接触221，位于第一导电类型第二场阻区128中且与第三漏极金属522接触的第一导电类型第二漏极接触127，位于第一导电类型第二漂移区124与第二导电类型第二体区222上表面的第四栅介质层316、位于第四栅介质层316上表面的第四栅电极410，位于第一导电类型第二漂移区124上表面且位于第二导电类型第二体区222与第一导电类型第二场阻区128之间的场氧介质层301，以及位于场氧介质层301与第四栅电极410上表面的金属前介质302；
所述低压NMOS器件5、低压PMOS器件6、低压NPN器件7与低压Diode器件8，均位于第一导电类型第一深阱区115中，第一导电类型接触环105位于第一导电类型第一深阱区115的边缘内侧且与接触环金属502接触，第一介质槽309及位于第一介质槽309内部的第一多晶硅填充物404位于第一导电类型接触环105内侧，第一注氧层306位于第一导电类型第一深阱区115底部且与第一介质槽309连接构成隔离区域；
所述低压NMOS器件5包括位于第一导电类型第一深阱区115上表面的第五栅介质层304以及第五栅介质层304上表面的第五栅电极402，位于第五栅电极402两侧且在第一导电类型第一深阱区115内的第二导电类型第二漏极接触203与第二导电类型第五源极接触204，与第二导电类型第二漏极接触203接触的第四漏极金属503，与第二导电类型第五源极接触204接触的第五源极金属504，位于第二导电类型第五源极接触204远离第五栅电极402一侧的第一导电类型体接触106，与第一导电类型体接触106接触的第一体电位金属505；
所述低压PMOS器件6，包括位于第一导电类型第一深阱区115内的第二导电类型第一阱区205，位于第二导电类型第一阱区205上表面的第六栅介质层305以及第六栅介质层305上表面的第六栅电极403，分别位于第六栅电极403两侧且在第二导电类型第一阱区205内的第一导电类型第三漏极接触107与第一导电类型第五源极接触108，与第一导电类型第三漏极接触107接触的第五漏极金属506，与第一导电类型第五源极接触108接触的第六源极金属507，位于第一导电类型第五源极接触108远离第六栅电极403一侧的第二导电类型体接触206，第二导电类型体接触206接触的第二体电位金属508；
所述低压NPN器件7，包括位于第一导电类型第一深阱区115内的第二导电类型第二阱区208，位于第二导电类型第二阱区208一侧的第二导电类型集电极接触209，与第二导电类型集电极接触209接触的第一集电极金属511，位于第二导电类型第二阱区208另一侧的第一导电类型基区110，以及位于第一导电类型基区110内部的第一导电类型基区接触109与第二导电类型第二发射极接触207，与第一导电类型基区接触109接触的第一基极金属509，与第二导电类型第二发射极接触207接触的第一发射极金属510；
所述低压Diode器件8，包括位于第一导电类型第一深阱区115内的第二导电类型阴极区220，位于第二导电类型阴极区220内部的第一导电类型阳极接触113与第二导电类型第一阴极接触212，与第一导电类型阳极接触113接触的阳极金属515，与第二导电类型第一阴极接触212接触的第一阴极金属516。
4、本发明还提供一种可集成功率半导体器件，包括集成于同一芯片上的纵向高压器件1、低压NMOS器件5、低压PMOS器件6、低压NPN器件7、低压PNP器件9和低压Diode器件8；
所述低压NMOS器件5、低压PMOS器件6、低压NPN器件7、低压PNP器件9与低压Diode器件8，均位于第一导电类型第一深阱区115中，第一导电类型接触环105位于第一导电类型第一深阱区115的边缘内侧且与接触环金属502接触，第一介质槽309位于第一导电类型接触环105内侧，第一注氧层306位于第一导电类型第一深阱区115内部且与第一介质槽309连接构成隔离区域，所述低压NMOS器件5、低压PMOS器件6、低压NPN器件7、低压PNP器件9与低压Diode器件8通过第一介质槽309相互隔离；
所述低压NMOS器件5，包括位于第一导电类型第一深阱区115上表面的第五栅介质层304以及第五栅介质层304上表面的第五栅电极402，位于第五栅电极402两侧且在第一导电类型第一深阱区115内的第二导电类型第二漏极接触203与第二导电类型第五源极接触204，与第二导电类型第二漏极接触203接触的第四漏极金属503，与第二导电类型第五源极接触204接触的第五源极金属504，位于第二导电类型第五源极接触204远离第五栅电极402一侧的第一导电类型体接触106，与第一导电类型体接触106接触的第一体电位金属505；
所述低压PMOS器件6，包括位于第一导电类型第一深阱区115内的第二导电类型第一阱区205，位于第二导电类型第一阱区205上表面的第六栅介质层305以及第六栅介质层305上表面的第六栅电极403，分别位于第六栅电极403两侧且在第二导电类型第一阱区205内的第一导电类型第三漏极接触107与第一导电类型第五源极接触108，与第一导电类型第三漏极接触107接触的第五漏极金属506，与第一导电类型第五源极接触108接触的第六源极金属507，位于第一导电类型第五源极接触108远离第六栅电极403一侧的第二导电类型体接触206，第二导电类型体接触206接触的第二体电位金属508；
所述低压NPN器件7，包括位于第一导电类型第一深阱区115内的第二导电类型第二阱区208，位于第二导电类型第二阱区208一侧的第二导电类型集电极接触209，与第二导电类型集电极接触209接触的第一集电极金属511，位于第二导电类型第二阱区208另一侧的第一导电类型基区110，以及位于第一导电类型基区110内部的第一导电类型基区接触109与第二导电类型第二发射极接触207，与第一导电类型基区接触109接触的第一基极金属509，与第二导电类型第二发射极接触207接触的第一发射极金属510；
所述低压PNP器件9，包括位于第一导电类型第一深阱区115内的第一导电类型第二集电极接触112，与第一导电类型第二集电极接触112接触的第二集电极金属514，位于第一导电类型第一深阱区115内的第二导电类型基区210，以及位于第二导电类型基区210内部的第二导电类型基区接触211与第一导电类型第二发射极接触111，与第二导电类型基区接触211接触的第二基极金属513，与第一导电类型第二发射极接触111接触的第二发射极金属512；
所述低压Diode器件8，包括位于第一导电类型第一深阱区115内的第二导电类型阴极区220，位于第二导电类型阴极区220内部的第一导电类型阳极接触113与第二导电类型第一阴极接触212，与第一导电类型阳极接触113接触的阳极金属515，与第二导电类型第一阴极接触212接触的第一阴极金属516。
作为优选方式，纵向高压器件1中衬底000与第二导电类型外延层201之间插入第二导电类型场阻层223。
作为优选方式，所述纵向高压器件1，包括衬底000，位于衬底000上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于第二导电类型外延层201上表面的场氧介质层301、位于场氧介质层301上表面的金属前介质302、及金属前介质302上方的金属场板523、以及位于场氧介质层301下方等间距排列的第一导电类型场限环101；所述元胞区Cn包括：位于元胞区两侧的第一导电类型第一体区103，以及位于第一导电类型第一体区103中相邻接触的第二导电类型第一发射极或源极接触200和第一导电类型第一发射极或源极接触100，与第二导电类型第一发射极或源极接触200以及第一导电类型第一发射极或源极接触100接触的第一发射极或源极金属500，位于元胞区Cn中间上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401。
作为优选方式，衬底000为第一导电类型衬底102或第二导电类型衬底218。
作为优选方式，衬底000为第二导电类型衬底218，纵向高压器件1为高压SJ-VDMOS器件，所述高压SJ-VDMOS器件1包括：第二导电类型衬底218，位于第二导电类型衬底218上方的第二导电类型外延层201，位于第二导电类型外延层201中紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区103，位于第一导电类型第一体区103内部的第一导电类型第一源极接触104，位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第二导电类型外延层201上表面的场氧介质层301，位于场氧介质层301上表面的金属前介质302，位于金属前介质302上方的金属场板523，位于所述高压SJ-VDMOS器件1最外围的第二导电类型截至环224及其上方的截止环金属525，所述元胞区Cn包括：位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第五介质槽317内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中相邻接触的第二导电类型第一源极接触202和第一导电类型第一源极接触104，与第二导电类型第一源极接触202和第一导电类型第一源极接触104接触的第一源极金属501，位于两槽之间且在第二导电类型外延层201上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401。
作为优选方式，衬底000为第二导电类型衬底218，纵向高压器件1为高压SJ-VDMOS器件1，所述高压SJ-VDMOS器件1包括：第二导电类型衬底218，位于第二导电类型衬底218上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区103，位于第一导电类型第一体区103内部的第一导电类型第一源极接触104，位于第二导电类型外延层201中的第一导电类型超结条130，位于第二导电类型外延层201上表面的金属前介质302，位于金属前介质302上方的金属场板523，位于所述高压SJ-VDMOS器件1最外围的第二导电类型截至环224及其上方的截止环金属525，所述元胞区Cn包括：位于第二导电类型外延层201的第一导电类型超结条130，位于第一导电类型超结条130内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中相邻接触的第二导电类型第一源极接触202和第一导电类型第一源极接触104，与第二导电类型第一源极接触202和第一导电类型第一源极接触104接触的第一源极金属501，位于两第一导电类型超结条130之间且在第二导电类型外延层201上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401。
作为优选方式，衬底000为第二导电类型衬底218，所述高压SJ-VDMOS器件1还包括位于元胞区Cn之间的JFET元胞Jn，所述元胞区Jn包括：位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第一导电类型超结条130，位于第一导电类型超结条130内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中的第一导电类型第一源极接触104，与第一导电类型第一源极接触104接触的第一源极金属501，位于第一导电类型第一体区103之间的第二导电类型第一源极接触202，与第二导电类型第一源极接触202接触的第七源极金属524，第七源极金属524与第一源极金属501通过金属前介质302隔离。
作为优选方式，衬底000为第一导电类型衬底102，纵向高压器件为高压SJ-IGBT器件1，所述高压SJ-IGBT器件1包括：第一导电类型衬底102，位于第一导电类型衬底102上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区103，位于第一导电类型第一体区103内部的第一导电类型第一发射极接触114，位于第二导电类型外延层201中的第一导电类型超结条130，位于第二导电类型外延层201上表面的金属前介质302，位于金属前介质302上方的金属场板523，位于所述高压SJ-IGBT器件1最外围的第二导电类型截至环224及其上方的截止环金属525，所述元胞区Cn包括：位于第二导电类型外延层201的第一导电类型超结条130，位于第一导电类型超结条130内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中相邻接触的第二导电类型第一发射极接触227和第一导电类型第一发射极接触114，与第二导电类型第一发射极接触227和第一导电类型第一发射极接触114接触的第一发射极金属528，位于第一导电类型超结条130之间且在第二导电类型外延层201上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401。
5、为实现上述发明目的，本发明还提供一种可集成功率半导体器件的制造方法，包括以下步骤：
第一步，采用衬底000；
第二步，采用光刻和离子注入工艺，在衬底000中注入一定数量的氧离子；
第三步，退火形成第一注氧层306、第二注氧层310、第三注氧层311；
第四步，外延形成第二导电类型外延层201；
第五步，采用深槽刻蚀工艺形成介质槽，通过热生长的方式在槽侧壁生长氧化层，淀积多晶硅以填充介质槽剩余空隙；
第六步，采用光刻、刻蚀、离子注入和退火等工艺，在第二导电类型外延层201上形成第一导电类型第一深阱区115，第一导电类型第一漂移区122，第二导电类型漂移区219；
第七步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成场氧介质层301；
第八步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型第一体区103、第一导电类型场限环101，第二导电类型第一阱区205，第二导电类型第二阱区208，第一导电类型基区110，第二导电类型阴极区220，第二导电类型第一体区214，第一导电类型第一场阻区119，第一导电类型第二体区121，第二导电类型第一场阻区217；
第九步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成栅介质层，淀积多晶硅，通过光刻形成栅电极；
第十步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型接触与第二导电类型接触；
第十一步，淀积金属前介质302，打孔后淀积金属层。
6、本发明还提供一种可集成功率半导体器件的制造方法，包括以下步骤：
第一步，采用第二导电类型外延层201；
第二步，采用光刻、刻蚀、离子注入和退火等工艺，在第二导电类型外延层201上形成第一导电类型第一深阱区115，第一导电类型第二深阱区123，第一导电类型第一漂移区122；
第三步，采用光刻和离子注入工艺，在第一导电类型第一深阱区115、第一导电类型第二深阱区123、第一导电类型第一漂移区122注入一定数量的氧离子；
第四步，退火形成第一注氧层306、第二注氧层310、第三注氧层311；
第五步，采用深槽刻蚀工艺形成介质槽，通过热生长的方式在槽侧壁生长氧化层，淀积多晶硅以填充介质槽剩余空隙；
第六步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型第一体区103、第一导电类型场限环101、第二导电类型第一阱区205，第二导电类型第二阱区208，第一导电类型基区110，第二导电类型阴极区220，第二导电类型第一体区214，第一导电类型第一场阻区119，第一导电类型第二体区121，第二导电类型第一场阻区217；
第七步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成场氧介质层301；
第八步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成栅介质层，淀积多晶硅，通过光刻形成栅电极；
第九步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型接触与第二导电类型接触；
第十步，淀积金属前介质302，打孔后淀积金属层；
第十一步，背面注入形成衬底000。
7、本发明还提供一种可集成功率半导体器件的制造方法，包括以下步骤：
第一步，采用第二导电类型衬底218；
第二步，采用光刻和离子注入工艺，在第二导电类型衬底218中注入一定数量的氧离子；
第三步，退火形成第一注氧层306、第二注氧层310、第三注氧层311；
第四步，外延形成第二导电类型外延层201；
第五步，采用深槽刻蚀工艺形成介质槽，通过热生长的方式在槽侧壁生长氧化层，淀积多晶硅以填充介质槽剩余空隙；
第六步，采用光刻、刻蚀、离子注入和退火等工艺，，在第二导电类型外延层201上形成第一导电类型第一深阱区115，第一导电类型第一漂移区122，第二导电类型漂移区219；
第七步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成场氧介质层301；
第八步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型第一体区103以及第二导电类型第一阱区205，第二导电类型第二阱区208，第一导电类型基区110，第二导电类型阴极区220，第二导电类型第一体区214，第一导电类型第一场阻区119，第一导电类型第二体区121，第二导电类型第一场阻区217；
第九步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成栅介质层，淀积多晶硅，通过光刻形成栅电极；
第十步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型接触与第二导电类型接触；
第十一步，淀积金属前介质302，打孔后淀积金属层。
本发明的有益效果为：本发明提出一种部分埋氧的集成技术，采用离子注入等方式形成埋氧层，成本相对其他SOI工艺而言更低。这种技术可集成横向高压器件、纵向高压器件以及低压器件，且无漏电流与串扰问题，其中纵向高压器件可以是VDMOS、IGBT等，相比横向高压器件而言，具有更低的导通电阻且占用更小的芯片面积。
附图说明
图1是本发明实施例1提供的可集成功率半导体器件的结构示意图。
图2是本发明实施例2提供的可集成功率半导体器件的结构示意图。
图3是本发明实施例3提供的可集成功率半导体器件的结构示意图。
图4是本发明实施例4提供的可集成功率半导体器件的结构示意图。
图5是本发明实施例5提供的可集成功率半导体器件的结构示意图。
图6是本发明实施例6提供的可集成功率半导体器件的结构示意图。
图7是本发明实施例7提供的可集成功率半导体器件的结构示意图。
图8是本发明实施例8提供的可集成功率半导体器件的结构示意图。
图9是本发明实施例9提供的可集成功率半导体器件的结构示意图。
图10是本发明实施例10提供的可集成功率半导体器件的结构示意图。
图11是本发明实施例11提供的可集成功率半导体器件的结构示意图。
图12是本发明实施例12提供的可集成功率半导体器件的结构示意图。
图13是本发明实施例13提供的可集成功率半导体器件的结构示意图。
图14是本发明实施例14提供的可集成功率半导体器件的结构示意图。
图15是本发明实施例15提供的可集成功率半导体器件的结构示意图。
图16是本发明实施例16提供的可集成功率半导体器件的结构示意图。
图17是本发明实施例2提供的可集成功率半导体器件的工艺流程图。
图18是本发明实施例4提供的可集成功率半导体器件的工艺流程图。
图19是本发明实施例8提供的可集成功率半导体器件的工艺流程图。
其中，000为衬底，1为纵向高压器件、2为第一高压pLDMOS器件、3为高压nLDMOS器件、4为第二高压pLDMOS器件、5为低压NMOS器件、6为低压PMOS器件、7为低压NPN器件、8为低压Diode器件、9为低压PNP器件，100为第一导电类型第一发射极或源极接触，101为第一导电类型场限环，102为第一导电类型衬底，103为第一导电类型第一体区，104为第一导电类型第一源极接触，105为第一导电类型接触环，106为第一导电类型体接触，107为第一导电类型第三漏极接触，108为第一导电类型第五源极接触，109为第一导电类型基区接触，110为第一导电类型基区，111为第一导电类型第二发射极接触，112为第一导电类型第二集电极接触，113为第一导电类型阳极接触，114为第一导电类型第一发射极接触，115为第一导电类型第一深阱区，116为第一导电类型第三深阱区，117为第一导电类型第二源极接触，118为第一导电类型第一漏极接触，119为第一导电类型第一场阻区，120为第一导电类型第三源极接触，121为第一导电类型第二体区，122为第一导电类型第一漂移区，123为第一导电类型第二深阱区，124为第一导电类型第二漂移区，125为第一导电类型第四深阱区，126为第一导电类型第四源极接触，127为第一导电类型第二漏极接触，128为第一导电类型第二场阻区，129为第一导电类型阱区，130为第一导电类型超结条，131为第一导电类型第一集电极接触；
200为第二导电类型第一发射极或源极接触，201为第二导电类型外延层，202为第二导电类型第一源极接触，203为第二导电类型第二漏极接触，204为第二导电类型第五源极接触，205为第二导电类型第一阱区，206为第二导电类型体接触，207为第二导电类型第二发射极接触，208为第二导电类型第二阱区，209为第二导电类型集电极接触，210为第二导电类型基区，211为第二导电类型基区接触，212为第二导电类型第一阴极接触，213为第二导电类型第二源极接触，214为第二导电类型第一体区，215为第二导电类型第三源极接触，216为第二导电类型第一漏极接触，217为第二导电类型第一场阻区，218为第二导电类型衬底，219为第二导电类型漂移区，220为第二导电类型阴极区，221为第二导电类型第四源极接触，222为第二导电类型第二体区，223为第二导电类型场阻层，224为第二导电类型截至环，225为第二导电类型第二阴极接触，226为第二导电类型第二场阻区，227为第二导电类型第一发射极接触；
301为场氧介质层，302为金属前介质，303为第一栅介质层，304为第五栅介质层，305为第六栅介质层，306为第一注氧层，307为第二栅介质层，308为第三栅介质层，309为第一介质槽，310为第二注氧层，311为第三注氧层，312为第二介质槽，313为第三介质槽，314为第四介质槽，315为第四注氧层，316为第四栅介质层，317为第五介质槽；
401为第一栅电极，402为第五栅电极，403为第六栅电极，404为第一多晶硅填充物，405为第二栅电极，406为第三栅电极，407为第二多晶硅填充物，408为第三多晶硅填充物，409为第四多晶硅填充物，410为第四栅电极，411为第五多晶硅填充物；
500为第一发射极或源极金属，501为第一源极金属，502为接触环金属，503为第四漏极金属，504为第五源极金属，505为第一体电位金属，506为第五漏极金属，507为第六源极金属，508为第二体电位金属，509为第一基极金属，第510为一发射极金属，511为第一集电极金属，512为第二发射极金属，513为第二基极金属，514为第二集电极金属，515为阳极金属，516为第一阴极金属，517为第二源极金属，518为第一漏极金属，519为第三源极金属，520为第二漏极金属，521为第四源极金属，522为第三漏极金属，523为金属场板，524为第七源极金属，525为截止环金属，526为第三集电极金属，527为第二阴极金属，528为第一发射极金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，一种可集成功率半导体器件，包括集成于同一芯片上的纵向高压器件1、第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8，所述第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件2、高压nLDMOS器件3采用多沟道设计，第二高压pLDMOS器件4采用单沟道设计；
所述纵向高压器件1，包括衬底000，位于衬底000上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于第二导电类型外延层201上表面的场氧介质层301、位于场氧介质层301上表面的金属前介质302、及金属前介质302上方的金属场板523、以及位于场氧介质层301下方等间距排列的第一导电类型场限环101；所述元胞区Cn包括：位于元胞区两侧的第一导电类型第一体区103，以及位于第一导电类型第一体区103中相邻接触的第二导电类型第一发射极或源极接触200和第一导电类型第一发射极或源极接触100，与第二导电类型第一发射极或源极接触200以及第一导电类型第一发射极或源极接触100接触的第一发射极或源极金属500，位于元胞区Cn中间上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401；
所述第一高压pLDMOS器件2，位于第二介质槽312与第二注氧层310构成的隔离区域内，第二注氧层310与第二介质槽312连接构成隔离区域，第二多晶硅填充物407位于第二介质槽312内部，所述第一高压pLDMOS器件2还包括：位于包括第二注氧层310、第二介质槽312与第二多晶硅填充物407的隔离区域内部的第一导电类型第一漂移区122，位于第一导电类型第一漂移区122一侧的第二导电类型第一体区214、位于第一导电类型第一漂移区122另一侧的第一导电类型第一场阻区119，位于第二导电类型第一体区214内部两侧且与第二源极金属517接触的第一导电类型第二源极接触117，位于第一导电类型第二源极接触117之间且与第二源极金属517接触的第二导电类型第二源极接触213，位于第一导电类型第一场阻区119中且与第一漏极金属518接触的第一导电类型第一漏极接触118，位于第一导电类型第一漂移区122上表面的第二栅介质层307、第二栅介质层307上表面的第二栅电极405，位于第一导电类型第一漂移区122上表面且位于第二导电类型第一体区214与第一导电类型第一场阻区119之间的场氧介质层301，以及位于场氧介质层301与第二栅电极405上表面的金属前介质302；
所述高压nLDMOS器件3，位于第三介质槽313与第三注氧层311构成的隔离区域内，第三注氧层311与第三介质槽313连接构成隔离区域，第三多晶硅填充物408位于第三介质槽313内部，所述高压nLDMOS器件3还包括：位于包括第三注氧层311、第三介质槽313与第三多晶硅填充物408的隔离区域内部的第二导电类型漂移区219，位于第二导电类型漂移区219一侧的第一导电类型第二体区121、位于第二导电类型漂移区219另一侧的第二导电类型第一场阻区217，位于第一导电类型第二体区121内部两侧且与第三源极金属519接触的第二导电类型第三源极接触215，位于第二导电类型第三源极接触215之间且与第三源极金属519接触的第一导电类型第三源极接触120，位于第二导电类型第一场阻区217中且与第二漏极金属520接触的第二导电类型第一漏极接触216，位于第二导电类型漂移区219上表面的第三栅介质层308、位于第三栅介质层308上表面的第三栅电极406，位于第二导电类型漂移区219上表面且位于第一导电类型第二体区121与第二导电类型第一场阻区217之间的场氧介质层301，以及位于场氧介质层301与第三栅电极406上表面的金属前介质302；
所述第二高压pLDMOS器件4，位于第四介质槽314与第四注氧层315构成的隔离区域内，第四注氧层315与第四介质槽314连接构成隔离区域，第四多晶硅填充物409位于第四介质槽314内部，所述第二高压pLDMOS器件4还包括：位于包括第四注氧层315、第四介质槽314与第四多晶硅填充物409的隔离区域内部的第一导电类型第二漂移区124，位于第一导电类型第二漂移区124外一侧的第二导电类型第二体区222、位于第一导电类型第二漂移区124内另一侧的第一导电类型第二场阻区128，位于第二导电类型第二体区222内部靠近第一导电类型第二漂移区124一侧且与第四源极金属521接触的第一导电类型第四源极接触126，位于第二导电类型第二体区222内远离第一导电类型第二漂移区124一侧且与第四源极金属521接触的第二导电类型第四源极接触221，位于第一导电类型第二场阻区128中且与第三漏极金属522接触的第一导电类型第二漏极接触127，位于第一导电类型第二漂移区124与第二导电类型第二体区222上表面的第四栅介质层316、位于第四栅介质层316上表面的第四栅电极410，位于第一导电类型第二漂移区124上表面且位于第二导电类型第二体区222与第一导电类型第二场阻区128之间的场氧介质层301，以及位于场氧介质层301与第四栅电极410上表面的金属前介质302；
所述低压NMOS器件5、低压PMOS器件6、低压NPN器件7与低压Diode器件8，均位于第一介质槽309与第一注氧层306构成的隔离区域内，第一注氧层306与第一介质槽309连接构成隔离区域，第一多晶硅填充物404位于第一介质槽309内部。
所述低压NMOS器件5包括位于第一导电类型第一深阱区115上表面的第五栅介质层304以及第五栅介质层304上表面的第五栅电极402，位于第五栅电极402两侧且在第一导电类型第一深阱区115内的第二导电类型第二漏极接触203与第二导电类型第五源极接触204，与第二导电类型第二漏极接触203接触的第四漏极金属503，与第二导电类型第五源极接触204接触的第五源极金属504，位于第二导电类型第五源极接触204远离第五栅电极402一侧的第一导电类型体接触106，与第一导电类型体接触106接触的第一体电位金属505；
所述低压PMOS器件6，包括位于第一导电类型第一深阱区115内的第二导电类型第一阱区205，位于第二导电类型第一阱区205上表面的第六栅介质层305以及第六栅介质层305上表面的第六栅电极403，分别位于第六栅电极403两侧且在第二导电类型第一阱区205内的第一导电类型第三漏极接触107与第一导电类型第五源极接触108，与第一导电类型第三漏极接触107接触的第五漏极金属506，与第一导电类型第五源极接触108接触的第六源极金属507，位于第一导电类型第五源极接触108远离第六栅电极403一侧的第二导电类型体接触206，第二导电类型体接触206接触的第二体电位金属508；
所述低压NPN器件7，包括位于第一导电类型第一深阱区115内的第二导电类型第二阱区208，位于第二导电类型第二阱区208一侧的第二导电类型集电极接触209，与第二导电类型集电极接触209接触的第一集电极金属511，位于第二导电类型第二阱区208另一侧的第一导电类型基区110，以及位于第一导电类型基区110内部的第一导电类型基区接触109与第二导电类型第二发射极接触207，与第一导电类型基区接触109接触的第一基极金属509，与第二导电类型第二发射极接触207接触的第一发射极金属510；
所述低压Diode器件8，包括位于第一导电类型第一深阱区115内的第二导电类型阴极区220，位于第二导电类型阴极区220内部的第一导电类型阳极接触113与第二导电类型第一阴极接触212，与第一导电类型阳极接触113接触的阳极金属515，与第二导电类型第一阴极接触212接触的第一阴极金属516。
第二注氧层310、第三注氧层311、第四注氧层315、第一注氧层306位于第二导电类型外延层201内部。
衬底000为第一导电类型衬底102或第二导电类型衬底218。
实施例2
如图2所示，本实施例和实施例1的区别在于：所述第一注氧层306、第二注氧层310、第三注氧层311与第四注氧层315位于衬底000内部。
如图17所示，本实施例的可集成功率半导体器件的制造方法，包括以下步骤：
第一步，采用衬底000；
第二步，采用光刻和离子注入工艺，在衬底000中注入一定数量的氧离子；
第三步，退火形成第一注氧层306、第二注氧层310、第三注氧层311；
第四步，外延形成第二导电类型外延层201；
第五步，采用深槽刻蚀工艺形成介质槽，通过热生长的方式在槽侧壁生长氧化层，淀积多晶硅以填充介质槽剩余空隙；
第六步，采用光刻、刻蚀、离子注入和退火等工艺，在第二导电类型外延层201上形成第一导电类型第一深阱区115，第一导电类型第一漂移区122，第二导电类型漂移区219；
第七步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成场氧介质层301；
第八步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型第一体区103、第一导电类型场限环101，第二导电类型第一阱区205，第二导电类型第二阱区208，第一导电类型基区110，第二导电类型阴极区220，第二导电类型第一体区214，第一导电类型第一场阻区119，第一导电类型第二体区121，第二导电类型第一场阻区217；
第九步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成栅介质层，淀积多晶硅，通过光刻形成栅电极；
第十步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型接触与第二导电类型接触；
第十一步，淀积金属前介质302，打孔后淀积金属层。图17.
实施例3
如图3所示，本实施例和实施例2的区别在于：纵向高压器件1中衬底000与第二导电类型外延层201之间插入第二导电类型场阻层223。
实施例4
如图4所示，本实施例和实施例1的区别在于：第一导电类型第一深阱区115位于第一介质槽309与第一注氧层306构成的隔离区域内；或者所述第一导电类型第一深阱区115位于第一介质槽309与第一注氧层306构成的隔离区域外部，并且第一导电类型接触环105位于第一导电类型第一深阱区115的边缘内侧且与接触环金属502接触；
所述第一高压pLDMOS器件2，位于第一导电类型第二深阱区123中，所述第一导电类型第二深阱区123位于第二介质槽312与第二注氧层310构成的隔离区域外部，第一导电类型接触环105位于第一导电类型第二深阱区123的边缘内侧且与接触环金属502接触；
所述高压nLDMOS器件3，位于第一导电类型第三深阱区116中，所述第一导电类型第三深阱区116位于第三介质槽313与第三注氧层311构成的隔离区域外部，第一导电类型接触环105位于第一导电类型第三深阱区116的边缘内侧且与接触环金属502接触；
所述第二高压pLDMOS器件4，位于第一导电类型第四深阱区125中，所述第一导电类型第四深阱区125位于第四介质槽314与第四注氧层315构成的隔离区域外部，第一导电类型接触环105位于第一导电类型第四深阱区125的边缘内侧且与接触环金属502接触。
如图18所示，本实施例还提供一种所述的可集成功率半导体器件的制造方法，包括以下步骤：
第一步，采用第二导电类型外延层201；
第二步，采用光刻、刻蚀、离子注入和退火等工艺，在第二导电类型外延层201上形成第一导电类型第一深阱区115，第一导电类型第二深阱区123，第一导电类型第一漂移区122；
第三步，采用光刻和离子注入工艺，在第一导电类型第一深阱区115、第一导电类型第二深阱区123、第一导电类型第一漂移区122注入一定数量的氧离子；
第四步，退火形成第一注氧层306、第二注氧层310、第三注氧层311；
第五步，采用深槽刻蚀工艺形成介质槽，通过热生长的方式在槽侧壁生长氧化层，淀积多晶硅以填充介质槽剩余空隙；
第六步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型第一体区103、第一导电类型场限环101、第二导电类型第一阱区205，第二导电类型第二阱区208，第一导电类型基区110，第二导电类型阴极区220，第二导电类型第一体区214，第一导电类型第一场阻区119，第一导电类型第二体区121，第二导电类型第一场阻区217；
第七步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成场氧介质层301；
第八步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成栅介质层，淀积多晶硅，通过光刻形成栅电极；
第九步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型接触与第二导电类型接触；
第十步，淀积金属前介质302，打孔后淀积金属层；
第十一步，背面注入形成衬底000。
实施例5
如图5所示，本实施例和实施例4的区别在于：所述低压PMOS器件6的第二导电类型第一阱区205，及所述低压NPN器件7中的第二导电类型第二阱区208与第一注氧层306接触。
实施例6
如图6所示，本实施例和实施例4的区别在于：衬底000为第一导电类型衬底102，所述纵向高压器件1为高压IGBT器件1，所述第一导电类型第一深阱区115位于包括第一介质槽309与第一注氧层306构成的隔离区域外部，并且第一导电类型接触环105位于第一导电类型第一深阱区115的边缘内侧且与接触环金属502接触；
所述高压IGBT器件1还包括位于元胞区Cn之间的肖特基接触元胞Sn，肖特基接触元胞Sn包括位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中间且与第一导电类型第一体区103不接触的第二导电类型第二阴极接触225，与第二导电类型第二阴极接触225相连的第二阴极金属527，隔离肖特基接触元胞Sn与元胞区Cn的金属前介质302。
实施例7
如图7所示，本实施例和实施例1的区别在于：衬底000为第二导电类型衬底218，所述低压NMOS器件5包括位于第一介质槽309与第一注氧层306构成的隔离区域内第一导电类型阱区129，位于第一导电类型阱区129上表面的第五栅介质层304以及第五栅介质层304上表面的第五栅电极402，位于第五栅电极402两侧且在第一导电类型阱区129内的第二导电类型第二漏极接触203与第二导电类型第五源极接触204，与第二导电类型第二漏极接触203接触的第四漏极金属503，与第二导电类型第五源极接触204接触的第五源极金属504，位于第二导电类型第五源极接触204远离第五栅电极402一侧的第一导电类型体接触106，与第一导电类型体接触106接触的第一体电位金属505。
实施例8
如图8所示，本实施例的一种可集成功率半导体器件，包括集成于同一芯片上的高压SJ-VDMOS器件1、第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8，所述第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件2、高压nLDMOS器件3采用多沟道设计，第二高压pLDMOS器件4采用单沟道设计；所述第一注氧层306、第二注氧层310、第三注氧层311与第四注氧层315位于第二导电类型衬底218内部；
所述高压SJ-VDMOS器件1包括：第二导电类型衬底218，位于第二导电类型衬底218上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区103，位于第一导电类型第一体区103内部的第一导电类型第一源极接触104，位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第二导电类型外延层201上表面的场氧介质层301，位于场氧介质层301上表面的金属前介质302，位于金属前介质302上方的金属场板523，位于所述高压SJ-VDMOS器件1最外围的第二导电类型截至环224及其上方的截止环金属525，所述元胞区Cn包括：位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第五介质槽317内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中相邻接触的第二导电类型第一源极接触202和第一导电类型第一源极接触104，与第二导电类型第一源极接触202和第一导电类型第一源极接触104接触的第一源极金属501，位于两槽之间且在第二导电类型外延层201上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401；
所述第一高压pLDMOS器件2，位于第二介质槽312与第二注氧层310构成的隔离区域内，第二注氧层310与第二介质槽312连接构成隔离区域，第二多晶硅填充物407位于第二介质槽312内部，所述第一高压pLDMOS器件2还包括：位于包括第二注氧层310、第二介质槽312与第二多晶硅填充物407的隔离区域内部的第一导电类型第一漂移区122，位于第一导电类型第一漂移区122一侧的第二导电类型第一体区214、位于第一导电类型第一漂移区122另一侧的第一导电类型第一场阻区119，位于第二导电类型第一体区214内部两侧且与第二源极金属517接触的第一导电类型第二源极接触117，位于第一导电类型第二源极接触117之间且与第二源极金属517接触的第二导电类型第二源极接触213，位于第一导电类型第一场阻区119中且与第一漏极金属518接触的第一导电类型第一漏极接触118，位于第一导电类型第一漂移区122上表面的第二栅介质层307、第二栅介质层307上表面的第二栅电极405，位于第一导电类型第一漂移区122上表面且位于第二导电类型第一体区214与第一导电类型第一场阻区119之间的场氧介质层301，以及位于场氧介质层301与第二栅电极405上表面的金属前介质302；
所述高压nLDMOS器件3，位于第三介质槽313与第三注氧层311构成的隔离区域内，第三注氧层311与第三介质槽313连接构成隔离区域，第三多晶硅填充物408位于第三介质槽313内部，所述高压nLDMOS器件3还包括：位于包括第三注氧层311、第三介质槽313与第三多晶硅填充物408的隔离区域内部的第二导电类型漂移区219，位于第二导电类型漂移区219一侧的第一导电类型第二体区121、位于第二导电类型漂移区219另一侧的第二导电类型第一场阻区217，位于第一导电类型第二体区121内部两侧且与第三源极金属519接触的第二导电类型第三源极接触215，位于第二导电类型第三源极接触215之间且与第三源极金属519接触的第一导电类型第三源极接触120，位于第二导电类型第一场阻区217中且与第二漏极金属520接触的第二导电类型第一漏极接触216，位于第二导电类型漂移区219上表面的第三栅介质层308、位于第三栅介质层308上表面的第三栅电极406，位于第二导电类型漂移区219上表面且位于第一导电类型第二体区121与第二导电类型第一场阻区217之间的场氧介质层301，以及位于场氧介质层301与第三栅电极406上表面的金属前介质302；
所述第二高压pLDMOS器件4，位于第四介质槽314与第四注氧层315构成的隔离区域内，第四注氧层315与第四介质槽314连接构成隔离区域，第四多晶硅填充物409位于第四介质槽314内部，所述第二高压pLDMOS器件4还包括：位于包括第四注氧层315、第四介质槽314与第四多晶硅填充物409的隔离区域内部的第一导电类型第二漂移区124，位于第一导电类型第二漂移区124外一侧的第二导电类型第二体区222、位于第一导电类型第二漂移区124内另一侧的第一导电类型第二场阻区128，位于第二导电类型第二体区222内部靠近第一导电类型第二漂移区124一侧且与第四源极金属521接触的第一导电类型第四源极接触126，位于第二导电类型第二体区222内远离第一导电类型第二漂移区124一侧且与第四源极金属521接触的第二导电类型第四源极接触221，位于第一导电类型第二场阻区128中且与第三漏极金属522接触的第一导电类型第二漏极接触127，位于第一导电类型第二漂移区124与第二导电类型第二体区222上表面的第四栅介质层316、位于第四栅介质层316上表面的第四栅电极410，位于第一导电类型第二漂移区124上表面且位于第二导电类型第二体区222与第一导电类型第二场阻区128之间的场氧介质层301，以及位于场氧介质层301与第四栅电极410上表面的金属前介质302；
所述低压NMOS器件5、低压PMOS器件6、低压NPN器件7与低压Diode器件8，均位于第一介质槽309与第一注氧层306构成的隔离区域内，第一注氧层306与第一介质槽309连接构成隔离区域，第一多晶硅填充物404位于第一介质槽309内部。
如图19所示，本实施例还提供一种所述可集成功率半导体器件的制造方法，包括以下步骤：
第一步，采用第二导电类型衬底218；
第二步，采用光刻和离子注入工艺，在第二导电类型衬底218中注入一定数量的氧离子；
第三步，退火形成第一注氧层306、第二注氧层310、第三注氧层311；
第四步，外延形成第二导电类型外延层201；
第五步，采用深槽刻蚀工艺形成介质槽，通过热生长的方式在槽侧壁生长氧化层，淀积多晶硅以填充介质槽剩余空隙；
第六步，采用光刻、刻蚀、离子注入和退火等工艺，在第二导电类型外延层201上形成第一导电类型第一深阱区115，第一导电类型第一漂移区122，第二导电类型漂移区219；
第七步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成场氧介质层301；
第八步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型第一体区103以及第二导电类型第一阱区205，第二导电类型第二阱区208，第一导电类型基区110，第二导电类型阴极区220，第二导电类型第一体区214，第一导电类型第一场阻区119，第一导电类型第二体区121，第二导电类型第一场阻区217；
第九步，通过热生长的方式在第二导电类型外延层201上表面生长氧化层，形成栅介质层，淀积多晶硅，通过光刻形栅电极；
第十步，采用光刻和离子注入工艺，在第二导电类型外延层201上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型接触与第二导电类型接触；
第十一步，淀积金属前介质302，打孔后淀积金属层。
实施例9
如图9所示，本实施例和实施例8的区别在于：所述高压SJ-VDMOS器件1还包括：位于元胞区Cn之间的JFET元胞Jn，所述元胞区Jn包括：位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第五介质槽317内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中的第一导电类型第一源极接触104，与第一导电类型第一源极接触104接触的第一源极金属501，位于第一导电类型第一体区103之间的第二导电类型第一源极接触202，与第二导电类型第一源极接触202接触的第七源极金属524，第七源极金属524与第一源极金属501通过金属前介质302隔离。
实施例10
如图10所示，一种可集成功率半导体器件，包括集成于同一芯片上的高压LIGBT器件1、第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8，所述第一高压pLDMOS器件2、高压nLDMOS器件3、第二高压pLDMOS器件4、低压NMOS器件5、低压PMOS器件6、低压NPN器件7和低压Diode器件8之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件2、高压nLDMOS器件3采用多沟道设计，第二高压pLDMOS器件4采用单沟道设计；
所述高压LIGBT器件1包括：第一导电类型衬底102，位于第一导电类型衬底102上方的第二导电类型外延层201，位于第二导电类型外延层201中一侧的第一导电类型第一体区103，位于第一导电类型第一体区103中两侧的第二导电类型第一发射极接触227，位于第二导电类型第一发射极接触227之间的第一导电类型第一发射极接触114，与第二导电类型第一发射极接触227和第一导电类型第一发射极接触114接触的第一发射极金属528，位于第一导电类型第一体区103与第二导电类型外延层201上表面的第二栅介质层307，位于第二栅介质层307的第二栅电极405，位于第二导电类型外延层201中另一侧的第二导电类型第二场阻区226，位于第二导电类型第二场阻区226内部的第一导电类型第一集电极接触131，第一导电类型第一集电极接触131与其上方的第三集电极金属526接触，位于第二导电类型外延层201上表面且介于第一导电类型第一体区103与第二导电类型第二场阻区226之间的场氧介质层301，位于场氧介质层301与第二栅电极405之上隔离第一发射极金属528与第二栅电极405的金属前介质302；
所述第一高压pLDMOS器件2，位于第一导电类型第二深阱区123中，第一导电类型接触环105位于第一导电类型第二深阱区123的边缘内侧且与接触环金属502接触，第二介质槽312及位于第二介质槽312内部的第二多晶硅填充物407位于第一导电类型接触环105内侧，第二注氧层310位于第一导电类型第二深阱区123底部且与第二介质槽312连接构成隔离区域，所述第一高压pLDMOS器件2还包括：位于包括第二注氧层310、第二介质槽312与第二多晶硅填充物407的隔离区域内部的第一导电类型第一漂移区122，位于第一导电类型第一漂移区122一侧的第二导电类型第一体区214、位于第一导电类型第一漂移区122另一侧的第一导电类型第一场阻区119，位于第二导电类型第一体区214内部两侧且与第二源极金属517接触的第一导电类型第二源极接触117，位于第一导电类型第二源极接触117之间且与第二源极金属517接触的第二导电类型第二源极接触213，位于第一导电类型第一场阻区119中且与第一漏极金属518接触的第一导电类型第一漏极接触118，位于第一导电类型第一漂移区122上表面的第二栅介质层307、位于第二栅介质层307上表面的第二栅电极405，位于第一导电类型第一漂移区122上表面且位于第二导电类型第一体区214与第一导电类型第一场阻区119之间的场氧介质层301，以及位于场氧介质层301与第二栅电极405上表面的金属前介质302；
所述高压nLDMOS器件3，位于第一导电类型第三深阱区116中，第一导电类型接触环105位于第一导电类型第三深阱区116的边缘内侧且与接触环金属502接触，第三介质槽313及位于第三介质槽313内部的第三多晶硅填充物408位于第一导电类型接触环105内侧，第三注氧层311位于第一导电类型第三深阱区116底部且与第三介质槽313连接构成隔离区域，所述高压nLDMOS器件3还包括：位于包括第三注氧层311、第三介质槽313与第三多晶硅填充物408的隔离区域内部的第二导电类型漂移区219，位于第二导电类型漂移区219一侧的第一导电类型第二体区121、位于第二导电类型漂移区219另一侧的第二导电类型第一场阻区217，位于第一导电类型第二体区121内部两侧且与第三源极金属519接触的第二导电类型第三源极接触215，位于第二导电类型第三源极接触215之间且与第三源极金属519接触的第一导电类型第三源极接触120，位于第二导电类型第一场阻区217中且与第二漏极金属520接触的第二导电类型第一漏极接触216，位于第二导电类型漂移区219上表面的第三栅介质层308、位于第三栅介质层308上表面的第三栅电极406，位于第二导电类型漂移区219上表面且位于第一导电类型第二体区121与第二导电类型第一场阻区217之间的场氧介质层301，以及位于场氧介质层301与第三栅电极406上表面的金属前介质302；
所述第二高压pLDMOS器件4，位于第一导电类型第四深阱区125中，第一导电类型接触环105位于第一导电类型第四深阱区125的边缘内侧且与接触环金属502接触，第四介质槽314及位于第四介质槽314内部的第四多晶硅填充物409位于第一导电类型接触环105内侧，第四注氧层315位于第一导电类型第四深阱区125底部且与第四介质槽314连接构成隔离区域，所述第二高压pLDMOS器件4还包括：位于包括第四注氧层315、第四介质槽314与第四多晶硅填充物409的隔离区域内部的第一导电类型第二漂移区124，位于第一导电类型第二漂移区124外一侧的第二导电类型第二体区222、位于第一导电类型第二漂移区124内另一侧的第一导电类型第二场阻区128，位于第二导电类型第二体区222内部靠近第一导电类型第二漂移区124一侧且与第四源极金属521接触的第一导电类型第四源极接触126，位于第二导电类型第二体区222内远离第一导电类型第二漂移区124一侧且与第四源极金属521接触的第二导电类型第四源极接触221，位于第一导电类型第二场阻区128中且与第三漏极金属522接触的第一导电类型第二漏极接触127，位于第一导电类型第二漂移区124与第二导电类型第二体区222上表面的第四栅介质层316、位于第四栅介质层316上表面的第四栅电极410，位于第一导电类型第二漂移区124上表面且位于第二导电类型第二体区222与第一导电类型第二场阻区128之间的场氧介质层301，以及位于场氧介质层301与第四栅电极410上表面的金属前介质302；
所述低压NMOS器件5、低压PMOS器件6、低压NPN器件7与低压Diode器件8，均位于第一导电类型第一深阱区115中，第一导电类型接触环105位于第一导电类型第一深阱区115的边缘内侧且与接触环金属502接触，第一介质槽309及位于第一介质槽309内部的第一多晶硅填充物404位于第一导电类型接触环105内侧，第一注氧层306位于第一导电类型第一深阱区115底部且与第一介质槽309连接构成隔离区域；
所述低压NMOS器件5包括位于第一导电类型第一深阱区115上表面的第五栅介质层304以及第五栅介质层304上表面的第五栅电极402，位于第五栅电极402两侧且在第一导电类型第一深阱区115内的第二导电类型第二漏极接触203与第二导电类型第五源极接触204，与第二导电类型第二漏极接触203接触的第四漏极金属503，与第二导电类型第五源极接触204接触的第五源极金属504，位于第二导电类型第五源极接触204远离第五栅电极402一侧的第一导电类型体接触106，与第一导电类型体接触106接触的第一体电位金属505；
所述低压PMOS器件6，包括位于第一导电类型第一深阱区115内的第二导电类型第一阱区205，位于第二导电类型第一阱区205上表面的第六栅介质层305以及第六栅介质层305上表面的第六栅电极403，分别位于第六栅电极403两侧且在第二导电类型第一阱区205内的第一导电类型第三漏极接触107与第一导电类型第五源极接触108，与第一导电类型第三漏极接触107接触的第五漏极金属506，与第一导电类型第五源极接触108接触的第六源极金属507，位于第一导电类型第五源极接触108远离第六栅电极403一侧的第二导电类型体接触206，第二导电类型体接触206接触的第二体电位金属508；
所述低压NPN器件7，包括位于第一导电类型第一深阱区115内的第二导电类型第二阱区208，位于第二导电类型第二阱区208一侧的第二导电类型集电极接触209，与第二导电类型集电极接触209接触的第一集电极金属511，位于第二导电类型第二阱区208另一侧的第一导电类型基区110，以及位于第一导电类型基区110内部的第一导电类型基区接触109与第二导电类型第二发射极接触207，与第一导电类型基区接触109接触的第一基极金属509，与第二导电类型第二发射极接触207接触的第一发射极金属510；
所述低压Diode器件8，包括位于第一导电类型第一深阱区115内的第二导电类型阴极区220，位于第二导电类型阴极区220内部的第一导电类型阳极接触113与第二导电类型第一阴极接触212，与第一导电类型阳极接触113接触的阳极金属515，与第二导电类型第一阴极接触212接触的第一阴极金属516。
实施例11
如图11所示，一种可集成功率半导体器件，包括集成于同一芯片上的纵向高压器件1、低压NMOS器件5、低压PMOS器件6、低压NPN器件7、低压PNP器件9和低压Diode器件8；
所述低压NMOS器件5、低压PMOS器件6、NPN器件7、PNP器件9与低压Diode器件8，均位于第一导电类型第一深阱区115中，第一导电类型接触环105位于第一导电类型第一深阱区115的边缘内侧且与接触环金属502接触，第一介质槽309位于第一导电类型接触环105内侧，第一注氧层306位于第一导电类型第一深阱区115内部且与第一介质槽309连接构成隔离区域，所述低压NMOS器件5、低压PMOS器件6、低压NPN器件7、低压PNP器件9与低压Diode器件8通过第一介质槽309相互隔离；
所述低压NMOS器件5，包括位于第一导电类型第一深阱区115上表面的第五栅介质层304以及第五栅介质层304上表面的第五栅电极402，位于第五栅电极402两侧且在第一导电类型第一深阱区115内的第二导电类型第二漏极接触203与第二导电类型第五源极接触204，与第二导电类型第二漏极接触203接触的第四漏极金属503，与第二导电类型第五源极接触204接触的第五源极金属504，位于第二导电类型第五源极接触204远离第五栅电极402一侧的第一导电类型体接触106，与第一导电类型体接触106接触的第一体电位金属505；
所述低压PMOS器件6，包括位于第一导电类型第一深阱区115内的第二导电类型第一阱区205，位于第二导电类型第一阱区205上表面的第六栅介质层305以及第六栅介质层305上表面的第六栅电极403，分别位于第六栅电极403两侧且在第二导电类型第一阱区205内的第一导电类型第三漏极接触107与第一导电类型第五源极接触108，与第一导电类型第三漏极接触107接触的第五漏极金属506，与第一导电类型第五源极接触108接触的第六源极金属507，位于第一导电类型第五源极接触108远离第六栅电极403一侧的第二导电类型体接触206，第二导电类型体接触206接触的第二体电位金属508；
所述低压NPN器件7，包括位于第一导电类型第一深阱区115内的第二导电类型第二阱区208，位于第二导电类型第二阱区208一侧的第二导电类型集电极接触209，与第二导电类型集电极接触209接触的第一集电极金属511，位于第二导电类型第二阱区208另一侧的第一导电类型基区110，以及位于第一导电类型基区110内部的第一导电类型基区接触109与第二导电类型第二发射极接触207，与第一导电类型基区接触109接触的第一基极金属509，与第二导电类型第二发射极接触207接触的第一发射极金属510；
所述低压PNP器件9，包括位于第一导电类型第一深阱区115内的第一导电类型第二集电极接触112，与第一导电类型第二集电极接触112接触的第二集电极金属514，位于第一导电类型第一深阱区115内的第二导电类型基区210，以及位于第二导电类型基区210内部的第二导电类型基区接触211与第一导电类型第二发射极接触111，与第二导电类型基区接触211接触的第二基极金属513，与第一导电类型第二发射极接触111接触的第二发射极金属512；
所述低压Diode器件8，包括位于第一导电类型第一深阱区115内的第二导电类型阴极区220，位于第二导电类型阴极区220内部的第一导电类型阳极接触113与第二导电类型第一阴极接触212，与第一导电类型阳极接触113接触的阳极金属515，与第二导电类型第一阴极接触212接触的第一阴极金属516。
实施例12
如图12所示，本实施例和实施例11的区别在于：纵向高压器件1中衬底000与第二导电类型外延层201之间插入第二导电类型场阻层223。
所述纵向高压器件1，包括衬底000，位于衬底000上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于第二导电类型外延层201上表面的场氧介质层301、位于场氧介质层301上表面的金属前介质302、及金属前介质302上方的金属场板523、以及位于场氧介质层301下方等间距排列的第一导电类型场限环101；所述元胞区Cn包括：位于元胞区两侧的第一导电类型第一体区103，以及位于第一导电类型第一体区103中相邻接触的第二导电类型第一发射极或源极接触200和第一导电类型第一发射极或源极接触100，与第二导电类型第一发射极或源极接触200以及第一导电类型第一发射极或源极接触100接触的第一发射极或源极金属500，位于元胞区Cn中间上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401。
衬底000为第一导电类型衬底102或第二导电类型衬底218。
实施例13
如图13所示，本实施例和实施例11的区别在于：衬底000为第二导电类型衬底218，纵向高压器件1为高压SJ-VDMOS器件，所述高压SJ-VDMOS器件1包括：第二导电类型衬底218，位于第二导电类型衬底218上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区103，位于第一导电类型第一体区103内部的第一导电类型第一源极接触104，位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第二导电类型外延层201上表面的场氧介质层301，位于场氧介质层301上表面的金属前介质302，位于金属前介质302上方的金属场板523，位于所述高压SJ-VDMOS器件1最外围的第二导电类型截至环224及其上方的截止环金属525，所述元胞区Cn包括：位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第五介质槽317，位于第五介质槽317内部的第五多晶硅填充物411，位于第五介质槽317内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中相邻接触的第二导电类型第一源极接触202和第一导电类型第一源极接触104，与第二导电类型第一源极接触202和第一导电类型第一源极接触104接触的第一源极金属501，位于两槽之间且在第二导电类型外延层201上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401。
实施例14
如图14所示，本实施例和实施例11的区别在于：衬底000为第二导电类型衬底218，纵向高压器件1为高压SJ-VDMOS器件1，所述高压SJ-VDMOS器件1包括：第二导电类型衬底218，位于第二导电类型衬底218上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区103，位于第一导电类型第一体区103内部的第一导电类型第一源极接触104，位于第二导电类型外延层201中的第一导电类型超结条130，位于第二导电类型外延层201上表面的金属前介质302，位于金属前介质302上方的金属场板523，位于所述高压SJ-VDMOS器件1最外围的第二导电类型截至环224及其上方的截止环金属525，所述元胞区Cn包括：位于第二导电类型外延层201的第一导电类型超结条130，位于第一导电类型超结条130内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中相邻接触的第二导电类型第一源极接触202和第一导电类型第一源极接触104，与第二导电类型第一源极接触202和第一导电类型第一源极接触104接触的第一源极金属501，位于两第一导电类型超结条130之间且在第二导电类型外延层201上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401。
实施例15
如图15所示，本实施例和实施例14的区别在于：衬底000为第二导电类型衬底218，所述高压SJ-VDMOS器件1还包括位于元胞区Cn之间的JFET元胞Jn，所述元胞区Jn包括：位于第二导电类型外延层201且延伸至第二导电类型衬底218顶部与第二导电类型外延层201上表面的第一导电类型超结条130，位于第一导电类型超结条130内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中的第一导电类型第一源极接触104，与第一导电类型第一源极接触104接触的第一源极金属501，位于第一导电类型第一体区103之间的第二导电类型第一源极接触202，与第二导电类型第一源极接触202接触的第七源极金属524，第七源极金属524与第一源极金属501通过金属前介质302隔离。
实施例16
如图16所示，本实施例和实施例11的区别在于：衬底000为第一导电类型衬底102，纵向高压器件为高压SJ-IGBT器件1，所述高压SJ-IGBT器件1包括：第一导电类型衬底102，位于第一导电类型衬底102上方的第二导电类型外延层201，位于第二导电类型外延层201中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区103，位于第一导电类型第一体区103内部的第一导电类型第一发射极接触114，位于第二导电类型外延层201中的第一导电类型超结条130，位于第二导电类型外延层201上表面的金属前介质302，位于金属前介质302上方的金属场板523，位于所述高压SJ-IGBT器件1最外围的第二导电类型截至环224及其上方的截止环金属525，所述元胞区Cn包括：位于第二导电类型外延层201的第一导电类型超结条130，位于第一导电类型超结条130内侧且位于第二导电类型外延层201的第一导电类型第一体区103，位于第一导电类型第一体区103中相邻接触的第二导电类型第一发射极接触227和第一导电类型第一发射极接触114，与第二导电类型第一发射极接触227和第一导电类型第一发射极接触114接触的第一发射极金属528，位于第一导电类型超结条130之间且在第二导电类型外延层201上表面的第一栅介质层303，位于第一栅介质层303上表面的第一栅电极401。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (24)

1.一种可集成功率半导体器件，其特征在于：包括集成于同一芯片上的纵向高压器件（1）、第一高压pLDMOS器件（2）、高压nLDMOS器件（3）、第二高压pLDMOS器件（4）、低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）和低压Diode器件（8），所述第一高压pLDMOS器件（2）、高压nLDMOS器件（3）、第二高压pLDMOS器件（4）、低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）和低压Diode器件（8）之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件（2）、高压nLDMOS器件（3）采用多沟道设计，第二高压pLDMOS器件（4）采用单沟道设计；
所述纵向高压器件（1），包括衬底（000），位于衬底（000）上方的第二导电类型外延层（201），位于第二导电类型外延层（201）中且紧密相连的元胞区Cn，位于第二导电类型外延层（201）上表面的场氧介质层（301）、位于场氧介质层（301）上表面的金属前介质（302）、及金属前介质（302）上方的金属场板（523）、以及位于场氧介质层（301）下方等间距排列的第一导电类型场限环（101）；所述元胞区Cn包括：位于元胞区两侧的第一导电类型第一体区（103），以及位于第一导电类型第一体区（103）中相邻接触的第二导电类型第一发射极或源极接触（200）和第一导电类型第一发射极或源极接触（100），与第二导电类型第一发射极或源极接触（200）以及第一导电类型第一发射极或源极接触（100）接触的第一发射极或源极金属（500），位于元胞区Cn中间上表面的第一栅介质层（303），位于第一栅介质层（303）上表面的第一栅电极（401）；
所述第一高压pLDMOS器件（2），位于第二介质槽（312）与第二注氧层（310）构成的隔离区域内，第二注氧层（310）与第二介质槽（312）连接构成隔离区域，第二多晶硅填充物（407）位于第二介质槽（312）内部，所述第一高压pLDMOS器件（2）还包括：位于包括第二注氧层（310）、第二介质槽（312）与第二多晶硅填充物（407）的隔离区域内部的第一导电类型第一漂移区（122），位于第一导电类型第一漂移区（122）一侧的第二导电类型第一体区（214）、位于第一导电类型第一漂移区（122）另一侧的第一导电类型第一场阻区（119），位于第二导电类型第一体区（214）内部两侧且与第二源极金属（517）接触的第一导电类型第二源极接触（117），位于第一导电类型第二源极接触（117）之间且与第二源极金属（517）接触的第二导电类型第二源极接触（213），位于第一导电类型第一场阻区（119）中且与第一漏极金属（518）接触的第一导电类型第一漏极接触（118），位于第一导电类型第一漂移区（122）上表面的第二栅介质层（307）、第二栅介质层（307）上表面的第二栅电极（405），位于第一导电类型第一漂移区（122）上表面且位于第二导电类型第一体区（214）与第一导电类型第一场阻区（119）之间的场氧介质层（301），以及位于场氧介质层（301）与第二栅电极（405）上表面的金属前介质（302）；
所述高压nLDMOS器件（3），位于第三介质槽（313）与第三注氧层（311）构成的隔离区域内，第三注氧层（311）与第三介质槽（313）连接构成隔离区域，第三多晶硅填充物（408）位于第三介质槽（313）内部，所述高压nLDMOS器件（3）还包括：位于包括第三注氧层（311）、第三介质槽（313）与第三多晶硅填充物（408）的隔离区域内部的第二导电类型漂移区（219），位于第二导电类型漂移区（219）一侧的第一导电类型第二体区（121）、位于第二导电类型漂移区（219）另一侧的第二导电类型第一场阻区（217），位于第一导电类型第二体区（121）内部两侧且与第三源极金属（519）接触的第二导电类型第三源极接触（215），位于第二导电类型第三源极接触（215）之间且与第三源极金属（519）接触的第一导电类型第三源极接触（120），位于第二导电类型第一场阻区（217）中且与第二漏极金属（520）接触的第二导电类型第一漏极接触（216），位于第二导电类型漂移区（219）上表面的第三栅介质层（308）、位于第三栅介质层（308）上表面的第三栅电极（406），位于第二导电类型漂移区（219）上表面且位于第一导电类型第二体区（121）与第二导电类型第一场阻区（217）之间的场氧介质层（301），以及位于场氧介质层（301）与第三栅电极（406）上表面的金属前介质（302）；
所述第二高压pLDMOS器件（4），位于第四介质槽（314）与第四注氧层（315）构成的隔离区域内，第四注氧层（315）与第四介质槽（314）连接构成隔离区域，第四多晶硅填充物（409）位于第四介质槽（314）内部，所述第二高压pLDMOS器件（4）还包括：位于包括第四注氧层（315）、第四介质槽（314）与第四多晶硅填充物（409）的隔离区域内部的第一导电类型第二漂移区（124），位于第一导电类型第二漂移区（124）外一侧的第二导电类型第二体区（222）、位于第一导电类型第二漂移区（124）内另一侧的第一导电类型第二场阻区（128），位于第二导电类型第二体区（222）内部靠近第一导电类型第二漂移区（124）一侧且与第四源极金属（521）接触的第一导电类型第四源极接触（126），位于第二导电类型第二体区（222）内远离第一导电类型第二漂移区（124）一侧且与第四源极金属（521）接触的第二导电类型第四源极接触（221），位于第一导电类型第二场阻区（128）中且与第三漏极金属（522）接触的第一导电类型第二漏极接触（127），位于第一导电类型第二漂移区（124）与第二导电类型第二体区（222）上表面的第四栅介质层（316）、位于第四栅介质层（316）上表面的第四栅电极（410），位于第一导电类型第二漂移区（124）上表面且位于第二导电类型第二体区（222）与第一导电类型第二场阻区（128）之间的场氧介质层（301），以及位于场氧介质层（301）与第四栅电极（410）上表面的金属前介质（302）；
所述低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）与低压Diode器件（8），均位于第一介质槽（309）与第一注氧层（306）构成的隔离区域内，第一注氧层（306）与第一介质槽（309）连接构成隔离区域，第一多晶硅填充物（404）位于第一介质槽（309）内部。
2.根据权利要求1所述的可集成功率半导体器件，其特征在于：所述低压NMOS器件（5）包括位于第一导电类型第一深阱区（115）上表面的第五栅介质层（304）以及第五栅介质层（304）上表面的第五栅电极（402），位于第五栅电极（402）两侧且在第一导电类型第一深阱区（115）内的第二导电类型第二漏极接触（203）与第二导电类型第五源极接触（204），与第二导电类型第二漏极接触（203）接触的第四漏极金属（503），与第二导电类型第五源极接触（204）接触的第五源极金属（504），位于第二导电类型第五源极接触（204）远离第五栅电极（402）一侧的第一导电类型体接触（106），与第一导电类型体接触（106）接触的第一体电位金属（505）；
所述低压PMOS器件（6），包括位于第一导电类型第一深阱区（115）内的第二导电类型第一阱区（205），位于第二导电类型第一阱区（205）上表面的第六栅介质层（305）以及第六栅介质层（305）上表面的第六栅电极（403），分别位于第六栅电极（403）两侧且在第二导电类型第一阱区（205）内的第一导电类型第三漏极接触（107）与第一导电类型第五源极接触（108），与第一导电类型第三漏极接触（107）接触的第五漏极金属（506），与第一导电类型第五源极接触（108）接触的第六源极金属（507），位于第一导电类型第五源极接触（108）远离第六栅电极（403）一侧的第二导电类型体接触（206），第二导电类型体接触（206）接触的第二体电位金属（508）；
所述低压NPN器件（7），包括位于第一导电类型第一深阱区（115）内的第二导电类型第二阱区（208），位于第二导电类型第二阱区（208）一侧的第二导电类型集电极接触（209），与第二导电类型集电极接触（209）接触的第一集电极金属（511），位于第二导电类型第二阱区（208）另一侧的第一导电类型基区（110），以及位于第一导电类型基区（110）内部的第一导电类型基区接触（109）与第二导电类型第二发射极接触（207），与第一导电类型基区接触（109）接触的第一基极金属（509），与第二导电类型第二发射极接触（207）接触的第一发射极金属（510）；
所述低压Diode器件（8），包括位于第一导电类型第一深阱区（115）内的第二导电类型阴极区（220），位于第二导电类型阴极区（220）内部的第一导电类型阳极接触（113）与第二导电类型第一阴极接触（212），与第一导电类型阳极接触（113）接触的阳极金属（515），与第二导电类型第一阴极接触（212）接触的第一阴极金属（516）。
3.根据权利要求2所述的可集成功率半导体器件，其特征在于：第二注氧层（310）、第三注氧层（311）、第四注氧层（315）、第一注氧层（306）位于第二导电类型外延层（201）内部。
4.根据权利要求2所述的可集成功率半导体器件，其特征在于：所述第一注氧层（306）、第二注氧层（310）、第三注氧层（311）与第四注氧层（315）位于衬底（000）内部。
5.根据权利要求4所述的可集成功率半导体器件，其特征在于：纵向高压器件（1）中衬底（000）与第二导电类型外延层（201）之间插入第二导电类型场阻层（223）。
6.根据权利要求3所述的可集成功率半导体器件，其特征在于：第一导电类型第一深阱区（115）位于第一介质槽（309）与第一注氧层（306）构成的隔离区域内；或者所述第一导电类型第一深阱区（115）位于第一介质槽（309）与第一注氧层（306）构成的隔离区域外部，并且第一导电类型接触环（105）位于第一导电类型第一深阱区（115）的边缘内侧且与接触环金属（502）接触；
所述第一高压pLDMOS器件（2），位于第一导电类型第二深阱区（123）中，所述第一导电类型第二深阱区（123）位于第二介质槽（312）与第二注氧层（310）构成的隔离区域外部，第一导电类型接触环（105）位于第一导电类型第二深阱区（123）的边缘内侧且与接触环金属（502）接触；
所述高压nLDMOS器件（3），位于第一导电类型第三深阱区（116）中，所述第一导电类型第三深阱区（116）位于第三介质槽（313）与第三注氧层（311）构成的隔离区域外部，第一导电类型接触环（105）位于第一导电类型第三深阱区（116）的边缘内侧且与接触环金属（502）接触；
所述第二高压pLDMOS器件（4），位于第一导电类型第四深阱区（125）中，所述第一导电类型第四深阱区（125）位于第四介质槽（314）与第四注氧层（315）构成的隔离区域外部，第一导电类型接触环（105）位于第一导电类型第四深阱区（125）的边缘内侧且与接触环金属（502）接触。
7.根据权利要求6所述的可集成功率半导体器件，其特征在于：所述低压PMOS器件（6）的第二导电类型第一阱区（205），及所述低压NPN器件（7）中的第二导电类型第二阱区（208）与第一注氧层（306）接触。
8.根据权利要求1至7任意一项所述的可集成功率半导体器件，其特征在于：衬底（000）为第一导电类型衬底（102）或第二导电类型衬底（218）。
9.根据权利要求6所述的可集成功率半导体器件，其特征在于：衬底（000）为第一导电类型衬底（102），所述纵向高压器件（1）为高压IGBT器件（1），所述第一导电类型第一深阱区（115）位于包括第一介质槽（309）与第一注氧层（306）构成的隔离区域外部，并且第一导电类型接触环（105）位于第一导电类型第一深阱区（115）的边缘内侧且与接触环金属（502）接触；
所述高压IGBT器件（1）还包括位于元胞区Cn之间的肖特基接触元胞Sn，肖特基接触元胞Sn包括位于第二导电类型外延层（201）的第一导电类型第一体区（103），位于第一导电类型第一体区（103）中间且与第一导电类型第一体区（103）不接触的第二导电类型第二阴极接触（225），与第二导电类型第二阴极接触（225）相连的第二阴极金属（527），隔离肖特基接触元胞Sn与元胞区Cn的金属前介质（302）。
10.根据权利要求1所述的可集成功率半导体器件，其特征在于：衬底（000）为第二导电类型衬底（218），所述低压NMOS器件（5）包括位于第一介质槽（309）与第一注氧层（306）构成的隔离区域内第一导电类型阱区（129），位于第一导电类型阱区（129）上表面的第五栅介质层（304）以及第五栅介质层（304）上表面的第五栅电极（402），位于第五栅电极（402）两侧且在第一导电类型阱区（129）内的第二导电类型第二漏极接触（203）与第二导电类型第五源极接触（204），与第二导电类型第二漏极接触（203）接触的第四漏极金属（503），与第二导电类型第五源极接触（204）接触的第五源极金属（504），位于第二导电类型第五源极接触（204）远离第五栅电极（402）一侧的第一导电类型体接触（106），与第一导电类型体接触（106）接触的第一体电位金属（505）。
11.一种可集成功率半导体器件，其特征在于：包括集成于同一芯片上的高压SJ-VDMOS器件（1）、第一高压pLDMOS器件（2）、高压nLDMOS器件（3）、第二高压pLDMOS器件（4）、低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）和低压Diode器件（8），所述第一高压pLDMOS器件（2）、高压nLDMOS器件（3）、第二高压pLDMOS器件（4）、低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）和低压Diode器件（8）之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件（2）、高压nLDMOS器件（3）采用多沟道设计，第二高压pLDMOS器件（4）采用单沟道设计；第一注氧层（306）、第二注氧层（310）、第三注氧层（311）与第四注氧层（315）位于第二导电类型衬底（218）内部；
所述高压SJ-VDMOS器件（1）包括：第二导电类型衬底（218），位于第二导电类型衬底（218）上方的第二导电类型外延层（201），位于第二导电类型外延层（201）中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区（103），位于第一导电类型第一体区（103）内部的第一导电类型第一源极接触（104），位于第二导电类型外延层（201）且延伸至第二导电类型衬底（218）顶部与第二导电类型外延层（201）上表面的第五介质槽（317），位于第五介质槽（317）内部的第五多晶硅填充物（411），位于第二导电类型外延层（201）上表面的场氧介质层（301），位于场氧介质层（301）上表面的金属前介质（302），位于金属前介质（302）上方的金属场板（523），位于所述高压SJ-VDMOS器件（1）最外围的第二导电类型截至环（224）及其上方的截止环金属（525），所述元胞区Cn包括：位于第二导电类型外延层（201）且延伸至第二导电类型衬底（218）顶部与第二导电类型外延层（201）上表面的第五介质槽（317），位于第五介质槽（317）内部的第五多晶硅填充物（411），位于第五介质槽（317）内侧且位于第二导电类型外延层（201）的第一导电类型第一体区（103），位于第一导电类型第一体区（103）中相邻接触的第二导电类型第一源极接触（202）和第一导电类型第一源极接触（104），与第二导电类型第一源极接触（202）和第一导电类型第一源极接触（104）接触的第一源极金属（501），位于两槽之间且在第二导电类型外延层（201）上表面的第一栅介质层（303），位于第一栅介质层（303）上表面的第一栅电极（401）；
所述第一高压pLDMOS器件（2），位于第二介质槽（312）与第二注氧层（310）构成的隔离区域内，第二注氧层（310）与第二介质槽（312）连接构成隔离区域，第二多晶硅填充物（407）位于第二介质槽（312）内部，所述第一高压pLDMOS器件（2）还包括：位于包括第二注氧层（310）、第二介质槽（312）与第二多晶硅填充物（407）的隔离区域内部的第一导电类型第一漂移区（122），位于第一导电类型第一漂移区（122）一侧的第二导电类型第一体区（214）、位于第一导电类型第一漂移区（122）另一侧的第一导电类型第一场阻区（119），位于第二导电类型第一体区（214）内部两侧且与第二源极金属（517）接触的第一导电类型第二源极接触（117），位于第一导电类型第二源极接触（117）之间且与第二源极金属（517）接触的第二导电类型第二源极接触（213），位于第一导电类型第一场阻区（119）中且与第一漏极金属（518）接触的第一导电类型第一漏极接触（118），位于第一导电类型第一漂移区（122）上表面的第二栅介质层（307）、第二栅介质层（307）上表面的第二栅电极（405），位于第一导电类型第一漂移区（122）上表面且位于第二导电类型第一体区（214）与第一导电类型第一场阻区（119）之间的场氧介质层（301），以及位于场氧介质层（301）与第二栅电极（405）上表面的金属前介质（302）；
所述高压nLDMOS器件（3），位于第三介质槽（313）与第三注氧层（311）构成的隔离区域内，第三注氧层（311）与第三介质槽（313）连接构成隔离区域，第三多晶硅填充物（408）位于第三介质槽（313）内部，所述高压nLDMOS器件（3）还包括：位于包括第三注氧层（311）、第三介质槽（313）与第三多晶硅填充物（408）的隔离区域内部的第二导电类型漂移区（219），位于第二导电类型漂移区（219）一侧的第一导电类型第二体区（121）、位于第二导电类型漂移区（219）另一侧的第二导电类型第一场阻区（217），位于第一导电类型第二体区（121）内部两侧且与第三源极金属（519）接触的第二导电类型第三源极接触（215），位于第二导电类型第三源极接触（215）之间且与第三源极金属（519）接触的第一导电类型第三源极接触（120），位于第二导电类型第一场阻区（217）中且与第二漏极金属（520）接触的第二导电类型第一漏极接触（216），位于第二导电类型漂移区（219）上表面的第三栅介质层（308）、位于第三栅介质层（308）上表面的第三栅电极（406），位于第二导电类型漂移区（219）上表面且位于第一导电类型第二体区（121）与第二导电类型第一场阻区（217）之间的场氧介质层（301），以及位于场氧介质层（301）与第三栅电极（406）上表面的金属前介质（302）；
所述第二高压pLDMOS器件（4），位于第四介质槽（314）与第四注氧层（315）构成的隔离区域内，第四注氧层（315）与第四介质槽（314）连接构成隔离区域，第四多晶硅填充物（409）位于第四介质槽（314）内部，所述第二高压pLDMOS器件（4）还包括：位于包括第四注氧层（315）、第四介质槽（314）与第四多晶硅填充物（409）的隔离区域内部的第一导电类型第二漂移区（124），位于第一导电类型第二漂移区（124）外一侧的第二导电类型第二体区（222）、位于第一导电类型第二漂移区（124）内另一侧的第一导电类型第二场阻区（128），位于第二导电类型第二体区（222）内部靠近第一导电类型第二漂移区（124）一侧且与第四源极金属（521）接触的第一导电类型第四源极接触（126），位于第二导电类型第二体区（222）内远离第一导电类型第二漂移区（124）一侧且与第四源极金属（521）接触的第二导电类型第四源极接触（221），位于第一导电类型第二场阻区（128）中且与第三漏极金属（522）接触的第一导电类型第二漏极接触（127），位于第一导电类型第二漂移区（124）与第二导电类型第二体区（222）上表面的第四栅介质层（316）、位于第四栅介质层（316）上表面的第四栅电极（410），位于第一导电类型第二漂移区（124）上表面且位于第二导电类型第二体区（222）与第一导电类型第二场阻区（128）之间的场氧介质层（301），以及位于场氧介质层（301）与第四栅电极（410）上表面的金属前介质（302）；
所述低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）与低压Diode器件（8），均位于第一介质槽（309）与第一注氧层（306）构成的隔离区域内，第一注氧层（306）与第一介质槽（309）连接构成隔离区域，第一多晶硅填充物（404）位于第一介质槽（309）内部。
12.根据权利要求11所述的可集成功率半导体器件，其特征在于：所述高压SJ-VDMOS器件（1）还包括：位于元胞区Cn之间的JFET元胞Jn，所述元胞Jn包括：位于第二导电类型外延层（201）且延伸至第二导电类型衬底（218）顶部与第二导电类型外延层（201）上表面的第五介质槽（317），位于第五介质槽（317）内部的第五多晶硅填充物（411），位于第五介质槽（317）内侧且位于第二导电类型外延层（201）的第一导电类型第一体区（103），位于第一导电类型第一体区（103）中的第一导电类型第一源极接触（104），与第一导电类型第一源极接触（104）的第一源极金属（501），位于第一导电类型第一体区（103）之间的第二导电类型第一源极接触（202），与第二导电类型第一源极接触（202）接触第七源极金属（524），第七源极金属（524）与第一源极金属（501）通过金属前介质（302）隔离。
13.一种可集成功率半导体器件，其特征在于：包括集成于同一芯片上的高压LIGBT器件（1）、第一高压pLDMOS器件（2）、高压nLDMOS器件（3）、第二高压pLDMOS器件（4）、低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）和低压Diode器件（8），所述第一高压pLDMOS器件（2）、高压nLDMOS器件（3）、第二高压pLDMOS器件（4）、低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）和低压Diode器件（8）之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件（2）、高压nLDMOS器件（3）采用多沟道设计，第二高压pLDMOS器件（4）采用单沟道设计；
所述高压LIGBT器件（1）包括：第一导电类型衬底（102），位于第一导电类型衬底（102）上方的第二导电类型外延层（201），位于第二导电类型外延层（201）中一侧的第一导电类型第一体区（103），位于第一导电类型第一体区（103）中两侧的第二导电类型第一发射极接触（227），位于第二导电类型第一发射极接触（227）之间的第一导电类型第一发射极接触（114），与第二导电类型第一发射极接触（227）和第一导电类型第一发射极接触（114）接触的第一发射极金属（528），位于第一导电类型第一体区（103）与第二导电类型外延层（201）上表面的第二栅介质层（307），位于第二栅介质层（307）的第二栅电极（405），位于第二导电类型外延层（201）中另一侧的第二导电类型第二场阻区（226），位于第二导电类型第二场阻区（226）内部的第一导电类型第一集电极接触（131），第一导电类型第一集电极接触（131）与其上方的第三集电极金属（526）接触，位于第二导电类型外延层（201）上表面且介于第一导电类型第一体区（103）与第二导电类型第二场阻区（226）之间的场氧介质层（301），位于场氧介质层（301）与第二栅电极（405）之上隔离第一发射极金属（528）与第二栅电极（405）的金属前介质（302）；
所述第一高压pLDMOS器件（2），位于第一导电类型第二深阱区（123）中，第一导电类型接触环（105）位于第一导电类型第二深阱区（123）的边缘内侧且与接触环金属（502）接触，第二介质槽（312）及位于第二介质槽（312）内部的第二多晶硅填充物（407）位于第一导电类型接触环（105）内侧，第二注氧层（310）位于第一导电类型第二深阱区（123）底部且与第二介质槽（312）连接构成隔离区域，所述第一高压pLDMOS器件（2）还包括：位于包括第二注氧层（310）、第二介质槽（312）与第二多晶硅填充物（407）的隔离区域内部的第一导电类型第一漂移区（122），位于第一导电类型第一漂移区（122）一侧的第二导电类型第一体区（214）、位于第一导电类型第一漂移区（122）另一侧的第一导电类型第一场阻区（119），位于第二导电类型第一体区（214）内部两侧且与第二源极金属（517）接触的第一导电类型第二源极接触（117），位于第一导电类型第二源极接触（117）之间且与第二源极金属（517）接触的第二导电类型第二源极接触（213），位于第一导电类型第一场阻区（119）中且与第一漏极金属（518）接触的第一导电类型第一漏极接触（118），位于第一导电类型第一漂移区（122）上表面的第二栅介质层（307）、位于第二栅介质层（307）上表面的第二栅电极（405），位于第一导电类型第一漂移区（122）上表面且位于第二导电类型第一体区（214）与第一导电类型第一场阻区（119）之间的场氧介质层（301），以及位于场氧介质层（301）与第二栅电极（405）上表面的金属前介质（302）；
所述高压nLDMOS器件（3），位于第一导电类型第三深阱区（116）中，第一导电类型接触环（105）位于第一导电类型第三深阱区（116）的边缘内侧且与接触环金属（502）接触，第三介质槽（313）及位于第三介质槽（313）内部的第三多晶硅填充物（408）位于第一导电类型接触环（105）内侧，第三注氧层（311）位于第一导电类型第三深阱区（116）底部且与第三介质槽（313）连接构成隔离区域，所述高压nLDMOS器件（3）还包括：位于包括第三注氧层（311）、第三介质槽（313）与第三多晶硅填充物（408）的隔离区域内部的第二导电类型漂移区（219），位于第二导电类型漂移区（219）一侧的第一导电类型第二体区（121）、位于第二导电类型漂移区（219）另一侧的第二导电类型第一场阻区（217），位于第一导电类型第二体区（121）内部两侧且与第三源极金属（519）接触的第二导电类型第三源极接触（215），位于第二导电类型第三源极接触（215）之间且与第三源极金属（519）接触的第一导电类型第三源极接触（120），位于第二导电类型第一场阻区（217）中且与第二漏极金属（520）接触的第二导电类型第一漏极接触（216），位于第二导电类型漂移区（219）上表面的第三栅介质层（308）、位于第三栅介质层（308）上表面的第三栅电极（406），位于第二导电类型漂移区（219）上表面且位于第一导电类型第二体区（121）与第二导电类型第一场阻区（217）之间的场氧介质层（301），以及位于场氧介质层（301）与第三栅电极（406）上表面的金属前介质（302）；
所述第二高压pLDMOS器件（4），位于第一导电类型第四深阱区（125）中，第一导电类型接触环（105）位于第一导电类型第四深阱区（125）的边缘内侧且与接触环金属（502）接触，第四介质槽（314）及位于第四介质槽（314）内部的第四多晶硅填充物（409）位于第一导电类型接触环（105）内侧，第四注氧层（315）位于第一导电类型第四深阱区（125）底部且与第四介质槽（314）连接构成隔离区域，所述第二高压pLDMOS器件（4）还包括：位于包括第四注氧层（315）、第四介质槽（314）与第四多晶硅填充物（409）的隔离区域内部的第一导电类型第二漂移区（124），位于第一导电类型第二漂移区（124）外一侧的第二导电类型第二体区（222）、位于第一导电类型第二漂移区（124）内另一侧的第一导电类型第二场阻区（128），位于第二导电类型第二体区（222）内部靠近第一导电类型第二漂移区（124）一侧且与第四源极金属（521）接触的第一导电类型第四源极接触（126），位于第二导电类型第二体区（222）内远离第一导电类型第二漂移区（124）一侧且与第四源极金属（521）接触的第二导电类型第四源极接触（221），位于第一导电类型第二场阻区（128）中且与第三漏极金属（522）接触的第一导电类型第二漏极接触（127），位于第一导电类型第二漂移区（124）与第二导电类型第二体区（222）上表面的第四栅介质层（316）、位于第四栅介质层（316）上表面的第四栅电极（410），位于第一导电类型第二漂移区（124）上表面且位于第二导电类型第二体区（222）与第一导电类型第二场阻区（128）之间的场氧介质层（301），以及位于场氧介质层（301）与第四栅电极（410）上表面的金属前介质（302）；
所述低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）与低压Diode器件（8），均位于第一导电类型第一深阱区（115）中，第一导电类型接触环（105）位于第一导电类型第一深阱区（115）的边缘内侧且与接触环金属（502）接触，第一介质槽（309）及位于第一介质槽（309）内部的第一多晶硅填充物（404）位于第一导电类型接触环（105）内侧，第一注氧层（306）位于第一导电类型第一深阱区（115）底部且与第一介质槽（309）连接构成隔离区域；
所述低压NMOS器件（5）包括位于第一导电类型第一深阱区（115）上表面的第五栅介质层（304）以及第五栅介质层（304）上表面的第五栅电极（402），位于第五栅电极（402）两侧且在第一导电类型第一深阱区（115）内的第二导电类型第二漏极接触（203）与第二导电类型第五源极接触（204），与第二导电类型第二漏极接触（203）接触的第四漏极金属（503），与第二导电类型第五源极接触（204）接触的第五源极金属（504），位于第二导电类型第五源极接触（204）远离第五栅电极（402）一侧的第一导电类型体接触（106），与第一导电类型体接触（106）接触的第一体电位金属（505）；
所述低压PMOS器件（6），包括位于第一导电类型第一深阱区（115）内的第二导电类型第一阱区（205），位于第二导电类型第一阱区（205）上表面的第六栅介质层（305）以及第六栅介质层（305）上表面的第六栅电极（403），分别位于第六栅电极（403）两侧且在第二导电类型第一阱区（205）内的第一导电类型第三漏极接触（107）与第一导电类型第五源极接触（108），与第一导电类型第三漏极接触（107）接触的第五漏极金属（506），与第一导电类型第五源极接触（108）接触的第六源极金属（507），位于第一导电类型第五源极接触（108）远离第六栅电极（403）一侧的第二导电类型体接触（206），第二导电类型体接触（206）接触的第二体电位金属（508）；
所述低压NPN器件（7），包括位于第一导电类型第一深阱区（115）内的第二导电类型第二阱区（208），位于第二导电类型第二阱区（208）一侧的第二导电类型集电极接触（209），与第二导电类型集电极接触（209）接触的第一集电极金属（511），位于第二导电类型第二阱区（208）另一侧的第一导电类型基区（110），以及位于第一导电类型基区（110）内部的第一导电类型基区接触（109）与第二导电类型第二发射极接触（207），与第一导电类型基区接触（109）接触的第一基极金属（509），与第二导电类型第二发射极接触（207）接触的第一发射极金属（510）；
所述低压Diode器件（8），包括位于第一导电类型第一深阱区（115）内的第二导电类型阴极区（220），位于第二导电类型阴极区（220）内部的第一导电类型阳极接触（113）与第二导电类型第一阴极接触（212），与第一导电类型阳极接触（113）接触的阳极金属（515），与第二导电类型第一阴极接触（212）接触的第一阴极金属（516）。
14.一种可集成功率半导体器件，包括集成于同一芯片上的纵向高压器件（1）、低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）、低压PNP器件（9）和低压Diode器件（8）；
所述低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）、低压PNP器件（9）与低压Diode器件（8），均位于第一导电类型第一深阱区（115）中，第一导电类型接触环（105）位于第一导电类型第一深阱区（115）的边缘内侧且与接触环金属（502）接触，第一介质槽（309）位于第一导电类型接触环（105）内侧，第一注氧层（306）位于第一导电类型第一深阱区（115）内部且与第一介质槽（309）连接构成隔离区域，所述低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）、低压PNP器件（9）与低压Diode器件（8）通过第一介质槽（309）相互隔离；
所述低压NMOS器件（5），包括位于第一导电类型第一深阱区（115）上表面的第五栅介质层（304）以及第五栅介质层（304）上表面的第五栅电极（402），位于第五栅电极（402）两侧且在第一导电类型第一深阱区（115）内的第二导电类型第二漏极接触（203）与第二导电类型第五源极接触（204），与第二导电类型第二漏极接触（203）接触的第四漏极金属（503），与第二导电类型第五源极接触（204）接触的第五源极金属（504），位于第二导电类型第五源极接触（204）远离第五栅电极（402）一侧的第一导电类型体接触（106），与第一导电类型体接触（106）接触的第一体电位金属（505）；
所述低压PMOS器件（6），包括位于第一导电类型第一深阱区（115）内的第二导电类型第一阱区（205），位于第二导电类型第一阱区（205）上表面的第六栅介质层（305）以及第六栅介质层（305）上表面的第六栅电极（403），分别位于第六栅电极（403）两侧且在第二导电类型第一阱区（205）内的第一导电类型第三漏极接触（107）与第一导电类型第五源极接触（108），与第一导电类型第三漏极接触（107）接触的第五漏极金属（506），与第一导电类型第五源极接触（108）接触的第六源极金属（507），位于第一导电类型第五源极接触（108）远离第六栅电极（403）一侧的第二导电类型体接触（206），第二导电类型体接触（206）接触的第二体电位金属（508）；
所述低压NPN器件（7），包括位于第一导电类型第一深阱区（115）内的第二导电类型第二阱区（208），位于第二导电类型第二阱区（208）一侧的第二导电类型集电极接触（209），与第二导电类型集电极接触（209）接触的第一集电极金属（511），位于第二导电类型第二阱区（208）另一侧的第一导电类型基区（110），以及位于第一导电类型基区（110）内部的第一导电类型基区接触（109）与第二导电类型第二发射极接触（207），与第一导电类型基区接触（109）接触的第一基极金属（509），与第二导电类型第二发射极接触（207）接触的第一发射极金属（510）；
所述低压PNP器件（9），包括位于第一导电类型第一深阱区（115）内的第一导电类型第二集电极接触（112），与第一导电类型第二集电极接触（112）接触的第二集电极金属（514），位于第一导电类型第一深阱区（115）内的第二导电类型基区（210），以及位于第二导电类型基区（210）内部的第二导电类型基区接触（211）与第一导电类型第二发射极接触（111），与第二导电类型基区接触（211）接触的第二基极金属（513），与第一导电类型第二发射极接触（111）接触的第二发射极金属（512）；
所述低压Diode器件（8），包括位于第一导电类型第一深阱区（115）内的第二导电类型阴极区（220），位于第二导电类型阴极区（220）内部的第一导电类型阳极接触（113）与第二导电类型第一阴极接触（212），与第一导电类型阳极接触（113）接触的阳极金属（515），与第二导电类型第一阴极接触（212）接触的第一阴极金属（516）。
15.根据权利要求14所述的可集成功率半导体器件，其特征在于：纵向高压器件（1）中衬底（000）与第二导电类型外延层（201）之间插入第二导电类型场阻层（223）。
16.根据权利要求14所述的可集成功率半导体器件，其特征在于：所述纵向高压器件（1），包括衬底（000），位于衬底（000）上方的第二导电类型外延层（201），位于第二导电类型外延层（201）中且紧密相连的元胞区Cn，位于第二导电类型外延层（201）上表面的场氧介质层（301）、位于场氧介质层（301）上表面的金属前介质（302）、及金属前介质（302）上方的金属场板（523）、以及位于场氧介质层（301）下方等间距排列的第一导电类型场限环（101）；所述元胞区Cn包括：位于元胞区两侧的第一导电类型第一体区（103），以及位于第一导电类型第一体区（103）中相邻接触的第二导电类型第一发射极或源极接触（200）和第一导电类型第一发射极或源极接触（100），与第二导电类型第一发射极或源极接触（200）以及第一导电类型第一发射极或源极接触（100）接触的第一发射极或源极金属（500），位于元胞区Cn中间上表面的第一栅介质层（303），位于第一栅介质层（303）上表面的第一栅电极（401）。
17.根据权利要求14-16任意一项所述的可集成功率半导体器件，其特征在于：衬底（000）为第一导电类型衬底（102）或第二导电类型衬底（218）。
18.根据权利要求14所述的可集成功率半导体器件，其特征在于：衬底（000）为第二导电类型衬底（218），纵向高压器件（1）为高压SJ-VDMOS器件，所述高压SJ-VDMOS器件（1）包括：第二导电类型衬底（218），位于第二导电类型衬底（218）上方的第二导电类型外延层（201），位于第二导电类型外延层（201）中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区（103），位于第一导电类型第一体区（103）内部的第一导电类型第一源极接触（104），位于第二导电类型外延层（201）且延伸至第二导电类型衬底（218）顶部与第二导电类型外延层（201）上表面的第五介质槽（317），位于第五介质槽（317）内部的第五多晶硅填充物（411），位于第二导电类型外延层（201）上表面的场氧介质层（301），位于场氧介质层（301）上表面的金属前介质（302），位于金属前介质（302）上方的金属场板（523），位于所述高压SJ-VDMOS器件（1）最外围的第二导电类型截至环（224）及其上方的截止环金属（525），所述元胞区Cn包括：位于第二导电类型外延层（201）且延伸至第二导电类型衬底（218）顶部与第二导电类型外延层（201）上表面的第五介质槽（317），位于第五介质槽（317）内部的第五多晶硅填充物（411），位于第五介质槽（317）内侧且位于第二导电类型外延层（201）的第一导电类型第一体区（103），位于第一导电类型第一体区（103）中相邻接触的第二导电类型第一源极接触（202）和第一导电类型第一源极接触（104），与第二导电类型第一源极接触（202）和第一导电类型第一源极接触（104）接触的第一源极金属（501），位于两槽之间且在第二导电类型外延层（201）上表面的第一栅介质层（303），位于第一栅介质层（303）上表面的第一栅电极（401）。
19.根据权利要求14所述的可集成功率半导体器件，其特征在于：衬底（000）为第二导电类型衬底（218），纵向高压器件（1）为高压SJ-VDMOS器件（1），所述高压SJ-VDMOS器件（1）包括：第二导电类型衬底（218），位于第二导电类型衬底（218）上方的第二导电类型外延层（201），位于第二导电类型外延层（201）中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区（103），位于第一导电类型第一体区（103）内部的第一导电类型第一源极接触（104），位于第二导电类型外延层（201）中的第一导电类型超结条（130），位于第二导电类型外延层（201）上表面的金属前介质（302），位于金属前介质（302）上方的金属场板（523），位于所述高压SJ-VDMOS器件（1）最外围的第二导电类型截至环（224）及其上方的截止环金属（525），所述元胞区Cn包括：位于第二导电类型外延层（201）的第一导电类型超结条（130），位于第一导电类型超结条（130）内侧且位于第二导电类型外延层（201）的第一导电类型第一体区（103），位于第一导电类型第一体区（103）中相邻接触的第二导电类型第一源极接触（202）和第一导电类型第一源极接触（104），与第二导电类型第一源极接触（202）和第一导电类型第一源极接触（104）接触的第一源极金属（501），位于两第一导电类型超结条（130）之间且在第二导电类型外延层（201）上表面的第一栅介质层（303），位于第一栅介质层（303）上表面的第一栅电极（401）。
20.根据权利要求19所述的可集成功率半导体器件，其特征在于：衬底（000）为第二导电类型衬底（218），所述高压SJ-VDMOS器件（1）还包括位于元胞区Cn之间的JFET元胞Jn，所述元胞Jn 包括：位于第二导电类型外延层（201）且延伸至第二导电类型衬底（218）顶部与第二导电类型外延层（201）上表面的第一导电类型超结条（130），位于第一导电类型超结条（130）内侧且位于第二导电类型外延层（201）的第一导电类型第一体区（103），位于第一导电类型第一体区（103）中的第一导电类型第一源极接触（104），与第一导电类型第一源极接触（104）接触的第一源极金属（501），位于第一导电类型第一体区（103）之间的第二导电类型第一源极接触（202），与第二导电类型第一源极接触（202）接触的第七源极金属（524），第七源极金属（524）与第一源极金属（501）通过金属前介质（302）隔离。
21.根据权利要求14所述的可集成功率半导体器件，其特征在于：衬底（000）为第一导电类型衬底（102），纵向高压器件为高压SJ-IGBT器件（1），所述高压SJ-IGBT器件（1）包括：第一导电类型衬底（102），位于第一导电类型衬底（102）上方的第二导电类型外延层（201），位于第二导电类型外延层（201）中且紧密相连的元胞区Cn，位于最外层元胞区Cn外侧的第一导电类型第一体区（103），位于第一导电类型第一体区（103）内部的第一导电类型第一发射极接触（114），位于第二导电类型外延层（201）中的第一导电类型超结条（130），位于第二导电类型外延层（201）上表面的金属前介质（302），位于金属前介质（302）上方的金属场板（523），位于所述高压SJ-IGBT器件（1）最外围的第二导电类型截至环224及其上方的截止环金属（525），所述元胞区Cn包括：位于第二导电类型外延层（201）的第一导电类型超结条（130），位于第一导电类型超结条（130）内侧且位于第二导电类型外延层（201）的第一导电类型第一体区（103），位于第一导电类型第一体区（103）中相邻接触的第二导电类型第一发射极接触（227）和第一导电类型第一发射极接触（114），与第二导电类型第一发射极接触（227）和第一导电类型第一发射极接触（114）接触的第一发射极金属（528），位于第一导电类型超结条（130）之间且在第二导电类型外延层（201）上表面的第一栅介质层（303），位于第一栅介质层（303）上表面的第一栅电极（401）。
22.权利要求4所述的可集成功率半导体器件的制造方法，其特征在于包括以下步骤：
第一步，采用衬底（000）；
第二步，采用光刻和离子注入工艺，在衬底（000）中注入一定数量的氧离子；
第三步，退火形成第一注氧层（306）、第二注氧层（310）、第三注氧层（311）；
第四步，外延形成第二导电类型外延层（201）；
第五步，采用深槽刻蚀工艺形成介质槽，通过热生长的方式在槽侧壁生长氧化层，淀积多晶硅以填充介质槽剩余空隙；
第六步，采用光刻、刻蚀、离子注入和退火工艺，在第二导电类型外延层（201）上形成第一导电类型第一深阱区（115），第一导电类型第一漂移区（122），第二导电类型漂移区（219）；
第七步，通过热生长的方式在第二导电类型外延层（201）上表面生长氧化层，形成场氧介质层（301）；
第八步，采用光刻和离子注入工艺，在第二导电类型外延层（201）上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型第一体区（103）、第一导电类型场限环（101），第二导电类型第一阱区（205），第二导电类型第二阱区（208），第一导电类型基区（110），第二导电类型阴极区（220），第二导电类型第一体区（214），第一导电类型第一场阻区（119），第一导电类型第二体区（121），第二导电类型第一场阻区（217）；
第九步，通过热生长的方式在第二导电类型外延层（201）上表面生长氧化层，形成栅介质层，淀积多晶硅，通过光刻形成栅电极；
第十步，采用光刻和离子注入工艺，在第二导电类型外延层（201）上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型接触与第二导电类型接触；
第十一步，淀积金属前介质（302），打孔后淀积金属层。
23.权利要求6所述的可集成功率半导体器件的制造方法，其特征在于包括以下步骤：
第一步，采用第二导电类型外延层（201）；
第二步，采用光刻、刻蚀、离子注入和退火工艺，在第二导电类型外延层（201）上形成第一导电类型第一深阱区（115），第一导电类型第二深阱区（123），第一导电类型第一漂移区（122）；
第三步，采用光刻和离子注入工艺，在第一导电类型第一深阱区（115）、第一导电类型第二深阱区（123）、第一导电类型第一漂移区（122）注入一定数量的氧离子；
第四步，退火形成第一注氧层（306）、第二注氧层（310）、第三注氧层（311）；
第五步，采用深槽刻蚀工艺形成介质槽，通过热生长的方式在槽侧壁生长氧化层，淀积多晶硅以填充介质槽剩余空隙；
第六步，采用光刻和离子注入工艺，在第二导电类型外延层（201）上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型第一体区（103）、第一导电类型场限环（101）、第二导电类型第一阱区（205），第二导电类型第二阱区（208），第一导电类型基区（110），第二导电类型阴极区（220），第二导电类型第一体区（214），第一导电类型第一场阻区（119），第一导电类型第二体区（121），第二导电类型第一场阻区（217）；
第七步，通过热生长的方式在第二导电类型外延层（201）上表面生长氧化层，形成场氧介质层（301）；
第八步，通过热生长的方式在第二导电类型外延层（201）上表面生长氧化层，形成栅介质层，淀积多晶硅，通过光刻形成栅电极；
第九步，采用光刻和离子注入工艺，在第二导电类型外延层（201）上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型接触与第二导电类型接触；
第十步，淀积金属前介质（302），打孔后淀积金属层；
第十一步，背面注入形成衬底（000）。
24.权利要求11所述的可集成功率半导体器件的制造方法，其特征在于包括以下步骤：
第一步，采用第二导电类型衬底（218）；
第二步，采用光刻和离子注入工艺，在第二导电类型衬底（218）中注入一定数量的氧离子；
第三步，退火形成第一注氧层（306）、第二注氧层（310）、第三注氧层（311）；
第四步，外延形成第二导电类型外延层（201）；
第五步，采用深槽刻蚀工艺形成介质槽，通过热生长的方式在槽侧壁生长氧化层，淀积多晶硅以填充介质槽剩余空隙；
第六步，采用光刻、刻蚀、离子注入和退火工艺，在第二导电类型外延层（201）上形成第一导电类型第一深阱区（115），第一导电类型第一漂移区（122），第二导电类型漂移区（219）；
第七步，通过热生长的方式在第二导电类型外延层（201）上表面生长氧化层，形成场氧介质层（301）；
第八步，采用光刻和离子注入工艺，在第二导电类型外延层（201）上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型第一体区（103）以及第二导电类型第一阱区（205），第二导电类型第二阱区（208），第一导电类型基区（110），第二导电类型阴极区（220），第二导电类型第一体区（214），第一导电类型第一场阻区（119），第一导电类型第二体区（121），第二导电类型第一场阻区（217）；
第九步，通过热生长的方式在第二导电类型外延层（201）上表面生长氧化层，形成栅介质层，淀积多晶硅，通过光刻形成栅电极；
第十步，采用光刻和离子注入工艺，在第二导电类型外延层（201）上以不同的能量以及剂量分别注入第一导电类型杂质以及第二导电类型杂质，退火形成第一导电类型接触与第二导电类型接触；
第十一步，淀积金属前介质（302），打孔后淀积金属层。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111682024B (zh) * 2020-06-30 2022-12-02 电子科技大学 一种bcd半导体器件
CN111968974A (zh) * 2020-08-28 2020-11-20 电子科技大学 一种可集成功率半导体器件及制造方法
CN113054004B (zh) * 2021-03-11 2022-08-23 电子科技大学 一种应用于集成电路高低压隔离的反向电场耦合隔离结构
EP4092724A1 (en) * 2021-05-21 2022-11-23 Infineon Technologies Austria AG Semiconductor die with a vertical power transistor device
TWI821940B (zh) * 2021-12-01 2023-11-11 立錡科技股份有限公司 高壓元件與低壓元件整合製造方法
CN116230639A (zh) * 2021-12-03 2023-06-06 无锡华润上华科技有限公司 Ldmos集成器件的制作方法
US12199102B2 (en) 2022-04-15 2025-01-14 Infineon Technologies Austria Ag Isolation structure for separating different transistor regions on the same semiconductor die
CN116741772B (zh) * 2022-09-15 2024-05-17 荣耀终端有限公司 一种半导体器件和电子设备
CN115842029B (zh) * 2023-02-20 2024-02-27 绍兴中芯集成电路制造股份有限公司 一种半导体器件及制造方法
CN116130477B (zh) * 2023-02-28 2023-10-27 海信家电集团股份有限公司 智能功率模块和具有其的电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1527387A (zh) * 2003-09-22 2004-09-08 东南大学 等离子平板显示器驱动芯片用的高压器件结构及其制备方法
CN102097441A (zh) * 2010-12-17 2011-06-15 电子科技大学 用于等离子显示屏驱动芯片的soi器件
CN109065539A (zh) * 2018-08-22 2018-12-21 电子科技大学 一种bcd半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829971B2 (en) * 2007-12-14 2010-11-09 Denso Corporation Semiconductor apparatus
CN100578790C (zh) 2008-12-30 2010-01-06 电子科技大学 Bcd半导体器件及其制造方法
CN101771039B (zh) * 2010-01-20 2011-06-01 电子科技大学 一种bcd器件及其制造方法
US9130060B2 (en) * 2012-07-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a vertical power MOS transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1527387A (zh) * 2003-09-22 2004-09-08 东南大学 等离子平板显示器驱动芯片用的高压器件结构及其制备方法
CN102097441A (zh) * 2010-12-17 2011-06-15 电子科技大学 用于等离子显示屏驱动芯片的soi器件
CN109065539A (zh) * 2018-08-22 2018-12-21 电子科技大学 一种bcd半导体器件及其制造方法

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