[go: up one dir, main page]

JP2019176061A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019176061A
JP2019176061A JP2018064309A JP2018064309A JP2019176061A JP 2019176061 A JP2019176061 A JP 2019176061A JP 2018064309 A JP2018064309 A JP 2018064309A JP 2018064309 A JP2018064309 A JP 2018064309A JP 2019176061 A JP2019176061 A JP 2019176061A
Authority
JP
Japan
Prior art keywords
semiconductor device
electric field
region
gate electrode
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018064309A
Other languages
English (en)
Other versions
JP7040976B2 (ja
Inventor
和也 宇田
Kazuya UDA
和也 宇田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2018064309A priority Critical patent/JP7040976B2/ja
Priority to US16/355,620 priority patent/US20190305129A1/en
Priority to CN201910212232.6A priority patent/CN110323279B/zh
Publication of JP2019176061A publication Critical patent/JP2019176061A/ja
Priority to US17/097,115 priority patent/US11929432B2/en
Priority to JP2022036355A priority patent/JP7315743B2/ja
Application granted granted Critical
Publication of JP7040976B2 publication Critical patent/JP7040976B2/ja
Priority to JP2023115530A priority patent/JP7563861B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/658—Lateral DMOS [LDMOS] FETs having trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/158—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】局所的な電界の集中が軽減されるとともに、微小リーク電流による欠陥の発生が抑制され、耐圧を向上させることが可能な高耐圧半導体素子構造を備えた半導体装置を提供すること。【解決手段】半導体基板と、半導体基板の一主面内に形成された第１導電型のソース領域と、一主面内に形成されるとともにチャネル領域を介して前記ソース領域と接続された第１導電型のドレイン領域と、チャネル領域上に絶縁膜を介して形成されたゲート電極と、ゲート電極の下部とドレイン領域との間に形成された第１導電型のドリフト層と、ゲート電極の下部に一端を有し、ドレイン領域と接する位置に他端を有する開口を備えるとともに一主面から半導体基板に予め定められた深さで前記ドリフト層を縦断して形成された溝部と、一端の近傍に設けられるとともにソース領域とドレイン領域との間に発生する電界を緩和させる電界緩和部と、を含む。【選択図】図１

Description

本発明は、半導体装置、例えばＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：横方向拡散型ＭＯＳ）トランジスタ構造の高耐圧素子を有する半導体装置に関する。
ＬＤＭＯＳトランジスタ構造とは、ドレイン近傍の不純物を横方向に拡散させた構造をいい、主としてドレインとゲートとの間の電界強度の緩和を目的とした構造である。ＬＤＭＯＳトランジスタについては、従来、トランジスタの耐圧、オン／オフ抵抗、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｃｈａｒｇｅ）耐圧等の観点から種々検討がなされている。
ＬＤＭＯＳトランジスタを有する半導体装置に関する従来技術として、例えば特許文献１には、半導体基板の上部に形成されたＮ型のドリフト拡散領域と、半導体基板の上部に形成されたＰ型のボディ拡散領域と、ボディ拡散領域の上部に形成されたＮ型のソース拡散領域と、ドリフト拡散領域の上部に形成されたトレンチ内に埋め込まれ、ボディ拡散領域とは離間した位置に形成された絶縁膜と、ドリフト拡散領域の上部に形成され、絶縁膜から見てソース拡散領域と逆の方向に隣接するＮ型のドレイン拡散領域と、ゲート絶縁膜を間に挟んだ状態で、ボディ拡散領域上からドリフト拡散領域上を越えて絶縁膜上にまで形成されたゲート電極とを備え、ドリフト拡散領域は、基板内部領域と、基板内部領域上でかつゲート電極の下に形成され、基板内部領域よりも高濃度のＮ型不純物を含む表面領域とを有する半導体装置が開示されている。特許文献１では、上記構成により、ＬＤＭＯＳトランジスタにおいて、耐圧性能の維持と低オン抵抗化との両立が可能となるとしている。
また、特許文献２には、半導体基板のうちのチャネルとなる領域とＮ型のドレインとの間に配置されたＮ型のドリフト領域と、ドリフト領域上に配置されたフィールド酸化膜と、半導体基板のうちのドリフト領域下に配置されたＰ型の第１不純物拡散層と、を備え、ドリフト領域は、Ｎ型の第１ドリフト層と、第１ドリフト層上に配置されて該第１ドリフト層よりもＮ型の不純物濃度が高い第２ドリフト層とを有することを特徴とする電界効果トランジスタが開示されている。特許文献２では、上記構成により、電界効果トランジスタにおいて、オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるとしている。
さらに、特許文献３には、半導体層を有した基板と、半導体層の表層部に形成されたＮ型のドレインドリフト領域と、ドレインドリフト領域内に形成されたトレンチと、トレンチの内壁面に形成されたトレンチ絶縁膜と、トレンチ絶縁膜を介してトレンチ内に配置されたドープトＰｏｌｙ−Ｓｉと、半導体層の表層部において、ドレインドリフト領域と接するように形成されたＰ型のチャネル領域と、チャネル領域の表層部に形成されたＮ型のソース領域と、ドレインドリフト領域を挟んでソース領域と反対側において、半導体層の表層部に形成されたＮ型のドレイン領域と、チャネル領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜の表面に形成されていると共に、ドープトＰｏｌｙ−Ｓｉに連結されたゲート電極と、ソース領域に接続されたソース電極と、ドレイン領域に接続されたドレイン電極とを備えてなることを特徴とする半導体装置が開示されている。特許文献３によれば、上記構成により、ＬＤＭＯＳトランジスタを備えた半導体装置においてＥＳＤ耐量を確保できるとしている。
図９を参照して、ＬＤＭＯＳトランジスタの構造についてより詳細に説明する。図９に示す比較例に係る半導体装置７０はＬＤＭＯＳトランジスタの一例であり、基板７２上に形成されたＰ層７４、Ｎ−層７６、ソース領域７８、ドレイン領域８０、ゲート酸化膜８６、ゲート電極８８、ＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)部９４、およびドリフト層９８を含んで構成されている。
半導体装置７０では、図９に示すように、ＳＴＩ部９４によってドレイン電流Ｉｄの流れる経路が長くされている。また、半導体装置７０ではドレイン耐圧とオン抵抗とのトレードオフ特性（一般に、ドレイン耐圧を上げようとするとオン抵抗は下げなければならない）を改善するための３層のドリフト層を有している。
特開２０１１−１８７８５３号公報 国際公開第２０１４／０６１２５４号 特開２００８−１８２１０６号公報
しかしながら、上記比較例に係る半導体装置７０には、以下のような問題がある。すなわち、半導体装置７０では、ドレイン端子８４にバイアス電圧(例えば、１８Ｖ程度）を印加し、ゲート端子９０にバイアス(例えば１．８程度）を印加するとソース−ドレイン間にドレイン電流Ｉｄが流れる。そして、ドレイン電流Ｉｄの経路上に発生する電界によって微小リーク電流が発生し、この微小リーク電流によって欠陥や衝突イオン化率が大きくなる。
すなわち、ゲート酸化膜８６にかかる垂直電界により微小リーク電流がゲート酸化膜８６中を流れ、その結果欠陥を生じる場合がある。時間の経過と伴に欠陥の数が増加し、さらにその欠陥が連続することによってリークパスを形成しゲート電極８８と基板７２との間で電流が流れ放題になり、破壊する可能性がある。これを改善するためにはゲート酸化膜８６の膜厚を厚くすればよいが、ゲート電極８８に流れる電流値とのトレードオフとなってしまう。
また、半導体装置７０では、ＳＴＩ部９４の端部において電界集中が発生しやすいという問題がある。すなわち、半導体装置７０では、ＳＴＩ部９４の端部において電界集中点Ｅ１、Ｅ２が発生する可能性が大きい。電界集中点Ｅ１、あるいはＥ２が発生するとその部分で衝突イオン化率が大きくなり、その結果耐圧の低下が発生する可能性がある。
この点、特許文献１から特許文献３に係る半導体装置は上記のようなゲート酸化膜にかかる垂直電界を問題としたものではない。
本発明は、上述した課題を解決するためになされたものであり、局所的な電界の集中が軽減されるとともに、微小リーク電流による欠陥の発生が抑制され、耐圧を向上させることが可能な高耐圧半導体素子構造を備えた半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の一主面内に形成された第１導電型のソース領域と、前記一主面内に形成されるとともにチャネル領域を介して前記ソース領域と接続された第１導電型のドレイン領域と、前記チャネル領域上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の下部から前記ドレイン領域までの間の前記一主面内に形成された第１導電型のドリフト層と、前記ゲート電極の下部に一端を有し、前記ドレイン領域と接する位置に他端を有する開口を備えるとともに前記一主面から前記半導体基板に予め定められた深さで前記ドリフト層を縦断して形成された溝部と、前記一端の近傍に設けられるとともに前記ソース領域とドレイン領域との間に発生する電界を緩和させる電界緩和部と、を含むものである。
本発明によれば、局所的な電界の集中が軽減されるとともに、微小リーク電流による欠陥の発生が抑制され、耐圧を向上させることが可能な高耐圧半導体素子構造を備えた半導体装置を提供することが可能となる。
第１の実施の形態に係る半導体装置の構成の一例を示す断面図である。 第１の実施の形態に係る半導体装置の作用を説明する断面図である。 第２の実施の形態に係る半導体装置の構成の一例を示す断面図である。 第３の実施の形態に係る半導体装置の構成の一例を示す断面図である。 第４の実施の形態に係る半導体装置の構成の一例を示す断面図である。 第４の実施の形態に係る半導体装置の構成の詳細を説明する断面図である。 （ａ）は第４の実施の形態に係る半導体装置の電界分布の一例、（ｂ）は比較例に係る半導体装置の電界分布を示す図、（ｃ）は第４の実施の形態に係る半導体装置と比較例に係る半導体装置との電流値の比較例である。 （ａ）は第５の実施の形態に係る半導体装置の断面図、（ｂ）は第５の実施の形態に係る半導体装置の電界分布の一例を示す図、（ｃ）は比較例に係る半導体装置の電界分布を示す図である。 比較例に係る半導体装置の構成を示す断面図である。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
［第１の実施の形態］
図１および図２を参照して、本実施の形態に係る半導体装置１０について説明する。図１に示すように、半導体装置１０は半導体の基板１２、基板１２の一方の主面５０内に形成されたＰ拡散層１４（Ｐ型の不純物が拡散された領域）、Ｎ−拡散層１６（Ｎ型の不純物が比較的低濃度で拡散された領域）、Ｎ型の不純物が拡散されたソース領域１８、Ｎ型の不純物が拡散されたドレイン領域２０、ドリフト層３８、およびＳＴＩ部３４を含んで構成されている。Ｐ型拡散層１４とＮ−拡散層１６との界面によりＰＮ接合ＰＮが形成されている。
また、半導体装置１０は、主面５０上に形成されたゲート酸化膜２６、ゲート酸化膜２６上に形成されたゲート電極２８、ゲート酸化膜２６およびゲート電極２８の両側に形成されたサイドウォール３２−１、３２−２を備えている。すなわち、半導体装置１０は、いわゆるＬＤＭＯＳトランジスタとして構成されている。ソース領域１８、ゲート電極２８、およびドレイン領域２０には各々ソース端子２２、ゲート端子３０、およびドレイン端子２４が接続されている。
ＭＯＳトランジスタでは、ドレイン耐圧の改善の一手段として、ゲート下の拡散領域の長さを長くする手段が用いられる場合がある。しかしながら、その結果オン抵抗が増加してしまう。この点の改善を図ったのがゲート下にＳＴＩ部を備えたＬＤＭＯＳトランジスタである。ＬＤＭＯＳトランジスタでは、耐圧特性とオン抵抗特性とのトレードオフを改善するために、ゲートの下部の拡散領域にＳＴＩ部３４を配置する。拡散領域の中のＳＴＩ部３４はゲート端の下部のポテンシャルと電界のピークを減少させるので、短い拡散領域で耐圧が維持される。
また、半導体装置１０では、駆動力向上と電界緩和のトレードオフの最適化のために、さらに深さが異なる３段階の不純物注入（インプランテーション）を行ってドリフト層３８を形成し、不純物濃度に勾配を設けている。つまり、半導体装置１０は、ドレイン耐圧（故障電圧）を向上させるためにＳＴＩ部３４により絶縁層を深く形成し、平面方向の距離を拡大することなくドレイン電流Ｉｄが流れる経路が長くなるように構成されている。
ＳＴＩ部３４は、溝部に対して主面５０から基板１２の方向に絶縁物（例えば、酸化膜）を充填して構成されており、上述したように、平面方向の距離を広げずに電流が流れる経路を長くする機能を有している。ドリフト層３８は、Ｎ型不純物が３回注入されて形成された３層の拡散層であり、ドレイン耐圧とオン抵抗とのトレードオフ特性（一般に、ドレイン耐圧を上げようとするとオン抵抗は下げなければならない）を改善する機能を有している。本実施の形態においてドリフト層３８の形成に際し３回の不純物注入を行うのは、ドリフト層３８に濃度勾配を設けるためである。濃度勾配の形態は特に限定されず、ドレイン電流の経路長等を勘案して最適な濃度勾配を設定すればよいが、本実施の形態では少なくとも最も基板１２に近い側の不純物注入層の濃度を薄くする。また、ドリフト層３８を構成する拡散層の数も３に限定されず少なくとも１つあればよく、また緩和する電界の強度等を勘案してドリフト層３８を設けなくともよい。
図１に示すように、半導体装置１０はさらに、ゲート電極２８に接続されゲート酸化膜２６を貫通してＳＴＩ部３４の内部まで延伸して形成されたＴ字型の電極である拡張ゲート電極４２を備えている。拡張ゲート電極４２を形成する材料に特に限定はないが、本実施の形態ではポリシリコン（多結晶シリコン）を用いている。
図２を参照して拡張ゲート電極４２の作用について説明する。
図９に示すように、比較例に係る半導体装置７０では、ＳＴＩ部９４の端部（エッジ）における電界集中点がＥ１、Ｅ２の２箇所であった。一般に、電界中に一定の角度をもった端部（以下、「角部」）が存在するとそこに電界が集中しやすく、また角部の角度が小さいほど（鋭い鋭角であるほど）電界が集中しやすい。つまり、半導体装置７０では、電界集中点Ｅ２よりも電界集中点Ｅ１の方により電界が集中する。一方、ソース領域７８からドレイン領域８０に向かう方向の電界が一定である場合、該電界中の存在する角部の数によって各角部の電界のピークが異なってくる。換言すると、電界中に存在する角部の数が多いと電界の集中が緩和される。
拡張ゲート電極４２は、上記現象を勘案して電界中の角部を増やし、各角部の電界のピーク値を減少させるために拡張ゲート電極４２を設けている。図２に示すように、拡張ゲート電極４２は角部Ｓ１、Ｓ２、Ｓ３を備えているので、角部Ｓ１、Ｓ２、Ｓ３に対応するＳＴＩ部３４の側面に電界集中点が発生する。そのため、半導体装置１０では、図２に示すように、半導体装置７０における２つの電界集中点Ｅ１、Ｅ２加えさらに３つの電界集中点が発生し、合計電界集中点が５つ形成される。その結果電界集中点が増えるので、各電界集中点におけるピーク電位が低くなり、耐圧が向上する。
換言すれば、半導体装置１０では、ＳＴＩ部３４にＴ字型の拡張ゲート電極４２を埋め込むことによって電界集中の発生箇所を分散させ、電界緩和を行っている。この電界緩和は、いわゆるフィールドプレート効果を用いた電界緩和と考えることができ、この電界緩和により微小リーク電流のトラップや衝突イオン化率の増加を防いでいると考えられる。
なお、拡張ゲート電極４２の角部Ｓ１、Ｓ２、Ｓ３の位置は、電界集中点Ｅ１、Ｅ２と重ならない位置に電界集中点が発生するように決めることが望ましい。
［第２の実施の形態］
図３を参照して、本実施の形態に係る半導体装置１０Ａについて説明する。半導体装置１０Ａは、上記実施の形態に係る半導体装置１０において拡張ゲート電極４２に相当する部分の構成を変えた形態である。従って、半導体装置１０と同様の構成には同じ符号を付して詳細な説明を省略する。
図３に示すように、半導体装置１０ＡはＳＴＩ部３４に埋め込まれた第２ゲート電極４４を備えている。本実施の形態に係る第２ゲート電極４４は、一例としてポリシリコンで形成され、ゲート端子３０−２に接続されている。すなわち、半導体装置１０Ａはゲート電極２８に接続されたゲート端子３０−１と、上記ゲート端子３０−２の２つのゲート端子を備えている。
以下に、第２ゲート電極４４の作用について説明する。
まず、第２ゲート電極４４には角部Ｓ４、Ｓ５が存在する。そのため、半導体装置１０と同様にフィールドプレート効果により電界集中を分散させ衝突イオン化率を小さくすることができる。すなわち、角部Ｓ４、Ｓ５に対応するＳＴＩ部３４の周囲面に２つの電界集中点が発生するので、半導体装置７０の電界集中点Ｅ１、Ｅ２と合計４個の電界集中点が発生し、その結果各電界集中点の電位のピーク値が抑制され、耐圧が向上する。なお、上述したように、第２ゲート電極４４の角部Ｓ４、Ｓ５の位置は、ＳＴＩ部３４の角部（電界集中点Ｅ１、Ｅ２が発生する角部）とずらした位置とすることが望ましい。なお、半導体装置１０Ａを実際の回路に用いる場合は、ゲート端子３０−１と３０−２とを半導体装置１０Ａの外部で接続して用いる。その際、ゲート電極の面積が増大するので、ゲート電流が増加し、その結果ドレイン電流Ｉｄが増加するという効果も奏する。
なお、上記実施の形態ではポリシリコンで形成したＴ字型の拡張ゲート電極４２の形態、本実施の形態ではポリシリコンで形成したＬ字型の第２ゲート電極４４の形態を例示して説明したが、ＳＴＩ部３４内に埋め込むポリシリコンの形状はこれに限られず、電界集中箇所の発生箇所、発生数等を勘案して適宜な形状を選択してよい。
［第３の実施の形態］
図４を参照して、本実施の形態に係る半導体装置１０Ｂについて説明する。半導体装置１０Ｂは、上記実施の形態に係る半導体装置１０において拡張ゲート電極４２に相当する部分の構成を変えた形態である。従って、半導体装置１０と同様の構成には同じ符号を付して詳細な説明を省略する。
図４に示すように、本実施の形態に係る半導体装置１０Ｂでは、ＳＴＩ部３４の一方の端部Ｔがサイドウォール３２−２の下部に位置している。すなわち、半導体装置７０（図９参照）に対し、ＳＴＩ部３４およびドリフト層３８の位置をドレイン領域２０側（図面正面視右方側）にずらしている。上述したように、ＳＴＩ部３４の端部Ｔには電界が集中しやすい。しかしながら、鋭角をなすＳＴＩ部３４の端部Ｔをゲート酸化膜２６の位置からはずし、端部Ｔの上部を絶縁物で覆うことによってこの電界集中が緩和される。本実施の形態は、この現象に着目した形態である。
すなわち、半導体装置１０Ｂでは、ＳＴＩ部３４の端部Ｔがサイドウォール３２−２で覆われており、端部Ｔの位置はゲート酸化膜２６の下部から外れた位置とされている。本実施の形態に係るサイドウォール３２−１、３２−２は、一例として窒化膜で形成されている。その結果、半導体装置１０Ｂでは、微小リーク電流による欠陥の発生が抑制される。ただし、ゲート酸化膜２６をＰＮ接合ＰＮから大きく離すと電界集中が発生し、衝突イオン化率が高くなってしまう。そのため、ＰＮ接合ＰＮの位置は、少なくともゲート酸化膜２６の下部である必要がある。
［第４の実施の形態］
図５から図７を参照して、本実施の形態に係る半導体装置１０Ｃについて説明する。半導体装置１０Ｃは、半導体装置７０（図９参照）においてゲート酸化膜２６の形状を変えた形態である。従って、半導体装置１０と同様の構成には同じ符号を付して詳細な説明を省略する。
図５に示すように、半導体装置１０ＣではＳＴＩ部３４がゲート電極２８の下部に配置され、さらに、ＳＴＩ部３４の一方の端部Ｔの位置およびその近傍の位置において、ゲート酸化膜２６の膜厚が厚くされた厚膜部３６を備えている。
比較例に係る半導体装置７０（図９参照）でもＳＴＩ部９４の上層部分では膜厚が厚くなっている。しかしながら、厚膜部分がＳＴＩ部９４の上層部分のみであるため、インパクトイオン化が主要因で耐圧が低下する場合、縦方向電界を十分緩和できず、耐圧が向上しない可能性がある。本実施の形態は、この点の改善を図り、駆動力(電流値)を維持しながら耐圧を向上させることを目的としている。すなわち、本実施の形態は、ＬＤＭＯＳトランジスタ（高耐圧ＭＯＳ構造を備えたトランジスタ）において、インパクトイオン化発生位置の直上のゲート酸化膜厚を部分的に厚膜化する事により縦方向電界を緩和し、さらに厚膜の幅と厚みを最適化する事で、耐圧と駆動力のトレードオフを改善することを目的としている。これは、インパクトイオン化の発生位置が、半導体装置の耐圧を決める直接の要因となっていることを勘案し、この発生位置に対策を施すことによって、効率的に耐圧の向上を図ったものである。
図５に示すように、半導体装置１０Ｃでは厚膜部３６を設け、ゲート電極２８側のＳＴＩ部３４の端部Ｔの上部のゲート酸化膜２６の膜厚を厚くしたため、この厚膜部３６のゲート酸化膜２６にかかる垂直電界が小さくなる。つまり、ソース−ドレイン間（ソース領域１８とドレイン領域２０との間）を流れるドレイン電流Ｉｄに対する垂直電界が小さくなっている。その結果、半導体装置１０Ｃでは微小リーク電流の発生が抑えられ耐圧を向上させることができる。さらに、後述するように、ドレイン電流Ｉｄの電流値に関しても、厚膜部３６の水平方向の長さが短いため、低下することが抑制されている。すなわち、ドレイン電流Ｉｄの電流値を下げずに耐圧を向上させることが可能となっている。
図６を参照して、半導体装置１０Ｃの構成についてより詳細に説明する。図６は図５に示す半導体装置１０Ｃの要部を抜き出して示した図である。図６に示すように、本実施の形態に係る厚膜部３６は、横方向の幅がＷ、縦方向の高さがＨの略矩形形状をなしている。そして、幅Ｗを大きくすれば、あるいは高さＨを高くすれば耐圧は向上する。しかしながら、ゲート電流が減少するので駆動力が低下する。すなわち、厚膜部３６の幅Ｗ、高さＨは、駆動力と耐圧のトレードオフを考慮しながら決定することが望ましい。
次に、図７を参照して、半導体装置１０Ｃが備える厚膜部３６の効果についてのシミュレーション結果について説明する。図７（ａ）は、本実施の形態に係る厚膜部３６を備えた半導体装置１０ＣのＳＴＩ部３４、ＰＮ接合ＰＮを含む領域の電界分布のシミュレーション結果であり、電界Ｅのグラフを併せて示している。図７（ｂ）は、厚膜部３６を備えていない比較例に係る半導体装置７０の同様のシミュレーション結果を示している。半導体装置７０（図７（ｂ））のゲート酸化膜８６の厚さは約４４０ｎｍであり、半導体装置１０Ｃ（図５）では、厚さ４４０ｎｍのゲート酸化膜２６に、約３．２ｎｍの厚さ（差分）の厚膜部３６が形成されている。つまり、厚膜部３６の高さＨはＨ＝約４４３．２ｎｍである。なお、ここで示す厚膜部３６のサイズは一例であって、これに限定されるものではない。
図７（ａ）と（ｂ）とを比較して明らかなように、厚膜部３６の効果によって電界が緩和されている（色の濃い部分が減少している）ことがわかる。また、電界Ｅの曲線を比較しても、図７（ｂ）に示す半導体装置７０では基板側から端部Ｔ近傍まで単調に増加しているのに対し、図７（ａ）に示す半導体装置１０Ｃでは、電界Ｅが端部Ｔよりかなり下において頭打ちになっており、電界Ｅのピークも減少していることがわかる。
一方、図７（ｃ）は、半導体装置１０Ｃのドレイン電流Ｉｄ（曲線Ｃ１）と、半導体装置７０のドレイン電流Ｉｄの（曲線Ｃ２）とを比較して示すシミュレーション結果である。半導体装置１０Ｃは厚膜部３６を備えているにもかかわらず、半導体装置７０と比較して遜色のないドレイン電流Ｉｄが流せることがわかる。今回のシミュレーションでは、半導体装置１０Ｃのドレイン電流Ｉｄの方が、半導体装置７０のドレイン電流よりむしろ大きいという結果になっており、少なくとも半導体装置１０Ｃの駆動能力は、半導体装置７０の駆動能力と比較して下回ることはないといえる。
以上のように、本実施の形態によれば、ゲート酸化膜２６にかかる垂直電界を緩和させたので、ゲート酸化膜２６における微小リーク電流の発生を減らすことができ、その結果経時的絶縁膜破壊の発生を抑えることが可能となった。なお、経時的絶縁膜破壊とは、微小リーク電流が流れることによってゲート酸化膜２６の内部に欠陥が発生し、さらにその欠陥が連続してリークパスを形成し破壊に至るという、上述した現象をいう。また、耐圧を決める直接の要因となるインパクトイオン化の発生位置の直上のゲート酸化膜２６の膜厚を厚くすることにより、効率的に垂直方向電界を緩和させることが可能となり、耐圧を向上させることがより容易となった。
［第５の実施の形態］
図８を参照して、本実施の形態にかかる半導体装置１０Ｄについて説明する。半導体装置１０Ｄは、上記実施の形態に係る半導体装置１０Ｃにおけるドリフト層３８をドリフト層３８Ａに変えた形態である。従って、半導体装置１０Ｃと同様の構成には同じ符号を付して詳細な説明を省略する。図８（ａ）は半導体装置１０Ｄの構成の一例を示し、図８（ｂ）は本実施の形態に係る半導体装置１０Ｄにおける電界分布をシミュレーションした結果、図８（ｃ）は比較のために半導体装置１０Ｃにおける電界分布をシミュレーションした結果を示している。
図８（ａ）に示すように、半導体装置１０Ｄでは、ＳＴＩ部３４の端部Ｔの近傍にＰ型注入領域４０を形成している。Ｐ型注入領域４０は、Ｎ型のドリフト層３８の一部にＰ型不純物をイオン注入して形成した領域であり、Ｐ型不純物としては例えばボロンを用いることができる。半導体装置１０Ｄでは、３層のドリフト層３８の一番表面に近い注入層にＰ型注入領域４０を形成する形態を例示しているが、Ｐ型注入領域４０を形成する位置は電界集中点の位置を考慮して決めればよく、それより下側の注入層に形成してもよい。また、Ｐ型注入領域４０に注入するＰ型の不純物の濃度は注入されるドリフト層３８の注入層のＮ型不純物の濃度より薄くする。つまり、Ｐ型注入領域４０はＮ型を維持するようにする。
Ｐ型注入領域４０は、ゲート酸化膜２６にかかる垂直電界をより緩和する作用を奏する。つまり、Ｐ型注入領域４０は、ドリフト層３８においてＳＴＩ部３４の端部Ｔ近傍のＮ型濃度を下げて抵抗を大きくし、電流を流れにくくする作用を奏する。換言すれば、ゲート酸化膜２６の直下の電位を下げることによって半導体装置１０Ｃよりもさらにゲート酸化膜２６にかかる垂直電界を緩和することができる。そのため、半導体装置１０Ｄによれば微小リーク電流の発生をより効果的に抑えることが可能となるので、経時的絶縁膜破壊の発生がより抑制され、耐圧がより向上する。
図８（ｂ）および（ｃ）に示すシミュレーション結果を比較して明らかなように、半導体装置１０Ｃ（図８（ｃ））の電界分布と比較して、半導体装置１０Ｄ（図８（ｂ））の電界分布はより緩和されている。
なお、上記各実施の形態に係る半導体装置（半導体装置１０、１０Ａ〜１０Ｄ）を個別に説明したが、各半導体装置はゲート酸化膜２６にかかる垂直電界の緩和という目的を共通にしており、半導体装置の各々の構成を組み合わせた形態としてもよい。例えば、半導体装置１０Ｄでは、厚膜部３６を備えた半導体装置１０Ｃ（図５）にＰ型注入領域４０を形成する形態を例示して説明したが、これに限られず、半導体装置１０、１０Ａ、１０Ｂの各々にＰ型注入領域４０を形成した形態としてもよい。
また、上記各実施の形態では３層の注入層を有するドリフト層３８を例示して説明したが、これは電界緩和をより効率的に行うことを意図したものであり、電界緩和の程度等によっては、２層または１層のドリフト層を有する形態、あるいはドリフト層を備えない形態としてもよい。
１０ 半導体装置
１２ 基板
１４ Ｐ拡散層
１６ Ｎ−拡散層
１８ ソース領域
２０ ドレイン領域
２２ ソース端子
２４ ドレイン端子
２６ ゲート酸化膜
２８ ゲート電極
３０、３０−１、３０−２ ゲート端子
３２−１、３２−２ サイドウォール
３４ ＳＴＩ部
３６ 厚膜部
３８、３８Ａ ドリフト層
４０ Ｐ型注入領域
４２ 拡張ゲート電極
４４ 第２ゲート電極
５０ 主面
７０ 半導体装置
７２ 基板
７４ Ｐ層
７６ Ｎ−層
７８ ソース領域
８０ ドレイン領域
８２ ソース端子
８４ ドレイン端子
８６ ゲート酸化膜
８８ ゲート電極
９０ ゲート端子
９４ ＳＴＩ部
９８ ドリフト層
Ｅ１、Ｅ２ 電界集中点
ＰＮ ＰＮ接合
Ｓ１〜Ｓ３ 角部
Ｔ 端部

Claims (13)

  1. 半導体基板と、
    前記半導体基板の一主面内に形成された第１導電型のソース領域と、
    前記一主面内に形成されるとともにチャネル領域を介して前記ソース領域と接続された第１導電型のドレイン領域と、
    前記チャネル領域上に絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の下部から前記ドレイン領域までの間の前記一主面内に形成された第１導電型のドリフト層と、
    前記ゲート電極の下部に一端を有し、前記ドレイン領域と接する位置に他端を有する開口を備えるとともに前記一主面から前記半導体基板に予め定められた深さで前記ドリフト層を縦断して形成された溝部と、
    前記一端の近傍に設けられるとともに前記ソース領域とドレイン領域との間に発生する電界を緩和させる電界緩和部と、
    を含む半導体装置。
  2. 前記ソース領域を含むように前記一主面内に形成された第２導電型の第１の領域と、
    前記ドレイン領域を含むように前記一主面内に形成されるとともに不純物濃度が前記ドリフト層より低くされた第１導電型の第２の領域と、をさらに含み、
    前記第１の領域と前記第２の領域との界面が前記ゲート電極の下部に位置する
    請求項１に記載の半導体装置。
  3. 前記ドリフト層は、前記一主面からの距離を異ならせて形成された第１導電型の複数の拡散層を含む
    請求項１または請求項２に記載の半導体装置。
  4. 前記溝部の内部が絶縁物で埋め込まれている
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記電界緩和部は、前記溝部の内部に設けられた電界緩和電極である
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記電界緩和電極は、前記ゲート電極から前記絶縁膜を縦断して前記溝部の内部まで延伸して形成された拡張ゲート電極である
    請求項５に記載の半導体装置。
  7. 前記電界緩和電極は、前記ゲート電極とは別に前記溝部の内部に形成された第２のゲート電極である
    請求項５に記載の半導体装置。
  8. 前記電界緩和部は、前記一端に接続される前記溝部の側面に対向して設けられた１または複数の角部を備える
    請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 前記電界緩和部はポリシリコンで形成されている
    請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 前記ゲート電極および前記絶縁膜の両側に形成されたサイドウォールをさらに含み、
    前記一端が前記ドレイン領域側の前記サイドウォールの下部に配置された
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  11. 前記電界緩和部は、前記一端の上部において前記絶縁膜が厚く形成された厚膜部である 請求項１から請求項４のいずれか１項に記載の半導体装置。
  12. 前記電界緩和部は、前記一端の近傍において前記ドリフト層に注入された第２導電型の注入領域である
    請求項１から請求項４、および請求項１１のいずれか１項に記載の半導体装置。
  13. 前記ドリフト層は、前記一主面からの距離を異ならせて形成された第１導電型の複数の拡散層を含み
    前記注入領域は前記複数の拡散層の最も前記一主面に近い拡散層に注入されている
    請求項１２に記載の半導体装置。
JP2018064309A 2018-03-29 2018-03-29 半導体装置 Active JP7040976B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2018064309A JP7040976B2 (ja) 2018-03-29 2018-03-29 半導体装置
US16/355,620 US20190305129A1 (en) 2018-03-29 2019-03-15 Semiconductor device
CN201910212232.6A CN110323279B (zh) 2018-03-29 2019-03-20 半导体装置
US17/097,115 US11929432B2 (en) 2018-03-29 2020-11-13 Semiconductor device
JP2022036355A JP7315743B2 (ja) 2018-03-29 2022-03-09 半導体装置
JP2023115530A JP7563861B2 (ja) 2018-03-29 2023-07-13 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018064309A JP7040976B2 (ja) 2018-03-29 2018-03-29 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022036355A Division JP7315743B2 (ja) 2018-03-29 2022-03-09 半導体装置

Publications (2)

Publication Number Publication Date
JP2019176061A true JP2019176061A (ja) 2019-10-10
JP7040976B2 JP7040976B2 (ja) 2022-03-23

Family

ID=68057309

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018064309A Active JP7040976B2 (ja) 2018-03-29 2018-03-29 半導体装置

Country Status (3)

Country Link
US (2) US20190305129A1 (ja)
JP (1) JP7040976B2 (ja)
CN (1) CN110323279B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024203661A1 (ja) * 2023-03-30 2024-10-03 ローム株式会社 半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
CN111223917A (zh) * 2020-01-17 2020-06-02 和舰芯片制造(苏州)股份有限公司 用于ldmos的屏蔽接触结构及其制备方法
US11387353B2 (en) * 2020-06-22 2022-07-12 Globalfoundries U.S. Inc. Structure providing charge controlled electronic fuse
CN112909095B (zh) * 2021-01-21 2024-03-19 上海华虹宏力半导体制造有限公司 Ldmos器件及工艺方法
US11705515B2 (en) * 2021-03-05 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Gate electrode extending into a shallow trench isolation structure in high voltage devices
US12057475B2 (en) * 2021-03-11 2024-08-06 Taiwan Semiconductor Manufacturing Company Limited Field effect transistor including a downward-protruding gate electrode and methods for forming the same
US12289913B1 (en) 2024-04-22 2025-04-29 Globalfoundries Singapore Pte. Ltd Device with metal field plate extension
CN119208382B (zh) * 2024-11-14 2025-03-14 华南理工大学 一种ldmos器件及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031804A (ja) * 2001-05-11 2003-01-31 Fuji Electric Co Ltd 半導体装置
JP2007115791A (ja) * 2005-10-19 2007-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008182106A (ja) * 2007-01-25 2008-08-07 Denso Corp 半導体装置
JP2009152442A (ja) * 2007-12-21 2009-07-09 Panasonic Corp 半導体装置及びその製造方法
JP2009278100A (ja) * 2008-05-16 2009-11-26 Asahi Kasei Electronics Co Ltd 横方向半導体デバイスおよびその製造方法
JP2010186878A (ja) * 2009-02-12 2010-08-26 Fuji Electric Systems Co Ltd 半導体装置
JP2011187853A (ja) * 2010-03-11 2011-09-22 Panasonic Corp 半導体装置及びその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235451B2 (en) * 2003-03-03 2007-06-26 Texas Instruments Incorporated Drain extended MOS devices with self-aligned floating region and fabrication methods therefor
DE102004049246A1 (de) 2004-10-01 2006-04-06 Atmel Germany Gmbh Lateraler DMOS-Transistor und Verfahren zu seiner Herstellung
KR100859486B1 (ko) * 2006-09-18 2008-09-24 동부일렉트로닉스 주식회사 고전압용 정전기 방전 보호 소자 및 그 제조 방법
US7956412B2 (en) * 2007-12-04 2011-06-07 International Business Machines Corporation Lateral diffusion field effect transistor with a trench field plate
KR20090072013A (ko) * 2007-12-28 2009-07-02 주식회사 동부하이텍 수평형 디모스 트랜지스터
US7888732B2 (en) * 2008-04-11 2011-02-15 Texas Instruments Incorporated Lateral drain-extended MOSFET having channel along sidewall of drain extension dielectric
US8174071B2 (en) * 2008-05-02 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage LDMOS transistor
KR20100064556A (ko) * 2008-12-05 2010-06-15 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US8004039B2 (en) * 2009-07-31 2011-08-23 Micrel, Inc. Field effect transistor with trench-isolated drain
US8766358B2 (en) * 2012-04-24 2014-07-01 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9082646B2 (en) * 2012-07-18 2015-07-14 Broadcom Corporation Low threshold voltage metal oxide semiconductor
US8987813B2 (en) * 2012-08-10 2015-03-24 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
WO2014061254A1 (ja) 2012-10-16 2014-04-24 旭化成エレクトロニクス株式会社 電界効果トランジスタ及び半導体装置
US8896057B1 (en) * 2013-05-14 2014-11-25 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US8994103B2 (en) * 2013-07-10 2015-03-31 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and manufacturing method thereof
JP2015023208A (ja) 2013-07-22 2015-02-02 旭化成エレクトロニクス株式会社 電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法
US20150137229A1 (en) * 2013-11-15 2015-05-21 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
US9306034B2 (en) * 2014-02-24 2016-04-05 Vanguard International Semiconductor Corporation Method and apparatus for power device with multiple doped regions
JP6279346B2 (ja) 2014-02-27 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置
US9443958B2 (en) * 2014-10-06 2016-09-13 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of forming the same
JP6509665B2 (ja) 2015-07-23 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
US10505038B2 (en) * 2017-09-28 2019-12-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031804A (ja) * 2001-05-11 2003-01-31 Fuji Electric Co Ltd 半導体装置
JP2007115791A (ja) * 2005-10-19 2007-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008182106A (ja) * 2007-01-25 2008-08-07 Denso Corp 半導体装置
JP2009152442A (ja) * 2007-12-21 2009-07-09 Panasonic Corp 半導体装置及びその製造方法
JP2009278100A (ja) * 2008-05-16 2009-11-26 Asahi Kasei Electronics Co Ltd 横方向半導体デバイスおよびその製造方法
JP2010186878A (ja) * 2009-02-12 2010-08-26 Fuji Electric Systems Co Ltd 半導体装置
JP2011187853A (ja) * 2010-03-11 2011-09-22 Panasonic Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024203661A1 (ja) * 2023-03-30 2024-10-03 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
CN110323279A (zh) 2019-10-11
US20190305129A1 (en) 2019-10-03
US20210066496A1 (en) 2021-03-04
US11929432B2 (en) 2024-03-12
JP7040976B2 (ja) 2022-03-23
CN110323279B (zh) 2024-05-31

Similar Documents

Publication Publication Date Title
JP7040976B2 (ja) 半導体装置
CN101714578B (zh) 晶体管型保护器件、半导体集成电路及其制造方法
JP5261927B2 (ja) 半導体装置
US8759912B2 (en) High-voltage transistor device
US10854456B2 (en) Methods for fabricating transistor and ESD device
US10784337B2 (en) MOSFET and a method for manufacturing the same
KR20130085751A (ko) 수평형 디모스 트랜지스터 및 그 제조방법
US20060001110A1 (en) Lateral trench MOSFET
US10756209B2 (en) Semiconductor device
JP2008244466A (ja) 半導体装置
JP4952042B2 (ja) 半導体装置
JP2012160685A (ja) 半導体装置及び半導体装置の製造方法
JP7315743B2 (ja) 半導体装置
KR100954422B1 (ko) 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의구조
JP4248548B2 (ja) 高耐圧半導体装置及びその製造方法
JP2004055968A (ja) 半導体装置
JP5092202B2 (ja) 半導体装置
JP2015153988A (ja) 半導体装置
KR20150142220A (ko) 전력 반도체 소자
JP7405230B2 (ja) スイッチング素子
JP4846400B2 (ja) 半導体装置
TW202010137A (zh) 能降低導通電阻之mos元件及其製造方法
JP2010206163A (ja) 半導体装置
KR100277680B1 (ko) 개선된 엘아이지비티 전력소자
JP2024137200A (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220310

R150 Certificate of patent or registration of utility model

Ref document number: 7040976

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250